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TW202527237A - 半導體結構及製造半導體結構的方法 - Google Patents

半導體結構及製造半導體結構的方法 Download PDF

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TW202527237A
TW202527237A TW113134951A TW113134951A TW202527237A TW 202527237 A TW202527237 A TW 202527237A TW 113134951 A TW113134951 A TW 113134951A TW 113134951 A TW113134951 A TW 113134951A TW 202527237 A TW202527237 A TW 202527237A
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dielectric
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gate
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劉蘊萱
林立峰
林嘉慧
李資良
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台灣積體電路製造股份有限公司
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Abstract

方法包括形成閘極堆疊。方法包括蝕刻閘極堆疊以形成穿過閘極堆疊的溝槽。下伏於閘極堆疊的介電隔離區域暴露於溝槽。閘極堆疊的第一部位及第二部位由溝槽分離。方法包括執行第一沉積製程以形成延伸至溝槽中且襯在閘極堆疊的第一部位及第二部位的側壁上的第一介電層。第一介電層具有第一介電常數。方法包括執行第二沉積製程以在第一介電層上形成第二介電層。第二介電層填充溝槽。第二介電層具有大於第一介電常數的第二介電常數。

Description

形成具有低寄生電容的隔離區域
無
積體電路（integrated circuit, IC）材料及設計的技術進步已經產生一代又一代的IC，其中每一代皆比前幾代具有更小且更複雜的電路。在IC發展的過程中，功能密度（例如，每晶片面積的互連裝置數目）普遍增加，而幾何大小減小。這種微縮製程通常藉由提高生產效率及降低相關成本來提供益處。
製程微縮亦增加處理及製造IC的複雜性，且為了實現這些進步，IC處理及製造需要類似的發展。例如，已經引入全環繞閘極（gate-all-around, GAA）電晶體來替換平面電晶體。GAA電晶體的結構及製造GAA電晶體的方法正在開發中。
GAA電晶體的形成通常包括形成長條帶（包括交替的半導體材料）及長閘極堆疊，且隨後形成隔離區域以將長條帶及長閘極堆疊切割成較短的部位。較短的部位可以用於形成GAA電晶體的通道層及閘極堆疊。
無
以下揭露內容提供用於實施本揭露的不同特徵的許多不同的實施方式或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實施方式或實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包括第一特徵及第二特徵直接接觸地形成的實施方式，且亦可以包括額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施方式。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施方式及/或組態之間的關係。
另外，為了便於描述，本文中可以使用空間相對術語（諸如「下伏於」、「在…下方」、「底部」、「上覆於」、「上部」及其類似者），以描述如圖式中所說明的一個部件或特徵與另一部件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向（旋轉90度或處於其他定向），且因此可以相應地解釋本文中所使用的空間相對描述詞。
提供全環繞閘極（gate-all-around, GAA）電晶體、切割金屬閘極（cut-metal-gate, CMG）隔離區域及其形成方法。根據本揭露的一些實施方式，CMG隔離區域包括由較低k介電層形成的第一層及較低k介電層上的較高k介電層。低k介電層可以由低k介電材料（具有比氧化矽的介電常數低的介電常數（k值））形成。CMG隔離區域的形成可以藉由選擇適當的前驅物及調整RF參數來進行。
在所說明的實施方式中，GAA電晶體的形成用作解釋本揭露的概念的實例。諸如鰭式場效電晶體（fin field-effect transistor, FinFET）、叉片式電晶體、互補場效電晶體（complementary field-effect transistor, CFET）或其類似者的其他類型的電晶體亦可以採用本揭露的概念。本文中所論述的實施方式為提供實例，以使得能夠製得或使用本揭露的主題，且一般技藝人士將容易理解在不同實施方式的預期範疇內可以進行的修改。貫穿各種視圖及說明性實施方式，相同的附圖標記用於指定相同的部件。儘管方法實施方式可以論述為以特定順序執行，但其他方法實施方式可以以任意邏輯順序執行。
第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖及第15圖至第20圖說明根據本揭露的一些實施方式的GAA電晶體的形成中的中間階段的視圖。對應製程亦示意性地反映在第22圖所示的製程流程中。
請參照第1圖，示出晶圓10的透視圖。晶圓10包括多層結構，多層結構包括基板20上的多層堆疊22。根據一些實施方式，基板20為半導體基板。半導體基板可以為矽基板、矽鍺（SiGe）基板或其類似者，同時可以使用其他基板及/或結構，諸如絕緣體上半導體（semiconductor-on-insulator, SOI）、應變SOI、絕緣體上矽鍺或其類似者。基板20可以摻雜為p型半導體，但在其他實施方式中，基板20可以摻雜為n型半導體。
根據一些實施方式，通過用於沉積交替材料的一系列沉積製程形成多層堆疊22。相應製程說明為在第22圖所示的製程流程200中的製程202。根據一些實施方式，多層堆疊22包括由第一半導體材料形成的第一層22A及由不同於第一半導體材料的第二半導體材料形成的第二層22B。
根據一些實施方式，第一層22A的第一半導體材料由以下各者形成或包括以下各者：SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或其類似者。根據一些實施方式，第一層22A（例如，SiGe）的沉積係通過磊晶生長進行，且對應的沉積方法可為汽相磊晶（vapor-phase epitaxy, VPE）、分子束磊晶（molecular beam epitaxy, MBE）、化學氣相沉積（chemical vapor deposition, CVD）、低壓CVD（low pressure CVD, LPCVD）、原子層沉積（atomic layer deposition, ALD）、超高真空CVD（ultra high vacuum CVD, UHVCVD）、減壓CVD（reduced pressure CVD, RPCVD）或其類似者。根據一些實施方式，第一層22A形成有介於30 Å與300 Å之間的範圍內的第一厚度。然而，當保持在實施方式的範疇內時，可以利用任何合適的厚度。
一旦第一層22A沉積在基板20上方，第二層22B即沉積在第一層22A上方。根據一些實施方式，第二層22B由第二半導體材料形成或包括第二半導體材料，諸如Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、其組合或其類似者，其中第二半導體材料與第一層22A的第一半導體材料不同。例如，根據第一層22A為矽鍺的一些實施方式，第二層22B可以由矽形成，或反之亦然。應瞭解，可以針對第一層22A及第二層22B利用任何合適的材料組合。
根據一些實施方式，使用與用於形成第一層22A的沉積技術相似的沉積技術在第一層22A上磊晶生長第二層22B。根據一些實施方式，第二層22B形成有與第一層22A的厚度相似的厚度。第二層22B亦可以形成有與第一層22A不同的厚度。根據一些實施方式，例如，第一層22A具有介於4 nm與7 nm之間的範圍內的厚度，而第二層22B具有介於8 nm與12 nm之間的範圍內的厚度。
一旦在第一層22A上方形成第二層22B，即重複沉積製程以形成多層堆疊22中的剩餘層，直至形成多層堆疊22的期望頂層為止。根據一些實施方式，第一層22A具有彼此相同或相似的厚度，且第二層22B具有彼此相同或相似的厚度。第一層22A亦可以具有與第二層22B的厚度相同或不同的厚度。根據一些實施方式，第一層22A在後續製程中移除，且貫穿描述，可替代地稱為犧牲層。根據可替代實施方式，第二層22B係犧牲的，且在後續製程中被移除。
根據一些實施方式，可能存在一些形成在多層堆疊22上方的襯墊氧化物層及硬遮罩層（未示出）。這些層經圖案化，且用於多層堆疊22的後續圖案化。
請參照第2圖，在蝕刻製程中圖案化多層堆疊22及底層基板20的一部位，以使得形成溝槽23。相應製程說明為在第22圖所示的製程流程200中的製程204。溝槽23延伸至基板20中。下面將多層堆疊的剩餘部位稱為多層堆疊22’。底層多層堆疊22’、基板20的一些部位被留下，且在下文中稱為基板條帶20’。多層堆疊22’包括第一層22A及第二層22B。在下文中，第一層22A可替代地稱為犧牲層，且第二層22B可替代地稱為奈米結構。多層堆疊22’及底層基板條帶20’的部位統稱為半導體條帶24。
在上述實施方式中，GAA電晶體結構可以利用任何合適的方法進行圖案化。例如，結構可以使用包括雙圖案化或多圖案化製程的一個或多個微影製程進行圖案化。通常，雙圖案化或多圖案化製程將光微影術與自對準製程結合在一起，允許創建具有例如比使用單一直接光微影術製程可以獲得的節距小的節距的圖案。例如，在一個實施方式中，犧牲層形成在基板上方且使用微影製程進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。隨後移除犧牲層，且剩餘的間隔物隨後可以用於圖案化GAA結構。
第3圖說明隔離區域26的形成。隔離區域在整個說明書中亦稱為淺溝槽隔離（shallow trench isolation, STI）區域。相應製程說明為在第22圖所示的製程流程200中的製程206。STI區域26可以包括內襯氧化物（未示出），其可以為通過基板20的表面層的熱氧化形成的熱氧化物。內襯氧化物亦可以為使用例如ALD、高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition, HDPCVD）、CVD或其類似者形成的沉積氧化矽層。STI區域26亦可以包括內襯氧化物上方的介電材料，其中介電材料可以使用可流動化學氣相沉積（flowable chemical vapor deposition, FCVD）、旋塗塗覆、HDPCVD或其類似者形成。隨後，可以執行平坦化製程，諸如化學機械研磨（chemical mechanical polish, CMP）製程或機械磨光製程，以使介電材料的頂表面齊平，且介電材料的剩餘部位為STI區域26。
隨後，STI區域26凹陷，使得半導體條帶24的頂部部位突出高於STI區域26的剩餘部位的頂表面26T，以形成突出鰭28。突出鰭28包括多層堆疊22’及基板條帶20’的頂部部位。STI區域26的凹陷可以通過乾式蝕刻製程執行，其中NF 3及NH 3例如用作蝕刻氣體。在蝕刻製程期間，可以產生電漿。亦可以包括氬氣。根據本揭露的可替代實施方式，通過濕式蝕刻製程執行STI區域26的凹陷。蝕刻化學品例如可以包括HF。
請參照第4圖，在突出鰭28的頂表面及側壁上形成虛設閘極堆疊30及閘極間隔物38。相應製程說明為在第22圖所示的製程流程200中的製程208。虛設閘極堆疊30可以包括虛設閘極介電層32及虛設閘極介電層32上方的虛設閘極電極34。虛設閘極介電層32可以藉由氧化突出鰭28的表面部位以形成氧化物層來形成，或藉由沉積諸如氧化矽層的介電層來形成。虛設閘極電極34例如可以使用多晶矽或非晶矽形成，且亦可以使用諸如非晶碳的其他材料。
虛設閘極堆疊30中的每一者亦可以包括虛設閘極電極34上方的一個（或複數個）硬遮罩層36。硬遮罩層36可以由氮化矽、氧化矽、碳氮化矽、氧碳氮化矽或其多層形成。虛設閘極堆疊30可以跨過單個或複數個突出鰭28及突出鰭28之間的STI區域26。虛設閘極堆疊30亦具有垂直於突出鰭28的縱向方向的縱向方向。虛設閘極堆疊30的形成包括形成虛設閘極介電層、在虛設閘極介電層上方沉積虛設閘極電極層、沉積一個或多個硬遮罩層及隨後通過圖案化製程圖案化所形成的層。
接下來，在虛設閘極堆疊30的側壁上形成閘極間隔物38。根據本揭露的一些實施方式，閘極間隔物38由諸如氮化矽（SiN）、一氧化矽（SiO）、碳化矽（SiC）、二氧化矽（SiO 2）、碳氮化矽（SiCN）、氧氮化矽（SiON）、氧碳氮化矽（SiOCN）或其類似者的介電材料形成，且可以具有單層結構或包括複數個介電層的多層結構。閘極間隔物38的形成製程可以包括沉積一個或複數個介電層及隨後對介電層執行各向異性蝕刻製程。介電層的剩餘部位為閘極間隔物38。
根據可替代實施方式，可以使用如第19圖所說明的製程來形成一層或多層閘極間隔物38，且所得到的閘極間隔物38層包括如參考第19圖至第21圖所論述的材料。例如，閘極間隔物38可以由SiOCNH形成或在其中包括SiOCNH。形成製程的細節將在隨後的段落中論述。
第5A圖及第5B圖說明第4圖所示的結構的橫截面圖。第5A圖說明第4圖中的參考橫截面A1-A1。參考橫截面A1-A1穿過未由虛設閘極堆疊30及閘極間隔物38覆蓋的突出鰭28的部位，且垂直於閘極長度方向。亦說明處於突出鰭28的側壁上的閘極間隔物38。第5B圖說明第4圖中的參考橫截面B-B。參考橫截面B-B平行於突出鰭28的縱向方向。
請參照第6A圖及第6B圖，不直接下伏於虛設閘極堆疊30及閘極間隔物38的突出鰭28的部位通過蝕刻製程凹陷以形成凹槽42。相應製程說明為在第22圖所示的製程流程200中的製程210。例如，乾式蝕刻製程可以使用C 2F 6、CF 4、SO 2、HBr、Cl 2及O 2的混合物、HBr、Cl 2、O 2及CH 2F 2的混合物或其類似者執行，以蝕刻多層堆疊22’及底層基板條帶20’。凹槽42的底部至少與多層堆疊22’的底部齊平或可以低於多層堆疊22’的底部（如第6B圖所示）。蝕刻可以為各向異性的，以使得多層堆疊22’面向凹槽42的側壁為垂直的及直的，如第6B圖所示。
參見第7A圖及第7B圖，第一層22A橫向凹陷以形成橫向凹槽41，橫向凹槽41自相應的上覆及底層奈米結構（第二層22B）的邊緣凹陷。相應製程說明為在第22圖所示的製程流程200中的製程212。第一層22A的橫向凹陷可以通過使用蝕刻劑的濕式蝕刻製程來實現，蝕刻劑比奈米結構（第二層22B）及基板20的材料（例如，矽（Si））對第一層22A的材料（例如，矽鍺（SiGe））更具選擇性。例如，在第一層22A由矽鍺形成且奈米結構（第二層22B）由矽形成的實施方式中，濕式蝕刻製程可以使用諸如鹽酸（HCl）的蝕刻劑執行。可以使用浸漬製程、噴射製程、旋塗製程或其類似者來執行濕式蝕刻製程。
根據可替代實施方式，第一層22A的橫向凹陷通過各向同性乾式蝕刻製程或乾式蝕刻製程與濕式蝕刻製程的組合執行。
請參照第8A圖及第8B圖，形成內部間隔物44。相應製程說明為在第22圖所示的製程流程200中的製程214。根據一些實施方式，內部間隔物44的形成包括沉積共形介電層。共形介電層延伸至橫向凹槽41中（第7B圖）。接下來，執行蝕刻製程（亦稱為間隔物修整製程）以修整橫向凹槽41外部的間隔物層的部位，留下橫向凹槽41中的間隔物層的部位。間隔物層的剩餘部位稱為內部間隔物44。
第9A圖及第9B圖說明通過磊晶在凹槽42中形成源極/汲極區域48的橫截面圖及透視圖。相應製程說明為在第22圖所示的製程流程200中的製程216。源極/汲極區域可指單獨或共同取決於上下文的源極或汲極。根據一些實施方式，源極/汲極區域48可以對用作對應GAA電晶體的通道的奈米結構（第二層22B）施加應力，從而提高效能。
根據一些實施方式，對應的電晶體為n型，且磊晶源極/汲極區域48藉由摻雜n型摻雜劑來相應地形成為n型。例如，可以生長矽磷（SiP）、矽碳磷（SiCP）或其類似者以形成磊晶源極/汲極區域48。根據可替代實施方式，對應的電晶體為p型，且磊晶源極/汲極區域48藉由摻雜p型摻雜劑來相應地形成為p型。例如，可以生長矽硼（SiB）、矽鍺硼（SiGeB）或其類似者以形成磊晶源極/汲極區域48。在凹槽42用磊晶源極/汲極區域48填充之後，磊晶源極/汲極區域48的進一步磊晶生長使得磊晶源極/汲極區域48水平擴展，且可以形成小面。磊晶源極/汲極區域48的進一步生長亦可能導致相鄰磊晶源極/汲極區域48彼此合併，其中形成空隙。
在磊晶製程之後，磊晶源極/汲極區域48可以進一步佈植有n型雜質或p型雜質以形成源極/汲極區域，源極/汲極區域48亦用附圖標記表示。根據本揭露的可替代實施方式，當磊晶源極/汲極區域48在磊晶期間原位摻雜有n型雜質或p型雜質時，跳過佈植製程，且磊晶源極/汲極區域48亦為源極/汲極區域。
第10A圖及第10B圖說明形成接觸蝕刻終止層50（contact etch stop layer, CESL）及層間介電層52（inter-layer dielectric, ILD）之後的結構的橫截面圖。相應製程說明為在第22圖所示的製程流程200中的製程218。接觸蝕刻終止層50可以由氧化矽、氮化矽、碳氮化矽或其類似者形成，且可以使用CVD、ALD或其類似者形成。層間介電層52可以包括使用例如FCVD、旋塗塗覆、CVD或任何其他合適的沉積方法形成的介電材料。層間介電層52可以由含氧介電材料形成，含氧介電材料可以為使用四乙氧基矽烷（TEOS）作為前驅物形成的基於氧化矽的材料、磷矽玻璃（PSG）、硼矽玻璃（BSG）、經硼摻雜磷矽玻璃（BPSG）、無摻雜矽玻璃（USG）或其類似者。
通過諸如CMP製程或機械磨光製程的平坦化製程來平坦化接觸蝕刻終止層50及層間介電層52。相應製程說明為在第22圖所示的製程流程200中的製程220。根據一些實施方式，平坦化製程可以移除硬遮罩層36以露出虛設閘極電極34，如第10A圖所示。根據可替代實施方式，平坦化製程可以露出硬遮罩層36且在硬遮罩層36上終止。根據一些實施方式，在平坦化製程之後，虛設閘極電極34 （或硬遮罩層36）、閘極間隔物38及層間介電層52的頂表面在製程變化內為齊平的。
接下來，在一個或多個蝕刻製程中移除虛設閘極電極34及虛設閘極介電層32（及硬遮罩層36（若剩餘）），以使得形成凹槽58，如第11A圖及第11B圖所示。相應製程說明為在第22圖所示的製程流程200中的製程222。根據一些實施方式，通過各向異性乾式蝕刻製程移除虛設閘極電極34及虛設閘極介電層32。例如，可以使用以比層間介電層52更快的速率選擇性蝕刻虛設閘極電極34及虛設閘極介電層32的反應氣體來執行蝕刻製程。每一凹槽58暴露及/或上覆於多層堆疊22’的部位。這個部位包括隨後完成的電晶體中的未來通道區域。
隨後移除犧牲層（第一層22A）以使凹槽58在奈米結構（第二層22B）之間延伸。相應製程說明為在第22圖所示的製程流程200中的製程224。藉由執行各向同性蝕刻製程，諸如使用對犧牲層（第一層22A）的材料具有選擇性的蝕刻劑的濕式蝕刻製程，可以移除犧牲層（第一層22A），而與犧牲層（第一層22A）相比，奈米結構（第二層22B）、基板20、STI區域26保持相對未經蝕刻。根據犧牲層（第一層22A）包括例如SiGe且奈米結構（第二層22B）包括例如Si或SiC的一些實施方式，可以使用四甲基氫氧化銨（TMAH）、氫氧化銨（NH 4OH）或其類似者來移除犧牲層（第一層22A）。
請參照第12A圖及第12B圖，形成閘極介電層62及閘極電極68，因此形成替換閘極堆疊70。相應製程說明為在第22圖所示的製程流程200中的製程226。根據一些實施方式，閘極介電層62中的每一者包括介面層及介面層上的高k介電層。介面層可由氧化矽形成或包括氧化矽，氧化矽可通過諸如ALD或CVD的共形沉積製程或通過氧化製程來沉積。根據一些實施方式，高k介電層包括一個或多個介電層。例如，高k介電層可以包括哈、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。
亦形成閘極電極68。在形成時，首先在高k介電層上形成導電層，且填充凹槽58的剩餘部位。閘極電極68可包括含金屬材料，諸如TiN、TaN、TiAl、TiAlC、鈷、釕、鋁、鎢、其組合及/或其多層。例如，閘極電極68可以包括任意數目的層、任意數目的功函數層及可能的填充材料。閘極介電層62及閘極電極68亦填充相鄰奈米結構（第二層22B）之間的空間，且填充奈米結構（第二層22B）中的底部奈米結構以及底層基板條帶20’之間的空間。在填充凹槽58之後，執行平坦化製程，諸如CMP製程或機械磨光製程，以移除閘極介電層及閘極電極68的材料的多餘部位，這些多餘部位處於層間介電層52的頂表面上方。閘極電極68及閘極介電層62統稱為所得電晶體的替換閘極堆疊70。
在第13A圖及第13B圖所示的製程中，形成閘極隔離區域94，亦稱為切割金屬閘極（cut-metal-gate, CMG）區域，以分離（切割）替換閘極堆疊70。替換閘極堆疊70因此被分成部位70A及部位70B，部位70A及部位70B彼此電絕緣，且統稱為替換閘極堆疊70。參考第15圖至第20圖詳細論述形成閘極隔離區域94的細節。相應製程說明為在第22圖所示的製程流程200中的製程228。相應製程亦詳細說明為第23圖所示的製程流程300。
進一步參考第13A圖及第13B圖，使替換閘極堆疊70凹陷，以使得凹槽（由閘極隔離區域94佔用）形成在替換閘極堆疊70的正上方以及閘極間隔物38的相對部位之間。包括一個或多個介電材料（諸如氮化矽、氧氮化矽或其類似者）層的閘極遮罩74填充在每一凹槽中，隨後為平坦化製程，以移除在層間介電層52上方延伸的介電材料的多餘部位。
如進一步利用第13A圖及第13B圖說明，層間介電層76沉積在層間介電層52上方及閘極遮罩74上方。相應製程說明為在第22圖所示的製程流程200中的製程230。在形成層間介電層76之前，可以沉積或可以不沉積蝕刻終止層（未示出）。根據一些實施方式，通過FCVD、CVD、PECVD或其類似者形成層間介電層76。層間介電層76由介電材料形成，介電材料可以選自氧化矽、PSG、BSG、BPSG、USG或其類似者。
在第14A圖及第14B圖中，對層間介電層76、層間介電層52、接觸蝕刻終止層50及閘極遮罩74進行蝕刻以形成凹槽（由接觸插塞80A及接觸插塞80B佔用），凹槽暴露源極/汲極區域48及/或替換閘極堆疊70的表面。凹槽可以通過使用諸如RIE、NBE或其類似者的各向異性蝕刻製程蝕刻而形成。儘管第14B圖說明接觸插塞80A及接觸插塞80B處於同一橫截面中，但在各種實施方式中，接觸插塞80A及接觸插塞80B可以形成在不同的橫截面中，從而降低彼此短路的風險。
在形成凹槽之後，矽化物區域78形成在源極/汲極區域48上方。相應製程說明為在第22圖所示的製程流程200中的製程232。隨後，接觸插塞80B形成在矽化物區域78上方。此外，觸點（亦可稱為閘極接觸插塞80A）形成在凹槽中，且在閘極電極68上方且接觸閘極電極68。相應製程說明為在第22圖所示的製程流程200中的製程234。從而形成電晶體82。
第15圖至第20圖說明根據一些實施方式的閘極隔離區域94的形成。對應製程示出為第23圖中的製程流程300。第15圖說明亦在第12A圖中示出的中間結構的橫截面圖，替換閘極堆疊70在其中已經形成，且包括閘極介電層62及閘極電極68。
根據一些實施方式，硬遮罩層88經沉積，且可以包括具有複數個層的多層結構。相應製程說明為在第23圖所示的製程流程300中的製程302。根據一些實施方式，硬遮罩層88包括氮化矽層88A、矽層88B及氮化矽層88C。根據可替代實施方式，使用單層硬遮罩層88，其可由氮化矽形成或包括氮化矽。
隨後形成蝕刻遮罩90，如第16圖所示。相應製程說明為在第23圖所示的製程流程300中的製程304。蝕刻遮罩90亦可以具有單層結構（可以包括光阻劑）或包括底部抗反射塗層（bottom anti-reflective coating, BARC）及光阻劑的雙層結構。視情況，蝕刻遮罩90可以具有三層，這三層可以包括底層、底層上方的中間層及頂層，頂層可以為圖案化的光阻劑。溝槽92形成在蝕刻遮罩90中。
接下來，蝕刻遮罩90用於蝕刻硬遮罩層88，使得溝槽92延伸至硬遮罩層88中。相應製程說明為在第23圖所示的製程流程300中的製程306。所得結構在第17圖中示出。根據一些實施方式，蝕刻製程包括主蝕刻製程隨後為過蝕刻製程。取決於硬遮罩層88的材料，可以使用選自CH 2F 2、CF 4、O 2、Ar及其組合的製程氣體來執行主蝕刻製程。可以使用選自CH 3F、O 2、Ar及其組合的製程氣體來執行過蝕刻製程。蝕刻可以為各向異性的。根據一些實施方式，溝槽92延伸至氮化矽層88A的頂表面。在硬遮罩層88中形成溝槽92之後，可以移除蝕刻遮罩90。
接下來，如第17圖所示，蝕刻替換閘極堆疊70。相應製程說明為在第23圖所示的製程流程300中的製程308。替換閘極堆疊70的蝕刻為各向異性的。根據一些實施方式，執行蝕刻，直至暴露出STI區域26為止。溝槽92可以延伸至STI區域26中。在蝕刻製程之後，可以（或可以不）移除硬遮罩層88。溝槽92可以具有介於10 nm與30 nm之間的範圍內的寬度，且具有介於120 nm與200 nm之間的範圍內的深度。替換閘極堆疊70因此被分成部位70A及部位70B。
在後續製程中，沉積閘極隔離區域94（包括介電層94A及介電層94B），如第18圖及第19圖所示。閘極隔離區域94包括延伸至溝槽92中以形成隔離區域的一些部位以及替換閘極堆疊70上方的一些水平部位。
請參照第18圖，沉積介電層94A。相應製程說明為在第23圖所示的製程流程300中的製程310。根據一些實施方式，介電層94A包括含矽介電材料，矽介電材料可以表示為SiC xO yN z。值x可以小於1，值y可以小於2，且值z可以小於3，而這些值可以在上述範圍之外。根據一些實施方式，介電層94A包括SiCON、SiCN、SiON、SiCO或其類似者。
介電層94A可以具有第一介電常數（k值），第一介電常數與隨後沉積的介電層94B的介電常數相比相對較低。根據一些實施方式，介電層94A具有低於4.0的k值，且可以在介於3.0與4.0之間的範圍內。因此，根據一些實施方式，介電層94A可以為低k介電層，其中相應的k值低於3.8（氧化矽的k值）。介電層94A可以為多孔的，使得其k值低。
根據一些實施方式，用於形成介電層94A的前驅物可以包括胺基矽烷或其類似者。沉積方法可以包括ALD、電漿增強ALD（plasma enhanced ALD, PEALD）、CVD、電漿增強CVD（plasma enhanced CVD, PECVD）或其類似者。胺基矽烷可以具有化學式C 9H 23NO 3Si。不同於其他使用的前驅物，諸如矽烷、二矽烷、二氯矽烷（DCS、SiH 2Cl 2）或其類似者，胺基矽烷包括碳（及氮），這可能有助於所得介電層94A的還原。
使用胺基矽烷作為前驅物可以有利地減小所得介電層94A的k值。然而，胺基矽烷可能不利地導致介電層94A在溝槽92中延伸得較淺，且不能覆蓋替換閘極堆疊70的側壁。根據一些實施方式，介電層94A的沉積可以在產生電漿的情況下進行。實驗結果顯示，當如在本揭露的實施方式中使用N 2、NH 3及Ar產生電漿時，所得介電層94A可以更深地延伸至溝槽92中。
根據一些實施方式，介電層94A的還原亦可以藉由調整製程條件來實現。例如，用於產生電漿的RF功率可以用開關週期來執行，開關週期可以具有介於0.1秒與15秒之間的範圍內的接通持續時間。N 2的流動速率可以小於6 slm。NH 3的流動速率可以小於6 slm。Ar的流動速率可以小於1.5 slm。晶圓溫度可以介於200℃與400℃之間的範圍內。
藉由採用胺基矽烷、NN 2、NH 3及Ar作為前驅物及調整製程條件，所得介電層94A可具有介於20%與50%之間的範圍內的矽原子百分比、介於5%與35%之間的範圍內的氧原子百分比、低於25%的碳原子百分比及低於50%的氮原子百分比。介電層94A的孔隙率可以大於15%，且可以介於15%與45%之間的範圍內。介電層94A的k值因此減小。
根據一些實施方式，藉由調整製程條件，介電層94A具有高於溝槽92的底端的最底端。因此，溝槽92的上部具有襯在替換閘極堆疊70（以及可能的STI區域26）的側壁上的介電層94A，而溝槽92的底部沒有襯在其上的介電層94A。因此，面向溝槽92的STI區域26的一些表面可能暴露。
當介電層94A部分延伸至溝槽92中時，介電層94A完全覆蓋替換閘極堆疊70的部位70A及部位70B的所有暴露的側壁，使得具有低k值的介電層94A可以用於減小所得結構中的寄生電容，諸如相鄰部位70A及部位70B之間的寄生電容。根據一些實施方式，介電層94A的底端基本上與STI區域26與上覆的替換閘極堆疊70之間的介面齊平或略低，且因此STI區域26的側壁的一些部位暴露於溝槽92。藉由調整製程條件，介電層94A在替換閘極堆疊70的部位70A及部位70B上比在STI區域26上沉積得更好，且因此介電層94A的底端可能為突變的，如第18圖及第19圖所說明。
根據可替代實施方式，歸因於更深地延伸至溝槽92中的能力較低，介電層94A可以具有在更深地延伸至溝槽92中時厚度逐漸減小的下部部位。線94A1-S1表示介電層94A的可能側壁，介電層94A具有處於STI區域26的頂表面與溝槽92的底端之間的底端。當更深地延伸至溝槽92中時，具有側壁如線94A1-S1的介電層94A的下部亦具有逐漸減小的厚度。線94A1-S2表示介電層94A的可替代輪廓，介電層94A完全覆蓋STI區域26及替換閘極堆疊70的所有側壁，這些側壁暴露於溝槽92。然而，介電層94A的底部部位比相應的上部部位具有更小的厚度。
請參照第19圖，例如使用ALD、PEALD、CVD、PECVD或其類似者沉積介電層94B。相應製程說明為在第23圖所示的製程流程300中的製程312。根據一些實施方式，介電層94B比介電層94B具有更高的k值及更高的密度。例如，介電層94B可以為具有高於6的k值的高k介電層，且可以高於7。k值差（k94B－k94A）可以大於2或大於4，且可以介於2與5之間的範圍內，其中k值k94A及k94B分別為介電層94A及介電層94B的k值。
介電層94B亦可以由含矽介電材料形成或包括含矽介電材料。根據一些實施方式，介電層94B可以使用含矽前驅物形成，含矽前驅物可以不含碳及氮。例如，含矽前驅物可包括矽烷、二矽烷、二氯矽烷或其類似者或其組合。使用這些前驅物，更容易將所得介電層94B填充至溝槽92的底部。根據一些實施方式，介電層94B可以包括二氧化矽（SiO 2）、SiN或其類似者。形成物亦可以（或可以不）包括其他含碳及/或氮的前驅物，諸如CO 2、NO、NO 2、N 2、NH 3、H 2或其類似者，使得所得介電層94B亦可以包括碳及/或氮。因此，介電層94B亦可以包括SiN、SiO、SiCON、SiCN、SiON、SiCO或其類似者或其組合。
根據一些實施方式，介電層94A及介電層94B包括不同的元素，其中當沉積時，介電層94A及介電層94B中的一者中的至少一種元素（諸如C及/或N）不在另一者中。根據可替代實施方式，介電層94A及介電層94B包括相同的元素，且可以具有或不具有相同的成分。貫穿描述，當兩個層被稱為具有相同的成分時，意謂兩個層具有相同的元素，且兩個層中對應元素的百分比彼此相同。反之，當兩個層被稱為具有不同的成分時，意謂兩個層中的至少一者具有另一層中沒有的至少一種元素，或兩個層具有相同的元素，但兩個層中元素的百分比彼此不同。
根據一些實施方式，介電層94A及介電層94B具有相同的元素但不同的成分。例如，介電層94A及介電層94B均可以包括SiOCN，而介電層94A的碳原子百分比大於介電層94B中的碳原子百分比（例如，高兩倍或更多）。根據可替代實施方式，介電層94A在沉積時包括碳，而介電層94B在沉積時不含碳。
根據一些實施方式，介電層94A及介電層94B具有相同的成分，具有相同的元素及相同的（或接近的，例如，具有小於20%的變化）成分。例如，介電層94A及介電層94B兩者均可以包括SiCON。然而，介電層94A的k值k94A低於介電層94B的k值k94B。較低的k值k94A可以藉由使用不同的前驅物、不同的沉積方法及/或不同的製程條件來實現，使得介電層94A的孔隙率大於介電層94B的孔隙率，即使介電層94A及介電層94B的成分相同或彼此接近。例如，介電層94A的孔隙率P94A可以介於20%與40%之間的範圍內，且介電層94B的孔隙率P94B可以小於10%或5%。孔隙率差（P94A－P94B）可以大於10%或大於20%，且可以介於10%與40%之間的範圍內。
根據一些實施方式，介電層94B完全填充未被介電層94A填充的剩餘溝槽92。因此，在介電層94B中沒有形成空隙。根據可替代實施方式，歸因於介電層94A在溝槽92的上部部位中的厚度大於在較深部位中的厚度，因此形成空隙96。空隙96以虛線說明，以指示它可以形成或不形成。由於介電層94A可以完全覆蓋替換閘極堆疊70的側壁而不覆蓋下部部位，所以空隙96可以形成在溝槽92的深處。例如，空隙96的頂端可以低於STI區域26與上覆的替換閘極堆疊70的部位70A及部位70B之間的介面或與其齊平。
在沉積介電層94A及介電層94B之後，執行諸如CMP製程或機械磨光製程的平坦化製程。相應製程說明為在第23圖所示的製程流程300中的製程314。平坦化製程可以在替換閘極堆疊70的頂表面上停止。介電層94A及介電層94B的剩餘部位在下文中統稱為閘極隔離區域94，如第20圖所示。在如第20圖所示的製程之後，執行如第13A圖、第13B圖、第14A圖及第14B圖所示的剩餘製程以完成GAA電晶體82的形成。
根據一些實施方式，介電層94A包括碳，而介電層94B不含碳，或者比介電層94A具有更低的碳原子百分比。因此，碳（及/或氮，在介電層94B在沉積時亦沒有碳及/或氮的情況下）的峰值原子百分比可以在介電層94A中。第21圖示意性說明根據一些實施方式的碳（及/或氮）的曲線。X軸表示對應於第20圖中箭頭98的位置。Y軸表示碳（及/或氮）的原子百分比。示出碳的峰值百分比在介電層94A的兩個部位中，且在替換閘極堆疊70的部位70A及部位70B以及介電層94B中減小。虛線表示可替代實施方式，其中介電層94B不具有碳（及/或氮），且碳（及/或氮）不能擴散至介電層94B的中心。
本揭露的實施方式具有一些有利的特徵。當形成閘極隔離區域（CMG區域）時，藉由形成填充溝槽且具有較低k值的第一介電層，第一介電層對寄生電容的減小具有較大的影響。第二介電層具有較高的k值且較緻密，且具有較好的降低漏電流的能力。例如，可以使用透射電子顯微鏡（transmission electron microscope, TEM）觀察閘極隔離區域的兩個介電層的成分差異。
根據本揭露的一些實施方式，方法包括：形成閘極堆疊；蝕刻閘極堆疊以形成穿過閘極堆疊的溝槽，其中下伏於閘極堆疊的介電隔離區域暴露於溝槽，且閘極堆疊的第一部位及第二部位由溝槽分離；執行第一沉積製程以形成延伸至溝槽中且襯在閘極堆疊的第一部位及第二部位的側壁上的第一介電層，其中第一介電層具有第一介電常數；及執行第二沉積製程以在第一介電層上形成第二介電層，其中第二介電層填充溝槽，且第二介電層具有大於第一介電常數的第二介電常數。
在實施方式中，使用胺基矽烷作為第一前驅物來沉積第一介電層。在實施方式中，使用選自由矽烷、二矽烷、二氯矽烷及其組合組成的群組的第二前驅物來沉積第二介電層，且其中第一介電層及第二介電層包括相同的元素。在實施方式中，第一介電層及第二介電層具有相同的成分。在實施方式中，第一介電層比第二介電層具有更高的孔隙率。在實施方式中，使用N 2、NH 3及Ar作為額外的製程氣體來沉積第一介電層。
在實施方式中，方法進一步包括：形成突出鰭，其中閘極堆疊形成在突出鰭上；蝕刻突出鰭以形成源極/汲極凹槽；及在源極/汲極凹槽中形成源極/汲極區域。在實施方式中，方法進一步包括：執行平坦化製程以移除第一介電層及第二介電層的高於閘極堆疊的頂表面的部位，以形成閘極隔離區域。在實施方式中，第一介電層具有高於溝槽的底端的底表面。在實施方式中，第二介電層與介電隔離區域實體接觸。
根據本揭露的一些實施方式，結構包括：半導體基板，包括主體部位；介電隔離區域，位於半導體基板的主體部位上方；半導體區域，位於介電隔離區域旁邊，其中半導體區域包括高於介電隔離區域的部位；第一閘極堆疊及第二閘極堆疊，位於介電隔離區域上方；及閘極隔離區域，位於第一閘極堆疊與第二閘極堆疊之間且實體接觸第一閘極堆疊與第二閘極堆疊，其中閘極隔離區域自第一閘極堆疊的頂表面位準延伸至低於第一閘極堆疊的底表面位準的位準，且其中閘極隔離區域包括第一介電層，第一介電層包括低k介電材料；及第二介電層，包括高k介電材料，其中第一介電層包括位於第二介電層與第一閘極堆疊之間且與之接觸的部位。
在實施方式中，第一介電層包括矽及碳。在實施方式中，第一介電層包括SiOCN。在實施方式中，第一介電層及第二介電層包括相同的元素，且第一介電層比第二介電層具有更高的孔隙率。在實施方式中，第一介電層及第二介電層具有相同的成分。在實施方式中，第二介電層的一部分實體接觸介電隔離區域。
根據本揭露的一些實施方式，結構包括：第一GAA電晶體，包括第一閘極堆疊；第二GAA電晶體，包括第二閘極堆疊；及閘極隔離區域，位於第一閘極堆疊與第二閘極堆疊之間且與之接觸，其中閘極隔離區域包括：第一介電層，包括SiOCN，其中第一介電層實體接觸第一閘極堆疊及第二閘極堆疊，且其中第一介電層具有第一介電常數；及第二介電層，位於第一介電層上，其中第二介電層具有高於第一介電常數的第二介電常數。
在實施方式中，第一介電層具有比上部部位薄的下部部位，且第一介電層的底端與第一閘極堆疊及第二閘極堆疊的底表面齊平或低於這些底表面。在實施方式中，第二介電層亦包括SiOCN，且第一介電層比第二介電層具有更高的孔隙率。在實施方式中，結構進一步包括下伏於第一閘極堆疊及第二閘極堆疊兩者且與之接觸的介電隔離區域，其中閘極隔離區域的底部部位在介電隔離區域中，且其中第二介電層的底部部位實體接觸介電隔離區域。
前述概述若干實施方式的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實施本文中所引入的實施方式的相同目的及/或達成相同優點。熟習此項技術者亦應認識到，這類等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。
10:晶圓 20:基板 20’:基板條帶 22,22’:多層堆疊 22A:第一層 22B:第二層 23,92:溝槽 24:半導體條帶 26:隔離區域/STI區域 26T:頂表面 28:突出鰭 30:虛設閘極堆疊 32:虛設閘極介電層 34:虛設閘極電極 36,88:硬遮罩層 38:閘極間隔物 41:橫向凹槽 42,58:凹槽 44:內部間隔物 48:源極/汲極區域 49,96:空隙 50:接觸蝕刻終止層 52,76:層間介電層 62:閘極介電層 68:閘極電極 70:替換閘極堆疊 70A,70B:部位 74:閘極遮罩 78:矽化物區域 80A,80B:接觸插塞 82:電晶體 88A,88C:氮化矽層 88B:矽層 90:蝕刻遮罩 94:閘極隔離區域 94A,94B:介電層 94A1-S1,94A1-S2:線 98:箭頭 200,300:製程流程 202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234,302,304,306,308,310,312,314:製程 A1-A1,B-B:參考橫截面
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為論述清楚起見，各種特徵的尺寸可以任意增加或減小。 第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖及第15圖至第20圖說明根據一些實施方式的全環繞閘極（gate-all-around, GAA）電晶體的形成中的中間階段的視圖。 第21圖示意性說明根據一些實施方式的碳（及/或氮）的分佈曲線。 第22圖說明根據一些實施方式的用於形成GAA電晶體的製程流程。 第23圖說明根據一些實施方式的用於形成閘極隔離區域的製程流程。
國內寄存資訊（請依寄存機構、日期、號碼順序註記） 無 國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記） 無
20:基板
20’:基板條帶
22B:第二層
26:隔離區域/STI區域
62:閘極介電層
68:閘極電極
70:替換閘極堆疊
70A,70B:部位
94:閘極隔離區域
94A,94B:介電層
94A1-S1,94A1-S2:線
96:空隙
98:箭頭

Claims (20)

  1. 一種方法，包含： 形成一閘極堆疊； 蝕刻該閘極堆疊以形成穿過該閘極堆疊的一溝槽，其中下伏於該閘極堆疊的一介電隔離區域暴露於該溝槽，且該閘極堆疊的一第一部位及一第二部位由溝槽分離； 執行一第一沉積製程以形成延伸至該溝槽中且襯在該閘極堆疊的該第一部位及該第二部位的複數個側壁上的一第一介電層，其中該第一介電層具有一第一介電常數；及 執行一第二沉積製程以在該第一介電層上形成一第二介電層，其中該第二介電層填充該溝槽，且該第二介電層具有大於該第一介電常數的一第二介電常數。
  2. 如請求項1所述之方法，其中使用胺基矽烷作為一第一前驅物來沉積該第一介電層。
  3. 如請求項2所述之方法，其中使用選自由矽烷、二矽烷、二氯矽烷及其組合組成的一群組的一第二前驅物來沉積該第二介電層，且其中該第一介電層及該第二介電層包括複數個相同元素。
  4. 如請求項3所述之方法，其中該第一介電層及該第二介電層具有一相同成分。
  5. 如請求項4所述之方法，其中該第一介電層比該第二介電層具有更高的一孔隙率。
  6. 如請求項2所述之方法，其中使用N 2、NH 3及Ar作為額外的複數個製程氣體來沉積該第一介電層。
  7. 如請求項1所述之方法，進一步包含： 形成一突出鰭，其中該閘極堆疊形成在該突出鰭上； 蝕刻該突出鰭以形成複數個源極/汲極凹槽；及 在該些源極/汲極凹槽中形成複數個源極/汲極區域。
  8. 如請求項1所述之方法，進一步包含執行一平坦化製程以移除該第一介電層及該第二介電層的高於該閘極堆疊的一頂表面的複數個部位，以形成一閘極隔離區域。
  9. 如請求項1所述之方法，其中該第一介電層具有高於該溝槽的一底端的一底表面。
  10. 如請求項1所述之方法，其中該第二介電層與該介電隔離區域實體接觸。
  11. 一種方法，包含： 在一半導體基板的一主體部位上方形成一介電隔離區域，其中一半導體區域在該介電隔離區域的旁邊，且其中該半導體區域包含高於該介電隔離區域的一部位； 在該介電隔離區域上方形成一替換閘極堆疊； 蝕刻該替換閘極堆疊以形成一第一閘極堆疊及一第二閘極堆疊；及 在該第一閘極堆疊與該第二閘極堆疊之間形成一閘極隔離區域且使該閘極隔離區域實體接觸該第一閘極堆疊與該第二閘極堆疊，其中該閘極隔離區域自該第一閘極堆疊的一頂表面位準延伸至低於該第一閘極堆疊的一底表面位準的一位準，且其中形成該閘極隔離區域包含： 沉積包含一低k介電材料的一第一介電層；及 沉積包含一高k介電材料的一第二介電層，其中該第一介電層包含位於該第二介電層及該第一閘極堆疊之間且與該第二介電層及該第一閘極堆疊接觸的一部位。
  12. 如請求項11所述之方法，其中沉積該第一介電層包含沉積含矽及碳的一介電層。
  13. 如請求項12所述之方法，其中沉積該第一介電層包含沉積SiOCN。
  14. 如請求項11所述之方法，其中該第一介電層及該第二介電層沉積為包含複數個相同元素，且該第一介電層比該第二介電層具有更高的一孔隙率。
  15. 如請求項14所述之方法，其中該第一介電層及該第二介電層被沉積為具有一相同成分。
  16. 如請求項11所述之方法，其中該第二介電層的一部分實體接觸該介電隔離區域。
  17. 一種結構，包含： 一第一全環繞閘極電晶體包含一第一閘極堆疊； 一第二全環繞閘極電晶體包含一第二閘極堆疊；及 一閘極隔離區域位於該第一閘極堆疊及該第二閘極堆疊之間且與該第一閘極堆疊及該第二閘極堆疊接觸，其中該閘極隔離區域包含： 一第一介電層包含SiOCN，其中該第一介電層實體接觸該第一閘極堆疊及該第二閘極堆疊，且其中該第一介電層具有一第一介電常數；及 一第二介電層位於該第一介電層上，其中該第二介電層具有高於該第一介電常數的一第二介電常數。
  18. 如請求項17所述之結構，其中該第一介電層具有比複數個上部部位薄的複數個下部部位，且該第一介電層的複數個底端與該第一閘極堆疊及該第二閘極堆疊的複數個底表面齊平或低於該些底表面。
  19. 如請求項17所述之結構，其中該第二介電層包含SiOCN，且該第一介電層比該第二介電層具有更高的一孔隙率。
  20. 如請求項17所述之結構，進一步包含一介電隔離區域，其中該介電隔離區域下伏於該第一閘極堆疊及該第二閘極堆疊且與該第一閘極堆疊及該第二閘極堆疊接觸，其中該閘極隔離區域的一底部部位在該介電隔離區域中，且其中該第二介電層的一底部部位實體接觸該介電隔離區域。
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