TW202446222A - 半導體元件及其製造方法 - Google Patents

Abstract

一種半導體元件，包括階梯結構與延伸部。所述階梯結構位於介電基底上。所述階梯結構包括彼此交替堆疊的多個導體層與多個絕緣層。所述延伸部在所述階梯結構的低階部的末端。所述延伸部與所述多個導體層具有不同的電阻值。

Description

半導體元件及其製造方法

本發明是有關於一種積體電路及其製造方法，且特別是有關於一種半導體元件與其製造方法。

非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式（NOR）記憶體以及反及式（NAND）記憶體。此外，另一種三維記憶體為及式（AND）記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。然而，仍存在許多與三維記憶體元件相關的挑戰。

本發明提供一種半導體元件，可以具有電荷的導通路徑以減小電弧效應，避免介電基底上的各個材料層與構件被電漿轟擊而毀損。

依據本發明的實施例，一種半導體元件，包括階梯結構與延伸部。所述階梯結構位於介電基底上。所述階梯結構包括彼此交替堆疊的多個導體層與多個絕緣層。所述延伸部在所述階梯結構的低階部的末端。所述延伸部與所述多個導體層具有不同的電阻值。

依據本發明的實施例，一種半導體元件的製造方法包括以下步驟。形成階梯結構，於介電基底上，其中所述階梯結構包括彼此交替堆疊的多個導體層與多個絕緣層。形成延伸部，於所述階梯結構的低階部的末端。其中所述延伸部與所述多個導體層具有不同的電阻值。

基於上述，在本發明的實施例中，位於堆疊結構下部的一層或多層半導體層可以做為電荷的導通路徑以減小電弧效應，避免介電基底上的各個材料層與構件被電漿轟擊而毀損，因此，可以提升製程的良率。此外，所述一層或多層半導體層可以在後續進行取代製程，以形成一層或多層導體層，進而做為閘極層或是虛設閘極層。

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出圖1A中部分的記憶體陣列的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖1C與圖1D的切線II-II’的上視圖。

圖1A為包括配置成列及行的垂直AND記憶體陣列10的2個區塊BLOCK ⁽ⁱ⁾與BLOCK ⁽ⁱ⁺¹⁾的示意圖。區塊BLOCK ⁽ⁱ⁾中包括記憶體陣列A ⁽ⁱ⁾。記憶體陣列A ⁽ⁱ⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁾ _m+1）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁾的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁾ _n與SP ⁽ⁱ⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁾ _n與DP ⁽ⁱ⁾ _n+1），從而使得AND記憶單元20沿共同字元線（例如WL ⁽ⁱ⁾ _m+1）邏輯地配置成一列。

記憶體陣列A ⁽ⁱ⁾的一行（例如是第n行）是具有共同源極柱（例如SP ⁽ⁱ⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁾ _n）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁾的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ⁱ⁾ _m+1與WL ⁽ⁱ⁾ _m），且耦接至共同的源極柱（例如SP ⁽ⁱ⁾ _n）與共同的汲極柱（例如DP ⁽ⁱ⁾ _n）。因此，記憶體陣列A ⁽ⁱ⁾的AND記憶單元20沿共同源極柱（例如SP ⁽ⁱ⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁾ _n）邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖1A中，在區塊BLOCK ⁽ⁱ⁾中，記憶體陣列A ⁽ⁱ⁾的第n行的AND記憶單元20共用共同的源極柱（例如SP ⁽ⁱ⁾ _n）與共同的汲極柱（例如DP ⁽ⁱ⁾ _n）。第n+1行的AND記憶單元20共用共同的源極柱（例如SP ⁽ⁱ⁾ _n+1）與共同的汲極柱（例如DP ⁽ⁱ⁾ _n+1）。

共同的源極柱（例如SP ⁽ⁱ⁾ _n）耦接至共同的源極線（例如SL _n）；共同的汲極柱（例如DP ⁽ⁱ⁾ _n）耦接至共同的位元線（例如BL _n）。共同的源極柱（例如SP ⁽ⁱ⁾ _n+1）耦接至共同的源極線（例如SL _n+1）；共同的汲極柱（例如DP ⁽ⁱ⁾ _n+1）耦接至共同的位元線（例如BL _n+1）。

相似地，區塊BLOCK ⁽ⁱ⁺¹⁾包括記憶體陣列A ⁽ⁱ⁺¹⁾，其與在區塊BLOCK ⁽ⁱ⁾中的記憶體陣列A ⁽ⁱ⁾相似。記憶體陣列A ⁽ⁱ⁺¹⁾的一列（例如是第m+1列）是具有共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁺¹⁾的每一列（例如是第m+1列）的AND記憶單元20對應於共同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1），且耦接至不同的源極柱（例如SP ⁽ⁱ⁺¹⁾ _n與SP ⁽ⁱ⁺¹⁾ _n+1）與汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n與DP ⁽ⁱ⁺¹⁾ _n+1）。記憶體陣列A ⁽ⁱ⁺¹⁾的一行（例如是第n行）是具有共同源極柱（例如SP ⁽ⁱ⁺¹⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n）的AND記憶單元20集合。記憶體陣列A ⁽ⁱ⁺¹⁾的每一行（例如是第n行）的AND記憶單元20對應於不同字元線（例如WL ⁽ⁱ⁺¹⁾ _m+1與WL ⁽ⁱ⁺¹⁾ _m），且耦接至共同的源極柱（例如SP ⁽ⁱ⁺¹⁾ _n）與共同的汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n）。因此，記憶體陣列A ⁽ⁱ⁺¹⁾的AND記憶單元20沿共同源極柱（例如SP ⁽ⁱ⁺¹⁾ _n）與共同汲極柱（例如DP ⁽ⁱ⁺¹⁾ _n）邏輯地配置成一行。

區塊BLOCK ⁽ⁱ⁺¹⁾與區塊BLOCK ⁽ⁱ⁾共用源極線（例如是SL _n與SL _n+1）與位元線（例如BL _n與BL _n+1）。因此，源極線SL _n與位元線BL _n耦接至區塊BLOCK ⁽ⁱ⁾的AND記憶體陣列A ⁽ⁱ⁾中的第n行AND記憶單元20，且耦接至區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶體陣列A ⁽ⁱ⁺¹⁾中的第n行AND記憶單元20。同樣，源極線SL _n+1與位元線BL _n+1耦接至區塊BLOCK ⁽ⁱ⁾的AND記憶體陣列A ⁽ⁱ⁾中的第n+1行AND記憶單元20，且耦接至區塊BLOCK ⁽ⁱ⁺¹⁾中的AND記憶體陣列A ⁽ⁱ⁺¹⁾中的第n+1行AND記憶單元20。

參照圖1B至圖1D，記憶體陣列10可安置於半導體晶粒的內連線結構上，諸如，安置於在半導體基底上形成的一或多個主動元件（例如電晶體）上方。因此，介電基底（或稱為介電層）50例如是形成於矽基板上的內連線結構上方的介電層，例如氧化矽層。記憶體陣列10可包括堆疊結構GSK、多個通道柱16、多個第一導體柱（又可稱為源極柱）32a與多個第二導體柱（又可稱為汲極柱）32b和多個電荷儲存結構40。

參照圖1B，堆疊結構GSK形成在介電基底50上。堆疊結構GSK包括在介電基底50的表面50s上垂直堆疊的多個閘極層（又稱為字元線或導體層）38與多層的絕緣層54。在Z方向上，這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50的表面平行的方向上延伸。階梯區的閘極層38可具有階梯結構SC，如圖1F至1I所示。因此，下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。用於連接閘極層38的接觸窗（未示出）可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。

參照圖1B至圖1D，記憶體陣列10還包括多個通道柱16。在一些實施例中，通道柱16於上視角度來看可具有環形的輪廓。通道柱16的材料可以是半導體，例如是未摻雜的多晶矽。

參照圖1B至圖1D，記憶體陣列10還包括絕緣柱28、多個第一導體柱32a與多個第二導體柱32b。在此例中，第一導體柱32a做為源極柱；第二導體柱32b做為汲極柱。第一導體柱32a與第二導體柱32b以及絕緣柱28各自在垂直於閘極層38的表面（即XY平面）的方向（即Z方向）上延伸。第一導體柱32a與第二導體柱32b藉由絕緣柱28分隔，且被絕緣填充層24環繞。第一導體柱32a與第二導體柱32b電性連接該通道柱16。第一導體柱32a與第二導體柱32b包括摻雜的多晶矽或金屬材料。絕緣柱28例如是氮化矽或是氧化矽，絕緣填充層24例如是氧化矽。

參照圖1C與圖1D，電荷儲存結構40設置於通道柱16與多個閘極層（或稱導體層）38之間。電荷儲存結構40可以包括穿隧層（或稱為能隙工程穿隧氧化層）14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14以及阻擋層36包括氧化矽。電荷儲存層12包括氮化矽，或其他包括可以捕捉以電荷的材料。在一些實施例中，如圖1C所示，電荷儲存結構40的一部分（穿隧層14與電荷儲存層12）在垂直於閘極層38的方向（即Z方向）上連續延伸，而電荷儲存結構40的另一部分（阻擋層36）環繞於閘極層38的周圍。在另一些實施例中，如圖1D所示，電荷儲存結構40（穿隧層14、電荷儲存層12與阻擋層36）環繞於閘極層38的周圍。

參照圖1E，電荷儲存結構40、通道柱16以及源極柱32a與汲極柱32b被閘極層38環繞，並且界定出記憶單元20。記憶單元20可藉由不同的操作方法進行1位元操作或2位元操作。舉例來說，在對源極柱32a與汲極柱32b施加電壓時，由於源極柱32a與汲極柱32b與通道柱16連接，因此電子可沿著通道柱16傳送並儲存在整個電荷儲存結構40中，如此可對記憶單元20進行1位元的操作。此外，對於利用福勒-諾德漢穿隧（Fowler-Nordheim tunneling）的操作來說，可使電子或是電洞被捕捉在源極柱32a與汲極柱32b之間的電荷儲存結構40中。對於源極側注入（source side injection）、通道熱電子（channel-hot-electron）注入或帶對帶穿隧熱載子（band-to-band tunneling hot carrier）注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極柱32a與汲極柱32b中的一者的電荷儲存結構40中，如此可對記憶單元20進行單位晶胞（SLC，1位元）或多位晶胞（MLC，大於或等於2位元）的操作。

在進行操作時，將電壓施加至所選擇的字元線（閘極層）38，例如施加高於對應記憶單元20的相應起始電壓（V _th）時，與所選擇的字元線38相交的通道柱16的通道區被導通，而允許電流從位元線BL _n或BL _n+1（示於圖1B）進入汲極柱32b，並經由導通的通道區流至源極柱32a（例如，在由箭頭60所指示的方向上），最後流到源極線SL _n或SL _n+1（示於圖1B）。

圖1F至圖1I示出各種階梯結構的剖面示意圖。

參照圖1F至圖1I，在本發明的一些實施例中，階梯結構SC的高階部TP的導體層38可以做為字元線。階梯結構SC的低階部LP的導體層38g可以用來關閉漏電路徑。低階部LP的末端與延伸部EP連接。延伸部EP與相鄰的導體層38g具有不同的電阻值。導體層38g例如是鎢。延伸部EP可以是半導體，例如是多晶矽。

參照圖1F與圖1G，在一些實施例中，延伸部EP與相鄰的導體層38g之間可以藉由電荷儲存結構40的阻擋層36彼此電性隔離。參照圖1H與圖1I，在另一些實施例中，延伸部EP與相鄰的閘極層38之間可以電荷儲存結構40的阻擋層36、電荷儲存層12以及穿隧層14彼此電性隔離。

參照圖1F與圖1H，延伸部EP可具有多層結構。參照圖1G與圖1I，延伸部EP也可以是單層。每一個延伸部EP與低階部LP的一層閘極層38g連接。此外，低階部LP的導體層38g藉由連通部38v而彼此電性連接。在一些實施例中，低階部LP的閘極層38g之間還可以包括阻障層37。阻障層位於閘極層38g與阻擋層36之間。阻障層37的材料例如為鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。

圖2A至圖2I是依照本發明的實施例的一種記憶體元件的製造流程的剖面示意圖。

參照圖2A，提供介電基底100。介電基底100例如是形成於矽基底上的內連線結構的介電層，其材料例如氧化矽。於介電基底100上形成交替堆疊的多個絕緣層92與多個半導體層94。絕緣層92例如為氧化矽層。半導體層94例如為摻雜多晶矽層。在本實施例中，具有3層絕緣層92與2層半導體層94，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層或更少的絕緣層92與更多層或更少的的半導體層94。

參照圖2B，在介電基底100上形成罩幕層95。罩幕層95具有開口。開口可以是圓形、橢圓形、正方形、長方形等各種形狀。之後，進行蝕刻製程，將開口轉移到下方的多個絕緣層92與多個半導體層94，以形成開口OP1。開口OP1可以是連通開口或連通溝渠。開口OP1可以裸露出最下層的半導體層94。

參照圖2B與2C，將罩幕層95移除。接著，在絕緣層92上形成另一半導體層94T。半導體層94T還填入開口OP1形成連通部96。此外，半導體層94T可以接地，以做為放電路徑。絕緣層92與半導體層94、94T共同形成堆疊結構SK1的下部BP。

參照圖2C，在堆疊結構SK1的下部BP上形成堆疊結構SK1的上部UP。在本實施例中，堆疊結構SK1的上部UP由依序交替堆疊於堆疊結構SK1的下部BP上的絕緣層104與中間層106所構成。絕緣層104例如為氧化矽層。中間層106例如為氮化矽層。中間層106可作為犧牲層，在後續的製程中被全部或局部移除之。在本實施例中，堆疊結構SK1具有7層絕緣層104與6層中間層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的絕緣層104與更多層的中間層106。

參照圖2D，將堆疊結構SK1的上部UP圖案化，而堆疊結構SK1的下部BP未被圖案化，以形成階梯結構SC。多個中間層106的長度由上而下逐漸遞增，多個半導體層94的長度大致相同。之後，在介電基底100上形成介電層107。介電層107覆蓋階梯結構SC。介電層107可以經由化學機械研磨製程而具有平坦的表面。堆疊結構SK1的上部UP的最下層絕緣層104將堆疊結構SK1的下部BP完全覆蓋。

參照圖2E，進行微影與蝕刻製程，於陣列區（未示出）的堆疊結構SK1中形成多個開孔108。開孔108從堆疊結構SK1的上部UP延伸至下部BP。開孔108具有圓形的輪廓，但本發明不限於此。在其他實施例中，開孔108可具有其他形狀的輪廓，例如多邊形（未示出）。蝕刻製程可以是乾式蝕刻製程。在進行乾式蝕刻製程中，可以通過半導體層94T做為電荷的導通路徑。

參照圖2E，在半導體層94與中間層106的側壁形成保護層110。保護層110例如是氧化矽層。保護層110形成方法包括可以採用乾式熱氧化製程、濕式熱氧化製程或其組合。接著，在開孔108之中形成通道柱116。通道柱116的材料可為半導體，例如未摻雜多晶矽。通道柱116的形成方法例如是在堆疊結構SK1上以及開孔108之中形成通道材料。接著，進行回蝕製程，以局部移除通道材料，形成通道柱116。

參照圖2E，在開孔108中形成絕緣填充層124與絕緣柱128。絕緣填充層124的材料例如是氧化矽，形成的方法例如是低溫熱氧化法。絕緣柱128的材料例如是氮化矽，形成的方法例如是化學氣相沉積法。在絕緣填充層124填充開孔108時，在尚未完全填滿開孔108之際，填入不同於絕緣填充層124的絕緣材料，將開孔108完全封口。在經由乾蝕刻或濕蝕刻製程將絕緣材料回蝕至絕緣填充層124的表面裸露出來，留在開孔108正中心的絕緣材料形成絕緣柱128。

參照圖2E，進行圖案化製程，例如是微影與蝕刻製程，以在絕緣填充層124中形成孔（未示出）。接著，在孔中形成導體柱132a與132b。導體柱132a與132b可分別做為源極柱與汲極柱，且分別與通道柱116電性連接。導體柱132a與132b可以是在絕緣填充層124上以及孔中形成導體層，然後再經由回蝕刻而形成。導體柱132a與132b例如是摻雜的多晶矽。導體柱132a與132b、通道柱116、絕緣柱128以及絕緣填充層124可以合稱為垂直柱VC。

參照圖2E至圖2H，進行取代製程，以將多層中間層106以及部分的半導體層94取代為多層導體層138與多個電荷儲存結構140。首先，參照圖2E，對堆疊結構SK1進行圖案化製程，例如是微影與蝕刻製程，以形成分隔溝槽133（在一些實施例中稱為「狹縫（slit）」）。分隔溝槽133從堆疊結構SK1的上部UP延伸至下部BP。之後，進行多階段蝕刻製程。首先，進行第一階段蝕刻製程，以將部分的半導體層94移除，以形成多個水平開口119以及連通開口117。第一階段蝕刻製程可包括濕式蝕刻製程。濕式蝕刻製程可以採用的蝕刻劑含有氫氧化銨以及過氧化氫，例如是化學蝕刻劑SC1。多個水平開口119可以具有大致相同或相異的長度。多個水平開口119的長度，比最下方的中間層106的長度長。部分的多個半導體層94被在留在多個水平開口119的末端，形成多個延伸部EP。

參照圖2G，進行多階段蝕刻製程的第二階段蝕刻製程，以將部分的多個中間層106移除，而形成多個水平開口121。第二階段蝕刻製程例如是濕式蝕刻製程。濕式蝕刻製程所使用的蝕刻劑例如是熱磷酸。在進行蝕刻的過程中，由於絕緣層104以及保護層110與中間層106的材料不同，因此，保護層110可以做為停止層。

參照圖2H，在多個水平開口121以及119中形成多個電荷儲存結構140（包括穿隧層114、多層儲存層112、多層阻擋層136）、多層阻障層137以及多層導體層138。穿隧層114例如是氧化矽。儲存層112例如是氮氧化矽、氮化矽或其組合。阻擋層136例如為氧化矽、介電常數大於或等於7的高介電常數的材料或其組合。介電常數大於或等於7的高介電常數的材料例如氧化鋁（Al ₂O ₃）、氧化鉿（HfO ₂）、氧化鑭（La ₂O ₅）、過渡金屬氧化物、鑭系元素氧化物或其組合。阻障層137的材料例如為鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。導體層138例如是鎢。

穿隧層114、儲存層112、阻擋層136、阻障層137以及導體層138的形成方法例如是在分隔溝槽133、水平開口121、119以及連通開口117之中依序形成穿隧材料、儲存材料、阻擋材料、阻障材料以及導體材料。穿隧材料、儲存材料、阻擋材料、阻障材料以及導體材料的厚度足以將水平開口121、119以及連通開口117完全填滿。水平開口119的高度H1小於或等於水平開口121的高度H2。連通開口117的直徑（或寬度）W小於或等於水平開口121、119的高度H2、H1。然後，進行回蝕刻製程，移除分隔溝槽133中的儲存材料、阻擋材料、阻障材料以及導體材料，以在多個水平開口121、119以及連通開口117中形成穿隧層114、儲存層112、阻擋層136、阻障層137以及導體層138。至此，形成了堆疊結構SK2以及階梯結構SC。階梯結構SC的高階部TP的導體層138的長度由上而下逐漸遞增。階梯結構SC的低階部LP的導體層138g與延伸部EP相鄰，且藉由電荷儲存結構140彼此分隔。

參照圖2H，在分隔溝槽133中形成分隔牆SLT。堆疊結構SK2被分隔牆SLT分割成多個區塊。在一些實施例中，分隔牆SLT可以包括絕緣層142。分隔牆SLT的形成方法包括在堆疊結構SK2上以及分隔溝槽133中填入絕緣材料，然後經由回蝕刻製程或是平坦化製程移除多餘的絕緣材料。在另一些實施例中，分隔牆SLT還包括被絕緣層142環繞的填充層（未示出）。填充層可以提供足夠的支撐性，避免分隔牆SLT彎曲。絕緣層142例如氧化矽，填充層例如是多晶矽。

參照圖2I，在介電基底100上方形成多個接觸窗COA1與COA2。接觸窗COA2著陸在階梯結構SC的高階梯部TP的導體層138上並與其電性連接。接觸窗COA1著陸在階梯結構SC的低階梯部LP的最頂層的導體層138g上並與其電性連接。

在本發明中，堆疊結構SK2的上部UP的阻障層137以及導體層138做為記憶體陣列的多個字元線。在陣列區的堆疊結構SK2包括多個記憶單元。這些記憶單元經由導體柱132a與132b而彼此並聯，形成記憶體串。堆疊結構SK2的上部UP的導體層138經由接觸窗COA2與後續形成的上部內連線結構電性連接。堆疊結構SK2的下部BP的導體層138g經由連通部138v彼此連接，並經由接觸窗COA1與後續形成的上部內連線結構電性連接。導體層138g可以做為閘極或是虛設閘極。在一些實施例中，位於堆疊結構SC的低階部LP末端的延伸部EP上，並無接觸窗著陸或與其電性連接，如圖3A與圖3B所示。

圖3A與圖3B示出依據本發明實施例之記憶體元件的數種階梯結構的上視圖。

參照圖3A與3B，連通部138v可以是連通孔（如圖3A）或連通牆（如圖3B）。連通部138v的形狀可以是圓形（如圖3A）、長條狀（如圖3B）或是橢圓形（未示出），但不以此為限。參照圖3B，連通部138v為長條狀連通牆的實施例中，連通牆的延伸方向可以與分隔牆SLT延伸的方向垂直，但不以此為限。

參照圖3A與3B，連通部138v可以設置在適當的位置。連通部138v可以設置在高階部TP的導體層138中（未示出）或低階部LP的導體層138g與絕緣層92中（示於圖2I）。

由於接觸窗COA2均是設置在高階部TP的導體層138的上表面之上。接觸窗COA1設置在低階部LP的最上層的導體層138g的上表面之上。連通部138v位於最上層的導體層138g的下表面與最下層的導體層138g的上表面之間。連通部138v的位置不影響接觸窗COA1的設置。因此，在垂直於介電基底100的方向上，連通部138v可以與接觸窗COA1或COA2的位置相錯、部分重疊或是全部重疊。

參照圖3A與3B，在一些實施例中，在階梯結構SC中還設置支撐柱DV（如圖2E至圖2I所示），以避免階梯結構SC在進行閘極取代的過程中發生倒塌。為簡要起見，圖2E僅繪出單一支撐柱DV，然而本發明並不以此為限，階梯結構SC中可以包括多個支撐柱DV，如圖3A與圖3B所示。支撐柱DV可以在形成垂直柱VC（如圖2E至圖2I所示）時同時形成，因此支撐柱DV可以與垂直柱VC具有大致相同的高度，亦即從介電層107的頂面延伸至絕緣層92。或者，支撐柱DV也可以在形成連通下部內連線結構與上部內連線結構的穿孔的同時形成。換言之，支撐柱DV至少從階梯結構SC的最頂層延伸至最底層。因此，為了不影響支撐柱DV的設置，連通部138v的位置與支撐柱DV的位置相錯開，而未重疊，如圖3A與圖3B所示。

圖4A至圖4F示出依據本發明另一實施例之記憶體元件的製造方法的流程剖面示意圖。

參照圖4A，在介電基底100上形成堆疊結構SK1。圖4A的堆疊結構SK1與上述實施例的堆疊結構SK1相似，但不包含連通部96。堆疊結構SK1的形成方法包括依序形成下部BP與上部UP。下部BP包括交替堆疊的多個絕緣層92與多個半導體層94。最下方的半導體層94可以接地，以做為電荷的導通路徑。上部UP包括交替堆疊的多個絕緣層104與多個中間層106。絕緣層92、半導體層94、絕緣層104與中間層106的材料如上實施例所述。

參照圖4B，將堆疊結構SK1的上部UP與下部BP圖案化，以形成階梯結構SC。在本實施例中，階梯結構SC的中間層106的長度由上而下逐漸遞增，半導體層94的長度由上而下逐漸遞增。之後，在介電基底100上形成介電層107。介電層107覆蓋階梯結構SC。

參照圖4C，依照上述方法於陣列區的堆疊結構SK1中形成垂直柱VC。

參照圖4C至圖4F，進行取代製程，以將多層中間層106以及半導體層94取代為多層導體層138與多個電荷儲存結構140。首先，參照圖4C，對堆疊結構SK1進行圖案化製程，例如是微影與蝕刻製程，以形成分隔溝槽133。接著，參照圖4D，進行蝕刻製程，例如是濕式蝕刻製程，以將部分的多個中間層106以及部分的半導體層94同時移除，而形成多個水平開口121、119。部分的半導體層94被在留在最下的水平開口119的末端，而形成延伸部EP。

參照圖4E，依照上述方法在多個水平開口121、119中形成多個電荷儲存結構140（包括穿隧層114、多層儲存層112、多層阻擋層136）、多層阻障層137以及多層導體層138。至此，形成了堆疊結構SK2以及階梯結構SC。階梯結構SC的高階部TP的導體層138與低階部LP的導體層138g的長度由上而下逐漸遞增。階梯結構SC的低階部LP的導體層138g與延伸部EP相鄰，且藉由電荷儲存結構140彼此分隔。接著，在分隔溝槽133中形成分隔牆SLT。

參照圖4F，依照上述方法在介電基底100上方形成多個接觸窗COA1與COA2。接觸窗COA2著陸在階梯結構SC的高階梯部TP的導體層138上並與其電性連接。接觸窗COA1著陸在階梯結構SC的低階梯部LP的導體層138g上並與其電性連接。

在本發明中，堆疊結構SK2的上部UP的阻障層137以及導體層138做為記憶體陣列的多個字元線。堆疊結構SK2包括多個記憶單元。這些記憶單元經由導體柱132a與132b而彼此並聯，形成記憶體串。上部UP的導體層138經由接觸窗COA2與後續形成的上部內連線結構電性連接。下部BP具有單一的導體層138g，並經由接觸窗COA1與後續形成的上部內連線結構電性連接。導體層138g可以做為閘極或是虛設閘極。在一些實施例中，位於階梯結構SC的低階部LP末端的延伸部EP上，並無接觸窗著陸或與其電性連接，如圖5A與圖5B所示。

圖5A與圖5B示出依據本發明另一實施例之記憶體元件的數種階梯結構的上視圖。

圖5A與圖5B的上視圖與圖3A與圖3B的上視圖相似，但圖5A與圖5B的階梯結構SC中並無連通部。高階部TP的階數較多，與延伸部EP相鄰的低階部LP的階數較少或甚至僅有一階。

以上的實施例是以AND快閃記憶體為例來說明。本發明也可以用在3D NOR快閃記憶體以及3D NAND快閃記憶體中。本發明實施例不僅可以用於快閃記憶體，也可以應用於各種具有階梯結構的元件中。

在本發明的實施例中，位於堆疊結構下部的一層或多層半導體層可以做為電荷的導通路徑以減小電弧效應，避免介電基底上的各個材料層與構件被電漿轟擊而毀損，因此，可以提升製程的良率。此外，上述一層或多層半導體層可以在後續進行取代製程，以形成一層或多層導體層，進而做為閘極層或是虛設閘極層。

10、A ⁽ⁱ⁾、A ⁽ⁱ⁺¹⁾:記憶體陣列 12:電荷儲存層 14:穿隧層 16:通道柱 20:記憶單元 24:絕緣填充層 28:絕緣柱 32a:第一導體柱/源極柱 32b:第二導體柱/汲極柱 36:阻擋層 37:阻障層 38:閘極層/導體層/字元線 38g:導體層 38v:連通部 40:電荷儲存結構 50:介電基底 50s:表面 54:絕緣層 60:箭頭 92:絕緣層 94:半導體層 94T:半導體層 95:罩幕層 96:連通部 100:介電基底 104:絕緣層 106:中間層 107:介電層 108:開孔 110:保護層 112:儲存層 114:穿隧層 116:通道柱 117:連通開口 119:水平開口 121:水平開口 124:絕緣填充層 128:絕緣柱 132a:導體柱 132b:導體柱 133:分隔溝槽 136:阻擋層 137:阻障層 138:閘極層/導體層/字元線 138g:導體層 138v:連通部 140:電荷儲存結構 142:絕緣層 BP:下部 COA1:接觸窗 COA2:接觸窗 DV:支撐柱 EP:延伸部 GSK:堆疊結構 H1:高度 H2:高度 LP:低階部 OP1:開口 SC:階梯結構 SK1:堆疊結構 SK2:堆疊結構 SLT:分隔牆 TP:高階部 UP:上部 VC:垂直柱 W:直徑 I-I’:切線 II-II’:切線 BLOCK、BLOCK ⁽ⁱ⁾、BLOCK ⁽ⁱ⁺¹⁾:區塊 BL _n、BL _n+1:位元線 SP ^{( i )} _n、SP ⁽ⁱ⁾ _n+1、SP ^{( i+1 )} _n、SP ⁽ⁱ⁺¹⁾ _n+1:源極柱 DP ⁽ⁱ⁾ _n、DP ⁱ⁾ _n+1、DP ⁱ⁺¹⁾ _n、DP ⁽ⁱ⁺¹⁾ _n+1:源極柱 WL ⁽ⁱ⁾ _m、WL ⁽ⁱ⁾ _m+1、WL ⁽ⁱ⁺¹⁾ _m、WL ⁽ⁱ⁺¹⁾ _m+1:字元線

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。 圖1B示出圖1A中部分的記憶體陣列的局部三維視圖。 圖1C與圖1D示出圖1B的切線I-I’的剖面圖。 圖1E示出圖1B、圖1C與圖1D的切線II-II’的上視圖。 圖1F至圖1I示出各種階梯結構的剖面示意圖。 圖2A至圖2I是依照本發明的實施例的一種記憶體元件的製造流程的剖面示意圖。 圖3A與圖3B示出依據本發明實施例之記憶體元件的數種階梯結構的上視圖。 圖4A至圖4F示出依據本發明另一實施例之記憶體元件的製造方法的流程剖面示意圖。 圖5A與圖5B示出依據本發明另一實施例之記憶體元件的數種階梯結構的上視圖。

16:通道柱

28:絕緣柱

32b:第二導體柱/汲極柱

24:絕緣填充層

TP:高階部

LP:低階部

50:介電基底

12:電荷儲存層

14:穿隧層

36:阻擋層

37:阻障層

40:電荷儲存結構

38v:連通部

EP:延伸部

54:絕緣層

38:閘極層/導體層/字元線

38g:導體層

SC:階梯結構

Claims (20)

1. 一種半導體元件，包括： 階梯結構，位於介電基底上，其中所述階梯結構包括彼此交替堆疊的多個導體層與多個絕緣層；以及 延伸部，在所述階梯結構的低階部的末端， 其中所述延伸部與所述多個導體層具有不同的電阻值。
2. 如請求項1所述的半導體元件，其中所述延伸部的電阻值高於所述多個導體層的電阻值。
3. 如請求項1所述的半導體元件，其中所述延伸部包括半導體材料，所述多個導體層包括金屬材料。
4. 如請求項1所述的半導體元件，更包括： 連通部，位於所述低階部中，電性連接所述低階部的所述多個導體層。
5. 如請求項4所述的半導體元件，其中所述連通部的寬度小於所述多個導體層的厚度。
6. 如請求項4所述的半導體元件，更包括： 支撐柱，延伸穿過階梯結構的所述多個導體與所述多個絕緣層。
7. 如請求項6所述的半導體元件，其中所述連通部與所述支撐柱相錯開。
8. 如請求4所述的半導體元件，其中所述連通部包括連通孔或連通牆。
9. 如請求項8所述的半導體元件，更包括： 分隔牆，延伸穿過所述階梯結構， 其中所述連通牆的延伸方向與所述分隔牆的延伸方向不同。
10. 如請求項1所述的半導體元件，更包括： 通道柱，延伸穿過所述階梯結構； 多個導體柱，位於所述通道柱內，且與所述通道柱電性連接；以及 電荷儲存層，位於所述多個導體層與所述通道柱之間。
11. 如請求項10所述的半導體元件，其中所述電荷儲存層還位於所述延伸部與所述階梯結構的所述低階部之間。
12. 如請求項1所述的半導體元件，其中在所述多個導體層中，連接所述延伸部的導體層的厚度不大於未連接所述延伸部的導體層的厚度。
13. 如請求項1所述的半導體元件，更包括： 多個接觸窗，著陸在所述多個導體層上， 其中所述多個接觸窗未著陸在所述延伸部上。
14. 一種半導體元件的製造方法，包括： 形成階梯結構，於介電基底上，其中所述階梯結構包括彼此交替堆疊的多個導體層與多個絕緣層；以及 形成延伸部，於所述階梯結構的低階部的末端， 其中所述延伸部與所述多個導體層具有不同的電阻值。
15. 如請求項14所述的半導體元件的製造方法，其中形成所述階梯結構包括： 於所述介電基底上，形成彼此交替堆疊的多個半導體層與多個絕緣層； 圖案化所述多個半導體層與所述多個絕緣層，以形成所述階梯結構；以及 將所述多個半導體層局部取代為所述多個導體層，部分所述多個半導體層留在下部的水平開口的末端形成所述延伸部。
16. 如請求項15所述的半導體元件的製造方法，更包括： 形成連接所述多個半導體層的第一連通部； 移除所述第一連通部，以形成連通開口； 形成導體材料於所述連通開口中，以形成第二連通部。
17. 如請求項16所述的半導體元件的製造方法，其中所述連通開口包括連通開口或連通溝渠，所述第二連通部包括連通孔或連通牆。
18. 如請求項17所述的半導體元件的製造方法，更包括： 形成通道柱，延伸穿過所述階梯結構； 形成多個導體柱，於所述通道柱內，且與所述通道柱電性連接；以及 形成電荷儲存層，於所述多個導體層與所述通道柱之間以及所述多個導體層與所述延伸部之間。
19. 如請求項17所述的半導體元件的製造方法，更包括： 形成分隔牆，延伸穿過所述階梯結構， 其中所述連通牆的延伸方向與所述分隔牆的延伸方向不同。
20. 如請求項14所述的半導體元件的製造方法，更包括： 形成多個接觸窗，著陸在所述階梯結構的所述多個導體層。

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