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TW202439457A - 半導體元件及其作方法 - Google Patents

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TW202439457A
TW202439457A TW112109445A TW112109445A TW202439457A TW 202439457 A TW202439457 A TW 202439457A TW 112109445 A TW112109445 A TW 112109445A TW 112109445 A TW112109445 A TW 112109445A TW 202439457 A TW202439457 A TW 202439457A
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TW
Taiwan
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single diffusion
isolation structure
diffusion isolation
groove
dielectric layer
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TW112109445A
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羅廣鈺
陸俊岑
張仲甫
吳智善
林毓翔
張韡浩
Original Assignee
聯華電子股份有限公司
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明揭露一種製作半導體元件的方法，其主要先形成一鰭狀結構於基底上，然後形成一第一凹槽以及一第二凹槽於該鰭狀結構內，形成一第一介電層於該第一凹槽以及該第二凹槽內，去除部分該第一介電層，形成一第二介電層於該第一凹槽以及該第二凹槽內以形成一第一單擴散隔離結構以及一第二單擴散隔離結構，再形成一閘極結構於該鰭狀結構、該第一單擴散隔離結構以及一第二單擴散隔離結構上。

Description

半導體元件及其作方法
本發明是關於一種製作半導體元件的方法，尤指一種於單擴散隔離(single diffusion break, SDB)結構上製備高壓元件的方法。
近年來，隨著場效電晶體(field effect transistors, FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor, Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering, DIBL)效應，並可以抑制短通道效應(short channel effect, SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
在現行的鰭狀場效電晶體元件製程中，鰭狀結構周圍形成淺溝隔離後通常會以蝕刻方式去除部分鰭狀結構與淺溝隔離形成凹槽，然後填入絕緣物以形成單擴散隔離結構並將鰭狀結構分隔為兩部分。然而現今單擴散隔離結構與金屬閘極的製程在搭配上仍存在許多問題，因此如何改良現有鰭狀場效電晶體製程與架構即為現今一重要課題。
本發明一實施例揭露一種製作半導體元件的方法，其主要先形成一鰭狀結構於基底上，然後形成一第一凹槽以及一第二凹槽於該鰭狀結構內，形成一第一介電層於該第一凹槽以及該第二凹槽內，去除部分該第一介電層，形成一第二介電層於該第一凹槽以及該第二凹槽內以形成一第一單擴散隔離結構以及一第二單擴散隔離結構，再形成一閘極結構於該鰭狀結構、該第一單擴散隔離結構以及一第二單擴散隔離結構上。
本發明另一實施例揭露一種半導體元件，其主要包含一鰭狀結構設於基底上，第一單擴散隔離結構以及第二單擴散隔離結構設於基底內以及一閘極結構設於鰭狀結構、第一單擴散隔離結構以及第二單擴散隔離結構上。其中各第一單擴散隔離結構以及第二單擴散隔離結構包含一下半部與一上半部且該下半部以及該上半部包含不同材料。
請參照第1圖至第5圖，第1圖至第5圖為本發明一實施例製作一半導體元件，或更具體而言適用於17奈米製程節點之高壓元件之方法示意圖。首先參照第1圖，其中第1圖上半部為本發明一實施例製作半導體元件之上視圖，第1圖左下半部為上半部中沿著切線YY'之剖面示意圖，第1圖右下半部則為上半部中沿著切線XX'之剖面示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(silicon-on-insulator, SOI)基板，並於基底12上形成至少一鰭狀結構14於基底12上。在本實施例中，設於基底12上的鰭狀結構14雖以五根為例，但所設置的鰭狀結構14數量均可依據產品需求任意調整，並不侷限於此。
依據本發明之較佳實施例，鰭狀結構14較佳透過側壁圖案轉移(sidewall image transfer, SIT)等技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內。
除此之外，鰭狀結構14之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成鰭狀結構14。另外，鰭狀結構14之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構14。這些形成鰭狀結構14的實施例均屬本發明所涵蓋的範圍。依據本發明一實施例，在形成鰭狀結構14之後各鰭狀結構14表面可設有一層或一層以上由氧化矽以及/或氮化矽所構成襯墊層(圖未示)。
然後進行一鰭狀結構去除(fin remove)製程去除部分鰭狀結構14，例如左側第二根與第三根的部分鰭狀結構14形成複數個凹槽例如六個凹槽16、18、20、22、24、26，其中各凹槽16、18、20、22、24、26較佳將左側第二根與第三根的鰭狀結構14分隔為多個部分。如第1圖左下半部與右下半部所示，各凹槽16、18、20、22、24、26的深度較佳約1000-1400埃或更佳約1200埃，但不侷限於此。需注意的是，第1圖中所示的鰭狀結構14僅為局部示意圖，因此鰭狀結構14雖看似呈現各自獨立條狀且不接觸的狀態，但在此階段實際上相鄰的鰭狀結構14仍頭尾相連且整體而言仍呈現環形。
如第2圖所示，接著進行一鰭狀結構切割(fin cut)製程將原本呈現環形的鰭狀結構14分隔為各自獨立的條狀圖案。如第2圖左下半部與右下半部所示，鰭狀結構切割製程所使用的蝕刻較佳再次去除部分基底12特別是將原本凹槽16、18、20、22、24、26深度再次向下延伸，其中右半部的凹槽16、18、20、22、24、26整體深度在此階段較佳增加至2000-2800埃或更佳約2400埃。
隨後如第3圖所示，先形成一介電層32於各凹槽16、18、20、22、24、26內並填滿各凹槽16、18、20、22、24、26，再進行一平坦化製程，例如利用化學機械研磨(chemical mechanical polishing, CMP)以及/或蝕刻製程去除部分介電層32使剩餘介電層32頂表面約略切齊或略高於鰭狀結構14頂表面。需注意的是，本階段於凹槽16、18、20、22、24、26內填入介電層32後較佳於被分隔的鰭狀結構14之間形成單擴散隔離(single diffusion break, SDB)結構36、38、40、42、44、46以及於鰭狀結構14周圍形成淺溝隔離(shallow trench isolation, STI)48，其中為了便於區隔，於前述將鰭狀結構14分隔為多個部份的凹槽16、18、20、22、24、26內所填入的介電層32較佳成為單擴散隔離結構36、38、40、42、44、46而於相鄰鰭狀結構14之間所填入的介電層32則成為淺溝隔離48。在本實施例中，介電層32較佳包含氧化矽，但不侷限於此。
如第4圖所示，然後進行一微影暨蝕刻製程，例如可利用前述鰭狀結構切割製程時的圖案化遮罩以蝕刻方式去除凹槽16、18、20、22、24、26內的部分介電層32形成凹槽(圖未示)，形成另一介電層52填滿各凹槽，再搭配進行一平坦化製程例如利用CMP去除部分介電層52，使剩餘的介電層52頂表面約略切齊鰭狀結構14頂表面。換句話說，原本由單一材料所構成的單擴散隔離結構36、38、40、42、44、46在此階段較佳轉換為由兩種不同材料所構成，其中下半部54較佳由氧化矽所構成而上半部56則由氮化矽所構成。在本實施例中，下半部54與上半部56可具有相同或不同深度，例如下半部54的深度較佳約介於1000-1400埃或更佳約1200埃，而上半部56的深度同樣約介於1000-1400埃或更佳約1200埃，但不侷限於此。
請繼續參照第5圖，第5圖為本發明一實施例接續前述製程以形成一高壓元件之結構示意圖。需注意的是，為了結合單擴散隔離結構36、38、40、42、44、46周圍的其他電晶體元件，單擴散隔離結構36、38、40、42、44、46本身的比例於本圖及後續實施例中均略微調整。如第5圖所示，接著可先形成一井區例如P井62於單擴散隔離結構38、40、42、44之間，形成摻雜區如P+摻雜區64於單擴散隔離結構38、40與單擴散隔離結構42、44之間，形成摻雜區如N+摻雜區66於單擴散隔離結構36、38與單擴散隔離結構44、46之間，形成一閘極結構68於單擴散隔離結構40、42之間並同時跨在基底12以及單擴散隔離結構40、42上，以及形成一由氧化矽以及/或氮化矽所構成的側壁子74於閘極結構68側壁。
在本實施例中，閘極結構68可由氧化矽所構成的閘極介電層70以及多晶矽或金屬所構成的閘極電極72所構成，且閘極介電層70較佳接觸基底12與單擴散隔離結構40、42。其中若閘極結構68中的閘極電極72包含金屬閘極，則閘極電極72可細部包含高介電常數介電層、功函數金屬層以及低阻抗金屬層等標準金屬閘極材料組成。由於製備多晶矽閘極或金屬閘極為本領域所熟知技藝，在此不另加贅述。
請參照第6圖，第6圖為本發明一實施例之一高壓元件之結構示意圖。如第6圖所示，相較於第5圖實施例中六個單擴散隔離結構36、38、40、42、44、46均包含不同材料所構成的下部分54與上半部56，本發明其他實施例又可選擇於前述第3圖至第4圖製程時將緊鄰閘極結構68兩側的兩個單擴散隔離結構40、42轉換為包含不同材料的單擴散隔離結構40、42但剩餘的四個單擴散隔離結構36、38、44、46則由單一材料所構成。換句話說，本發明可先比照第1圖至第3圖的製程形成介電層32於各凹槽16、18、20、22、24、26內，去除緊鄰後續閘極結構68兩側的兩個凹槽20、22但不去除其他四個凹槽16、18、24、26內的介電層32，再填入另一介電層52於凹槽20、22內，使六個單擴散隔離結構36、38、40、42、44、46具有相同深度但只有接觸並緊鄰閘極結構68兩側的單擴散隔離結構40、42由不同材料的下半部54與上半部56所構成，而剩餘的單擴散隔離結構36、38、44、46則與單擴散隔離結構40、42的下半部54包含相同材料。
請參照第7圖，第7圖為本發明一實施例之一高壓元件之結構示意圖。如第7圖所示，相較於第5圖與第6圖實施例中的六個單擴散隔離結構36、38、40、42、44、46均包含相同深度，本發明又可選擇於製備單擴散隔離結構時調整六個單擴散隔離結構36、38、40、42、44、46之間的深度，使接觸並緊鄰閘極結構68兩側的兩個單擴散隔離結構40、42深度較佳大於其他四個單擴散隔離結構36、38、44、46深度，其中單擴散隔離結構36、38、44、46的深度約單擴散隔離結構40、42的一半深度。此外如同第6圖的實施例，本實施例中只有接觸並緊鄰閘極結構68兩側的單擴散隔離結構40、42由不同材料的上下部分所構成，其他設於閘極結構68兩側但不接觸閘極結構68的四個單擴散隔離結構36、38、44、46則由單一材料所構成且單擴散隔離結構36、38、44、46與單擴散隔離結構40、42的下半部54較佳包含相同材料。
請參照第8圖，第8圖為本發明一實施例之一高壓元件之結構示意圖。如第8圖所示，本發明又可結合第5圖與第7圖的實施例先形成六個凹槽於基底12內但緊鄰閘極結構68兩側的兩個凹槽深度大於其他四個凹槽，之後再比照第3圖至第5圖的製程依序填入不同介電材料於各凹槽內形成單擴散隔離結構36、38、40、42、44、46。在本實施例中，六個單擴散隔離結構36、38、40、42、44、46均包含不同材料所構成的下部分54與上半部56，但相較於第5圖實施例中六個單擴散隔離結構36、38、40、42、44、46均具有相同深度，本實施例中接觸並緊鄰閘極結構兩側的單擴散隔離結構40、42深度大於其他四個單擴散隔離結構36、38、44、46深度，其中單擴散隔離結構36、38、44、46的深度可約單擴散隔離結構40、42深度的90%、80%、70%、60%、50%、甚至一半以下，這些變化型均屬本發明所涵蓋的範圍。
綜上所述，本發明主要揭露一種將單擴散隔離結構製程整合至高壓元件的方法，其主要先於基底上形成鰭狀結構後利用蝕刻去除部分鰭狀結構以形成複數個凹槽並同時將鰭狀結構分隔為多個部分，然後填入第一種介電材料於凹槽內形成單擴散隔離結構，去除部分第一種介電材料形成凹槽，填入第二種介電材料於第一種介電材料上，再形成閘極結構以及摻雜區等電晶體元件。其中閘極結構除了設於鰭狀結構表面又同時跨在兩個上下部分由不同材料所構成的單擴散隔離結構上。依據本發明之較佳實施例，此製程可應用至17奈米節點的高壓元件製作並可提升元件的整體穩定性與效能。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底 14:鰭狀結構 16:凹槽 18:凹槽 20:凹槽 22:凹槽 24:凹槽 26:凹槽 32:介電層 36:單擴散隔離結構 38:單擴散隔離結構 40:單擴散隔離結構 42:單擴散隔離結構 44:單擴散隔離結構 46:單擴散隔離結構 48:淺溝隔離 52:介電層 54:下半部 56:上半部 62:P井 64:P+摻雜區 66:N+摻雜區 68:閘極結構 70:閘極介電層 72:閘極電極 74:側壁子
第1圖至第5圖為本發明一實施例製作一半導體元件之方法示意圖。 第6圖為本發明一實施例之一高壓元件之結構示意圖。 第7圖為本發明一實施例之一高壓元件之結構示意圖。 第8圖為本發明一實施例之一高壓元件之結構示意圖。
12:基底
32:介電層
36:單擴散隔離結構
38:單擴散隔離結構
40:單擴散隔離結構
42:單擴散隔離結構
44:單擴散隔離結構
46:單擴散隔離結構
52:介電層
54:下半部
56:上半部
62:P井
64:P+摻雜區
66:N+摻雜區
68:閘極結構
70:閘極介電層
72:閘極電極
74:側壁子

Claims (19)

  1. 一種製作半導體元件的方法，其特徵在於，包含： 形成一鰭狀結構於一基底上； 形成一第一凹槽以及一第二凹槽於該鰭狀結構內； 形成一第一介電層於該第一凹槽以及該第二凹槽內； 去除部分該第一介電層； 形成一第二介電層於該第一凹槽以及該第二凹槽內以形成一第一單擴散隔離結構以及一第二單擴散隔離結構；以及 形成一閘極結構於該鰭狀結構、該第一單擴散隔離結構以及一第二單擴散隔離結構上。
  2. 如申請專利範圍第1項所述之方法，另包含： 形成一第三凹槽以及一第四凹槽於該第一凹槽以及該第二凹槽兩側； 形成該第一介電層於該第一凹槽、該第二凹槽、該第三凹槽以及該第四凹槽內； 去除該第一凹槽、該第二凹槽、該第三凹槽以及該第四凹槽內的部分該第一介電層；以及 形成該第二介電層於該第一凹槽、該第二凹槽、該第三凹槽以及該第四凹槽內以形成該第一單擴散隔離結構、該第二單擴散隔離結構、一第三單擴散隔離結構以及一第四單擴散隔離結構。
  3. 如申請專利範圍第2項所述之方法，另包含形成一第五單擴散隔離結構以及一第六單擴散隔離結構於該第三單擴散隔離結構以及該第四單擴散隔離結構兩側。
  4. 如申請專利範圍第2項所述之方法，其中該第一單擴散隔離結構深度大於該第三單擴散隔離結構深度。
  5. 如申請專利範圍第1項所述之方法，另包含： 形成一第三凹槽以及一第四凹槽於該第一凹槽以及該第二凹槽兩側； 形成該第一介電層於該第一凹槽、該第二凹槽、該第三凹槽以及該第四凹槽內； 去除該第一凹槽以及該第二凹槽內的部分該第一介電層；以及 形成該第二介電層於該第一凹槽以及該第二凹槽內以形成該第一單擴散隔離結構、該第二單擴散隔離結構、一第三單擴散隔離結構以及一第四單擴散隔離結構。
  6. 如申請專利範圍第5項所述之方法，另包含形成一第五單擴散隔離結構以及一第六單擴散隔離結構於該第三單擴散隔離結構以及該第四單擴散隔離結構兩側。
  7. 如申請專利範圍第5項所述之方法，其中該第一單擴散隔離結構深度大於該第三單擴散隔離結構深度。
  8. 如申請專利範圍第1項所述之方法，其中該第一介電層以及該第二介電層包含不同材料。
  9. 如申請專利範圍第1項所述之方法，其中該第一介電層包含氧化矽。
  10. 如申請專利範圍第1項所述之方法，其中該第二介電層包含氮化矽。
  11. 一種半導體元件，其特徵在於，包含： 一第一單擴散隔離結構以及一第二單擴散隔離結構設於一基底內，其中各該第一單擴散隔離結構以及該第二單擴散隔離結構包含一下半部以及一上半部且該下半部以及該上半部包含不同材料；以及 一閘極結構設於該基底、該第一單擴散隔離結構以及該第二單擴散隔離結構上。
  12. 如申請專利範圍第11項所述之半導體元件，另包含： 一第三單擴散隔離結構以及一第四單擴散隔離結構設於該第一單擴散隔離結構以及該第二單擴散隔離結構兩側，其中各該第三單擴散隔離結構以及該第四單擴散隔離結構包含該下半部以及該上半部且該下半部以及該上半部包含不同材料。
  13. 如申請專利範圍第12項所述之半導體元件，另包含一第五單擴散隔離結構以及一第六單擴散隔離結構設於該第三單擴散隔離結構以及該第四單擴散隔離結構兩側。
  14. 如申請專利範圍第12項所述之半導體元件，其中該第一單擴散隔離結構深度大於該第三單擴散隔離結構深度。
  15. 如申請專利範圍第11項所述之半導體元件，另包含： 一第三單擴散隔離結構以及一第四單擴散隔離結構設於該第一單擴散隔離結構以及該第二單擴散隔離結構兩側，其中各該第三單擴散隔離結構以及該第四單擴散隔離結構包含單一材料。
  16. 如申請專利範圍第15項所述之半導體元件，另包含一第五單擴散隔離結構以及一第六單擴散隔離結構於該第三單擴散隔離結構以及該第四單擴散隔離結構兩側。
  17. 如申請專利範圍第15項所述之半導體元件，其中該第一單擴散隔離結構深度大於該第三單擴散隔離結構深度。
  18. 如申請專利範圍第11項所述之半導體元件，其中該下半部包含氧化矽。
  19. 如申請專利範圍第11項所述之半導體元件，其中該上半部包含氮化矽。
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