TW202401794A - 半導體記憶裝置 - Google Patents

Abstract

實施方式提供一種可適宜地製造之半導體記憶裝置。  實施方式之半導體記憶裝置具備：基板，其具備第1區域(R _MH)及第2區域(R _HU)；複數個導電層(110)，其等積層於積層方向(Z)；半導體層(120)，其設置於第1區域且與複數個導電層對向；複數個通孔接觸電極(CC)，其等設置於第2區域且連接於複數個導電層；及複數個絕緣構件(HR)，其等設置於第2區域且具備被複數個導電層之至少一部分包圍之外周面。第1絕緣構件(HR1)從積層方向觀察時與第1通孔接觸電極重疊。第2絕緣構件(HR2)從積層方向觀察時不與複數個通孔接觸電極重疊。第1通孔接觸電極之積層方向之一側之面，與第1導電層及第1絕緣構件接觸。從積層方向觀察時，於複數個導電層之至少一部分之包圍第2絕緣構件之面之內側，未設置導電構件及半導體構件。

Description

半導體記憶裝置

本實施方式係關於一種半導體記憶裝置。

已知一種半導體記憶裝置，其具備：基板；複數個導電層，其等在與該基板之表面交叉之積層方向積層；半導體層，其與該等複數個導電層對向；及閘極絕緣膜，其設置於複數個導電層與半導體層之間。閘極絕緣膜例如具備氮化矽(SiN)等絕緣性電荷蓄積膜或浮閘等導電性電荷蓄積膜等能夠記憶資料之記憶體部。

本發明所欲解決之問題在於提供一種能夠適當地製造之半導體記憶裝置。

一實施方式之半導體記憶裝置具備：基板，其具備排列於第1方向之第1區域及第2區域；複數個導電層，其等在與基板之表面交叉之積層方向積層，且於第1區域及第2區域內沿第1方向延伸；半導體層，其設置於第1區域，沿積層方向延伸，且與複數個導電層對向；電荷蓄積膜，其設置於複數個導電層與半導體層之間；複數個通孔接觸電極，其等設置於第2區域，從積層方向觀察時經由複數個導電層之外緣之一部分連接於排列在第1方向之複數個導電層之複數個階台部；及複數個絕緣構件，其等設置於第2區域，從積層方向觀察時具備被複數個導電層之至少一部分包圍之外周面。複數個絕緣構件包含：第1絕緣構件，其從積層方向觀察時與複數個通孔接觸電極中之一個即第1通孔接觸電極重疊；及第2絕緣構件，其從積層方向觀察時與複數個通孔接觸電極中之任一個均不重疊。第1通孔接觸電極之積層方向之一側之面具備與複數個導電層中之一個即第1導電層之接觸面、及與第1絕緣構件之接觸面。從積層方向觀察時，於複數個導電層之至少一部分之包圍第2絕緣構件之面之內側均未設置導電構件及半導體構件。

其次，參照圖式詳細地說明實施方式之半導體記憶裝置。再者，以下實施方式僅為一例，並不意圖限定性地表示本發明。又，以下圖式係模式性圖，為了便於說明，有時會省略一部分構成等。又，針對複數個實施方式，有時對共通之部分標註相同之符號，並省略說明。

又，本說明書中，當提到「半導體記憶裝置」時，有時指記憶體晶粒，亦有時指記憶體晶片、記憶卡、SSD(Solid State Drive，固態硬碟)等包含控制器晶粒之記憶體系統。進而，還有時指智慧型手機、平板終端、個人電腦等包含主機之構成。

又，本說明書中，當提到第1構成「電性連接」於第2構成時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。

又，本說明書中，將與基板之表面平行之特定方向稱為X方向，將與基板之表面平行且與X方向垂直之方向稱為Y方向，將與基板之表面垂直之方向稱為Z方向。

又，本說明書中，有時將與基板之表面交叉之方向稱為積層方向。又，有時將沿著與積層方向交叉之特定面之方向稱為第1方向，將沿著該面且與第1方向交叉之方向稱為第2方向。積層方向與Z方向可一致，亦可不一致。又，第1方向及第2方向與X方向及Y方向中之任一方向可對應，亦可不對應。

又，本說明書中，「上」或「下」等表達係以基板為基準。例如，將沿著上述Z方向遠離基板之朝向稱為上，將沿著Z方向靠近基板之朝向稱為下。又，當針對某構成提到下表面或下端時，係指該構成之基板側之面或端部，當提到上表面或上端時，係指該構成之與基板相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。

[第1實施方式]  [構成]  圖1係第1實施方式之半導體記憶裝置之模式性俯視圖。圖2係第1實施方式之半導體記憶裝置之模式性俯視圖，且係將圖1之一部分放大來表示。圖3係將圖2所示之構造沿A-A'線切斷，且沿箭頭方向觀察時之模式性剖視圖。圖4係圖3中之B所表示之部分之模式性放大圖。再者，圖4表示YZ剖面，但當觀察除YZ剖面以外之沿著半導體層120之中心軸之剖面(例如，XZ剖面)時，亦會觀察到與圖4相同之構造。圖5係第1實施方式之半導體記憶裝置之模式性俯視圖，且係將圖1之一部分放大來表示。再者，圖5中省略了一部分構成，諸如下文所述之絕緣層102等。圖6係第1實施方式之半導體記憶裝置之模式性俯視圖。圖6之X方向及Y方向之範圍對應於圖5之X方向及Y方向之範圍。圖6中示出了與特定之導電層110之高度位置對應之XY剖面。再者，圖6中，為了便於圖示，對設置於接線區域R _HU之高介電常數絕緣層111進行了圖示，而省略了設置於記憶體孔區域R _MH之高介電常數絕緣層111。圖7係將圖5及圖6所示之構造沿C-C'線及D-D'線切斷，且沿箭頭方向觀察時之模式性剖視圖。

如圖1所示，本實施方式之半導體記憶裝置具備半導體基板100。圖示之例子中，於半導體基板100設置沿X方向及Y方向排列之4個記憶胞陣列區域R _MCA。又，於記憶胞陣列區域R _MCA設置有記憶體孔區域R _MH、以及相對於記憶體孔區域R _MH設置於X方向正側及X方向負側之區域之接線區域R _HU。又，於半導體基板100之Y方向之端部設置有外圍電路區域R _PC。

再者，圖示之例子中，接線區域R _HU設置於記憶胞陣列區域R _MCA之X方向之兩端部。然而，此種構成僅為例示，具體之構成能夠適當調整。例如，接線區域R _HU可設置於記憶胞陣列區域R _MCA之X方向之兩端部或一端部，亦可設置於記憶胞陣列區域R _MCA之X方向之中央部。

記憶胞陣列區域R _MCA具備排列於Y方向之複數個記憶體塊BLK。例如圖2所示，記憶體塊BLK具備排列於Y方向之複數個串單元SU。於Y方向上相鄰之2個記憶體塊BLK之間設置塊間構造ST。又，於Y方向上相鄰之2個串單元SU之間設置氧化矽(SiO ₂)等串單元間絕緣層SHE。

[記憶體孔區域R _MH之構造]  例如圖3所示，記憶體塊BLK具備：排列於Z方向之複數個導電層110、設置於該等複數個導電層110之下方之配線層112、沿Z方向延伸之複數個半導體層120、及設置於複數個導電層110及複數個半導體層120之間之閘極絕緣膜130。

導電層110具備沿X方向延伸之大致板狀之形狀。導電層110亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於排列在Z方向之複數個導電層110之間設置有氧化矽(SiO ₂)等絕緣層101。又，於最上層之導電層110之上表面設置有氧化矽(SiO ₂)等絕緣層102。

複數個導電層110作為NAND(Not-And，反及)快閃記憶體之字元線WL及與該字元線WL連接之複數個記憶胞(記憶體電晶體)之閘極電極發揮功能。以下說明中，有時將此種導電層110稱為導電層110(WL)。該等複數個導電層110(WL)各自於每個記憶體塊BLK中電性獨立。當著眼於在Y方向上相鄰之2個記憶體塊BLK時，該等2個記憶體塊BLK中之排列於Z方向之複數個導電層110(WL)及設置於其等之上表面及下表面之複數個絕緣層101隔著塊間構造ST於Y方向上被分斷。

位於較複數個導電層110(WL)靠下方之一個或複數個導電層110，作為NAND快閃記憶體之源極側之選擇閘極線SGS及與其連接之複數個選擇電晶體之閘極電極發揮功能。以下說明中，有時將此種導電層110稱為導電層110(SGS)。當著眼於在Y方向上相鄰之2個記憶體塊BLK時，該等2個記憶體塊BLK中之一個或複數個導電層110(SGS)及設置於其等之上表面及下表面之複數個絕緣層101隔著塊間構造ST於Y方向上被分斷。

位於較複數個導電層110(WL)靠上方之一個或複數個導電層110，分別作為NAND快閃記憶體之汲極側之選擇閘極線SGD及與該選擇閘極線SGD連接之複數個選擇電晶體之閘極電極發揮功能。以下說明中，有時將此種導電層110稱為導電層110(SGD)。

如圖2所示，該等複數個導電層110(SGD)之Y方向之寬度Y _SGD小於導電層110(WL)之Y方向之寬度Y _WL。

複數個導電層110(SGD)各自於每個串單元SU中電性獨立。於各記憶體塊BLK中，當著眼於在Y方向上相鄰之2個串單元SU時，該等2個串單元SU中之一個或複數個導電層110(SGD)隔著串單元間絕緣層SHE於Y方向上分斷。當著眼於在Y方向上相鄰之2個記憶體塊BLK中之一記憶體塊BLK所包含之複數個串單元SU中最靠近另一記憶體塊BLK之串單元SU、及另一記憶體塊BLK所包含之複數個串單元SU中最靠近一記憶體塊BLK之串單元SU時，該等2個串單元SU中之一個或複數個導電層110(SGD)隔著塊間構造ST於Y方向上分斷。

如圖4所示，於導電層110之上表面、下表面及與半導體層120之對向面設置有高介電常數絕緣層111。高介電常數絕緣層111例如包含氧化鋁(Al ₂O ₃)等金屬氧化物。高介電常數絕緣層111具有例如較氧化矽(SiO ₂)大之介電常數。又，高介電常數絕緣層111具有例如較氮化矽(SiN)大之介電常數。

配線層112(圖3)例如亦可包含含有磷(P)等N型雜質之多晶矽等。又，於配線層112之下表面亦可設置有鎢(W)等金屬、矽化鎢等導電構件或其他導電構件。配線層112作為NAND快閃記憶體之源極線之一部分發揮功能。

如圖2所示，半導體層120沿X方向及Y方向排列成特定之圖案。半導體層120作為NAND快閃記憶體之記憶胞(記憶體電晶體)及選擇電晶體之通道區域發揮功能。半導體層120具有大致圓筒狀之形狀，於中心部分設置有氧化矽等絕緣層125。又，半導體層120之外周面分別被設置於導電層110之貫通孔包圍，與此種貫通孔之內周面對向。

半導體層120例如包含多晶矽(Si)等。半導體層120之與導電層110(WL)對向之區域亦可為非摻雜區域。半導體層120之與導電層110(SGD)對向之區域可為非摻雜區域，亦可包含硼(B)等P型雜質。半導體層120之與導電層110(SGS)對向之區域之至少一部分亦可為非摻雜區域。半導體層120之與導電層110(SGS)對向之區域之一部分亦可包含磷(P)等N型雜質。

如圖3所示，於半導體層120之上端部設置有包含磷(P)等N型雜質之雜質區域121。該雜質區域121經由通孔接觸電極Ch、Vy(圖2)連接於位元線BL(圖2)。再者，如圖2所示，與一個串單元SU對應之複數個半導體層120全部連接於不同之位元線BL。圖2之例子中，包含排列於X方向之複數個半導體層120之行對應於一個串單元SU，沿Y方向排列有4個。該等4個行所包含之複數個半導體層120全部連接於不同之位元線BL。

如圖3所示，於半導體層120之下端部設置有包含磷(P)等N型雜質之雜質區域122。該雜質區域122連接於上述配線層112。再者，與一個記憶胞陣列區域R _MCA(圖1)對應之複數個半導體層120，全部連接於共通之配線層112。

閘極絕緣膜130具有覆蓋半導體層120之外周面之大致圓筒狀之形狀。例如圖4所示，閘極絕緣膜130具備積層於半導體層120與導電層110之間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如包含氧化矽(SiO ₂)等。電荷蓄積膜132例如包含氮化矽(SiN)等能夠蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，例如圖3所示，沿著除半導體層120與配線層112之接觸部以外之半導體層120之外周面於Z方向延伸。

再者，圖4中示出了閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例子。然而，閘極絕緣膜130所包含之電荷蓄積膜，亦可為例如包含N型或P型雜質之多晶矽等浮閘。

例如圖2及圖3所示，串單元間絕緣層SHE沿X方向及Z方向延伸。串單元間絕緣層SHE例如包含氧化矽(SiO ₂)等。串單元間絕緣層SHE之下端，位於較最上層之導電層110(WL)之下表面靠上方。又，串單元間絕緣層SHE之下端位於較最下層之導電層110(SGD)之下表面靠下方。又，串單元間絕緣層SHE之上端之Z方向之位置，位於較最上層之導電層110(SGD)之上表面靠上方。

例如圖2及圖3所示，塊間構造ST具備沿X方向及Z方向延伸之電極140、以及設置於電極140之Y方向之兩側面之氧化矽(SiO ₂)等絕緣層141。電極140隔著絕緣層141，於Y方向上與排列於Z方向之複數個導電層110及設置於其等之間之複數個絕緣層101、以及絕緣層102相隔。電極140及絕緣層141之下端連接於配線層112。電極140例如亦可為包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等的導電構件。又，電極140例如亦可為包含磷(P)或硼(B)等雜質之多晶矽等半導體構件。電極140亦可包含導電構件及半導體構件兩者。電極140作為NAND快閃記憶體之源極線之一部分發揮功能。

例如圖2所示，通孔接觸電極Ch對應於半導體層120，沿X方向及Y方向排列成特定之圖案。通孔接觸電極Ch沿Z方向延伸，於下端連接於半導體層120之雜質區域121，於上端連接於通孔接觸電極Vy(圖2)。

如圖2所示，位元線BL沿Y方向延伸，且於X方向排列。位元線BL之X方向上之間距係排列於X方向之複數個半導體層120之X方向上之間距之1/4倍。位元線BL例如亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。上述通孔接觸電極Vy從Z方向觀察時設置於位元線BL與通孔接觸電極Ch重疊之位置。

[接線區域R _HU之構造]  如圖5及圖7所示，於接線區域R _HU設置有複數個導電層110之階台部T。階台部T例如為導電層110之上表面中從上方觀察時不與其他導電層110重疊之部分。如圖7所示，該等複數個階台部T被上述絕緣層102覆蓋。

圖示之例子中，從上方數第3n＋1號(n為0以上之整數)導電層110(WL)所對應之複數個階台部T從上方觀察時排列於X方向。又，於第3n＋1號導電層110(WL)之階台部T與第3n＋4號導電層110(WL)之階台部T之間，設置有第3n＋1號～第3n＋3號導電層110(WL)之外緣之一部分E1。圖示之例子中，外緣之一部分E1係導電層110之X方向之端面，且沿Y方向延伸。

同樣地，圖示之例子中，從上方數第3n＋2號導電層110(WL)所對應之複數個階台部T從上方觀察時排列於X方向。又，於第3n＋2號導電層110(WL)之階台部T與第3n＋5號導電層110(WL)之階台部T之間，設置有第3n＋2號～第3n＋4號導電層110(WL)之外緣之一部分E1。

同樣地，圖示之例子中，從上方數第3n＋3號導電層110(WL)所對應之複數個階台部T從上方觀察時排列於X方向。又，於第3n＋3號導電層110(WL)之階台部T與第3n＋6號導電層110(WL)之階台部T之間，設置有第3n＋3號～第3n＋5號導電層110(WL)之外緣之一部分E1。

又，圖示之例子中，從上方數第3n＋1號導電層110(WL)所對應之階台部T從上方觀察時分別與第3n＋2號及第3n＋3號導電層110(WL)所對應之2個階台部T排列於Y方向。又，於第3n＋1號導電層110(WL)之階台部T與第3n＋2號導電層110(WL)之階台部T之間，設置有第3n＋1號導電層110(WL)之外緣之一部分E2。同樣地，於第3n＋2號導電層110(WL)之階台部T與第3n＋3號導電層110(WL)之階台部T之間，設置有第3n＋2號導電層110(WL)之外緣之一部分E2。圖示之例子中，外緣之一部分E2係導電層110(WL)之Y方向之端面，且沿X方向延伸。

又，如圖5所示，於接線區域R _HU設置有排列於Y方向之複數個支持絕緣構件行HRR。支持絕緣構件行HRR分別具備排列於X方向之複數個支持絕緣構件HR。支持絕緣構件HR例如包含氧化矽(SiO ₂)等。如圖7所示，支持絕緣構件HR貫通絕緣層102、以及複數個導電層110及絕緣層101而沿Z方向延伸。支持絕緣構件HR之外周面分別被設置於導電層110之貫通孔包圍。如圖6所示，支持絕緣構件HR之外周面隔著參照圖4所說明之高介電常數絕緣層111而與此種貫通孔之內周面對向。但，支持絕緣構件HR之外周面亦可與此種貫通孔之內周面相接。再者，本實施方式中，從Z方向觀察時，於該貫通孔之內側未設置導電構件，亦未設置半導體構件，僅設置有絕緣構件(僅支持絕緣構件HR及高介電常數絕緣層111、或僅支持絕緣構件HR)。

又，如圖5所示，於接線區域R _HU，設置有與複數個階台部T對應地設置之複數個通孔接觸電極CC。圖5之例子中，複數個通孔接觸電極CC從Z方向觀察時隔著導電層110之外緣之一部分E1排列於X方向。又，與1個記憶體塊BLK對應地，3個通孔接觸電極CC從Z方向觀察時隔著導電層110之外緣之一部分E2排列於Y方向。通孔接觸電極CC例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，於該等複數個通孔接觸電極CC之外周面，設置有氧化矽(SiO ₂)等絕緣層CCSW。如圖7所示，通孔接觸電極CC及絕緣層CCSW貫通絕緣層102且沿Z方向延伸，於下端連接於導電層110之階台部T。

再者，圖5～圖7中例示了支持絕緣構件HR1及支持絕緣構件HR2作為複數個支持絕緣構件HR。支持絕緣構件HR1從Z方向觀察時與通孔接觸電極CC重疊。又，從Z方向觀察時，支持絕緣構件HR1之中心位置與任一通孔接觸電極CC之中心位置重疊(大略一致)。另一方面，支持絕緣構件HR2從Z方向觀察時不與通孔接觸電極CC重疊。因此，從Z方向觀察時，支持絕緣構件HR2之中心位置與任一通孔接觸電極CC之中心位置均不重疊(基本不一致)。

又，圖5～圖7之例子中，複數個通孔接觸電極CC從Z方向觀察時具備與導電層110重疊之部分及與支持絕緣構件HR1重疊之部分。又，複數個通孔接觸電極CC之下表面之直徑大於支持絕緣構件HR1之上端部之直徑。複數個通孔接觸電極CC之下表面分別具備與導電層110之接觸面、及與支持絕緣構件HR1之接觸面。

再者，支持絕緣構件HR之從Z方向觀察時之中心位置例如亦可藉由如下方法來規定。例如，在與任一導電層110對應之高度位置之XY剖面(例如，如圖6所例示之剖面)中，亦可將支持絕緣構件HR之外接圓之中心點或支持絕緣構件HR之圖像上之重心規定為中心位置。

又，支持絕緣構件HR1之上端部之直徑例如亦可藉由如下方法來規定。例如，亦可在與設置於較所著眼之支持絕緣構件HR1之下端靠上方且較上端靠下方之複數個導電層110中，設置於最上方之導電層110對應之高度位置之XY剖面中，將支持絕緣構件HR1之外接圓之直徑規定為支持絕緣構件HR1之上端部之直徑。又，亦可於如圖7所例示之XZ剖面或YZ剖面中，將支持絕緣構件HR1之如上所述之高度位置之X方向之長度、或Y方向之長度規定為支持絕緣構件HR1之上端部之直徑。

又，通孔接觸電極CC之從Z方向觀察時之中心位置例如亦可藉由如下方法來規定。例如，亦可於較所著眼之通孔接觸電極CC之下端靠上方且較上端靠下方之任一高度位置之XY剖面中，將通孔接觸電極CC之外接圓之中心點、或通孔接觸電極CC之圖像上之重心規定為中心位置。

[製造方法]  其次，參照圖8～圖25對第1實施方式之半導體記憶裝置之製造方法進行說明。圖8及圖15～圖21係用於對第1實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，表示對應於圖3之剖面。圖9～圖14及圖22～圖25係用於對第1實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，表示對應於圖7之剖面。

製造本實施方式之半導體記憶裝置時，於未圖示之半導體晶圓之上表面形成外圍電路。又，例如圖8所示，於該半導體晶圓之上方形成矽等半導體層112A、氧化矽等犧牲層112B、氮化矽(SiN)等犧牲層112C、氧化矽等犧牲層112D、及矽等半導體層112E。又，如圖8及圖9所示，交替地形成複數個絕緣層101及複數個犧牲層110A。犧牲層110A例如包含氮化矽(SiN)等。該步驟例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法來進行。

繼而，例如圖10所示，於接線區域R _HU去除複數個絕緣層101及複數個犧牲層110A之一部分，形成複數個階台部TA。階台部TA例如為犧牲層110A之上表面中從上方觀察時不與其他犧牲層110A重疊之部分。於該步驟中，例如於如圖9所示之構造之上表面形成抗蝕劑。又，反覆進行犧牲層110A之去除、絕緣層101之去除、及抗蝕劑之一部分之去除。再者，抗蝕劑之去除係藉由濕式蝕刻之類的等向性蝕刻來進行。

繼而，例如圖11所示，形成覆蓋複數個階台部TA之氧化矽(SiO ₂)等絕緣層102。該步驟例如藉由CVD等方法來進行。

繼而，例如圖12所示，在與複數個半導體層120對應之位置形成複數個記憶體孔MH。又，在與複數個支持絕緣構件HR對應之位置形成複數個通路孔HRA。記憶體孔MH及通路孔HRA分別為沿Z方向延伸，且貫通絕緣層101及犧牲層110A、半導體層112E、犧牲層112D、112C、112B，使半導體層112A之上表面露出之貫通孔。該步驟例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等方法來進行。

繼而，例如圖13所示，形成抗蝕劑Rg。藉此，形成複數個記憶體孔MH被抗蝕劑Rg覆蓋且複數個通路孔HRA露出之構造。

繼而，例如圖14所示，於複數個通路孔HRA之內部形成支持絕緣構件HR。該步驟例如藉由CVD及RIE來進行。又，形成支持絕緣構件HR後，將抗蝕劑Rg去除。

繼而，例如圖15及圖16所示，於複數個記憶體孔MH之內部形成閘極絕緣膜130、半導體層120及絕緣層125。該步驟例如藉由CVD及RIE進行。

繼而，例如圖17所示，於如圖16所示之構造之上表面形成絕緣層102。又，在與塊間構造ST對應之位置形成溝槽STA。溝槽STA沿Z方向及X方向延伸，將絕緣層102、絕緣層101及犧牲層110A、半導體層112E、以及犧牲層112D於Y方向上分斷，使犧牲層112C之上表面露出。該步驟例如藉由RIE等方法進行。

繼而，例如圖18所示，形成配線層112。於該步驟中，例如藉由濕式蝕刻等方法去除犧牲層112B、112C、112D。又，藉由濕式蝕刻等方法去除閘極絕緣膜130之一部分，使半導體層120之一部分外周面露出。又，藉由磊晶成長等方法形成配線層112。

繼而，例如圖19所示，經由溝槽STA去除犧牲層110A。藉此，形成排列於Z方向之複數個空隙110B。換言之，形成包含排列於Z方向之複數個絕緣層101及支持該絕緣層101之構造之中空構造。於記憶體孔區域R _MH，藉由記憶體孔MH內之構造(半導體層120、閘極絕緣膜130及絕緣層125)支持絕緣層101。於接線區域R _HU，藉由支持絕緣構件HR支持絕緣層101。該步驟例如藉由濕式蝕刻等方法進行。

繼而，例如圖20所示，於排列於Z方向之複數個空隙110B形成複數個導電層110。該步驟例如藉由CVD等方法來進行。再者，雖然圖20中省略圖示，但該步驟中，於在空隙110B形成導電層110之前形成參照圖4所說明之高介電常數絕緣層111。

繼而，例如圖21所示，於溝槽STA之內部形成塊間構造ST。該步驟例如藉由CVD及RIE來進行。又，如圖3所示，形成將一個或複數個導電層110(SGD)於Y方向上分斷之串單元間絕緣層SHE。該步驟例如藉由CVD及RIE來進行。

繼而，例如圖22所示，於對應於圖3之構造之上表面形成絕緣層102。又，如圖23所示，在與複數個通孔接觸電極CC對應之位置形成複數個接觸孔CCA。接觸孔CCA分別沿Z方向延伸，貫通絕緣層102，使導電層110之階台部T露出。該步驟例如藉由RIE等方法來進行。

本實施方式之製造方法中，形成接觸孔CCA時，不僅去除絕緣層102，亦去除於接觸孔CCA之底面露出之支持絕緣構件HR。藉此，於接觸孔CCA之下方再次形成參照圖12所說明之複數個通路孔HRA之一部分。再者，於該步驟中未被去除之支持絕緣構件HR成為參照圖5及圖7所說明之支持絕緣構件HR2。

繼而，例如圖24所示，於絕緣層102之上表面、接觸孔CCA之內周面及底面、以及通路孔HRA之內部形成絕緣層CCSWA。絕緣層CCSWA需厚至嵌埋通路孔HRA之程度，且薄至不會嵌埋接觸孔CCA之程度。該步驟例如藉由CVD等方法進行。

繼而，如圖25所示，將絕緣層CCSWA之形成於接觸孔CCA之底面之部分去除，而使階台部T露出。該步驟例如藉由RIE等方法進行。藉由該步驟，於接觸孔CCA之下方形成參照圖5及圖7所說明之支持絕緣構件HR1。

繼而，如圖7所示，於接觸孔CCA之內部形成通孔接觸電極CC。該步驟例如藉由CVD等方法來進行。

其後，形成參照圖2所說明之通孔接觸電極Ch、Vy、位元線BL等，並藉由切割等進行單片化，藉此形成第1實施方式之半導體記憶裝置。

[比較例]  圖26係表示比較例之半導體記憶裝置之構成之模式性剖視圖。於比較例之半導體記憶裝置中，從Z方向觀察時，任一支持絕緣構件HR均不與通孔接觸電極CC重疊。

製造比較例之半導體記憶裝置時，於參照圖22及圖23所說明之步驟中，複數個接觸孔CCA避開複數個支持絕緣構件HR而形成。又，製造比較例之半導體記憶裝置時，不執行參照圖24及圖25所說明之步驟。

此處，參照圖22及圖23所說明之步驟(形成接觸孔CCA之步驟)係於相對容易去除構成絕緣層102之氧化矽(SiO ₂)等材料，且相對難去除構成導電層110之氮化鈦(TiN)、鎢(W)等材料之條件下執行。因此，當僅導電層110於接觸孔CCA之底面露出時，能夠相對適宜地控制接觸孔CCA之下端位置。

但，支持絕緣構件HR與絕緣層102同樣地由氧化矽(SiO ₂)等材料形成。因此，當不僅導電層110於接觸孔CCA之底面露出，支持絕緣構件HR亦於接觸孔CCA之底面露出時，有接觸孔CCA形成至對應之導電層110之下方，從而導致導電層110之間短路之虞。

為了避免此種現象，例如，亦可考慮將支持絕緣構件HR配置於距接觸孔CCA足夠遠之位置。然而，當支持絕緣構件HR之間之距離變大時，於對應於圖19之步驟中，存在絕緣層101撓曲之情形。

又，伴隨半導體記憶裝置之高積體化，排列於Z方向之導電層110之數量增加，參照圖23所說明之接觸孔CCA之深寬比亦不斷增大。其結果為，形成接觸孔CCA時，有RIE沿著相對於Z方向傾斜之方向進行，傾斜地形成接觸孔CCA，從而使支持絕緣構件HR於接觸孔CCA之底面露出之擔憂。

[第1實施方式之效果]  製造本實施方式之半導體記憶裝置時，於參照圖23所說明之步驟中，去除支持絕緣構件HR之一部分。又，於參照圖24所說明之步驟中，利用絕緣層CCSWA嵌埋與被去除之支持絕緣構件HR對應之通路孔HRA。又，於參照圖25所說明之步驟中，去除絕緣層CCSWA之一部分，使階台部T露出。

關於此種方法，由於在參照圖24所說明之步驟中，係利用絕緣層CCSWA來嵌埋通路孔HRA，故即便支持絕緣構件HR於接觸孔CCA之底面露出，亦能夠適宜地抑制如上所述之導電層110之間之短路。因此，能夠獨立地調整支持絕緣構件HR之配置與通孔接觸電極CC之配置，例如，於參照圖19所說明之步驟中，能夠將支持絕緣構件HR緊密地配置至不會使絕緣層101撓曲之程度。又，亦可採用如下配置：以在與導電層110及支持絕緣構件HR1接觸之通孔接觸電極CC之下表面之位置，從Z方向觀察時之支持絕緣構件HR1之外周面整體位於通孔接觸電極CC之外周面內側之方式，通孔接觸電極CC與支持絕緣構件HR1重疊。

[第2實施方式]  如參照圖5～圖7所說明，第1實施方式中，從Z方向觀察時，一個通孔接觸電極CC與一個支持絕緣構件HR重疊。然而，此種構成僅為例示，亦可從Z方向觀察時，一個通孔接觸電極CC與複數個支持絕緣構件HR重疊。藉由此種構成亦能夠發揮與第1實施方式相同之效果。又，能夠使通孔接觸電極CC與導電層110之接觸面積增大，從而降低接觸電阻。以下，對此種構成進行例示。

圖27係表示第2實施方式之半導體記憶裝置之構成之模式性俯視圖。圖28係將圖27所示之構造沿C-C'線及D-D'線進行切斷，且沿箭頭方向觀察時之模式性剖視圖。

第2實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。

但，圖27中除了例示支持絕緣構件HR1及支持絕緣構件HR2以外，還例示了支持絕緣構件HR3，作為複數個支持絕緣構件HR。第2實施方式之通孔接觸電極CC2分別與複數個(於圖示之例子中為7個)支持絕緣構件HR(1個支持絕緣構件HR1及6個支持絕緣構件HR3)重疊。

如圖27所示，支持絕緣構件HR3從Z方向觀察時具備與通孔接觸電極CC2重疊之部分及與通孔接觸電極CC2不重疊之部分。因此，在與導電層110及支持絕緣構件HR接觸之通孔接觸電極CC之下表面之位置，從Z方向觀察時，通孔接觸電極CC之外周面與支持絕緣構件HR3之外周面交叉。又，從Z方向觀察時，支持絕緣構件HR3之中心位置不與任一通孔接觸電極CC2之中心位置重疊(基本不一致)。

其次，參照圖29～圖31對第2實施方式之半導體記憶裝置之製造方法進行說明。圖29～圖31係用於對第2實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，表示對應於圖28之剖面。

第2實施方式之半導體記憶裝置基本上以與第1實施方式之半導體記憶裝置相同之方式製造。

但，第1實施方式之製造方法中，於參照圖23所說明之步驟中，在各接觸孔CCA之底面逐個露出支持絕緣構件HR，此種支持絕緣構件HR被去除。

另一方面，第2實施方式之製造方法中，於對應於圖23之步驟中，如圖29所示，複數個(於圖示之例子中為7個)支持絕緣構件HR於各接觸孔CCA之底面露出，此種支持絕緣構件HR被去除。

又，於對應於圖24之步驟中，如圖30所示，於各接觸孔CCA之內部，在複數個(於圖示之例子中為7個)通路孔HRA中嵌埋絕緣層CCSWA。

又，於對應於圖25之步驟中，如圖31所示，與第1實施方式同樣地，去除絕緣層CCSWA之形成於接觸孔CCA之底面之部分，使階台部T露出。

[第3實施方式]  如參照圖5～圖7所說明，於第1實施方式及第2實施方式中，從Z方向觀察時，通孔接觸電極CC、CC2之中心位置與支持絕緣構件HR1之中心位置重疊(大略一致)。然而，由於參照圖12所說明之通路孔HRA之定位與參照圖23所說明之接觸孔CCA之定位係於不同之步驟中執行，故從Z方向觀察時，通孔接觸電極CC、CC2之中心位置有時不與支持絕緣構件HR之中心位置重疊(基本不一致)。又，為了使通孔接觸電極CC、CC2與導電層110接觸，從Z方向觀察時，通孔接觸電極CC、CC2之中心位置與支持絕緣構件HR之中心位置亦可不重疊(亦可基本不一致)。藉由此種構成，亦能夠發揮與第1實施方式及第2實施方式相同之效果。以下，對此種構成進行例示。

圖32係表示第3實施方式之半導體記憶裝置之構成之模式性俯視圖。圖33係將圖32所示之構造沿C-C'線及D-D'線進行切斷，且沿箭頭方向觀察時之模式性剖視圖。

第3實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。

但，第3實施方式之通孔接觸電極CC3之中心位置從Z方向觀察時與任一支持絕緣構件HR之中心位置均不重疊(基本不一致)。

第3實施方式中，通孔接觸電極CC3從Z方向觀察時可僅與一個支持絕緣構件HR重疊，亦可與兩個以上之支持絕緣構件HR重疊。

再者，圖32中例示了支持絕緣構件HR2及支持絕緣構件HR3作為複數個支持絕緣構件HR。

但，例如，複數個通孔接觸電極CC、CC2亦可包含與任一支持絕緣構件HR之中心位置重疊之通孔接觸電極、及與任一支持絕緣構件HR之中心位置均不重疊之通孔接觸電極這兩種。例如，第1實施方式之半導體記憶裝置亦可除了具備通孔接觸電極CC及支持絕緣構件HR1以外，還具備通孔接觸電極CC3及支持絕緣構件HR3。

其次，參照圖34～圖36對第3實施方式之半導體記憶裝置之製造方法進行說明。圖34～圖36係用於對第3實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，表示對應於圖33之剖面。

第3實施方式之半導體記憶裝置基本上以與第1實施方式之半導體記憶裝置相同之方式製造。

但，第1實施方式之製造方法中，於參照圖23所說明之步驟中，各接觸孔CCA之中心軸與任一支持絕緣構件HR之中心軸大略一致。

另一方面，第3實施方式之製造方法中，於對應於圖23之步驟中，如圖34所示，各接觸孔CCA之中心軸與任一支持絕緣構件HR之中心軸均基本不一致。圖示之例子中，一部分支持絕緣構件HR具備從Z方向觀察時與接觸孔CCA重疊之部分及從Z方向觀察時不與接觸孔CCA重疊之部分，僅去除前者。

又，於對應於圖24之步驟中，如圖35所示，於各接觸孔CCA之內部，在通路孔HRA中嵌埋絕緣層CCSWA。

接著，於對應於圖25之步驟中，如圖36所示，與第1實施方式同樣地，去除絕緣層CCSWA之形成於接觸孔CCA之底面之部分，使階台部T露出。

[其他實施方式]  以上，對第1實施方式～第3實施方式之半導體記憶裝置之構成進行了說明。然而，以上所例示之構成只不過為例示，具體之構成可適當調整。

圖37～圖39係表示另一實施方式之半導體記憶裝置之製造方法之模式性剖視圖。圖40係表示另一實施方式之半導體記憶裝置之構成之模式性剖視圖。

關於第1實施方式～第3實施方式之製造方法，於參照圖23所說明之步驟、或與其對應之步驟中，例如圖37所例示，亦可形成如使通路孔HRA之內周面與接觸孔CCA之底面連續之曲面。關於此種方法，如圖所示，通路孔HRA之開口部位變寬。因此，於參照圖24所說明之步驟中，如圖38所示，能夠將絕緣層CCSW適宜地嵌埋至通路孔HRA中。再者，圖示之例子中，於參照圖25所說明之步驟中，如圖39所示，上述曲面於接觸孔CCA之底面露出。

其結果為，如圖40所示，藉由此種方法製造之半導體記憶裝置中，於通孔接觸電極CC之下表面之與導電層110之接觸面形成如朝向通孔接觸電極CC側凸起般之曲面。

再者，圖40中示出了於第1實施方式之半導體記憶裝置中，於通孔接觸電極CC與導電層110之接觸面形成如朝向通孔接觸電極CC側凸起般之曲面之例子。然而，於第2實施方式或第3實施方式之半導體記憶裝置中，亦可於通孔接觸電極CC2、CC3與導電層110之接觸面形成如朝向通孔接觸電極CC2、CC3側凸起般之曲面。

又，第1實施方式～第3實施方式之半導體記憶裝置中，如上所述，於導電層110之與支持絕緣構件HR對應之貫通孔之內部，既未設置導電構件，亦未設置半導體構件，僅設置有絕緣構件。第1實施方式～第3實施方式之半導體記憶裝置中，即便於採用如圖40所例示之構造之情形時，基本上亦係於導電層110之與支持絕緣構件HR對應之貫通孔之內部，既不設置導電構件，亦不設置半導體構件。然而，於導電層110之貫通孔中之從Z方向觀察時與連接於該導電層110之通孔接觸電極CC重疊之貫通孔之內部，如圖40所例示，有時設置通孔接觸電極CC之一部分作為導電構件。再者，至少於導電層110之貫通孔中之與支持絕緣構件HR2對應之貫通孔之內部，既不設置導電構件，亦不設置半導體構件。

又，第1實施方式之半導體記憶裝置係藉由在半導體晶圓之上表面形成外圍電路，並對該半導體晶圓執行參照圖8～圖25所說明之步驟來製造。然而，亦可對與供形成外圍電路之半導體晶圓不同之晶圓執行參照圖8～圖25所說明之步驟。例如，亦可於第1個晶圓形成外圍電路，對第2個晶圓執行參照圖8～圖25所說明之步驟，將第1個晶圓與第2個晶圓貼合，去除第2個晶圓。關於第2實施方式及第3實施方式之半導體記憶裝置亦同樣如此。

[其他]  已對本發明之若干實施方式進行了說明，但該等實施方式係作為例子而提出，並不意圖限定發明之範圍。該等新穎之實施方式可以其他各種方式實施，能夠於不脫離發明之主旨之範圍內進行各種省略、替換及變更。該等實施方式或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及與其同等之範圍內。

[相關申請之交叉參考] 本申請享有以日本專利申請2022-099646號(申請日：2022年6月21日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

100:半導體基板 101:絕緣層 102:絕緣層 110:導電層 110A:犧牲層 110B:空隙 111:高介電常數絕緣層 112:配線層 112A:半導體層 112B:犧牲層 112C:犧牲層 112D:犧牲層 112E:半導體層 120:半導體層 121:雜質區域 122:雜質區域 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 140:電極 141:絕緣層 BL:位元線 BLK:記憶體塊 CC:通孔接觸電極 CC2:通孔接觸電極 CC3:通孔接觸電極 CCA:接觸孔 CCSW:絕緣層 CCSWA:絕緣層 Ch:通孔接觸電極 E1:外緣之一部分 E2:外緣之一部分 HR:支持絕緣構件 HR1:支持絕緣構件 HR2:支持絕緣構件 HR3:支持絕緣構件 HRA:通路孔 HRR:支持絕緣構件行 MH:記憶體孔 Rg:抗蝕劑 R _HU:接線區域 R _MCA:記憶胞陣列區域 R _MH:記憶體孔區域 R _PC:外圍電路區域 SGD:選擇閘極線 SGS:選擇閘極線 SHE:串單元間絕緣層 ST:塊間構造 STA:溝槽 SU:串單元 T:階台部 TA:階台部 Vy:通孔接觸電極 WL:字元線 Y _SGD:寬度 Y _WL:寬度

圖1係第1實施方式之半導體記憶裝置之模式性俯視圖。  圖2係第1實施方式之半導體記憶裝置之模式性俯視圖。  圖3係將圖2所示之構造沿A-A'線切斷，且沿箭頭方向觀察時之模式性剖視圖。  圖4係圖3中之B所表示之部分之模式性放大圖。  圖5係第1實施方式之半導體記憶裝置之模式性俯視圖。  圖6係第1實施方式之半導體記憶裝置之模式性俯視圖。  圖7係將圖5及圖6所示之構造沿C-C'線及D-D'線切斷，且沿箭頭方向觀察時之模式性剖視圖。  圖8係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖9係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖10係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖11係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖12係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖13係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖14係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖15係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖16係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖17係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖18係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖19係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖20係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖21係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖22係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖23係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖24係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖25係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖26係表示比較例之半導體記憶裝置之構成之模式性剖視圖。  圖27係表示第2實施方式之半導體記憶裝置之構成之模式性俯視圖。  圖28係將圖27所示之構造沿C-C'線及D-D'線切斷，且沿箭頭方向觀察時之模式性剖視圖。  圖29係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖30係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖31係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖32係表示第3實施方式之半導體記憶裝置之構成之模式性俯視圖。  圖33係將圖32所示之構造沿C-C'線及D-D'線切斷，且沿箭頭方向觀察時之模式性剖視圖。  圖34係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖35係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖36係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖37係表示另一實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖38係表示另一實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖39係表示另一實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖40係表示另一實施方式之半導體記憶裝置之構成之模式性剖視圖。

102:絕緣層

110:導電層

120:半導體層

CC:通孔接觸電極

CCSW:絕緣層

Ch:通孔接觸電極

E1:外緣之一部分

HR:支持絕緣構件

HR1:支持絕緣構件

HR2:支持絕緣構件

R_HU:接線區域

R_MH:記憶體孔區域

SGD:選擇閘極線

T:階台部

WL:字元線

Claims (20)

1. 一種半導體記憶裝置，其包含： 基板，其具備排列於第1方向之第1區域及第2區域； 複數個導電層，其等在與上述基板之表面交叉之積層方向積層，且於上述第1區域及上述第2區域內沿上述第1方向延伸； 半導體層，其設置於上述第1區域，沿上述積層方向延伸，且與上述複數個導電層對向； 電荷蓄積膜，其設置於上述複數個導電層與上述半導體層之間； 複數個通孔接觸電極，其等設置於上述第2區域，從上述積層方向觀察時，經由上述複數個導電層之外緣之一部分，連接於排列在上述第1方向之上述複數個導電層之複數個階台部；及 複數個絕緣構件，其等設置於上述第2區域，從上述積層方向觀察時具備被上述複數個導電層之至少一部分包圍之外周面；且 上述複數個絕緣構件包含： 第1絕緣構件，其從上述積層方向觀察時，與上述複數個通孔接觸電極中之一個即第1通孔接觸電極重疊；及 第2絕緣構件，其從上述積層方向觀察時，與上述複數個通孔接觸電極中之任一個均不重疊； 上述第1通孔接觸電極之上述積層方向之一側之面，具備與上述複數個導電層中之一個即第1導電層之接觸面、及與上述第1絕緣構件之接觸面， 從上述積層方向觀察時，於上述複數個導電層之至少一部分之包圍上述第2絕緣構件之面之內側，未設置導電構件及半導體構件。
2. 如請求項1之半導體記憶裝置，其中 將與上述積層方向垂直，且包含上述第1通孔接觸電極之剖面中之上述第1通孔接觸電極之中心位置，設為第1中心位置，且 將與上述積層方向垂直，且包含上述第1絕緣構件及上述複數個導電層中之包圍上述第1絕緣構件之外周面之一個導電層的剖面中之上述第1絕緣構件之中心位置，設為第2中心位置時， 從上述積層方向觀察時，上述第1中心位置不與上述第2中心位置重疊。
3. 如請求項1之半導體記憶裝置，其中 將上述第1通孔接觸電極之上述積層方向之上述一側之面的上述第1方向之長度，設為第1長度，且 於包圍上述第1絕緣構件之外周面之上述複數個導電層中最靠近上述第1通孔接觸電極之導電層所對應之上述積層方向之位置，將上述第1絕緣構件之上述第1方向之長度，設為第2長度時， 上述第1長度大於上述第2長度。
4. 如請求項1之半導體記憶裝置，其中 上述複數個絕緣構件進而包含從上述積層方向觀察時，與上述第1通孔接觸電極重疊之第3絕緣構件。
5. 如請求項4之半導體記憶裝置，其中 上述第1通孔接觸電極之上述積層方向之上述一側之面，進而具備與上述第3絕緣構件之接觸面。
6. 如請求項1之半導體記憶裝置，其中 於沿上述積層方向及上述第1方向延伸，且包含上述第1導電層、上述第1通孔接觸電極及上述第1絕緣構件之剖面中，上述第1通孔接觸電極之與上述第1導電層之接觸面，包含朝向上述第1通孔接觸電極側凸起之曲面。
7. 如請求項1之半導體記憶裝置，其 進而具備設置於上述複數個導電層之至少一部分與上述複數個絕緣構件中之一個之間的高介電常數絕緣層。
8. 一種半導體記憶裝置，其包含： 基板，其具備排列於第1方向之第1區域及第2區域； 複數個導電層，其等在與上述基板之表面交叉之積層方向積層，且於上述第1區域及上述第2區域內沿上述第1方向延伸； 半導體層，其設置於上述第1區域，沿上述積層方向延伸，且與上述複數個導電層對向； 電荷蓄積膜，其設置於上述複數個導電層與上述半導體層之間； 複數個通孔接觸電極，其等設置於上述第2區域，從上述積層方向觀察時，經由上述複數個導電層之外緣之一部分，連接於排列在上述第1方向之上述複數個導電層之複數個階台部；及 複數個絕緣構件，其等設置於上述第2區域，從上述積層方向觀察時具備被上述複數個導電層之至少一部分包圍之外周面；且 上述複數個絕緣構件之至少2個，從上述積層方向觀察時與上述複數個通孔接觸電極中之一個，即第1通孔接觸電極重疊。
9. 如請求項8之半導體記憶裝置，其中 將與上述積層方向垂直，且包含上述第1通孔接觸電極之剖面中之上述第1通孔接觸電極之中心位置，設為第1中心位置，且 將與上述積層方向垂直，且包含上述至少2個絕緣構件及上述複數個導電層中之包圍上述至少2個絕緣構件之外周面之一個導電層的剖面中之、與上述至少2個絕緣構件對應之至少2個中心位置，設為至少2個第2中心位置時， 從上述積層方向觀察時，上述第1中心位置與上述至少2個第2中心位置之任一個均不重疊。
10. 如請求項8之半導體記憶裝置，其中 上述至少2個絕緣構件包含第1絕緣構件， 當將上述第1通孔接觸電極之上述積層方向之上述第1絕緣構件側之面的上述第1方向之長度，設為第1長度，且 於包圍上述第1絕緣構件之外周面之上述複數個導電層中最靠近上述第1通孔接觸電極之導電層所對應之上述積層方向之位置，將上述第1絕緣構件之上述第1方向之長度，設為第2長度時， 上述第1長度大於上述第2長度。
11. 如請求項8之半導體記憶裝置，其中 上述第1通孔接觸電極之上述積層方向之一側之面，具備與上述複數個導電層中之一個即第1導電層之接觸面、及與上述至少2個絕緣構件之接觸面。
12. 如請求項11之半導體記憶裝置，其中 上述至少2個絕緣構件包含第1絕緣構件， 從上述積層方向觀察時，上述第1絕緣構件之與上述第1通孔接觸電極之接觸面所對應之上述積層方向之位置處之上述第1絕緣構件之外周面，位於上述第1通孔接觸電極之上述積層方向之上述一側之面所對應之上述積層方向之位置處之上述第1通孔接觸電極之外周面之內側。
13. 如請求項11之半導體記憶裝置，其中 從上述積層方向觀察時，上述第1通孔接觸電極之上述積層方向之上述一側之面所對應之上述積層方向之位置處之上述第1通孔接觸電極之外周面，分別與上述至少2個絕緣構件之與上述第1通孔接觸電極之接觸面(複數種形狀)所對應之上述積層方向之位置處之上述至少2個絕緣構件之至少2個外周面交叉。
14. 如請求項11之半導體記憶裝置，其中 上述至少2個絕緣構件包含第1絕緣構件， 於沿上述積層方向及上述第1方向延伸且包含上述第1導電層、上述第1通孔接觸電極及上述第1絕緣構件之剖面中，上述第1通孔接觸電極之與上述第1導電層之接觸面，包含朝向上述第1通孔接觸電極側凸起之曲面。
15. 如請求項8之半導體記憶裝置，其 進而包含設置於上述複數個導電層之至少一部分與上述複數個絕緣構件中之一個之間的高介電常數絕緣層。
16. 一種半導體記憶裝置，其包含： 基板，其具備排列於第1方向之第1區域及第2區域； 複數個導電層，其等在與上述基板之表面交叉之積層方向積層，且於上述第1區域及上述第2區域內沿上述第1方向延伸； 半導體層，其設置於上述第1區域，沿上述積層方向延伸，且與上述複數個導電層對向； 電荷蓄積膜，其設置於上述複數個導電層與上述半導體層之間； 複數個通孔接觸電極，其等設置於上述第2區域，從上述積層方向觀察時，經由上述複數個導電層之外緣之一部分，連接於排列在上述第1方向之上述複數個導電層之複數個階台部；及 複數個絕緣構件，其等設置於上述第2區域，從上述積層方向觀察時，具備被上述複數個導電層之至少一部分包圍之外周面；且 上述複數個絕緣構件，包含從上述積層方向觀察時與上述複數個通孔接觸電極中之一個，即第1通孔接觸電極重疊之第1絕緣構件， 當將與上述積層方向垂直，且包含上述第1通孔接觸電極之剖面中之上述第1通孔接觸電極之中心位置，設為第1中心位置，且 將與上述積層方向垂直，且包含上述第1絕緣構件及上述複數個導電層中之包圍上述第1絕緣構件之外周面之一個導電層之剖面中之上述第1絕緣構件之中心位置，設為第2中心位置時， 從上述積層方向觀察時，上述第1中心位置不與上述第2中心位置重疊。
17. 如請求項16之半導體記憶裝置，其中 將上述第1通孔接觸電極之上述積層方向之上述第1絕緣構件側之面的上述第1方向之長度，設為第1長度，且 於包圍上述第1絕緣構件之外周面之上述複數個導電層中最靠近上述第1通孔接觸電極之導電層所對應之上述積層方向之位置，將上述第1絕緣構件之上述第1方向之長度設為第2長度時， 上述第1長度大於上述第2長度。
18. 如請求項16之半導體記憶裝置，其中 上述第1通孔接觸電極之上述積層方向之一側之面具備與上述複數個導電層中之一個即第1導電層之接觸面、及與上述第1絕緣構件之接觸面。
19. 如請求項18之半導體記憶裝置，其中 於沿上述積層方向及上述第1方向延伸，且包含上述第1導電層、上述第1通孔接觸電極及上述第1絕緣構件之剖面中，上述第1通孔接觸電極之與上述第1導電層之接觸面，包含朝向上述第1通孔接觸電極側凸起之曲面。
20. 如請求項16之半導體記憶裝置，其 進而包含設置於上述複數個導電層之至少一部分與上述複數個絕緣構件中之一個之間的高介電常數絕緣層。