TW202406085A - 可配置為二維系統或三維系統的同質性小晶片 - Google Patents

Abstract

描述了可配置為二維系統或三維系統的同質性小晶片。一種示例性小晶片系統具有第一同質性小晶片(HC)，該第一同質性小晶片包括第一積體電路(IC)晶粒，該第一積體電路晶粒具有經由第一路徑互連的第一邏輯區塊及第一記憶體，以用於在該第一邏輯區塊與第一記憶體區塊之間傳輸資料信號。第二HC包括第二IC晶粒，該第二IC晶粒具有經由第二路徑互連的第二邏輯區塊及第二記憶體區塊，以用於在該第二邏輯區塊與第二記憶體區塊之間傳輸資料信號，該第二HC經垂直堆疊在第一IC的頂部上以提供：第三路徑，用於在該第一邏輯區塊與第二記憶體區塊之間傳輸資料信號；及第四路徑，用於在該第二邏輯區塊與第一記憶體區塊之間傳輸資料信號。

Description

可配置為二維系統或三維系統的同質性小晶片

本案係關於可配置為二維系統或三維系統的同質性小晶片。

形成於矽晶粒上的傳統計算系統受到若干問題影響。該等問題產生自功率與效能的折衷及半導體技術約束。有時，此類計算系統可包括堆疊在彼此之上或者以其他方式經由插入件等耦接的矽晶粒。該等佈置持續受到高設計成本及不良效能的影響。因此，需要用於形成此類計算系統的改良結構。

在一個實例中，本案係關於一種包含第一同質性小晶片的同質性小晶片系統，該第一同質性小晶片包括第一積體電路晶粒，該第一積體電路晶粒具有使用第一晶粒上互連結構互連的第一邏輯區塊及第一記憶體區塊，以在該第一邏輯區塊與第一記憶體區塊之間提供用於傳輸資料信號的第一路徑。同質性小晶片系統可進一步包括第二同質性小晶片，該第二同質性小晶片包括第二積體電路晶粒，該第二積體電路晶粒具有使用第二晶粒上互連結構互連的第二邏輯區塊及第二記憶體區塊，以在該第二邏輯區塊與第二記憶體區塊之間提供用於傳輸資料信號的第二路徑，其中第二同質性小晶片垂直堆疊於第一同質性小晶片的頂部上，並且其中該第一邏輯區塊及第二記憶體區塊以一方式佈置，以使得將第一邏輯區塊與第二記憶體區塊耦接的第一組垂直晶粒至晶粒互連結構經配置以提供用於在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號的第三路徑，並且其中該第二邏輯區塊及第一記憶體區塊以一方式佈置，以使得將第二邏輯區塊與第一記憶體區塊耦接的第二組垂直晶粒至晶粒互連結構經配置以提供用於在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號的第四路徑。

在另一實例中，本案係關於一種包含第一同質性小晶片的同質性小晶片系統，該第一同質性小晶片包括第一積體電路晶粒，該第一積體電路晶粒具有使用第一晶粒上互連結構互連的第一邏輯區塊及第一記憶體區塊，以在該第一邏輯區塊與第一記憶體區塊之間提供用於傳輸資料信號的第一路徑。同質性小晶片系統可進一步包括第二同質性小晶片，該第二同質性小晶片包括第二積體電路晶粒，該第二積體電路晶粒具有使用第二晶粒上互連結構互連的第二邏輯區塊及第二記憶體區塊，以在該第二邏輯區塊與第二記憶體區塊之間提供用於傳輸資料信號的第二路徑，其中第二同質性小晶片垂直堆疊於第一同質性小晶片的頂部上，並且其中該第一邏輯區塊及第二記憶體區塊以一方式佈置，以使得將第一邏輯區塊與第二記憶體區塊耦接的第一組垂直晶粒至晶粒互連結構經配置以提供用於在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號的第三路徑，並且其中該第二邏輯區塊及第一記憶體區塊以一方式佈置，以使得將第二邏輯區塊與第一記憶體區塊耦接的第二組垂直晶粒至晶粒互連結構經配置以提供用於在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號的第四路徑。

第一路徑具有與在第一邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，其中第三路徑具有與在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，其中第一預期潛時大於第二預期潛時，其中第二路徑具有與在第二邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，其中第四路徑具有與在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，並且其中第一預期潛時大於第二預期潛時。

在另一實例中，本案係關於一種包含第一同質性小晶片的同質性小晶片系統，該第一同質性小晶片包括第一積體電路晶粒，該第一積體電路晶粒具有使用第一晶粒上互連結構互連的第一邏輯區塊及第一記憶體區塊，以在該第一邏輯區塊與第一記憶體區塊之間提供用於傳輸資料信號的第一路徑。同質性小晶片系統可進一步包括第二同質性小晶片，該第二同質性小晶片包括第二積體電路晶粒，該第二積體電路晶粒具有使用第二晶粒上互連結構互連的第二邏輯區塊及第二記憶體區塊，以在該第二邏輯區塊與第二記憶體區塊之間提供用於傳輸資料信號的第二路徑，其中第二同質性小晶片垂直堆疊於第一同質性小晶片的頂部上，並且其中該第一邏輯區塊及第二記憶體區塊以一方式佈置，以使得將第一邏輯區塊與第二記憶體區塊耦接的第一組垂直晶粒至晶粒互連結構經配置以提供用於在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號的第三路徑，並且其中該第二邏輯區塊及第一記憶體區塊以一方式佈置，以使得將第二邏輯區塊與第一記憶體區塊耦接的第二組垂直晶粒至晶粒互連結構經配置以提供用於在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號的第四路徑。

第一路徑具有與在第一邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，其中第三路徑具有與在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，其中第一預期潛時大於第二預期潛時，其中第二路徑具有與在第二邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，其中第四路徑具有與在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，其中第一預期潛時大於第二預期潛時。第一同質性小晶片及第二同質性小晶片中的每一者經配置為矽穿孔(through silicon via; TSV)感知的小晶片，允許在第一同質性小晶片與第二同質性小晶片之間的面對面及面對背耦接。

本案中所述的實例係關於可配置為二維系統或三維系統的同質性小晶片。使用相同的同質性小晶片作為二維系統或三維系統可有利地降低設計及製造成本。某些實例係關於垂直堆疊的同質性小晶片。其他實例係關於水平耦接的同質性小晶片。在一些情況下，同質性小晶片可為垂直堆疊的及水平耦接的兩者。在某些情況下，每一同質性小晶片可包括一或多個對稱佈置的特定功能。功能的對稱佈置可允許使用相同的同質性小晶片來佈置為二維結構或三維結構。作為實例，佈置為二維結構或三維結構的每一同質性小晶片可包括邏輯部分及記憶體部分（例如，靜態隨機存取記憶體(static random access memory; SRAM)部分）。如本文所使用的術語「同質性小晶片」代表在結構及製造上類似的小晶片，以使得其可用作二維結構或三維結構任一者的一部分，而無需對小晶片的設計進行顯著修改。同質性小晶片系統為包括至少兩個此同質性小晶片的系統。

第1圖圖示示例性同質性小晶片(homogeneous chiplet; HC) 100的示圖。HC 100可包括邏輯區塊110及記憶體區塊150。在此實例中，HC 100可由單個晶粒形成，且因此HC 100僅包含一個積體電路晶粒。或者，HC 100可包括額外的積體電路晶粒。邏輯區塊100可包含一或多個核心或其他類型的處理邏輯。記憶體區塊150可包含記憶體陣列或若干組記憶體陣列。記憶體陣列可經實施為靜態隨機存取記憶體(SRAM)陣列。此外，每一SRAM可經實施為允許同時讀取/寫入操作的2埠SRAM。亦可使用其他記憶體技術。邏輯區塊110及記憶體區塊150可經由晶粒上互連結構130耦接。晶粒上互連結構130可經實施為匯流排系統或網路晶片(network-on-chip; NOC)互連系統。作為HC 100的晶粒的一部分，此匯流排系統或NOC互連結構可使用各種導電或絕緣層（例如，金屬層及介電層）實施。邏輯區塊110可進一步包括垂直D2D介面112並且記憶體區塊150可包括類似的垂直D2D介面152。垂直D2D介面112中的每一者可配置以允許與另一晶粒形成垂直晶粒對晶粒互連。該等晶粒對晶粒互連可允許由位於一晶粒上的邏輯區塊對位於另一晶粒上的記憶體區塊的高速存取。第二晶粒可垂直地堆疊在第一晶粒上，水平地耦接至第一晶粒（例如，經由水平D2D介面），並且可在垂直方向及水平方向上與額外的晶粒組合。

繼續參看第1圖，HC 100可進一步包括兩個高頻寬記憶體(high-bandwidth memory; HBM)介面（例如，HBM介面170及HBM介面180）。HBM介面170及HBM介面180可提供小晶片至小晶片(chiplet-to-chiplet; C2C)介面。在該等介面中包括的高速PHY可允許HC 100與其他小晶片耦接。此外，該等介面中的任一者可允許HC 100與HBM底部晶粒連接，該HBM底部晶粒進而可連接至若干記憶體（例如，DRAM）晶粒。HBM介面170或HBM介面180可使用矽插入件耦接至底部晶粒。HBM介面170或HBM介面180可從與邏輯區塊110相關聯的記憶體控制器接收記憶體命令（例如，DRAM命令）並且將該等命令傳遞至由底部晶粒支撐的DRAM。在另一實例中，可實施HBM介面中的僅一者。

每一同質性小晶片亦可為矽穿孔(through silicon via; TSV)感知的，因為每一此小晶片可包括可經暴露以實現附接至另一同質性小晶片的矽穿孔。作為實例，TSV可藉由研磨或以其他方式移除一層封裝劑，且隨後使用凸塊或其他互連結構以連接小晶片來暴露。兩個或更多個HC 100可經佈置為二維結構或三維結構。使用相同小晶片（例如，HC 100）作為二維結構或三維結構的可有利地降低設計及製造成本。儘管第1圖圖示以某種方式佈置的一定數量的HC 100的元件，但可以有更多或更少數量的不同佈置的元件。作為實例，HC 100可包括一或多個晶粒，該等晶粒包括中央處理單元(central processing unit; CPU)、特殊應用積體電路(apphcation-specific integrated circuit; ASIC)、圖形處理單元(graphics processing unit; GPU)、現場可程式閘陣列(field-programmable gate array; FPGA)、微控制器、輸入/輸出(input/output; I/O)電路、乙太網路PHY，或其他矽IP。此外，儘管記憶體區塊150經描述為SRAM，但是記憶體區塊150可包括任何其他類型的低潛時記憶體並且可與邏輯區塊110介面連接。

第2圖圖示根據一個實例的包括兩個垂直堆疊的同質性小晶片210及250的同質性小晶片系統200的示圖。同質性小晶片系統200可經由凸塊202、204及206耦接至其他外部元件。同質性小晶片(HC) 210及同質性小晶片(HC) 250中的每一者可使用第1圖的HC 100實施。在此實例中，HC 210及HC 250可以面對面方式彼此連接。如稍後用第5圖中所示的示例性佈置來解釋，小晶片亦可以面對背的方式彼此連接。在面對面佈置中，形成在與一個小晶片相關聯的晶粒上的有效電路系統面對形成在與另一小晶片相關聯的晶粒上的有效電路系統。有效電路系統可形成在與每一晶粒相關聯的基板上。

HC 210可包括邏輯區塊212及記憶體區塊214。邏輯區塊212可包含一或多個核心或其他類型的處理邏輯。記憶體區塊214可包含記憶體陣列或若干組記憶體陣列。記憶體陣列可經實施為靜態隨機存取記憶體(SRAM)陣列。此外，每一SRAM可經實施為允許經由緩衝器同時讀取/寫入操作的2埠SRAM。亦可使用其他記憶體技術。邏輯區塊212及記憶體區塊214可經由晶粒上互連結構220耦接。晶粒上互連結構220可經實施為匯流排系統或網路晶片(NOC)互連系統。邏輯區塊212可進一步包括垂直D2D介面216並且記憶體區塊214可包括類似的垂直D2D介面218。垂直D2D介面216及218中的每一者可配置以允許形成垂直晶粒至晶粒互連結構。HC 210亦可包括水平D2D介面222，用於將此小晶片互連至水平面中的另一小晶片。

繼續參看第2圖，HC 210可進一步包括兩個高頻寬記憶體(HBM)介面（例如，HBM介面224及HBM介面226）。HBM介面224及HBM介面226可提供小晶片至小晶片(C2C)介面。在該等介面中包括的高速PHY可允許HC 210與其他小晶片耦接。此外，該等介面中的任一者可允許HC 210與HBM底部晶粒連接，該HBM底部晶粒進而可連接至若干記憶體（例如，DRAM）晶粒。作為實例，經由小晶片至小晶片(C2C)互連結構244將HBM介面224與HBM介面244耦接可允許與高頻寬記憶體的此種連接。HBM介面224可從與邏輯區塊252相關聯的記憶體控制器接收記憶體命令（例如，DRAM命令）並且將該等命令傳遞至由經由HBM介面244耦接的底部晶粒支撐的DRAM。類似地，經由小晶片至小晶片(C2C)互連結構238將HBM介面226與HBM介面228耦接可允許與高頻寬記憶體的此種連接。HBM介面226可從與邏輯區塊212相關聯的記憶體控制器接收記憶體命令（例如，DRAM命令）並且將該等命令傳遞至由經由HBM介面228耦接的底部晶粒（未圖示）支撐的DRAM。

仍參看第2圖，同質性小晶片系統200可進一步包括堆疊於HC 210頂部上的第二同質性小晶片(HC 250)。HC 250可包括邏輯區塊252及記憶體區塊254。邏輯區塊252可包含一或多個核心或其他類型的處理邏輯。記憶體區塊254可包含記憶體陣列或若干組記憶體陣列。記憶體陣列可經實施為靜態隨機存取記憶體(SRAM)陣列。此外，每一SRAM可經實施為允許經由緩衝器進行同時讀取/寫入操作的2埠SRAM。亦可使用其他記憶體技術。邏輯區塊252及記憶體區塊254可經由晶粒上互連結構260耦接。晶粒上互連結構260可經實施為匯流排系統或網路晶片(NOC)互連系統。邏輯區塊252可進一步包括垂直D2D介面256並且記憶體區塊254可包括類似的垂直D2D介面258。垂直D2D介面256及258中的每一者可配置以允許形成垂直晶粒至晶粒互連。HC 250亦可包括水平D2D介面262，用於將此小晶片互連至水平面中的另一小晶片。

繼續參看第2圖，HC 250可進一步包括兩個高頻寬記憶體(HBM)介面（例如，HBM介面264及HBM介面266）。HBM介面264及HBM介面266可提供小晶片至小晶片(C2C)介面。在該等介面中包括的高速PHY可允許HC 250與其他小晶片耦接。此外，該等介面中的任一者可允許HC 250與HBM底部晶粒連接，該HBM底部晶粒進而可連接至若干記憶體（例如，DRAM）晶粒。HBM介面224可經由互連結構230及232耦接至HBM介面264。HBM介面224、226、264及266中的每一者可經實施為允許沿水平方向和垂直方向傳輸信號的組合PHY。然而，每一HBM可僅具有關於所實施的彼等連接的有效電路。作為實例，對於水平及垂直互連所需的電路可能並非有效。換言之，HBM介面可僅在水平方向、垂直方向或水平方向和垂直方向兩者上相對於PHY連接是無效的。

互連結構230及232可用於將各種類型的輸入/輸出的任一組合耦接至電源、地面及信號凸塊202、204及206。HBM介面226可經由互連結構234及236耦接至HBM介面266。互連結構234及236可用於將各種類型的輸入/輸出的任一組合耦接至電源、地面及信號凸塊202、204及206。互連結構230、232、234、236、240及242可使用混合凸塊來形成。此類混合凸塊可包括在其間具有介電層的金屬至金屬互連。在一個實例中，金屬至金屬互連及介電質至介電質互連係在室溫下形成。

仍參看第2圖，在此實例中，HC 210的垂直D2D介面218可經由互連結構240耦接至HC 250的垂直D2D介面256。以此方式，邏輯區塊252可不僅經由晶粒上互連結構260存取記憶體區塊254，而且經由互連結構240存取記憶體區塊214。在一個實例中，互連結構240可使用混合凸塊（或類似的互連結構）來實現，從而導致與邏輯區塊252和記憶體區塊254（經由晶粒上互連結構260互連）之間的實體距離相比，邏輯區塊252和記憶體區塊214之間的實體距離顯著更短。邏輯區塊252經由晶粒上互連結構260對記憶體區塊254的存取可包含一條路徑，並且可具有與資料信號（例如，從記憶體區塊254傳輸至邏輯區塊252的資料）的傳輸相關聯的預期潛時。潛時可以時鐘週期或時間來量測。邏輯區塊252經由互連結構240對記憶體區塊214的存取可包含另一路徑，並且可具有與資料信號的傳輸相關聯的不同的預期潛時。在該實例中，由於邏輯區塊252和記憶體區塊214之間的實體距離較短，因此穿過晶粒上互連結構260的路徑的預期潛時大於穿過互連結構240的路徑的預期潛時。結果，邏輯區塊252可能夠具有更高的頻寬和對記憶體的更快存取，從而允許邏輯區塊252更有效地執行資料密集型操作，包括諸如神經網路訓練和推理操作之類的操作。

此外，在此實例中，HC 210的垂直D2D介面216可經由互連結構242耦接至HC 250的垂直D2D介面258。以此方式，邏輯區塊212可不僅經由晶粒上互連結構220存取記憶體區塊214，而且經由互連結構242存取記憶體區塊254。在一個實例中，互連結構242可使用混合凸塊（或類似的互連結構）來實現，從而導致與邏輯區塊212和記憶體區塊214（經由晶粒上互連結構220互連）之間的實體距離相比，邏輯區塊212和記憶體區塊254之間的實體距離顯著更短。邏輯區塊212經由晶粒上互連結構220對記憶體區塊214的存取可包含一條路徑，並且可具有與資料信號（例如，從記憶體區塊214傳輸至邏輯區塊212的資料）的傳輸相關聯的預期潛時。潛時可以時鐘週期或時間來量測。邏輯區塊212經由互連結構242對記憶體區塊254的存取可包含另一路徑，並且可具有與資料信號的傳輸相關聯的不同的預期潛時。在該實例中，由於邏輯區塊212和記憶體區塊254之間的實體距離較短，因此穿過晶粒上互連結構220的路徑的預期潛時大於穿過互連結構242的路徑的預期潛時。邏輯區塊212經由該兩個不同路徑對兩個不同記憶體區塊215及254的存取可有利地增加與記憶體存取操作相關聯的頻寬。結果，邏輯區塊212可能夠具有更高的頻寬和對記憶體的更快存取，從而允許邏輯區塊212更有效地執行資料密集型操作，包括諸如神經網路訓練和推理操作之類的操作。使用相同小晶片（例如，HC 210及HC 250）作為對稱三維結構的一部分可有利地降低設計及製造成本。用於連接邏輯區塊212與記憶體區塊254以及用於連接邏輯區塊254與記憶體區塊214的混合凸塊（或其他互連結構）可沿著y軸對稱地佈置。總之，額外的小晶片可沿著x軸及y軸兩者以對稱方式互連。儘管第2圖圖示以某種方式佈置的一定數量的同質性小晶片系統100的元件，但可以有更多或更少數量的不同佈置的元件。作為實例，HC 210及HC 250的每一者可包括一或多個晶粒，該等晶粒包括中央處理單元(CPU)、特殊應用積體電路(ASIC)、圖形處理單元(GPU)、現場可程式閘陣列(FPGA)、微控制器、輸入/輸出(I/O)電路、乙太網路PHY，或其他矽IP。

第3圖圖示根據一個實例的用於同質性小晶片系統的具有2埠SRAM 350的邏輯區塊及記憶體區塊的對稱佈置300的示圖。對稱佈置300可包括經由互連312耦接至記憶體區塊320且經由互連316耦接至記憶體區塊340的邏輯區塊310。對稱佈置300可進一步包括經由互連324耦接至記憶體區塊320且經由互連322耦接至記憶體區塊340的邏輯區塊330。邏輯區塊310及記憶體區塊320可經包括在一個同質性小晶片中並且邏輯區塊330及記憶體區塊340可經包括在另一同質性小晶片中，並且該兩個同質性小晶片可形成同質性小晶片系統。每一記憶體區塊可經實施為2埠SRAM 350。2埠SRAM 350包括水平埠(PORT_H)及垂直埠(PORT_V)。2埠SRAM 350可包括網路晶片(NOC)，用於將信號從相應的邏輯區塊路由至SRAM解碼器並且用於將資料從記憶體單元路由回至相應的區塊。該等埠中的每一者可允許基於從邏輯區塊提供給記憶體的位址來存取資料。在該實例中，經實施為2埠SRAM 350的記憶體區塊320可具有經由互連312耦接至邏輯區塊310的水平埠(PORT_H)，並且其可具有經由互連324耦接至邏輯區塊330的垂直埠(PORT_V)。在該實例中，經實施為2埠SRAM 350的記憶體區塊340可具有經由互連322耦接至邏輯區塊330的水平埠(PORT_H)，並且其可具有經由互連316耦接至邏輯區塊310的垂直埠(PORT_V)。

第4圖圖示根據一個實例的包括兩個水平耦接的同質性小晶片410及460的同質性小晶片系統400的示圖。同質性小晶片(HC) 410及同質性小晶片(HC) 460中的每一者可使用第1圖的HC 100實施。HC 410可包括邏輯區塊412及記憶體區塊414。邏輯區塊412可包含一或多個核心或其他類型的處理邏輯。記憶體區塊414可包含記憶體陣列或若干組記憶體陣列。記憶體陣列可經實施為靜態隨機存取記憶體(SRAM)陣列。此外，每一SRAM可經實施為允許經由緩衝器進行同時讀取/寫入操作的2埠SRAM。亦可使用其他記憶體技術。邏輯區塊412及記憶體區塊414可經由晶粒上互連結構420耦接。晶粒上互連結構420可經實施為匯流排系統或網路晶片(NOC)互連系統。邏輯區塊412可進一步包括垂直D2D介面416並且記憶體區塊414可包括類似的垂直D2D介面418。垂直D2D介面416及418中的每一者可配置以允許形成垂直晶粒至晶粒互連。HC 410可包括水平D2D介面422，用於將此小晶片互連至水平面中的另一小晶片。

繼續參看第4圖，HC 410可進一步包括兩個高頻寬記憶體(HBM)介面（例如，HBM介面442及HBM介面444）。HBM介面442及HBM介面444可提供小晶片至小晶片(C2C)介面。在該等介面中包括的高速PHY可允許HC 410與其他小晶片耦接。此外，該等介面中的任一者可允許HC 410與HBM底部晶粒連接，該HBM底部晶粒進而可連接至若干記憶體（例如，DRAM）晶粒。作為實例，經由小晶片至小晶片(C2C)互連結構452將HBM介面444與HBM介面446耦接可允許與高頻寬記憶體的此種連接。HBM介面444可從與邏輯區塊412相關聯的記憶體控制器接收記憶體命令（例如，DRAM命令）並且將該等命令傳遞至由經由HBM介面446耦接的底部晶粒支撐的DRAM。

仍參看第4圖，同質性小晶片系統400可進一步包括以2-D佈置耦接至HC 410的第二同質性小晶片(HC 460)。HC 460可包括邏輯區塊462及記憶體區塊464。邏輯區塊462可包含一或多個核心或其他類型的處理邏輯。記憶體區塊464可包含記憶體陣列或若干組記憶體陣列。記憶體陣列可經實施為靜態隨機存取記憶體(SRAM)陣列。此外，每一SRAM可經實施為允許經由緩衝器進行同時讀取/寫入操作的2埠SRAM。亦可使用其他記憶體技術。邏輯區塊462及記憶體區塊464可經由晶粒上互連結構470耦接。晶粒上互連結構470可經實施為匯流排系統或網路晶片(NOC)互連系統。邏輯區塊462可進一步包括垂直D2D介面466並且記憶體區塊464可包括類似的垂直D2D介面468。垂直D2D介面466及468中的每一者可配置以允許形成垂直晶粒至晶粒互連。HC 460可包括水平D2D介面472，用於將此小晶片互連至水平面中的另一小晶片。

繼續參看第4圖，HC 460可進一步包括兩個高頻寬記憶體(HBM)介面（例如，HBM介面492及HBM介面494）。HBM介面492及HBM介面494可提供小晶片至小晶片(C2C)介面。在該等介面中包括的高速PHY可允許HC 460與其他小晶片耦接。此外，該等介面中的任一者可允許HC 460與HBM底部晶粒連接，該HBM底部晶粒進而可連接至若干記憶體（例如，DRAM）晶粒。作為實例，經由小晶片至小晶片(C2C)互連結構498將HBM介面492與HBM介面496耦接可允許與高頻寬記憶體的此種連接。HBM介面492可從與邏輯區塊462相關聯的記憶體控制器接收記憶體命令（例如，DRAM命令）並且將該等命令傳遞至由經由HBM介面496耦接的底部晶粒支撐的DRAM。

在此實例中，HC 410的水平D2D介面422可經由互連結構454及456耦接至HC 460的水平D2D介面472。邏輯區塊412可經由晶粒上互連結構434耦接至HC 410的水平D2D介面422。記憶體區塊414可經由晶粒上互連結構432耦接至HC 410的水平D2D介面422。類似地，邏輯區塊462可經由晶粒上互連結構482耦接至HC 460的水平D2D介面472。記憶體區塊464可經由晶粒上互連結構484耦接至HC 460的水平D2D介面472。以此方式，邏輯區塊412可不僅經由晶粒上互連結構420存取記憶體區塊414，而且可經由晶粒上互連結構434、水平D2D介面422、互連結構456、水平D2D介面472，及互連結構484存取記憶體區塊464。結果，邏輯區塊412可能夠存取額外的記憶體（例如，HC 460的記憶體區塊464），從而允許邏輯區塊412更有效地執行資料密集型操作，包括諸如神經網路訓練和推理操作之類的操作。此外，在該實例中，邏輯區塊462可不僅經由晶粒上互連結構470存取記憶體區塊464，而且可經由晶粒上互連結構482、水平D2D介面472、互連結構454、水平D2D介面422，及互連結構432存取記憶體區塊414。結果，邏輯區塊462可能夠存取額外的記憶體（例如，HC 410的記憶體區塊414），從而允許邏輯區塊462更有效地執行資料密集型操作，包括諸如神經網路訓練和推理操作之類的操作。使用相同小晶片（例如，HC 410及HC 460）作為對稱二維結構的一部分可有利地降低設計及製造成本。儘管第4圖圖示以某種方式佈置的一定數量的同質性小晶片系統400的元件，但可以有更多或更少數量的不同佈置的元件。作為實例，HC 410可包括位於朝向HC 410底部的另一水平D2D介面（類似於水平D2D介面422），從而允許HC 410沿著x軸與額外的同質性小晶片互連。類似地，HC 410可包括位於朝向HC 460頂部的另一水平D2D介面（類似於水平D2D介面472），從而允許HC 460沿著x軸與額外的同質性小晶片互連。作為另一實例，HC 410及HC 250的每一者可包括一或多個晶粒，該等晶粒包括中央處理單元(CPU)、特殊應用積體電路(ASIC)、圖形處理單元(GPU)、現場可程式閘陣列(FPGA)、微控制器、I/O電路、乙太網路PHY，或其他矽IP。

第5圖圖示根據一個實例的包括兩個垂直堆疊的同質性小晶片510及550的另一同質性小晶片系統500的示圖。同質性小晶片系統500可經由凸塊502、504及506經由矽插入件耦接至其他外部元件。同質性小晶片(HC) 510及同質性小晶片(HC) 550中的每一者可使用第1圖的HC 100實施。在此實例中，HC 510及HC 550可以面對背方式彼此連接。如先前用第2圖中所示的示例性佈置來解釋，小晶片亦可以面對面的方式彼此連接。在面對背佈置中，形成在與一個小晶片相關聯的晶粒上的有效電路系統面對與另一小晶片相關聯的晶粒的基板側。有效電路系統可形成在與每一晶粒相關聯的基板上。相同的同質性小晶片（例如，HC 100）在翻轉時可用於以面對背的方式附接。

HC 510可包括邏輯區塊512及記憶體區塊514。邏輯區塊512可包含一或多個核心或其他類型的處理邏輯。記憶體區塊514可包含記憶體陣列或若干組記憶體陣列。記憶體陣列可經實施為靜態隨機存取記憶體(SRAM)陣列。此外，每一SRAM可經實施為允許經由緩衝器進行同時讀取/寫入操作的2埠SRAM。亦可使用其他記憶體技術。邏輯區塊512及記憶體區塊514可經由晶粒上互連結構520耦接。晶粒上互連結構520可經實施為匯流排系統或網路晶片(NOC)互連系統。邏輯區塊512可進一步包括垂直D2D介面518並且記憶體區塊514可包括類似的垂直D2D介面516。垂直D2D介面516及518中的每一者可配置以允許形成垂直晶粒至晶粒互連結構。HC 510亦可包括水平D2D介面522及另一水平D2D介面524，用於將此小晶片互連至水平面中的另一小晶片。

繼續參看第5圖，HC 510可進一步包括兩個高頻寬記憶體(HBM)介面（例如，HBM介面526及HBM介面528）。HBM介面526及HBM介面528可提供小晶片至小晶片(C2C)介面。在該等介面中包括的高速PHY可允許HC 510與其他小晶片耦接。此外，該等介面中的任一者可允許HC 510與HBM底部晶粒連接，該HBM底部晶粒進而可連接至若干記憶體（例如，DRAM）晶粒。作為實例，經由小晶片至小晶片(C2C)互連結構538將HBM介面526與HBM介面536耦接可允許與高頻寬記憶體的此種連接。HBM介面526可從與邏輯區塊512相關聯的記憶體控制器接收記憶體命令（例如，DRAM命令）並且將該等命令傳遞至由經由HBM介面536耦接的底部晶粒（未圖示）支撐的DRAM。類似地，經由小晶片至小晶片(C2C)互連結構546將HBM介面528與HBM介面544耦接可允許與高頻寬記憶體的此種連接。HBM介面528可從與邏輯區塊552相關聯的記憶體控制器接收記憶體命令（例如，DRAM命令）並且將該等命令傳遞至由經由HBM介面544耦接的底部晶粒支撐的DRAM。

仍參看第5圖，同質性小晶片系統500可進一步包括堆疊於HC 510頂部上的第二同質性小晶片(HC 550)。HC 550可包括邏輯區塊552及記憶體區塊554。邏輯區塊552可包含一或多個核心或其他類型的處理邏輯。記憶體區塊554可包含記憶體陣列或若干組記憶體陣列。記憶體陣列可經實施為靜態隨機存取記憶體(SRAM)陣列。此外，每一SRAM可經實施為允許經由緩衝器進行同時讀取/寫入操作的2埠SRAM。亦可使用其他記憶體技術。邏輯區塊552及記憶體區塊554可經由晶粒上互連結構560耦接。晶粒上互連結構560可經實施為匯流排系統或網路晶片(NOC)互連系統。邏輯區塊552可進一步包括垂直D2D介面556並且記憶體區塊554可包括類似的垂直D2D介面558。垂直D2D介面556及558中的每一者可配置以允許形成垂直晶粒至晶粒互連。HC 550亦可包括水平D2D介面562及水平D2D介面564，用於將此小晶片互連至水平面中的另一小晶片。

繼續參看第5圖，HC 550可進一步包括兩個高頻寬記憶體(HBM)介面（例如，HBM介面566及HBM介面568）。HBM介面566及HBM介面568可提供小晶片至小晶片(C2C)介面。在該等介面中包括的高速PHY可允許HC 550與其他小晶片耦接。此外，該等介面中的任一者可允許HC 550與HBM底部晶粒連接，該HBM底部晶粒進而可連接至若干記憶體（例如，DRAM）晶粒。HBM介面526可經由互連結構530耦接至HBM介面566。HBM介面528可經由互連結構532耦接至HBM介面568。HBM介面526、528、562及564中的每一者可經實施為允許沿水平方向和垂直方向傳輸信號的組合PHY。然而，每一HBM可僅具有關於所實施的彼等連接的有效電路系統。作為實例，對於水平及垂直互連所需的電路系統可能並非有效。換言之，HBM介面可僅在水平方向、垂直方向或水平方向和垂直方向兩者上相對於PHY連接是無效的。

互連結構530及532可用於將各種類型的輸入/輸出的任一組合耦接至電源、地面及信號凸塊502、504及506。互連結構534可將水平D2D介面522與水平D2D介面562垂直互連。互連結構530、532、534、540及542可使用混合凸塊來形成。此類混合凸塊可包括在其間具有介電層的金屬至金屬互連。在一個實例中，金屬至金屬互連及介電質至介電質互連係在室溫下形成。

仍參看第5圖，在此實例中，HC 510的垂直D2D介面218可經由互連結構540耦接至HC 550的垂直D2D介面556。以此方式，邏輯區塊552可不僅經由晶粒上互連結構560存取記憶體區塊554，而且經由互連結構540存取記憶體區塊514。在一個實例中，互連結構540可使用混合凸塊（或類似的互連結構）來實現，從而導致與邏輯區塊552和記憶體區塊554（經由晶粒上互連結構560互連）之間的實體距離相比，邏輯區塊552和記憶體區塊514之間的實體距離顯著更短。邏輯區塊552經由晶粒上互連結構560對記憶體區塊554的存取可包含一條路徑，並且可具有與資料信號（例如，從記憶體區塊554傳輸至邏輯區塊552的資料）的傳輸相關聯的預期潛時。潛時可以時鐘週期或時間來量測。邏輯區塊552經由互連結構540對記憶體區塊514的存取可包含另一路徑，並且可具有與資料信號的傳輸相關聯的不同的預期潛時。在該實例中，由於邏輯區塊552和記憶體區塊514之間的實體距離較短，因此穿過晶粒上互連結構560的路徑的預期潛時大於穿過互連結構540的路徑的預期潛時。邏輯區塊512經由該兩個不同路徑對兩個不同記憶體區塊515及554的存取可有利地增加與記憶體存取操作相關聯的頻寬。結果，邏輯區塊552可能夠具有更高的頻寬和對記憶體的更快存取，從而允許邏輯區塊552更有效地執行資料密集型操作，包括諸如神經網路訓練和推理操作之類的操作。

此外，在此實例中，HC 510的垂直D2D介面518可經由互連結構542耦接至HC 550的垂直D2D介面558。以此方式，邏輯區塊512可不僅經由晶粒上互連結構520存取記憶體區塊514，而且可經由互連結構542存取記憶體區塊554。在一個實例中，互連結構542可使用混合凸塊（或類似的互連結構）來實現，從而導致與邏輯區塊512和記憶體區塊514（經由晶粒上互連結構520互連）之間的實體距離相比，邏輯區塊512和記憶體區塊554之間的實體距離顯著更短。邏輯區塊512經由晶粒上互連結構520對記憶體區塊514的存取可包含一條路徑，並且可具有與資料信號（例如，從記憶體區塊514傳輸至邏輯區塊512的資料）的傳輸相關聯的預期潛時。潛時可以時鐘週期或時間來量測。邏輯區塊512經由互連結構542對記憶體區塊554的存取可包含另一路徑，並且可具有與資料信號的傳輸相關聯的不同的預期潛時。在該實例中，由於邏輯區塊512和記憶體區塊554之間的實體距離較短，因此穿過晶粒上互連結構520的路徑的預期潛時大於穿過互連結構542的路徑的預期潛時。結果，邏輯區塊512可能夠具有更高的頻寬和對記憶體的更快存取，從而允許邏輯區塊512更有效地執行資料密集型操作，包括諸如神經網路訓練和推理操作之類的操作。使用相同小晶片（例如，HC 510及HC 550）作為對稱三維結構的一部分可有利地降低設計及製造成本。用於連接邏輯區塊512與記憶體區塊554以及用於連接邏輯區塊552與記憶體區塊514的混合凸塊（或其他互連結構）可沿著y軸對稱地佈置。總之，額外的小晶片可沿著x軸及y軸兩者以對稱方式互連。儘管第5圖圖示以某種方式佈置的一定數量的同質性小晶片系統500的元件，但可以有更多或更少數量的不同佈置的元件。作為實例，HC 510及HC 550的每一者可包括一或多個晶粒，該等晶粒包括中央處理單元(CPU)、特殊應用積體電路(ASIC)、圖形處理單元(GPU)、現場可程式閘陣列(FPGA)、微控制器、輸入/輸出(I/O)電路、乙太網路PHY，或其他矽IP。

第6圖圖示根據一個實例的具有多個同質性小晶片的示例性系統600。系統600可包括耦接至高頻寬記憶體系統的垂直堆疊的同質性小晶片。系統600可包括電路板602。電路板602可經配置為印刷電路板或用於在其上安裝封裝基板的類似支撐結構。例如，具有封裝球604和606的封裝基板608可經安裝在電路板602上。插入件620可使用凸塊（例如，Cu凸塊620和622）安裝在封裝基板608的頂部上。插入件620可進一步使用微凸塊621和623連接至同質性小晶片的堆疊和高頻寬記憶體系統。邏輯晶粒630（例如，DRAM邏輯晶粒）可直接安裝在插入件620上，並且諸如DRAM晶粒642、DRAM管腳644、DRAM晶粒646和DRAM晶粒648之類的記憶體晶粒可經堆疊在邏輯晶粒630的頂部。每一DRAM晶粒可從邏輯晶粒630接收額外的命令/指令。DRAM晶粒可使用矽穿孔(TSV)（例如，TSV 635和637）及凸塊（例如，631和633）彼此耦接。亦可使用替代技術，諸如晶圓至晶粒的接合技術。邏輯晶粒630可包括用於在邏輯晶粒630和至少一個同質性小晶片之間進行高速通訊的元件（例如，PHY 632）。

繼續參看第6圖，同質性小晶片650亦可包括用於與邏輯晶粒630進行高速通訊的元件（例如，PHY 652）。該等元件可用以經由插入件620將邏輯晶粒630與同質性小晶片650實體互連。HC 662可垂直地堆疊在HC 650的頂部。在該實例中，可使用諸如先前關於第5圖的HC 510和HC 550所述的面對背耦接。面對背耦接允許多於兩個同質性小晶片的垂直堆疊。HC 664可垂直地堆疊在HC 662的頂部。HC 662和HC 664可使用矽穿孔及混合凸塊來互連。在該實例中，可使用諸如先前關於第5圖的HC 510和HC 550所述的面對背耦接。HC 666可垂直地堆疊在HC 664的頂部。HC 664和HC 666可使用矽穿孔及混合凸塊來互連（例如，混合凸塊661和663）。在該實例中，可使用諸如先前關於第5圖的HC 510和HC 550所述的面對背耦接。每一同質性小晶片亦可為矽穿孔(TSV)感知的，因為每一此小晶片可包括可經暴露以實現附接至另一同質性小晶片的矽穿孔。因此，雖然HC 666並未使用TSV 665和TSV 667耦接至另一個同質性小晶片，但是矽穿孔的存在使得其本來可得以使用。作為實例，TSV可藉由研磨或以其他方式移除一層封裝劑，且隨後使用凸塊或其他互連結構以連接小晶片來暴露。儘管第6圖圖示以某種方式佈置的一定數量的系統600的元件，但可以有更多或更少數量的不同佈置的元件。作為實例，額外的同質性小晶片可使用水平的晶粒至晶粒介面來耦接。類似地，儘管第6圖圖示用於互連同質性小晶片與高頻寬記憶體系統的插入件，但是亦可使用其他互連佈置。

總之，本案係關於一種包含第一同質性小晶片的同質性小晶片系統，該第一同質性小晶片包括第一積體電路晶粒，該第一積體電路晶粒具有使用第一晶粒上互連結構互連的第一邏輯區塊及第一記憶體區塊，以在該第一邏輯區塊與第一記憶體區塊之間提供用於傳輸資料信號的第一路徑。同質性小晶片系統可進一步包括第二同質性小晶片，該第二同質性小晶片包括第二積體電路晶粒，該第二積體電路晶粒具有使用第二晶粒上互連結構互連的第二邏輯區塊及第二記憶體區塊，以在該第二邏輯區塊與第二記憶體區塊之間提供用於傳輸資料信號的第二路徑，其中第二同質性小晶片垂直堆疊於第一同質性小晶片的頂部上，並且其中該第一邏輯區塊及第二記憶體區塊以一方式佈置，以使得將第一邏輯區塊與第二記憶體區塊耦接的第一組垂直晶粒至晶粒互連結構經配置以提供用於在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號的第三路徑，並且其中該第二邏輯區塊及第一記憶體區塊以一方式佈置，以使得將第二邏輯區塊與第一記憶體區塊耦接的第二組垂直晶粒至晶粒互連結構經配置以提供用於在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號的第四路徑。

該第一路徑可具有與在第一邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，該第三路徑可具有與在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，並且該第一預期潛時大於該第二預期潛時。該第二路徑可具有與在第二邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，該第四路徑可具有與在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，並且該第一預期潛時大於該第二預期潛時。

第一記憶體區塊可包含第一2埠靜態隨機存取記憶體(SRAM)，並且第二記憶體區塊可包含第二2埠SRAM。第一同質性小晶片可進一步包含用於將第一同質性小晶片耦接至該第一同質性小晶片外部的第一記憶體的第一記憶體介面。第二同質性小晶片可進一步包含用於將第二同質性小晶片耦接至該第二同質性小晶片外部的第二記憶體的第二記憶體介面。

第一積體電路晶粒可經配置以使得第一積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。第二積體電路晶粒可經配置以使得第二積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。

在另一實例中，本案係關於一種包含第一同質性小晶片的同質性小晶片系統，該第一同質性小晶片包括第一積體電路晶粒，該第一積體電路晶粒具有使用第一晶粒上互連結構互連的第一邏輯區塊及第一記憶體區塊，以在該第一邏輯區塊與第一記憶體區塊之間提供用於傳輸資料信號的第一路徑。同質性小晶片系統可進一步包括第二同質性小晶片，該第二同質性小晶片包括第二積體電路晶粒，該第二積體電路晶粒具有使用第二晶粒上互連結構互連的第二邏輯區塊及第二記憶體區塊，以在該第二邏輯區塊與第二記憶體區塊之間提供用於傳輸資料信號的第二路徑，其中第二同質性小晶片垂直堆疊於第一同質性小晶片的頂部上，並且其中該第一邏輯區塊及第二記憶體區塊以一方式佈置，以使得將第一邏輯區塊與第二記憶體區塊耦接的第一組垂直晶粒至晶粒互連結構經配置以提供用於在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號的第三路徑，並且其中該第二邏輯區塊及第一記憶體區塊以一方式佈置，以使得將第二邏輯區塊與第一記憶體區塊耦接的第二組垂直晶粒至晶粒互連結構經配置以提供用於在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號的第四路徑。

第一路徑具有與在第一邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，其中第三路徑具有與在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，其中第一預期潛時大於第二預期潛時，其中第二路徑具有與在第二邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，其中第四路徑具有與在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，並且其中第一預期潛時大於第二預期潛時。

第一記憶體區塊可包含第一2埠靜態隨機存取記憶體(SRAM)，並且第二記憶體區塊可包含第二2埠SRAM。第一同質性小晶片可進一步包含用於將第一同質性小晶片耦接至該第一同質性小晶片外部的第一記憶體的第一記憶體介面。第二同質性小晶片可進一步包含用於將第二同質性小晶片耦接至該第二同質性小晶片外部的第二記憶體的第二記憶體介面。

第一積體電路晶粒可經配置以使得第一積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。第二積體電路晶粒可經配置以使得第二積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。

在另一實例中，本案係關於一種包含第一同質性小晶片的同質性小晶片系統，該第一同質性小晶片包括第一積體電路晶粒，該第一積體電路晶粒具有使用第一晶粒上互連結構互連的第一邏輯區塊及第一記憶體區塊，以在該第一邏輯區塊與第一記憶體區塊之間提供用於傳輸資料信號的第一路徑。同質性小晶片系統可進一步包括第二同質性小晶片，該第二同質性小晶片包括第二積體電路晶粒，該第二積體電路晶粒具有使用第二晶粒上互連結構互連的第二邏輯區塊及第二記憶體區塊，以在該第二邏輯區塊與第二記憶體區塊之間提供用於傳輸資料信號的第二路徑，其中第二同質性小晶片垂直堆疊於第一同質性小晶片的頂部上，並且其中該第一邏輯區塊及第二記憶體區塊以一方式佈置，以使得將第一邏輯區塊與第二記憶體區塊耦接的第一組垂直晶粒至晶粒互連結構經配置以提供用於在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號的第三路徑，並且其中該第二邏輯區塊及第一記憶體區塊以一方式佈置，以使得將第二邏輯區塊與第一記憶體區塊耦接的第二組垂直晶粒至晶粒互連結構經配置以提供用於在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號的第四路徑。

第一路徑具有與在第一邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，其中第三路徑具有與在第一邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，其中第一預期潛時大於第二預期潛時，其中第二路徑具有與在第二邏輯區塊與第二記憶體區塊之間傳輸資料信號相關聯的第一預期潛時，其中第四路徑具有與在第二邏輯區塊與第一記憶體區塊之間傳輸資料信號相關聯的第二預期潛時，其中第一預期潛時大於第二預期潛時。第一同質性小晶片及第二同質性小晶片中的每一者經配置為矽穿孔(TSV)感知的小晶片，允許在第一同質性小晶片與第二同質性小晶片之間的面對面及面對背耦接。

第一記憶體區塊可包含第一2埠靜態隨機存取記憶體(SRAM)，並且第二記憶體區塊可包含第二2埠SRAM。第一同質性小晶片可進一步包含用於將第一同質性小晶片耦接至該第一同質性小晶片外部的第一記憶體的第一記憶體介面。第二同質性小晶片可進一步包含用於將第二同質性小晶片耦接至該第二同質性小晶片外部的第二記憶體的第二記憶體介面。

第一積體電路晶粒可經配置以使得第一積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。第二積體電路晶粒可經配置以使得第二積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。

應理解，本文所示的方法、模組及元件僅為示例性的。另外地，或替代地，本文所述的功能可至少部分地由一或多個硬體邏輯元件執行。舉例而言，且並非限制，可使用的說明性類型的硬體邏輯元件可包括現場可程式閘陣列(FPGA)、特殊應用積體電路(ASIC)、特殊應用標準產品(Application-Specific Standard Products; ASSP)、系統單晶片系統(System-on-a-Chip; SOC)、複雜可程式化邏輯裝置(Complex Programmable Logic Device; CPLD)等等。在抽象但仍明確的意義上，達成相同功能的任何元件佈置皆是有效地「關聯」的，以使得達成所需的功能。因此，本文中組合以實現特定功能的任何兩個元件可經視為彼此「關聯」，以使得達成期望的功能，而與架構或中間元件無關。同樣，如此關聯的任何兩個元件亦可被視為彼此「可操作地連接」或「耦接」以達成所需的功能。

與在本案中描述的某些實例相關聯的功能亦可包括儲存於非暫時性媒體中的指令。如本文中使用的「非暫時性媒體」代表儲存導致機器以特定方式操作的資料及/或指令的任何媒體。示例性非暫時性媒體包括非揮發性媒體及/或揮發性媒體。非揮發性媒體包括例如，硬碟、固態驅動器、磁碟或磁帶、光碟或光學磁帶、快閃記憶體、可抹除可程式化唯讀記憶體(EPROM)、非揮發性隨機存取記憶體(NVRAM)、可程式化隨機存取記憶體(PRAM)，或其他此種媒體，或者此種媒體的網路化版本。揮發性媒體包括，例如動態記憶體，諸如DRAM、SRAM、高速緩衝記憶體，或其他該媒體。非暫時性媒體與傳輸媒體不同，但可結合傳輸媒體使用。傳輸媒體用於往返於機器傳輸資料及/或指令。示例性傳輸媒體包括同軸電纜、光纖電纜、銅線及無線媒體，諸如無線電波。

此外，本領域技藝人士將認識到上述操作的功能之間的界限僅為說明性的。多個操作的功能可組合成單個操作，及/或單個操作的功能可分佈在附加操作中。此外，替代實施例可包括特定操作的多個實例，並且可以在各種其他實施例中改變操作的順序。

儘管本案提供了具體實例，但是可在不背離如以下申請專利範圍中闡述的本案的範疇的情況下進行各種修改和改變。因此，說明書及附圖應被視為說明性而非限制性意義，並且所有此類修改旨在包括於本案的範疇之內。本文針對特定實例描述的任何益處、優點或問題的解決方案皆不意欲被解釋為任何或所有請求項的關鍵、必需或基本特徵或要素。

此外，如本文所用的術語「一(a)」或「一(an)」經定義為一個或多於一個。此外，在申請專利範圍中使用諸如「至少一個」和「一或多個」的此類介紹性用語不應被解釋為暗示經由不定冠詞「一(a)」或「一(an)」引入另一請求項元素會限制任何特定的包含此類引入的請求項要素的請求項適用於僅包含一個此類要素的發明物，即使同一請求項包括介紹性用語「一或多個」或「至少一個」及不定冠詞，諸如「一(a)」或「一(an)」。定冠詞的使用亦是如此。

除非另有說明，否則使用諸如「第一」及「第二」之類的術語來任意區分該等術語所描述的元素。因此，該等術語不必意欲指示該等元素的時間或其他優先級。

100:同質性小晶片 110:邏輯區塊 112:垂直D2D介面 130:晶粒上互連結構 150:記憶體區塊 152:垂直D2D介面 170:HBM介面 180:HBM介面 200:同質性小晶片系統 202:凸塊 204:凸塊 206:凸塊 210:同質性小晶片 212:邏輯區塊 214:記憶體區塊 216:垂直D2D介面 218:垂直D2D介面 220:晶粒上互連結構 222:水平D2D介面 224:HBM介面 226:HBM介面 228:HBM介面 230:互連結構 232:互連結構 234:互連結構 236:互連結構 238:小晶片至小晶片(C2C)互連結構 240:互連結構 242:互連結構 244:小晶片至小晶片(C2C)互連結構 250:同質性小晶片 252:邏輯區塊 254:記憶體區塊 256:垂直D2D介面 258:垂直D2D介面 260:晶粒上互連結構 262:水平D2D介面 264:HBM介面 266:HBM介面 300:對稱佈置 310:邏輯區塊 312:互連 316:互連 320:記憶體區塊 322:互連 324:互連 330:邏輯區塊 340:記憶體區塊 350:2埠SRAM 400:同質性小晶片系統 410:同質性小晶片 412:邏輯區塊 414:記憶體區塊 416:垂直D2D介面 418:垂直D2D介面 420:晶粒上互連結構 422:水平D2D介面 432:互連結構 434:晶粒上互連結構 442:HBM介面 444:HBM介面 446:HBM介面 452:小晶片至小晶片(C2C)互連結構 454:互連結構 456:互連結構 460:同質性小晶片 462:邏輯區塊 464:記憶體區塊 466:垂直D2D介面 468:垂直D2D介面 470:晶粒上互連結構 472:水平D2D介面 482:晶粒上互連結構 484:晶粒上互連結構 492:HBM介面 494:HBM介面 496:HBM介面 498:小晶片至小晶片(C2C)互連結構 500:同質性小晶片系統 502:凸塊 504:凸塊 506:凸塊 510:同質性小晶片 512:邏輯區塊 514:記憶體區塊 516:垂直D2D介面 518:垂直D2D介面 520:晶粒上互連結構 522:水平D2D介面 524:水平D2D介面 526:HBM介面 528:HBM介面 530:互連結構 532:互連結構 534:互連結構 536:HBM介面 538:小晶片至小晶片(C2C)互連結構 540:互連結構 542:互連結構 544:HBM介面 546:小晶片至小晶片(C2C)互連結構 550:同質性小晶片 552:邏輯區塊 554:記憶體區塊 556:垂直D2D介面 558:垂直D2D介面 560:晶粒上互連結構 562:水平D2D介面 564:水平D2D介面 566:HBM介面 568:HBM介面 600:系統 602:電路板 604:封裝球 606:封裝球 608:封裝基板 620:Cu凸塊 621:微凸塊 622:Cu凸塊 623:微凸塊 630:邏輯晶粒 631:凸塊 632:PHY 633:凸塊 635:矽穿孔 637:矽穿孔 642:DRAM晶粒 644:DRAM管腳 646:DRAM晶粒 648:DRAM晶粒 650:同質性小晶片 652:PHY 661:混合凸塊 662:HC 663:混合凸塊 664:HC 665:矽穿孔 666:HC 667:矽穿孔

本案係藉由實例而非限制的方式由附圖示出，其中相同的元件符號指示相同的元件。附圖中的元件係為了簡單及清晰而示出，並且不必按比例繪製。

第1圖圖示示例性同質性小晶片的示圖；

第2圖圖示根據一個實例的包括兩個垂直堆疊的同質性小晶片的同質性小晶片系統的示圖；

第3圖圖示根據一個實例的用於同質性小晶片系統的具有2埠SRAM的邏輯區塊及記憶體區塊的對稱佈置的示圖；

第4圖圖示根據一個實例的包括兩個水平耦接的同質性小晶片的同質性小晶片系統的示圖；

第5圖圖示根據一個實例的包括兩個垂直堆疊的同質性小晶片的另一同質性小晶片系統的示圖；以及

第6圖圖示根據一個實例的具有多個同質性小晶片的系統。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

200:同質性小晶片系統

202:凸塊

204:凸塊

206:凸塊

210:同質性小晶片

212:邏輯區塊

214:記憶體區塊

216:垂直D2D介面

218:垂直D2D介面

220:晶粒上互連結構

222:水平D2D介面

224:HBM介面

226:HBM介面

228:HBM介面

230:互連結構

232:互連結構

234:互連結構

236:互連結構

238:小晶片至小晶片(C2C)互連結構

240:互連結構

242:互連結構

244:小晶片至小晶片(C2C)互連結構

250:同質性小晶片

252:邏輯區塊

254:記憶體區塊

256:垂直D2D介面

258:垂直D2D介面

260:晶粒上互連結構

262:水平D2D介面

264:HBM介面

266:HBM介面

Claims (20)

1. 一種同質性小晶片系統，包含： 一第一同質性小晶片，該第一同質性小晶片包括一第一積體電路晶粒，該第一積體電路晶粒具有使用一第一晶粒上互連結構互連的一第一邏輯區塊及一第一記憶體區塊，以在該第一邏輯區塊與該第一記憶體區塊之間提供用於傳輸資料信號的一第一路徑；以及 一第二同質性小晶片，該第二同質性小晶片包括一第二積體電路晶粒，該第二積體電路晶粒具有使用一第二晶粒上互連結構互連的一第二邏輯區塊及一第二記憶體區塊，以在該第二邏輯區塊與該第二記憶體區塊之間提供用於傳輸資料信號的一第二路徑，其中該第二同質性小晶片垂直堆疊於該第一同質性小晶片的頂部上，並且其中該第一邏輯區塊及該第二記憶體區塊以一方式佈置，以使得將該第一邏輯區塊與該第二記憶體區塊耦接的一第一組垂直晶粒至晶粒互連結構經配置以提供用於在該第一邏輯區塊與該第二記憶體區塊之間傳輸資料信號的一第三路徑，並且其中該第二邏輯區塊及該第一記憶體區塊以一方式佈置，以使得將該第二邏輯區塊與該第一記憶體區塊耦接的一第二組垂直晶粒至晶粒互連結構經配置以提供用於在該第二邏輯區塊與該第一記憶體區塊之間傳輸資料信號的一第四路徑。
2. 如請求項1所述之同質性小晶片系統，其中該第一路徑具有與在該第一邏輯區塊與該第一記憶體區塊之間傳輸資料信號相關聯的一第一預期潛時，其中該第三路徑具有與在該第一邏輯區塊與該第二記憶體區塊之間傳輸資料信號相關聯的一第二預期潛時，且其中該第一預期潛時大於該第二預期潛時。
3. 如請求項1所述之同質性小晶片系統，其中該第二路徑具有與在該第二邏輯區塊與該第二記憶體區塊之間傳輸資料信號相關聯的一第一預期潛時，其中該第四路徑具有與在該第二邏輯區塊與該第一記憶體區塊之間傳輸資料信號相關聯的一第二預期潛時，並且其中該第一預期潛時大於該第二預期潛時。
4. 如請求項1所述之同質性小晶片系統，其中該第一記憶體區塊包含一第一2埠靜態隨機存取記憶體(SRAM)，並且其中該第二記憶體區塊包含一第二2埠SRAM。
5. 如請求項1所述之同質性小晶片系統，其中該第一同質性小晶片進一步包含用於將該第一同質性小晶片耦接至該第一同質性小晶片外部的一第一記憶體的一第一記憶體介面。
6. 如請求項1所述之同質性小晶片系統，其中該第二同質性小晶片進一步包含用於將該第二同質性小晶片耦接至該第二同質性小晶片外部的一第二記憶體的一第二記憶體介面。
7. 如請求項1所述之同質性小晶片系統，其中該第一積體電路晶粒經配置以使得該第一積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。
8. 如請求項1所述之同質性小晶片系統，其中該第二積體電路晶粒經配置以使得該第二積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。
9. 一種同質性小晶片系統，包含： 一第一同質性小晶片，該第一同質性小晶片包括一第一積體電路晶粒，該第一積體電路晶粒具有使用一第一晶粒上互連結構互連的一第一邏輯區塊及一第一記憶體區塊，以在該第一邏輯區塊與該第一記憶體區塊之間提供用於傳輸資料信號的一第一路徑；以及 一第二同質性小晶片，該第二同質性小晶片包括一第二積體電路晶粒，該第二積體電路晶粒具有使用一第二晶粒上互連結構互連的一第二邏輯區塊及一第二記憶體區塊，以在該第二邏輯區塊與該第二記憶體區塊之間提供用於傳輸資料信號的一第二路徑，其中該第二同質性小晶片垂直堆疊於該第一同質性小晶片的頂部上，並且其中該第一邏輯區塊及該第二記憶體區塊以一方式佈置，以使得將該第一邏輯區塊與該第二記憶體區塊耦接的一第一組垂直晶粒至晶粒互連結構經配置以提供用於在該第一邏輯區塊與該第二記憶體區塊之間傳輸資料信號的一第三路徑，並且其中該第二邏輯區塊及該第一記憶體區塊以一方式佈置，以使得將該第二邏輯區塊與該第一記憶體區塊耦接的一第二組垂直晶粒至晶粒互連結構經配置以提供用於在該第二邏輯區塊與該第一記憶體區塊之間傳輸資料信號的一第四路徑，其中該第一路徑具有與在該第一邏輯區塊與該第一記憶體區塊之間傳輸資料信號相關聯的一第一預期潛時，其中該第三路徑具有與在該第一邏輯區塊與該第二記憶體區塊之間傳輸資料信號相關聯的一第二預期潛時，其中該第一預期潛時大於該第二預期潛時，其中該第二路徑具有與在該第二邏輯區塊與該第二記憶體區塊之間傳輸資料信號相關聯的一第一預期潛時，其中該第四路徑具有與在該第二邏輯區塊與該第一記憶體區塊之間傳輸資料信號相關聯的一第二預期潛時，且其中該第一預期潛時大於該第二預期潛時。
10. 如請求項9所述之同質性小晶片系統，其中該第一記憶體區塊包含一第一2埠靜態隨機存取記憶體(SRAM)，並且其中該第二記憶體區塊包含一第二2埠SRAM。
11. 如請求項9所述之同質性小晶片系統，其中該第一同質性小晶片進一步包含用於將該第一同質性小晶片耦接至該第一同質性小晶片外部的一第一記憶體的一第一記憶體介面。
12. 如請求項9所述之同質性小晶片系統，其中該第二同質性小晶片進一步包含用於將該第二同質性小晶片耦接至該第二同質性小晶片外部的一第二記憶體的一第二記憶體介面。
13. 如請求項9所述之同質性小晶片系統，其中該第一積體電路晶粒經配置以使得該第一積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。
14. 如請求項9所述之同質性小晶片系統，其中該第二積體電路晶粒經配置以使得該第二積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。
15. 一種同質性小晶片系統，包含： 一第一同質性小晶片，該第一同質性小晶片包括一第一積體電路晶粒，該第一積體電路晶粒具有使用一第一晶粒上互連結構互連的一第一邏輯區塊及一第一記憶體區塊，以在該第一邏輯區塊與該第一記憶體區塊之間提供用於傳輸資料信號的一第一路徑；以及 一第二同質性小晶片，該第二同質性小晶片包括一第二積體電路晶粒，該第二積體電路晶粒具有使用一第二晶粒上互連結構互連的一第二邏輯區塊及一第二記憶體區塊，以在該第二邏輯區塊與該第二記憶體區塊之間提供用於傳輸資料信號的一第二路徑，其中該第二同質性小晶片垂直堆疊於該第一同質性小晶片的頂部上，並且其中該第一邏輯區塊及該第二記憶體區塊以一方式佈置，以使得將該第一邏輯區塊與該第二記憶體區塊耦接的一第一組垂直晶粒至晶粒互連結構經配置以提供用於在該第一邏輯區塊與該第二記憶體區塊之間傳輸資料信號的一第三路徑，並且其中該第二邏輯區塊及該第一記憶體區塊以一方式佈置，以使得將該第二邏輯區塊與該第一記憶體區塊耦接的一第二組垂直晶粒至晶粒互連結構經配置以提供用於在該第二邏輯區塊與該第一記憶體區塊之間傳輸資料信號的一第四路徑，其中該第一路徑具有與在該第一邏輯區塊與該第一記憶體區塊之間傳輸資料信號相關聯的一第一預期潛時，其中該第三路徑具有與在該第一邏輯區塊與該第二記憶體區塊之間傳輸資料信號相關聯的一第二預期潛時，其中該第一預期潛時大於該第二預期潛時，其中該第二路徑具有與在該第二邏輯區塊與該第二記憶體區塊之間傳輸資料信號相關聯的一第一預期潛時，其中該第四路徑具有與在該第二邏輯區塊與該第一記憶體區塊之間傳輸資料信號相關聯的一第二預期潛時，其中該第一預期潛時大於該第二預期潛時，其中該第一同質性小晶片及第二同質性小晶片中的每一者經配置為一矽穿孔(TSV)感知的小晶片，允許在該第一同質性小晶片與第二同質性小晶片之間的面對面及面對背耦接。
16. 如請求項15所述之同質性小晶片系統，其中該第一記憶體區塊包含一第一2埠靜態隨機存取記憶體(SRAM)，並且其中該第二記憶體區塊包含一第二2埠SRAM。
17. 如請求項16所述之同質性小晶片系統，其中該第一同質性小晶片進一步包含用於將該第一同質性小晶片耦接至該第一同質性小晶片外部的一第一記憶體的一第一記憶體介面。
18. 如請求項17所述之同質性小晶片系統，其中該第二同質性小晶片進一步包含用於將該第二同質性小晶片耦接至該第二同質性小晶片外部的一第二記憶體的一第二記憶體介面。
19. 如請求項15所述之同質性小晶片系統，其中該第一積體電路晶粒經配置以使得該第一積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。
20. 如請求項15所述之同質性小晶片系統，其中該第二積體電路晶粒經配置以使得該第二積體電路晶粒既可垂直地耦接至另一積體電路晶粒，亦可水平地耦接至又一積體電路晶粒。