TWI787055B - 封裝裝置、記憶體裝置以及半導體裝置 - Google Patents

Abstract

本揭示內容提供一種封裝裝置。封裝裝置包含第一積體電路晶片、第二積體電路晶片、第一輸入/輸出接腳以及第一靜電放電防護元件。第一積體電路晶片包含第一內電路和第一輸入/輸出焊墊，第一輸入/輸出焊墊設置於第一積體電路晶片上且耦接於第一內電路。第二積體電路晶片堆疊於第一積體電路晶片上。第二積體電路晶片包含第二內電路和第二輸入/輸出焊墊，第二輸入/輸出焊墊設置於第二積體電路晶片上且耦接於第二內電路。第一輸入/輸出接腳耦接於第一積體電路晶片和第二積體電路晶片。

Description

封裝裝置、記憶體裝置以及半導體裝置

本揭示內容是關於一種封裝裝置、一種記憶體裝置以及一種半導體裝置。

隨著半導體技術的發展，電子產品的性能越來越好。舉例來說，訊號的傳輸速率提高且電子產品的功率消耗降低。然而，電子產品在高速運行下可能會降低訊號強度，且較大的輸入/輸出焊墊之電容也可能會影響訊號邊際(signal margin)。

鑑於上述，目前仍需要解決以上問題。

本揭示內容提供一種封裝裝置。封裝裝置包含第一積體電路晶片、第二積體電路晶片、第一輸入/輸出接腳以及第一靜電放電防護元件。第一積體電路晶片包含第一內電路和第一輸入/輸出焊墊。第一輸入/輸出焊墊設置於第一積體電路晶片上且耦接於第一內電路。第二積體電路晶片堆疊於第一積體電路晶片上。第二積體電路晶片包含第二內電路和第二輸入/輸出焊墊。第二輸入/輸出焊墊設置於第二積體電路晶片上且耦接於第二內電路。第一輸入/輸出接腳耦接於第一積體電路晶片和第二積體電路晶片。第一靜電放電防護元件耦接於第一輸入/輸出焊墊和第一內電路之間。第一靜電放電防護元件配置以從第一輸入/輸出焊墊至第一電壓輸送線形成第一靜電放電路徑。第一靜電放電防護元件包含複數個靜電放電單元，複數個靜電放電單元中的至少一者沒有耦接於第一輸入/輸出焊墊、第一電壓輸送線和第一內電路之間。

在一些實施方式中，封裝裝置更包含耦接於第一輸入/輸出焊墊和第一內電路之間的第二靜電放電防護元件。第二靜電放電防護元件配置以從第一輸入/輸出焊墊至第二電壓輸送線形成第二靜電放電路徑。第二靜電放電防護元件包含複數個靜電放電單元，複數個靜電放電單元中的至少一者沒有耦接於第一輸入/輸出焊墊、第二電壓輸送線和第一內電路之間。

在一些實施方式中，封裝裝置更包含基板和球柵陣列。基板設置於第一積體電路晶片和第二積體電路晶片下方。球柵陣列設置於基板下方且包含第一輸入/輸出接腳。

在一些實施方式中，複數個靜電放電單元的每一者包含串聯一個以上的靜電放電防護電路(不限於一個二極體和一個電阻器)。

在一些實施方式中，封裝裝置更包含堆疊於第二積體電路晶片上的第三積體電路晶片。第三積體電路晶片包含第三內電路和第三輸入/輸出焊墊。第三輸入/輸出焊墊設置於第三積體電路晶片上且耦接於第三內電路。第一輸入/輸出接腳耦接於第三積體電路晶片。

在一些實施方式中，封裝裝置更包含基板和球柵陣列。基板設置於第一積體電路晶片、第二積體電路晶片和第三積體電路晶片下方。球柵陣列設置於基板下方且包含第一輸入/輸出接腳。

在一些實施方式中，封裝裝置更包含堆疊於第三積體電路晶片上的第四積體電路晶片。第四積體電路晶片包含第四內電路和第四輸入/輸出焊墊。第四輸入/輸出焊墊設置於第四積體電路晶片上且耦接於第四內電路。第一輸入/輸出接腳耦接於第四積體電路晶片。

在一些實施方式中，封裝裝置更包含基板和球柵陣列。基板設置於第一積體電路晶片、第二積體電路晶片、第三積體電路晶片和第四積體電路晶片下方。球柵陣列設置於基板下方且包含第一輸入/輸出接腳。

在一些實施方式中，封裝裝置更包含第三積體電路晶片、第三輸入/輸出焊墊、第四積體電路晶片、第四輸入/輸出焊墊以及第二輸入/輸出接腳。第三積體電路晶片堆疊於第二積體電路晶片上。第三輸入/輸出焊墊設置於第三積體電路晶片上且耦接於第三積體電路晶片。第四積體電路晶片堆疊於第三積體電路晶片上。第四輸入/輸出焊墊設置於第四積體電路晶片上且耦接於第四積體電路晶片。第二輸入/輸出接腳耦接於第三積體電路晶片和第四積體電路晶片。

本揭示內容提供一種記憶體裝置。記憶體裝置包含基板、第一球柵陣列、第一積體電路晶片以及第一靜電放電防護元件。基板包含設置於基板上的第一輸入/輸出焊墊。第一球柵陣列設置於基板上且包含第一輸入/輸出接腳。第一積體電路晶片設置於第一球柵陣列上。第一積體電路晶片包含第一內電路和第二輸入/輸出焊墊。第二輸入/輸出焊墊設置於第一積體電路晶片上且耦接於第一內電路。第一輸入/輸出焊墊和第二輸入/輸出焊墊耦接於第一輸入/輸出接腳。第一靜電放電防護元件耦接於第二輸入/輸出焊墊和第一內電路之間。第一靜電放電防護元件配置以從第二輸入/輸出焊墊至第一電壓輸送線形成第一靜電放電路徑。第一靜電放電防護元件包含複數個靜電放電單元，複數個靜電放電單元中的至少一者沒有耦接於第二輸入/輸出焊墊、第一電壓輸送線和第一內電路之間。

在一些實施方式中，記憶體裝置更包含耦接於第二輸入/輸出焊墊和第一內電路之間的第二靜電放電防護元件。第二靜電放電防護元件配置以從第二輸入/輸出焊墊至第二電壓輸送線形成第二靜電放電路徑。第二靜電放電防護元件包含複數個靜電放電單元，複數個靜電放電單元中的至少一者沒有耦接於第二輸入/輸出焊墊、第二電壓輸送線和第一內電路之間。

在一些實施方式中，複數個靜電放電單元中的每一者包含串聯一個以上的靜電放電防護電路(不限於一個二極體和一個電阻器)。

在一些實施方式中，記憶體裝置更包含第二球柵陣列和第二積體電路晶片。第二球柵陣列設置於基板上且包含第二輸入/輸出接腳。第二積體電路晶片設置於第二球柵陣列上。第二積體電路晶片包含第二內電路和第三輸入/輸出焊墊。第三輸入/輸出焊墊設置於第二積體電路晶片上且耦接於第二內電路。第一輸入/輸出焊墊和第三輸入/輸出焊墊耦接於第二輸入/輸出接腳。

在一些實施方式中，記憶體裝置更包含第三球柵陣列、第三積體電路晶片、第四球柵陣列以及第四積體電路晶片。第三球柵陣列設置於基板上且包含第三輸入/輸出接腳。第三積體電路晶片設置於第三球柵陣列上。第三積體電路晶片包含第三內電路和第四輸入/輸出焊墊。第四輸入/輸出焊墊設置於第三積體電路晶片上且耦接於第三內電路。第一輸入/輸出焊墊和第四輸入/輸出焊墊耦接於第三輸入/輸出接腳。第四球柵陣列設置於基板上且包含第四輸入/輸出接腳。第四積體電路晶片設置於第四球柵陣列上。第四積體電路晶片包含第四內電路和第五輸入/輸出焊墊。第五輸入/輸出焊墊設置於第四積體電路晶片上且耦接於第四內電路。第一輸入/輸出焊墊和第五輸入/輸出焊墊耦接於第四輸入/輸出接腳。

本揭示內容提供一種半導體裝置。半導體裝置包含球柵陣列、基板、記憶體裝置、處理器以及第一靜電放電防護元件。基板設置於球柵陣列上且包含互連結構。記憶體裝置設置於基板上。記憶體裝置包含內電路以及設置於記憶體裝置上的第一輸入/輸出焊墊。處理器設置於基板上且鄰接於記憶體裝置。第一靜電放電防護元件耦接於第一輸入/輸出焊墊和內電路之間。第一靜電放電防護元件配置以從第一輸入/輸出焊墊至第一電壓輸送線形成第一靜電放電路徑。第一靜電放電防護元件包含複數個靜電放電單元，複數個靜電放電單元中的至少一者沒有耦接於第一輸入/輸出焊墊、第一電壓輸送線和內電路。記憶體裝置的第一輸入/輸出焊墊經由互連結構耦接於處理器的第二輸入/輸出焊墊。

在一些實施方式中，半導體裝置更包含耦接於第一輸入/輸出焊墊和內電路之間的第二靜電放電防護元件。第二靜電放電防護元件配置以從第一輸入/輸出焊墊至第二電壓輸送線形成第二靜電放電路徑。第二靜電放電防護元件包含複數個靜電放電單元，複數個靜電放電單元中的至少一者沒有耦接於第一輸入/輸出焊墊、第二電壓輸送線和內電路之間。

在一些實施方式中，記憶體裝置是動態隨機存取記憶體。

在一些實施方式中，記憶體裝置是快閃記憶體。

在一些實施方式中，處理器是堆疊於記憶體裝置上的快閃控制器。

在一些實施方式中，半導體裝置更包含堆疊於記憶體裝置和處理器之間的動態隨機存取記憶體。

以下揭示提供許多不同實施方式或實施例，用於實現本揭示內容的不同特徵。以下敘述部件與佈置的特定實施方式，以簡化本揭示內容。這些當然僅為實施例，並且不是意欲作為限制。舉例而言，在隨後的敘述中，第一特徵在第二特徵上方或在第二特徵上的形成，可包括第一特徵及第二特徵形成為直接接觸的實施方式，亦可包括有另一特徵可形成在第一特徵及第二特徵之間，以使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭示內容可能會在不同的實施例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。應當理解，任何元件/組件的數量僅用於說明，並不意欲限製本揭示內容。

將理解的是，儘管這裡可以使用「第一」、「第二」等術語來描述各種元件，但是這些元件不應受到這些術語的限制。這些術語僅用於將一個元件與另一個元件區分開來。例如，在不脫離實施方式的範疇的情況下，第一元件可以被稱為第二元件，並且類似地，第二元件可以被稱為第一元件。如本文所使用的，術語“和/或”包括一個或多個相關列出的項目的任何和所有組合。

除此之外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵和另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，當該裝置的方位與圖式不同(旋轉90度或在其他方位)時，在本揭示中所使用的空間相對用語同樣可相應地進行解釋。

以下將以圖式揭露本揭示之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭示內容。也就是說，在本揭示內容的部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

為了獲得具有足夠訊號邊際(signal margin)的正確數據，可以使用一些方式來解決減小的訊號邊際之問題。可以通過改善接收器和驅動器的特性來解決。另一種方式是降低輸入電容以獲得更好的訊號。一般來說，為了避免靜電電流至積體電路(integrated circuit；IC)晶片的內電路並導致其損壞，會在輸入/輸出(input/output；I/O)焊墊附近形成一或多個靜電放電(electrostatic discharge；ESD)防護元件。然而，ESD防護元件在ESD應力下會因為靜電放電而產生熱能，此熱能將會影響ESD防護元件。若熱能大於ESD防護元件的極限值，則會損壞ESD防護元件。因此，ESD防護元件的設計對於控制IC晶片內的電流以獲得更好的訊號品質是重要的，較佳的訊號品質有利於高效能計算和降低訊號的工作電壓。

本揭示內容提供一種IC晶片的ESD防護元件以降低IC晶片的輸入電容。本揭示的ESD防護元件包含複數個ESD單元，ESD單元中的至少一者沒有耦接於IC晶片中的電路。本揭示內容的ESD防護元件可應用於多儲存列(plural-rank)裝置(諸如2-rank裝置、3-rank裝置或4-rank裝置)、系統封裝(silicon in package；SiP)裝置、嵌入式多晶片封裝(embedded multi-chip package；eMCP)裝置或是固態硬碟(solid state disk；SSD)裝置。本揭示的ESD防護元件可以降低IC晶片的I/O焊墊的電容，從而實現更好的訊號品質。

請參考第1圖，第1圖為根據一些實施方式的單一儲存列(1-rank)單晶粒封裝(single die package；SDP)裝置100之剖面示意圖。SDP裝置100包含球柵陣列(ball grid array；BGA) 110、基板120以及第一積體電路(IC)晶片130a (也可稱為「晶片1」)。基板120設置於BGA 110上，且第一IC晶片130a設置於基板120上。基板120可以是主機板或印刷電路板，基板120配置用以組裝一個IC晶片或是多個IC晶片。基板120的輸入/輸出(I/O)焊墊122設置於基板120上，第一IC晶片130a的輸入/輸出(I/O)焊墊132a設置於第一IC晶片130a上。基板120的I/O焊墊122耦接於BGA 110的輸入/輸出(I/O)接腳112，如第1圖所示。可以理解的是，BGA 110包含複數個球，且這裡的I/O接腳112代表耦接於基板120的I/O焊墊122的球。基板120的I/O焊墊122耦接於第一IC晶片130a的I/O焊墊132a。第一IC晶片130a通過連接I/O焊墊132a、I/O焊墊122以及I/O接腳112而設置於基板120上。

第1圖中的第一IC晶片130a更包含鄰接於I/O焊墊132a的內電路134 (參第5圖)以及鄰接於I/O焊墊132a的至少一個ESD防護元件(參第5圖，諸如ESD防護元件136a-136e)。ESD防護元件136a-136e的詳細描述將在下方的第5圖至第8圖中討論。第一IC晶片130a的I/O焊墊132a耦接於第一IC晶片130a的內電路134。

值得注意的是，第1圖中的SDP裝置100繪示出(BGA的)一個I/O接腳耦接於(IC晶片的)一個I/O焊墊。換句話說，BGA 110的I/O接腳112經由基板120的I/O焊墊122耦接於第一IC晶片130a的I/O焊墊132a。因此，可以稱SDP裝置100為單一儲存列(1-rank)裝置或是單儲存列(single-rank)裝置。

請參考第2A圖，第2A圖為根據一些實施方式的1-rank雙晶粒封裝(dual die package；DDP)裝置200A之剖面示意圖。第1圖的SDP裝置100和第2A圖的SDP裝置200A差別在於，DDP裝置200A更包含第二積體電路(IC)晶片130b (也可稱為「晶片2」)。第二IC晶片130b堆疊於第一IC晶片130a上。第二IC晶片130b包含輸入/輸出(I/O)焊墊132b以及鄰接於I/O焊墊132b的內電路。第二IC晶片130b的I/O焊墊132b設置於第二IC晶片130b上，且耦接於第二IC晶片130b的內電路。基板120的I/O焊墊124耦接於BGA 110的輸入/輸出(I/O)接腳114，如第2A圖所示。可以理解的是， BGA 110包含複數個球，且這裡的I/O接腳114代表耦接於基板120的I/O焊墊122的球。

仍參考第2A圖。基板120的I/O焊墊122耦接於第一IC晶片130a的I/O焊墊132a，且基板120的I/O焊墊124耦接於第二IC晶片130b的I/O焊墊132b。通過連接I/O焊墊132b、I/O焊墊124以及I/O接腳114而將第二IC晶片130b設置於基板120上。在一些實施方式中，第二IC晶片130b更包含鄰接於第二IC晶片130b的I/O焊墊132b的至少一個ESD防護元件。

值得注意的是，第2A圖中的DDP裝置200A繪示出(BGA的)一個I/O接腳耦接於(IC晶片的)一個I/O焊墊。換句話說，BGA 110的I/O接腳112經由基板120的I/O焊墊122耦接於第一IC晶片130a的I/O焊墊132a，且BGA 110的I/O接腳114經由基板120的I/O焊墊124耦接於第二IC晶片130b的I/O焊墊132b。因此，可以稱DDP裝置200A為1-rank裝置或是單儲存列(single-rank)裝置。

請參考第2B圖，第2B圖為根據一些實施方式的雙儲存列(2-rank)雙晶粒封裝(DDP)裝置200B之剖面示意圖。第2A圖的DDP裝置200A和第2B圖的DDP裝置200B差別在於第一IC晶片130a和第二IC晶片130b的連接方式。

值得注意的是，第2B圖中的DDP裝置200B繪示出(BGA的)一個I/O接腳耦接於(IC晶片的)兩個I/O焊墊。藉由連接I/O焊墊132b、I/O焊墊122以及I/O接腳112而將第二IC晶片130b設置於基板120上。換句話說，BGA 110的I/O接腳112經由基板120的I/O焊墊122同時耦接於第一IC晶片130a的I/O焊墊132a以及第二IC晶片130b的I/O焊墊132b。因此，可以稱DDP裝置200B為2-rank裝置或是多儲存列(plural-rank)裝置。

請參考第3圖，第3圖為根據一些實施方式的三儲存列(3-rank)三晶粒封裝(triple die package；TDP)裝置300之剖面示意圖。第2B圖的DDP裝置200B和第3圖的TDP裝置300差別在於，TDP裝置300更包含第三積體電路(IC)晶片130c (也可稱為「晶片3」)。第三IC晶片130c堆疊於第二IC晶片130b上。第三IC晶片130c包含輸入/輸出(I/O)焊墊132c以及鄰接於I/O焊墊132c的內電路。I/O焊墊132c設置於第三IC晶片130c上，且耦接於第三IC晶片130c的內電路。通過連接I/O焊墊132c、I/O焊墊122以及I/O接腳112而將第三IC晶片130c設置於基板120上。在一些實施方式中，第三IC晶片130c更包含鄰接於第三IC晶片130c的I/O焊墊132c的至少一個ESD防護元件。

值得注意的是，第3圖中的TDP裝置300繪示出(BGA的)一個I/O接腳耦接於(IC晶片的)三個I/O焊墊。換句話說，BGA 110的I/O接腳112經由基板120的I/O焊墊122同時耦接於第一IC晶片130a的I/O焊墊132a、第二IC晶片130b的I/O焊墊132b以及第三IC晶片130c的I/O焊墊132c。因此，可以稱TDP裝置300為3-rank裝置或是多儲存列(plural-rank)裝置。

請參考第4A圖，第4A圖為根據一些實施方式的四儲存列(4-rank)四晶粒封裝(quad die package；QDP)裝置400A之剖面示意圖。第3圖的TDP裝置300和第4A圖的QDP裝置400A差別在於，QDP裝置400A更包含第四積體電路(IC)晶片130d (也可稱為「晶片4」)。第四IC晶片130d堆疊於第三IC晶片130c上。第四IC晶片130d包含輸入/輸出(I/O)焊墊132d以及鄰接於I/O焊墊132d的內電路。I/O焊墊132d設置於第四IC晶片130d上，且耦接於第四IC晶片130d的內電路。通過連接I/O焊墊132d、I/O焊墊122以及I/O接腳112將第四IC晶片130d設置於基板120上。在一些實施方式中，第四IC晶片130d更包含鄰接於第四IC晶片130d的I/O焊墊132d的至少一個ESD防護元件。

值得注意的是，第4A圖中的QDP裝置400A繪示出(BGA的)一個I/O接腳耦接於(IC晶片的)四個I/O焊墊。換句話說，BGA 110的I/O接腳112經由基板120的I/O焊墊122同時耦接於第一IC晶片130a的I/O焊墊132a、第二IC晶片130b的I/O焊墊132b、第三IC晶片130c的I/O焊墊132c以及第四IC晶片130d的I/O焊墊132d。因此，可以稱QDP裝置400A為4-rank裝置或是多儲存列(plural-rank)裝置。

請參考第4B圖，第4B圖為根據一些實施方式的2-rank四晶粒封裝(QDP)裝置400B之剖面示意圖。第4A圖的QDP裝置400A和第4B圖的QDP裝置400B差別在於，BGA 110的I/O接腳112、114以及IC晶片之間的連接方式。值得注意的是，第4B圖中的QDP裝置400B繪示出(BGA的)一個I/O接腳耦接於(IC晶片的)兩個I/O焊墊。換句話說，BGA 110的I/O接腳112經由基板120的I/O焊墊122同時耦接於第一IC晶片130a的I/O焊墊132a以及第二IC晶片130b的I/O焊墊132b。類似地，BGA 110的I/O接腳114經由基板120的第二焊墊124同時耦接於第三IC晶片130c的I/O焊墊132c以及第四IC晶片130d的I/O焊墊132d。因此，可以稱QDP裝置400B為2-rank裝置或是多儲存列(plural-rank)裝置。在一些實施方式中，第一IC晶片130a、第二IC晶片130b、第三IC晶片130c以及第四IC晶片130d為相同的晶片。

請參考第5圖，第5圖為根據一些實施方式的第一積體電路(IC)晶片130a的靜電放電(ESD)防護電路之示例性的電路圖500。應當理解的是，電路圖500僅為ESD防護電路的一個實施例，其他種類的ESD防護電路也包含在本揭示內容中。如第5圖所示，第一IC晶片130a包含I/O焊墊132a、內電路134、ESD防護元件136a-136e、第一電壓輸送線L1、第二電壓輸送線L2和線L3。第一IC晶片130a的I/O焊墊132a配置以與外部設備交換訊號。第一IC晶片130a的I/O焊墊132a可將訊號傳輸到內電路134。第一電壓輸送線L1配置以供應正電壓Vdd。第二電壓輸送線L2配置以供應接地電壓Vss。

仍參考第5圖。ESD防護元件136a-136e設置於I/O焊墊132a附近。ESD防護元件136a-136e的ESD防護電路提供ESD的電流路徑以避免靜電電流至第一IC晶片130a的內電路134並導致其損壞。ESD防護元件136a-136e的詳細描述和結構將在下方的第6圖至第8圖中討論。此外，應當理解的是，IC晶片130b-130d的電路圖可以相同於第5圖中所示的第一IC晶片130a的電路圖500。

請參考第6圖，第6圖為製造第5圖中的靜電放電(ESD)防護電路的一個階段之示例性的電路圖600。詳細來說，第一IC晶片130a的電路圖600包含I/O焊墊132a、第一ESD防護元件136a、第二ESD防護元件136b以及內電路134。在第一IC晶片130a的電路圖600中，I/O焊墊132a可以通過線L3的節點N3將訊號傳輸至內電路134。第一電壓輸送線L1包含節點N1，且第二電壓輸送線L2包含節點N2。電路圖600中的第一ESD防護元件136a以及第二ESD防護元件136b都包含複數個靜電放電單元136u。儘管第6圖中的第一ESD防護元件136a以及第二ESD防護元件136b都繪示出10個靜電放電單元136u，但是靜電放電單元136u的數量和尺寸不限於本揭示內容。靜電放電單元136u包含串聯一個以上的小ESD防護電路。舉例來說，一個小的ESD防護電路包含一個二極體D和一個電阻器R，但不限於此。第二ESD防護元件136b的結構與第一ESD防護元件136a的結構相同。應當理解的是，第6圖中的電路圖600僅繪示為靜電放電單元136u的一個實施例，其他形式的靜電放電單元136u也包含在本揭示內容中。

如第6圖所示，值得注意的是，第一ESD防護元件136a的靜電放電單元136u的二極體D的陰極終端沒有耦接至第一電壓輸送線L1的節點N1，且第一ESD防護元件136a的靜電放電單元136u的電阻器R的終端沒有耦接至線L3的節點N3。類似地，第二ESD防護元件136b的靜電放電單元136u的二極體D的陰極終端沒有耦接至線L3的節點N3，且第二ESD防護元件136b的靜電放電單元136u的電阻器R的終端沒有耦接至第二電壓輸送線L2的節點N2。因此，第一ESD防護元件136a沒有耦接於線L3和第一電壓輸送線L1之間。第二ESD防護元件136b沒有耦接於線L3和第二電壓輸送線L2之間。下方第7圖和第8圖將示出第一ESD防護元件136a和第二ESD防護元件136b在節點N1、節點N2以及節點N3之間的連接方式。

第7圖為第6圖中製造單儲存列(single-rank)裝置(諸如SDP裝置100或是DDP裝置200A)的靜電放電(ESD)防護電路的一個階段之示例性的電路圖700。詳細來說，通過圖案化遮罩將連接線路138形成於第一ESD防護元件136a中，使得第一ESD防護元件136a具有將靜電釋放至第一電壓輸送線L1的功能。第一ESD防護元件136a配置以從第一I/O焊墊132a至第一電壓輸送線L1形成第一靜電放電路徑。第二ESD防護元件136b的結構與第一ESD防護元件136a的結構相同。換句話說，用以形成第一ESD防護元件136a的連接線路138的圖案化遮罩相同於用以形成第二ESD防護元件136b的連接線路138的圖案化遮罩。在這種情況下，增加了的圖案化遮罩的通用性/共通性。在一些實施方式中，應當理解的是，可以根據IC晶片的設計要求，第一ESD防護元件136a的圖案化遮罩可能不同於第二ESD防護元件136b的圖案化遮罩。第二ESD防護元件136b配置以從第一I/O焊墊132a至第二電壓輸送線L2形成第二靜電放電路徑。I/O焊墊132a可以通過線L3的節點N3將訊號傳輸至內電路134。在一些實施方式中，靜電電流會依序通過線L3的節點N3、第一ESD防護元件136a、第一電壓輸送線L1的節點N1。在一些實施方式中，靜電電流會依序通過線L3的節點N3、第二ESD防護元件136b、第二電壓輸送線L2的節點N2。

在單儲存列(single-rank)裝置的電路圖700中，所有的靜電放電單元136u (第一ESD防護元件136a中的10個靜電放電單元136u以及第二ESD防護元件136b中的10個靜電放電單元136u)都耦接於I/O焊墊132a、第一電壓輸送線L1、第二電壓輸送線L2以及第一內電路134之間。

請參考第8圖，第8圖為第6圖中製造多儲存列(plural-rank)裝置(諸如DDP裝置200B、TDP裝置300、QDP裝置400A或是QDP裝置400B)的靜電放電(ESD)防護電路的一個階段之示例性的電路圖800。詳細來說，通過圖案化遮罩將連接線路138形成於第一ESD防護元件136a和第二ESD防護元件136b中，使得第一ESD防護元件136a和第二ESD防護元件136b具有將靜電釋放至第一電壓輸送線L1和第二電壓輸送線L2的功能。

第8圖的電路圖800和第7圖的電路圖700差別在於，靜電放電單元136u的連接線路138的連接數量。詳細來說，第8圖的電路圖800繪示出第一ESD防護元件136a的6個靜電放電單元136u以及第二ESD防護元件136b的6個靜電放電單元136u耦接於I/O焊墊132a、第一電壓輸送線L1、第二電壓輸送線L2以及第一內電路134之間。換句話說，第一ESD防護元件136a的4個靜電放電單元136u以及第二ESD防護元件136b的4個靜電放電單元136u沒有耦接於電路圖800中。也就是說，第一ESD防護元件136a的靜電放電單元136u選擇性地連接第一ESD防護元件136a，使得複數個靜電放電單元136u中的至少一者沒有耦接於I/O焊墊132a、第一電壓輸送線L1以及第一內電路134之間。類似地，第二ESD防護元件136b的靜電放電單元136u選擇性地連接第二ESD防護元件136b，使得複數個靜電放電單元136u中的至少一者沒有耦接於I/O焊墊132a、第二電壓輸送線L2以及第一內電路134之間。應當理解的是，可以根據設計要求而決定耦接與非耦接的靜電放電單元136u的數量或尺寸，本揭示內容不以圖式為限。如果未連接的靜電放電單元136u的數量或尺寸太多或太大，可能達不到避免訊號減弱(signal attenuation)的目的。如果未連接的靜電放電單元136u的數量或尺寸太少或太小，對於IC晶片的內電路可能沒有足夠的保護能力。

請參照第2B圖和第8圖。在一些實施方式中，電路圖800設置於第一IC晶片130a上。在電路圖800中，因為BGA 110的I/O接腳112耦接於兩個以上的IC晶片的I/O焊墊(即，第一IC晶片130a的I/O焊墊132a以及第二IC晶片130b的I/O焊墊132b)、第一ESD防護元件136a和/或第二ESD防護元件136b (參第8圖)，所以可為第一IC晶片130a的內電路134提供足夠的保護能力。換句話說，第8圖中的第一ESD防護元件136a和/或第二ESD防護元件136b可以降低第一IC晶片130a的I/O焊墊132a的電容，從而實現更好的訊號品質。

應當理解的是，第8圖中的電路圖800僅繪示出第一IC晶片130a的第一ESD防護元件136a和/或第二ESD防護元件136b。然而，電路圖800亦可應用於第二IC晶片130b、第三IC晶片130c以及第四IC晶片130d。詳細來說，第二IC晶片130b、第三IC晶片130c以及第四IC晶片130d中的每一者可包含第8圖中的第一ESD防護元件136a和/或第二ESD防護元件136b。第8圖中的第一ESD防護元件136a和/或第二ESD防護元件136b可分別鄰接於第二IC晶片130b的I/O焊墊132b、第三IC晶片130c的I/O焊墊132c和/或第四IC晶片130d的I/O焊墊132d。

請參照第9A圖、第9B圖和第9C圖。第9A圖和第9B圖為根據一些實施方式的1-rank雙列直插式記憶體模組(double in-line memory module；DIMM)裝置900之上視圖。第9C圖為第9A圖和第9B圖中的1-rank雙列直插式記憶體模組(DIMM)裝置900之剖面示意圖。

DIMM裝置900包含基板910、第一球柵陣列(BGA) 920以及第五積體電路(IC)晶片930a。第一BGA 920a設置於基板910上。第五IC晶片930a設置於第一BGA 920a上，且第五IC晶片930a包含第五內電路。基板910的輸入/輸出(I/O)焊墊912設置於基板910上，I/O焊墊912通過線914耦接於第一BGA 920a的第一輸入/輸出(I/O)接腳922。在一些實施方式中，基板910為印刷電路板。在一些實施方式中，基板910的I/O焊墊912可以稱為金手指，其用於傳輸訊號和連接電源。

請參照第10A圖、第10B圖和第10C圖。第10A圖和第10B圖為根據一些實施方式的2-rank雙列直插式記憶體模組(DIMM)裝置1000之上視圖。第10C圖為第10A圖和第10B圖中的雙列直插式記憶體模組(DIMM)裝置1000之剖面示意圖。

第9A圖至第9C圖中的DIMM裝置900以及第10A圖至第10C圖中的DIMM裝置1000差別在於，DIMM裝置1000更包含第二球柵陣列(BGA) 920b和第六積體電路(IC)晶片930b。第五IC晶片930a和第六IC晶片930b分別設置於基板910的不同側。第二BGA 920b設置於基板910上。第六IC晶片930b設置於第二BGA 920b上且包含第六內電路。基板910的I/O焊墊912通過線915耦接於第二BGA 920b的第二輸入/輸出(I/O)接腳924。詳細來說，在第10C圖的DIMM裝置1000中，基板910的I/O焊墊912同時耦接於第一BGA 920a的第一I/O接腳922以及第二BGA 920b的第二I/O接腳924。因此，可以稱DIMM裝置1000為2-rank裝置或是多儲存列(plural-rank)裝置。

請再次參考第8圖中的電路圖800。第一IC晶片130a的電路圖800亦可應用於第五IC晶片930a (參第10C圖)、第六IC晶片930b (參第10C圖)、第七IC晶片930c (參第11C圖)以及第八IC晶片930d (參第11C圖)。在第10C圖的DIMM裝置1000中，第8圖中的第一ESD防護元件136a和/或第二ESD防護元件136b設置於鄰接於第五IC晶片930a的I/O焊墊932a，以降低第五IC晶片930a的I/O焊墊932a的電容，從而實現更好的訊號品質。在一些實施方式中，第10A圖至第10C圖中的第五IC晶片930a包含耦接於第五IC晶片930a的I/O焊墊932a和第五內電路之間的第一ESD防護元件136a (參第8圖)。第一ESD防護元件136a配置以從第五IC晶片930a的I/O焊墊932a至第一電壓輸送線L1形成第一靜電放電路徑。第一ESD防護元件136a包含複數個ESD單元136u，ESD單元136u中的至少一者沒有耦接於第五IC晶片930a的I/O焊墊932a、第一電壓輸送線L1以及第五內電路之間。第10A圖至第10C圖的第五IC晶片930a更包含耦接於第五IC晶片930a的I/O焊墊932a和第五內電路之間的第二ESD防護元件136b (參第8圖)。第二ESD防護元件136b配置以從I/O焊墊932a至第二電壓輸送線L2形成第二靜電放電路徑。第二ESD防護元件136b包含複數個ESD單元136u，ESD單元136u中的至少一者沒有耦接於I/O焊墊932a、第二電壓輸送線L2以及第五內電路之間。在一些實施方式中，第10A圖至第10C圖中的第六IC晶片930b包含耦接於第六IC晶片930b的I/O焊墊932b和第六內電路之間的第一ESD防護元件136a (參第8圖)。第六IC晶片930b的電路圖和特徵相同於第五IC晶片930a的電路圖和特徵，於此不再重複論述。

請參考第11A圖、第11B圖和第11C圖。第11A圖和第11B圖為根據一些實施方式的4-rank雙列直插式記憶體模組(DIMM)裝置1100之上視圖。第11C圖為第11A圖和第11B圖中的4-rank雙列直插式記憶體模組(DIMM)裝置1100之剖面示意圖。

第10A圖至第10C圖中的DIMM裝置1000以及第11A圖至第11C圖中的DIMM裝置1100差別在於，DIMM裝置1100更包含第三球柵陣列(BGA) 920c、第七積體電路(IC)晶片930c、第四球柵陣列(BGA) 920d、第八積體電路(IC)晶片930d。第五IC晶片930a和第七IC晶片930c設置於基板910的一側，第六IC晶片930b和第八IC晶片930d設置於基板910的另一側。第三BGA 920c設置於基板910上。第七IC晶片930c設置於第三BGA 920c上且包含第七內電路。基板910的I/O焊墊912通過線916耦接於第三BGA 920c的第三輸入/輸出(I/O)接腳926。第八IC晶片930d設置於第四BGA 920d上且包含第八內電路。基板910的I/O焊墊912通過線917耦接於第四BGA 920d的第四輸入/輸出(I/O)接腳928。詳細來說，在第11C圖的DIMM裝置1100中，基板910的I/O焊墊912同時耦接於第一BGA 920a的第一I/O接腳922、第二BGA 920b的第二I/O接腳924、第三BGA 920c的第三I/O接腳926以及第四BGA 920d的第四I/O接腳928。因此，可以稱DIMM裝置1100為4-rank裝置或是多儲存列(plural-rank)裝置。

請參考第12圖。第12圖為根據一些實施方式的系統封裝(silicon in package；SiP)裝置1200之剖面示意圖。SiP裝置1200包含球柵陣列(BGA) 1210、基板1220、記憶體裝置1230以及處理器1240。基板1220設置於BGA 1210上，且基板1220包含互連結構1222。記憶體裝置1230設置於基板1220上。記憶體裝置1230包含內電路，且輸入/輸出(I/O)焊墊1232設置於記憶體裝置1230上。處理器1240設置於基板1220上且鄰接於記憶體裝置1230，如第12圖所示。記憶體裝置1230的I/O焊墊1232通過基板1220的互連結構1222耦接於處理器1240的I/O焊墊1242。詳細來說，記憶體裝置1230的I/O焊墊1232沒有耦接於BGA 1210。

請再次參考第8圖中的電路圖800。第一IC晶片130a的電路圖800亦可應用於記憶體裝置1230 (參第12圖)以及快閃記憶體1330 (參第13圖)。換句話說，第8圖中的第一ESD防護元件136a和/或第二ESD防護元件136b設置於鄰接於第12圖的記憶體裝置1230的I/O焊墊1232，以降低記憶體裝置1230的I/O焊墊1232的電容，從而實現更好的訊號品質。在一些實施方式中，第12圖中的記憶體裝置1230包含耦接於記憶體裝置1230的I/O焊墊1232和內電路之間的第一ESD防護元件136a (參第8圖)。第一ESD防護元件136a配置以從記憶體裝置1230的I/O焊墊1232至第一電壓輸送線L1形成第一靜電放電路徑。第一ESD防護元件136a包含複數個ESD單元136u，ESD單元136u中的至少一者沒有耦接於記憶體裝置1230的I/O焊墊1232、第一電壓輸送線L1以及記憶體裝置1230的內電路之間。第12圖中的記憶體裝置1230更包含耦接於記憶體裝置1230的I/O焊墊1232和內電路之間的第二ESD防護元件136b (參第8圖)。第二ESD防護元件136b配置以從記憶體裝置1230的I/O焊墊1232至第二電壓輸送線L2形成第二靜電放電路徑。第二ESD防護元件136b包含複數個ESD單元136u，ESD單元136u中的至少一者沒有耦接於記憶體裝置1230的I/O焊墊1232、第二電壓輸送線L2以及記憶體裝置1230的內電路之間。

請參考第13圖。第13圖為根據一些實施方式的嵌入式多晶片封裝(embedded multi-chip package；eMCP)裝置1300之剖面示意圖。eMCP 裝置1300包含球柵陣列(BGA) 1310、基板1320、快閃記憶體1330、動態隨機存取記憶體(dynamic random access memory；DRAM) 1340以及快閃控制器1350。基板1320設置於BGA 1310上，且基板1320包含互連結構1322。快閃記憶體1330設置於基板1320上，DRAM 1340堆疊於快閃記憶體1330上，且快閃控制器1350堆疊於DRAM 1340上，如第13圖所示。快閃記憶體1330的輸入/輸出(I/O)焊墊1332設置於快閃記憶體1330上。DRAM 1340的輸入/輸出(I/O)焊墊1342設置於DRAM 1340上。快閃控制器1350的輸入/輸出(I/O)焊墊1352設置於快閃控制器1350上。快閃記憶體1330的I/O焊墊1332通過基板1320的互連結構1322耦接於快閃控制器1350的I/O焊墊1352。詳細來說，快閃記憶體1330的I/O焊墊1332沒有耦接於BGA 1310。此外，第8圖中的第一ESD防護元件136a和/或第二ESD防護元件136b設置鄰接於快閃記憶體1330的I/O焊墊1332，以降低第13圖的快閃記憶體1330的I/O焊墊1332的電容，從而實現更好的訊號品質。。

在一些替代的實施方式中，第8圖中的第一ESD防護元件136a和/或第二ESD防護元件136b亦可應用於固態硬碟(solid state disk；SSD)裝置。詳細來說，SSD裝置包含多儲存列(plural-rank)裝置，諸如DDP裝置200B、TDP裝置300、QDP裝置400A、QDP裝置400B、DIMM裝置1000或是DIMM裝置1100。第8圖中的第一ESD防護元件136a和/或第二ESD防護元件136b設置於SSD裝置中以獲得較佳的訊號品質。此外，多儲存列(plural-rank)裝置(諸如DDP裝置200B、TDP裝置300、QDP裝置400A、QDP裝置400B、DIMM裝置1000或是DIMM裝置1100)亦可應用於eMCP裝置1300的快閃記憶體1330和/或DRAM 1340中。

本揭示內容提供一種IC晶片的ESD防護元件以降低IC晶片的輸入電容。本揭示的防護元件包含複數個ESD單元，ESD單元中的至少一者沒有耦接於IC晶片中的電路。本揭示內容的ESD防護元件可應用於多儲存列(plural-rank)裝置(諸如2-rank裝置、3-rank裝置或4-rank裝置)、系統封裝(SiP)裝置、嵌入式多晶片封裝(eMCP) 裝置或固態硬碟(SSD)裝置中。本揭示的ESD防護元件可以降低IC晶片的I/O焊墊的電容，從而實現更好的訊號品質。較佳的訊號品質有利於高效能計算和降低訊號的工作電壓。此外，若不同的ESD防護元件具有相同的電路，可以增加圖案化遮罩的共通性並降低ESD防護元件的製造成本。

上文概述多個實施方式的特徵，使得熟習此項技術者可更好地理解本揭示內容的態樣。熟習此項技術者應瞭解，可輕易使用本揭示內容作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施方式的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示內容的精神及範疇，且可在不脫離本揭示內容的精神及範疇的情況下產生本文的各種變化、取代及更改。

100:單晶粒封裝(SDP)裝置 110:球柵陣列(BGA) 112, 114:輸入/輸出(I/O)接腳 120:基板 122, 124:輸入/輸出(I/O)焊墊 130a, 130b, 130c, 130d:積體電路(IC)晶片 132a, 132b, 132c, 132d:輸入/輸出(I/O)焊墊 134:內電路 136a, 136b, 136c, 136d, 136e:靜電放電(ESD)防護元件 136u:靜電放電單元 138:連接線路 200A, 200B:雙晶粒封裝(DDP)裝置 300:三晶粒封裝(TDP)裝置 400A, 400B:四晶粒封裝(QDP)裝置 500, 600, 700, 800:電路圖 900:雙列直插式記憶體模組(DIMM)裝置 910:基板 912:輸入/輸出(I/O)焊墊 914, 915, 916, 917:線 920a, 920b, 920c, 920d:球柵陣列(BGA) 922, 924, 926, 928:輸入/輸出(I/O)接腳 930a, 930b, 930c, 930d:積體電路(IC)晶片 932a, 932b:輸入/輸出(I/O)焊墊 1000, 1100:雙列直插式記憶體模組(DIMM)裝置 1200:單晶粒封裝(SDP)裝置 1210:球柵陣列(BGA) 1220:基板 1222:互連結構 1230:記憶體裝置 1232:輸入/輸出(I/O)焊墊 1240:處理器 1242:輸入/輸出(I/O)焊墊 1300:嵌入式多晶片封裝(eMCP)裝置 1310:球柵陣列(BGA) 1320:基板 1322:互連結構 1330:快閃記憶體 1332:輸入/輸出(I/O)焊墊 1340:動態隨機存取記憶體(DRAM) 1342:輸入/輸出(I/O)焊墊 1350:快閃控制器 1352:輸入/輸出(I/O)焊墊 D:二極體 R:電阻器 N1, N2, N3:節點 L1:第一電壓輸送線 L2:第二電壓輸送線 L3:線 Vdd:正電壓 Vss:接地電壓

當結合隨附圖式進行閱讀時，本揭示內容之態樣將能被充分地理解。應注意，根據業界標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。 第1圖為根據一些實施方式的單一儲存列(1-rank)單晶粒封裝(SDP)裝置之剖面示意圖。 第2A圖為根據一些實施方式的單一儲存列(1-rank)雙晶粒封裝(DDP)裝置之剖面示意圖。 第2B圖為根據一些實施方式的雙儲存列(2-rank)雙晶粒封裝(DDP)裝置之剖面示意圖。 第3圖為根據一些實施方式的三儲存列(3-rank)三晶粒封裝(TDP)裝置之剖面示意圖。 第4A圖為根據一些實施方式的四儲存列(4-rank)四晶粒封裝(QDP)裝置之剖面示意圖。 第4B圖為根據一些實施方式的雙儲存列(2-rank)四晶粒封裝(QDP)裝置之剖面示意圖。 第5圖為根據一些實施方式的第一積體電路(IC)晶片的靜電放電(ESD)防護電路之示例性的電路圖。 第6圖為製造第5圖中的靜電放電(ESD)防護電路的一個階段之示例性的電路圖。 第7圖為第6圖中製造單儲存列(single-rank)裝置的靜電放電(ESD)防護電路的一個階段之示例性的電路圖。 第8圖為第6圖中製造多儲存列(plural-rank)裝置的靜電放電(ESD)防護電路的一個階段之示例性的電路圖。 第9A圖和第9B圖為根據一些實施方式的單一儲存列(1-rank)雙列直插式記憶體模組(DIMM)裝置之上視圖。 第9C圖為第9A圖和第9B圖中的單一儲存列(1-rank)雙列直插式記憶體模組(DIMM)裝置之剖面示意圖。 第10A圖和第10B圖為根據一些實施方式的雙儲存列(2-rank)雙列直插式記憶體模組(DIMM)裝置之上視圖。 第10C圖為第10A圖和第10B圖中的雙儲存列(2-rank)雙列直插式記憶體模組(DIMM)裝置之剖面示意圖。 第11A圖和第11B圖為根據一些實施方式的四儲存列(4-rank)雙列直插式記憶體模組(DIMM)裝置之上視圖。 第11C圖為第11A圖和第11B圖中的四儲存列(4-rank)雙列直插式記憶體模組(DIMM)裝置之剖面示意圖。 第12圖為根據一些實施方式的系統封裝(SiP)裝置之剖面示意圖。 第13圖為根據一些實施方式的嵌入式多晶片封裝(eMCP)裝置之剖面示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

130a:積體電路(IC)晶片

132a:輸入/輸出(I/O)焊墊

134:內電路

136a,136b:靜電放電(ESD)防護元件

136u:靜電放電單元

138:連接線路

800:電路圖

D:二極體

R:電阻器

N1,N2,N3:節點

L1:第一電壓輸送線

L2:第二電壓輸送線

L3:線

Vdd:正電壓

Vss:接地電壓

Claims (20)

1. 一種封裝裝置，包含：一第一積體電路晶片，包含：一第一內電路；及一第一輸入/輸出焊墊，設置於該第一積體電路晶片上且耦接於該第一內電路；一第二積體電路晶片，堆疊於該第一積體電路晶片上，包含：一第二內電路；及一第二輸入/輸出焊墊，設置於該第二積體電路晶片上且耦接於該第二內電路；一第一輸入/輸出接腳，耦接於該第一積體電路晶片和該第二積體電路晶片；及一第一靜電放電防護元件，耦接於該第一輸入/輸出焊墊和該第一內電路之間，其中該第一靜電放電防護元件配置以從該第一輸入/輸出焊墊至一第一電壓輸送線形成一第一靜電放電路徑，其中該第一靜電放電防護元件包含複數個靜電放電單元，該些靜電放電單元中的至少一者沒有耦接於該第一輸入/輸出焊墊、該第一電壓輸送線和該第一內電路之間。
2. 如請求項1所述之封裝裝置，更包含耦接於該第一輸入/輸出焊墊和該第一內電路之間的一第二靜電放電防護元件， 其中該第二靜電放電防護元件配置以從該第一輸入/輸出焊墊至一第二電壓輸送線形成一第二靜電放電路徑，其中該第二靜電放電防護元件包含複數個靜電放電單元，該些靜電放電單元中的至少一者沒有耦接於該第一輸入/輸出焊墊、該第二電壓輸送線和該第一內電路之間。
3. 如請求項1所述之封裝裝置，更包含：一基板，設置於該第一積體電路晶片和該第二積體電路晶片下方；及一球柵陣列，設置於該基板下方且包含該第一輸入/輸出接腳。
4. 如請求項1所述之封裝裝置，其中該些靜電放電單元中的每一者包含串聯一個以上的靜電放電防護電路。
5. 如請求項1所述之封裝裝置，更包含：一第三積體電路晶片，堆疊於該第二積體電路晶片上，包含：一第三內電路；及一第三輸入/輸出焊墊，設置於該第三積體電路晶片上且耦接於該第三內電路，其中該第一輸入/輸出接腳耦接於該第三積體電路晶片。
6. 如請求項5所述之封裝裝置，更包含：一基板，設置於該第一積體電路晶片、該第二積體電路晶片和該第三積體電路晶片下方；及一球柵陣列，設置於該基板下方且包含該第一輸入/輸出接腳。
7. 如請求項5所述之封裝裝置，更包含：一第四積體電路晶片，堆疊於該第三積體電路晶片上，包含：一第四內電路；及一第四輸入/輸出焊墊，設置於該第四積體電路晶片上且耦接於該第四內電路，其中該第一輸入/輸出接腳耦接於該第四積體電路晶片。
8. 如請求項7所述之封裝裝置，更包含：一基板，設置於該第一積體電路晶片、該第二積體電路晶片、該第三積體電路晶片和該第四積體電路晶片下方；及一球柵陣列，設置於該基板下方且包含該第一輸入/輸出接腳。
9. 如請求項1所述之封裝裝置，更包含： 一第三積體電路晶片，堆疊於該第二積體電路晶片上；一第三輸入/輸出焊墊，設置於該第三積體電路晶片上且耦接於該第三積體電路晶片；一第四積體電路晶片，堆疊於該第三積體電路晶片上；一第四輸入/輸出焊墊，設置於該第四積體電路晶片上且耦接於該第四積體電路晶片；及一第二輸入/輸出接腳，耦接於該第三積體電路晶片和該第四積體電路晶片。
10. 一種記憶體裝置，包含：一基板，包含設置於該基板上的一第一輸入/輸出焊墊；一第一球柵陣列，設置於該基板上且包含一第一輸入/輸出接腳；一第一積體電路晶片，設置於該第一球柵陣列上且包含：一第一內電路；及一第二輸入/輸出焊墊，設置於該第一積體電路晶片上且耦接於該第一內電路，其中該第一輸入/輸出焊墊和該第二輸入/輸出焊墊耦接於該第一輸入/輸出接腳；及一第一靜電放電防護元件，耦接於該第二輸入/輸出焊墊和該第一內電路之間，其中該第一靜電放電防護元件配置以從該第二輸入/輸出焊墊至一第一電壓輸送線形成一第一靜電放電路徑， 其中該第一靜電放電防護元件包含複數個靜電放電單元，該些靜電放電單元中的至少一者沒有耦接於該第二輸入/輸出焊墊、該第一電壓輸送線和該第一內電路之間。
11. 如請求項10所述之記憶體裝置，更包含耦接於該第二輸入/輸出焊墊和該第一內電路之間的一第二靜電放電防護元件，其中該第二靜電放電防護元件配置以從該第二輸入/輸出焊墊至一第二電壓輸送線形成一第二靜電放電路徑，其中該第二靜電放電防護元件包含複數個靜電放電單元，該些靜電放電單元中的至少一者沒有耦接於該第二輸入/輸出焊墊、該第二電壓輸送線和該第一內電路之間。
12. 如請求項10所述之記憶體裝置，其中該些靜電放電單元中的每一者包含串聯一個以上的靜電放電防護電路。
13. 如請求項10所述之記憶體裝置，更包含：一第二球柵陣列，設置於該基板上且包含一第二輸入/輸出接腳；及一第二積體電路晶片，設置於該第二球柵陣列上且包含：一第二內電路；及一第三輸入/輸出焊墊，設置於該第二積體電路晶片上 且耦接於該第二內電路，其中該第一輸入/輸出焊墊和該第三輸入/輸出焊墊耦接於該第二輸入/輸出接腳。
14. 如請求項13所述之記憶體裝置，更包含：一第三球柵陣列，設置於該基板上且包含一第三輸入/輸出接腳；一第三積體電路晶片，設置於該第三球柵陣列上且包含：一第三內電路；及一第四輸入/輸出焊墊，設置於該第三積體電路晶片上且耦接於該第三內電路，其中該第一輸入/輸出焊墊和該第四輸入/輸出焊墊耦接於該第三輸入/輸出接腳；一第四球柵陣列，設置於該基板上且包含一第四輸入/輸出接腳；及一第四積體電路晶片，設置於該第四球柵陣列上且包含：一第四內電路；及一第五輸入/輸出焊墊，設置於該第四積體電路晶片上且耦接於該第四內電路，其中該第一輸入/輸出焊墊和該第五輸入/輸出焊墊耦接於該第四輸入/輸出接腳。
15. 一種半導體裝置，包含：一球柵陣列；一基板，設置於該球柵陣列上且包含一互連結構；一記憶體裝置，設置於該基板上且包含一內電路和一第一輸入/輸出焊墊，該第一輸入/輸出焊墊設置於該記憶體裝置上；一處理器，設置於該基板上且鄰接或堆疊於該記憶體裝置；及一第一靜電放電防護元件，耦接於該第一輸入/輸出焊墊和該內電路之間，其中該第一靜電放電防護元件配置以從該第一輸入/輸出焊墊至一第一電壓輸送線形成一第一靜電放電路徑，其中該第一靜電放電防護元件包含複數個靜電放電單元，該些靜電放電單元中的至少一者沒有耦接於該第一輸入/輸出焊墊、該第一電壓輸送線和該內電路之間，其中該記憶體裝置的該第一輸入/輸出焊墊經由該互連結構耦接於該處理器的一第二輸入/輸出焊墊。
16. 如請求項15所述之半導體裝置，更包含耦接於該第一輸入/輸出焊墊和該內電路之間的一第二靜電放電防護元件，其中該第二靜電放電防護元件配置以從該第一輸入/輸出焊墊至一第二電壓輸送線形成一第二靜電放電路徑，其中該第二靜電放電防護元件包含複數個靜電放電單元， 該些靜電放電單元中的至少一者沒有耦接於該第一輸入/輸出焊墊、該第二電壓輸送線和該內電路之間。
17. 如請求項15所述之半導體裝置，其中該記憶體裝置是一動態隨機存取記憶體。
18. 如請求項15所述之半導體裝置，其中該記憶體裝置是一快閃記憶體。
19. 如請求項15所述之半導體裝置，其中該處理器是堆疊於該記憶體裝置上的一快閃控制器。
20. 如請求項18所述之半導體裝置，更包含堆疊於該記憶體裝置和該處理器之間的一動態隨機存取記憶體。

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