TW202405819A - 半導體記憶裝置 - Google Patents

Abstract

本發明提供一種可提高狀態檢測之容易性之半導體記憶裝置。 實施方式之半導體記憶裝置具備：基板；第1半導體記憶體，其具有接合於上述基板之複數個第1接合部，並且於自上述基板之厚度方向即第1方向觀察之情形時具有第1角、第2角、第3角、及第4角；第2半導體記憶體，其具有接合於上述基板之複數個第2接合部，並且於自上述第1方向觀察之情形時具有第5角、第6角、第7角、及第8角；控制器；及配線。上述複數個第1接合部中之至少1個係：用以檢測與上述第1半導體記憶體及上述第2半導體記憶體相關之接合狀態之第1檢測接合部。上述複數個第2接合部中之至少1個係：電性連接於上述第1檢測接合部，且用以檢測與上述第1半導體記憶體及上述第2半導體記憶體相關之接合狀態之第2檢測接合部。上述第1檢測接合部及上述第2檢測接合部可使用上述配線而電性連接於上述控制器、用以對上述半導體記憶裝置供給電源電壓之電源端子、及用以對上述半導體記憶裝置供給接地電位之接地端子。上述控制器可檢測上述配線之電壓。上述複數個第1接合部包括：包含上述複數個第1接合部之一部分之第1群組、及包含上述複數個第1接合部之另一部分之第2群組。上述第2群組設置於較上述第1群組更接近上述第1角之位置，且包含上述第1檢測接合部。上述複數個第2接合部包括：包含上述複數個第2接合部之一部分之第3群組、及包含上述複數個第2接合部之另一部分之第4群組。上述第4群組設置於較上述第3群組更接近上述第5角之位置，且包含上述第2檢測接合部。上述第5角較上述第6角、上述第7角、及上述第8角更接近上述第1角。上述第1角較上述第2角、上述第3角、及上述第4角更接近上述第5角。

Description

半導體記憶裝置

本發明之實施方式係關於一種半導體記憶裝置。

已知有一種具備基板、及安裝於基板之半導體記憶體之半導體記憶裝置。半導體記憶體具有接合於基板之複數個接合部。

本發明之一實施方式提供一種可提高狀態檢測之容易性之半導體記憶裝置。

實施方式之半導體記憶裝置具備：基板；第1半導體記憶體，其具有接合於上述基板之複數個第1接合部，並且於自上述基板之厚度方向即第1方向觀察之情形時具有第1角、第2角、第3角、及第4角；第2半導體記憶體，其具有接合於上述基板之複數個第2接合部，並且於自上述第1方向觀察之情形時具有第5角、第6角、第7角、及第8角；控制器；及配線。上述複數個第1接合部中之至少1個係：用以檢測與上述第1半導體記憶體及上述第2半導體記憶體相關之接合狀態之第1檢測接合部。上述複數個第2接合部中之至少1個係：電性連接於上述第1檢測接合部，且用以檢測與上述第1半導體記憶體及上述第2半導體記憶體相關之接合狀態之第2檢測接合部。上述第1檢測接合部及上述第2檢測接合部可使用上述配線而電性連接於上述控制器、用以對上述半導體記憶裝置供給電源電壓之電源端子、及用以對上述半導體記憶裝置供給接地電位之接地端子。上述控制器可檢測上述配線之電壓。上述複數個第1接合部包括：包含上述複數個第1接合部之一部分之第1群組、及包含上述複數個第1接合部之另一部分之第2群組。上述第2群組設置於較上述第1群組更接近上述第1角之位置，且包含上述第1檢測接合部。上述複數個第2接合部包括：包含上述複數個第2接合部之一部分之第3群組、及包含上述複數個第2接合部之另一部分之第4群組。上述第4群組設置於較上述第3群組更接近上述第5角之位置，且包含上述第2檢測接合部。上述第5角較上述第6角、上述第7角、及上述第8角更接近上述第1角。上述第1角較上述第2角、上述第3角、及上述第4角更接近上述第5角。

以下，參照圖式，對實施方式之半導體記憶裝置進行說明。於以下之說明中，對具有相同或類似之功能之構成標註相同之符號。而且，存在省略該等構成之重複之說明之情況。於本申請案中所謂「平行」、「正交、、或「相同」，亦可分別包含「大致平行」、「大致正交」、或「大致相同」之情況。於本申請案中所謂「連接」，並不限定為機械性之連接，亦可包含電性連接。另外，所謂「連接」，並不限定為作為連接對象之2個要素直接連接之情況，亦可包含其間介置其他要素而將作為連接對象之2個要素連接之情況。於本申請案中所謂「重疊」，亦可包含其間介置其他要素而重疊之情況。

此處，對+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向進行定義。+X方向、-X方向、+Y方向、及-Y方向為與下述基板21之第1面21a平行之方向(參照圖2)。+X方向為自基板21之第1端部21e1朝向第2端部21e2之方向(參照圖2)。-X方向為與+X方向相反之方向。於不將+X方向與-X方向加以區別之情形時，簡稱為「X方向」。+Y方向及-Y方向為與X方向交叉(例如正交)之方向。+Y方向為自下述NAND(Not AND，反及)記憶體25A朝向NAND記憶體25B之方向(參照圖2)。-Y方向為與+Y方向相反之方向。於不將+Y方向與-Y方向加以區別之情形時，簡稱為「Y方向」。+Z方向及-Z方向為與X方向及Y方向交叉(例如正交)之方向，為基板21之厚度方向。+Z方向為自基板21之第2面21b朝向第1面21a之方向(參照圖2)。-Z方向為與+Z方向相反之方向。於不將+Z方向與-Z方向加以區別之情形時，簡稱為「Z方向」。

(第1實施方式)

＜1.半導體記憶裝置之整體構成＞

參照圖1至圖7，對第1實施方式之半導體記憶裝置1進行說明。

圖1係表示半導體記憶裝置1之立體圖。半導體記憶裝置1例如為如SSD(Solid State Drive，固態驅動器)般之記憶裝置。半導體記憶裝置1例如安裝於伺服器或個人電腦等資訊處理裝置(以下稱為「主機裝置」)，作為主機裝置之記憶區域加以利用。

圖2係將半導體記憶裝置1局部分解表示之立體圖。半導體記憶裝置1例如具有殼體10、及基板單元20。

＜1.1殼體＞

殼體10係形成半導體記憶裝置1之輪廓之構件(參照圖1)。殼體10之形狀例如為扁平之矩形筒。如圖2所示，殼體10例如包含第1構件11、第2構件12、及複數個固定構件13。第1構件11例如包含相對於基板單元20位於+Z方向側之壁部、相對於基板單元20位於+Y方向側之壁部、及相對於基板單元20位於-Y方向側之壁部。第2構件12包含相對於基板單元20位於-Z方向側之壁部。固定構件13為將第1構件11與第2構件12連結之構件。固定構件13例如為螺釘。於本實施方式中，藉由將第1構件11與第2構件12利用複數個固定構件13連結，來形成殼體10。

＜1.2基板單元＞

基板單元20係安裝有包含電路之零件之組裝體。基板單元20至少一部分收容於殼體10。基板單元20例如具有基板21、控制器22、電力轉換零件23、電源電路零件24、複數個NAND記憶體25(NAND記憶體25A～25H)、及DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)26。

基板21係印刷配線板。基板21為沿著X方向及Y方向之板狀，Z方向為基板之厚度方向。基板21具有第1面21a及第2面21b。第1面21a為朝向+Z方向之面。第2面21b位於與第1面21a相反之一側，且為朝向-Z方向之面。

基板21具有第1端部21e1、及位於與第1端部21e1相反側之第2端部21e2，作為該基板21之長邊方向之兩端部。基板21之第1端部21e1具有連接器C。連接器C係可連接於主機裝置之電性連接部。連接器C包含用以對半導體記憶裝置1供給電源電壓之電源端子、及用以對半導體記憶裝置1供給接地電位之接地端子。

基板21包含絕緣基材31、及設置於絕緣基材31之配線圖案32(參照圖4)。配線圖案32包含供NAND記憶體25接合之複數個焊墊35、及複數個導電線36。

控制器22係安裝於基板21之控制用零件。控制器22總括地控制半導體記憶裝置1之整體。控制器22例如係包含將進行與主機裝置之通信之主機介面電路、控制複數個NAND記憶體25之控制電路、及控制DRAM26之控制電路等積體於1個半導體晶片而成之SoC(System on a Chip，系統單晶片)之半導體封裝。控制器22可控制資料相對於複數個NAND記憶體25之寫入、讀出、或抹除。

電力轉換零件23係轉換電力之零件。電力轉換零件23例如係DC-DC(direct current-direct current，直流-直流)轉換器。電力轉換零件23將經由連接器C而自主機裝置供給之電力轉換為所期望之電力。電力轉換零件23將轉換後之電力輸出至電源電路零件24。

電源電路零件24係進行電力管理之零件。電源電路零件24例如係PMIC(Power Management Integrated Circuit，電源管理積體電路)。電源電路零件24對基板單元20中所包含之各零件(控制器22、NAND記憶體25、DRAM26等)供給電力。

NAND記憶體25係包含非揮發地記憶資料之半導體記憶體晶片之半導體封裝。NAND記憶體25例如係NAND型快閃記憶體。如圖2所示，複數個NAND記憶體25於基板21之第1面21a與第2面21b分開安裝。NAND記憶體25係「半導體記憶體」之一例。但是，「半導體記憶體」亦可為NOR型記憶體、MRAM(Magnetoresistive Random Access Memory，磁阻隨機存取記憶體)、阻變型記憶體等其他種類之記憶體。

複數個NAND記憶體25相對於控制器22，配置於+X方向側。複數個NAND記憶體25包含安裝於基板21之第1面21a之複數個(例如4個)NAND記憶體25A～25D、及安裝於基板21之第2面21b之複數個(例如4個)NAND記憶體25E～25H。NAND記憶體25A、25B相對於NAND記憶體25C、25D，配置於-X方向側。NAND記憶體25A、25B於Y方向上相鄰。NAND記憶體25C、25D於Y方向上相鄰。同樣，NAND記憶體25E、25F相對於NAND記憶體25G、25H，配置於-X方向側。NAND記憶體25E、25F於Y方向上相鄰。NAND記憶體25G、25H於Y方向上相鄰。以下，於不將NAND記憶體25A～25H相互加以區別之情形時，簡稱為「NAND記憶體25」。

DRAM26係包含揮發地記憶資料之半導體記憶體晶片之半導體封裝。DRAM26可作為暫時儲存自主機裝置接收到之寫入資料、或自1個以上之NAND記憶體25讀出之讀出資料等之資料緩衝器使用。

＜2.NAND記憶體＞

＜2.1NAND記憶體之構成＞

接下來，對NAND記憶體25之構成進行說明。

圖3係用以說明NAND記憶體25之構成之圖。NAND記憶體25具有封裝基板41、1個以上之半導體記憶體晶片42、密封樹脂部43、及複數個接合部44。再者，NAND記憶體25例如如圖2所示為長方形狀，但於圖3及幾個圖中為了方便說明，圖示為正方形狀。

封裝基板41係成為NAND記憶體25之基底之基板。封裝基板41係印刷配線板。封裝基板41為沿著X方向及Y方向之板狀。封裝基板41具有第1面41a、及位於與第1面41a相反側之第2面41b。於自Z方向觀察之情形時，封裝基板41界定NAND記憶體25之外形。封裝基板41包含絕緣基材51、及設置於絕緣基材51之配線圖案52(參照圖4)。

1個以上之半導體記憶體晶片42分別係具有複數個記憶胞，且可記憶資料之零件。1個以上之半導體記憶體晶片42於Z方向上積層於封裝基板41之第1面41a上。1個以上之半導體記憶體晶片42分別為沿著X方向及Y方向之板狀。以下，存在將由1個以上之半導體記憶體晶片42積層而形成之構造體作為「記憶體晶片構造體42S」而模式性地圖示之情況(參照圖4)。

密封樹脂部43係覆蓋1個以上之半導體記憶體晶片42之密封部。密封樹脂部43係所謂塑模樹脂部，且具有絕緣性。

複數個接合部44係露出於NAND記憶體25之外部之電性連接端子。複數個接合部44設置於封裝基板41之第2面41b。複數個接合部44排列配置於X方向及Y方向。各接合部44接合於基板21之焊墊35。於本實施方式中，複數個接合部44係焊料球。即，於本實施方式中，NAND記憶體25係BGA(Ball Grid Array，球柵陣列)型之半導體封裝。但是，接合部44並不限定為焊料球。接合部44亦可為經由導電膏而連接於基板21之焊墊等。

＜2.2接合部之配置＞

接下來，對接合部44之配置進行說明。

此處，首先，對NAND記憶體25之形狀進行說明。如圖3所示，於自Z方向觀察之情形時，NAND記憶體25(例如封裝基板41)為矩形，且具有4個邊S1～S4、及4個角C1～C4。

邊S1例如係NAND記憶體25之位於-X方向側之端之邊，且於Y方向延伸。邊S2例如係NAND記憶體25之位於+Y方向側之端之邊，且於X方向延伸。邊S3例如係NAND記憶體25之位於+X方向側之端之邊，且於Y方向延伸。邊S4例如係NAND記憶體25之位於-Y方向側之端之邊，且於X方向延伸。

角C1係邊S1與邊S2之交點。角C2係邊S2與邊S3之交點。角C3係邊S1與邊S4之交點。角C4係邊S3與邊S4之交點。

接下來，對複數個接合部44之配置進行說明。複數個接合部44例如於第1至第5群組G1～G5分開配置。複數個接合部44例如包含第1群組G1中所包含之複數個接合部44G1、第2群組G2中所包含之複數個接合部44G2、第3群組G3中所包含之複數個接合部44G3、第4群組G4中所包含之複數個接合部44G4、及第5群組G5中所包含之複數個接合部44G5。

第1群組G1中所包含之複數個接合部44G1與NAND記憶體25之中央對應地配置。複數個接合部44G1以NAND記憶體25之中央為中心M，而於X方向及Y方向格子狀地排列。

第2群組G2中所包含之複數個接合部44G2與NAND記憶體25之中心M相比，配置於角C1之附近。複數個接合部44G2沿著NAND記憶體25之邊S1或邊S2配置。複數個接合部44G2包含配置於較第1群組G1中所包含之複數個接合部44G1靠-X方向側之複數行之接合部44、及配置於較第1群組G1中所包含之複數個接合部44G1靠+Y方向側之複數行之接合部44。

第3群組G3中所包含之複數個接合部44G3與NAND記憶體25之中心M相比，配置於角C2之附近。複數個接合部44G3沿著NAND記憶體25之邊S2或邊S3配置。複數個接合部44G3包含配置於較第1群組G1中所包含之複數個接合部44G1靠+X方向側之複數行之接合部44、及配置於較第1群組G1中所包含之複數個接合部44G1靠+Y方向側之複數行之接合部44。

第4群組G4中所包含之複數個接合部44G4與NAND記憶體25之中心M相比，配置於角C3之附近。複數個接合部44G4沿著NAND記憶體25之邊S1或邊S4配置。複數個接合部44G4包含配置於較第1群組G1中所包含之複數個接合部44G1靠-X方向側之複數行之接合部44、及配置於較第1群組G1中所包含之複數個接合部44G1靠-Y方向側之複數行之接合部44。

第5群組G5中所包含之複數個接合部44G5與NAND記憶體25之中心M相比，配置於角C4之附近。複數個接合部44G5沿著NAND記憶體25之邊S3或邊S4配置。複數個接合部44G5包含配置於較第1群組G5中所包含之複數個接合部44G1靠+X方向側之複數行之接合部44、及配置於較第1群組G1中所包含之複數個接合部44G1靠-Y方向側之複數行之接合部44。

於本實施方式中，第1群組G1中所包含之複數個接合部44G1包含供信號流通之信號端子、自電源電路零件24供給電力之電源端子、或連接於接地GND之接地端子等。接地GND係成為控制器22及NAND記憶體25之動作之基準之電位。於本實施方式中，接合部44G1之各端子用於NAND記憶體25之動作，例如寫入動作、讀出動作、或抹除動作。另一方面，第2至第5群組G2～G5之複數個接合部44G2、44G3、44G4、44G5係所謂虛設端子，且不用於NAND記憶體25之動作。

＜3.菊鏈之連接關係＞

接下來，對設置於半導體記憶裝置1之菊鏈DC進行說明。於本申請案中所謂「菊鏈」，係指3個以上之導電要素電性串聯連接之電性連接部。例如，菊鏈係用以檢測基板21與NAND記憶體25之接合狀態(或壽命)之電性連接部。

＜3.1菊鏈之構成＞

圖4係用以說明菊鏈DC之一部分之剖視圖。菊鏈DC例如包含2個導電線36A、36B、2個焊墊35A、35B、1個以上之接合部44A、44B(以下稱為「檢測用接合部44A、44B」)、及導電線56。2個導電線36A、36B包含於設置於基板21之複數個導電線36中。2個焊墊35A、35B包含於設置於基板21之複數個焊墊35中。檢測用接合部44A、44B係NAND記憶體25之複數個接合部44中所包含之1個以上(例如2個)之接合部44。導電線56包含於設置於封裝基板41之配線圖案52中。

導電線36A連接於焊墊35A。於焊墊35A接合有NAND記憶體25之檢測用接合部44A。另一方面，導電線36B連接於焊墊35B。於焊墊35B接合有NAND記憶體25之檢測用接合部44B。導電線56於NAND記憶體25之內部將檢測用接合部44A與檢測用接合部44B連接。

根據以上之構成，導電線36A經由焊墊35A而連接於NAND記憶體25之檢測用接合部44A。另一方面，導電線36B經由焊墊35B而連接於NAND記憶體25之檢測用接合部44B。換言之，導電線36B於與導電線36A之間將複數個檢測用接合部44A、44B電性串聯連接。藉此，藉由檢測根據導電線36A與導電線36B之間之阻抗值而變化之特性值(例如電壓值)，可檢測基板21與接合部44(例如檢測用接合部44A、44B)之接合狀態。

再者，導電線36A、36B可設置於基板21之內層，亦可設置於基板21之表層。同樣，導電線56可設置於封裝基板41之內層，亦可設置於封裝基板41之表層。

＜3.2菊鏈中所包含之接合部之配置＞

接下來，對菊鏈DC中所包含之檢測用接合部44A、44B之配置進行說明。於本實施方式中，複數個檢測用接合部44A、44B與NAND記憶體25之4個角C1～C4中1個角對應地配置。於本申請案中所謂檢測用接合部44A、44B「與某個角對應地配置」，例如，係指於上述第2至第5群組G2～G5中最接近上述某個角之群組包含檢測用接合部44A、44B。例如，圖3表示檢測用接合部44A、44B與角C1對應地配置之例子。於該情形時，於第2群組G2包含檢測用接合部44A、44B。再者，自其他觀點來看，所謂「與某個角對應地配置」，例如，係指於與接合部44相關之排列，且由最接近該某個角之沿著X方向之3行以下之複數行、及最接近該某個角之沿著Y方向之3行以下之複數行界定之格子狀之排列(例如3×3之排列)中包含檢測用接合部44A、44B。

於本實施方式中，上述2個檢測用接合部44A、44B中一個檢測用接合部44A係NAND記憶體25之複數個接合部44中最接近上述角之接合部44(所謂角凸塊)。另一方面，上述2個檢測用接合部44A、44B中另一個檢測用接合部44B係沿著NAND記憶體25之1個邊與檢測用接合部44A相鄰之接合部44。即，檢測用接合部44B係NAND記憶體25之複數個接合部44中配置於最外周之接合部44。

圖5係用以說明菊鏈DC之連接關係之圖。於本實施方式中，菊鏈DC例如遍及基板21及4個NAND記憶體25A、25B、25E、25F而設置。菊鏈DC係與4個NAND記憶體25A、25B、25E、25F相關而設置之菊鏈。於本實施方式中，作為4個NAND記憶體25A、25B、25E、25F相關之菊鏈，僅設置上述菊鏈DC。

於本實施方式中，菊鏈DC具有基板21之複數個導電線36中所包含之導電線36L1～36L6、4個NAND記憶體25A、25B、25E、25F中所分別包含之檢測用接合部44A、44B、4個NAND記憶體25A、25B、25E、25F中所分別包含之導電線56。導電線36L1～36L6分別作為上述導電線36A及導電線36B之至少一者而發揮功能。

導電線36L1之一端經由阻抗元件27而連接於電源電路零件24。電源電路零件24對導電線36L1施加電壓。導電線36L1之另一端連接於NAND記憶體25E之檢測用接合部44A。於導電線36L1之中途，連接有導電線36L2之一端。導電線36L2之另一端連接於控制器22之輸入端子(檢測用端子)22a。控制器22可檢測自導電線36L2施加至輸入端子22a之電壓值。

導電線36L3之一端連接於NAND記憶體25E之檢測用接合部44B。導電線36L3之另一端連接於NAND記憶體25A之檢測用接合部44B。導電線36L4之一端連接於NAND記憶體25A之檢測用接合部44A。導電線36L4之另一端連接於NAND記憶體25B之檢測用接合部44A。導電線36L5之一端連接於NAND記憶體25B之檢測用接合部44B。導電線36L5之另一端連接於NAND記憶體25F之檢測用接合部44B。導電線36L6之一端連接於NAND記憶體25F之檢測用接合部44A。導電線36L6之另一端連接於接地GND。

根據此種構成，於4個NAND記憶體25A、25B、25E、25F與基板21之接合狀態正常之情形時，對控制器22之輸入端子22a輸入小於規定基準之較低之電壓值(例如0 V)。另一方面，於4個NAND記憶體25A、25B、25E、25F中至少1個檢測用接合部44A或檢測用接合部44B與基板21之接合狀態存在不良情況(例如斷裂或剝離)之情形時，對控制器22之輸入端子22a輸入規定基準以上之較高之電壓值。藉此，控制器22可基於施加至輸入端子22a之電壓值，來判定基板單元20之狀態(例如基板21與NAND記憶體25之接合狀態)。

＜4.菊鏈之佈局＞

接下來，對菊鏈DC之佈局進行說明。

圖6係表示基板單元20之俯視圖。圖7係模式性地表示基板單元20之一部分之立體圖。再者，於圖7中，為了方便說明，省略基板21之圖示，並且將各接合部44平面狀地圖示。另外，以下，為了方便說明，存在將NAND記憶體25A稱為「第1NAND記憶體25A」，將NAND記憶體25E稱為「第2NAND記憶體25E」，將NAND記憶體25B稱為「第3NAND記憶體25B」，將NAND記憶體25F稱為「第4NAND記憶體25F」之情況。

＜4.1與第1NAND記憶體25A相關之佈局＞

如圖6所示，於本實施方式中，第1NAND記憶體25A之4個角C1～C4包含與於Y方向上排列之NAND記憶體25B相鄰之角C1。角C1係第1NAND記憶體25A中-X方向側且+Y方向側之角。

第1NAND記憶體25A之檢測用接合部44A、44B與第1NAND記憶體25A之角C1對應地配置。即，於自Z方向觀察之情形時，於第1NAND記憶體25A中菊鏈DC中所包含之各檢測用接合部44A、44B與第1NAND記憶體25A之中心M相比，配置於角C1之附近。於本申請案中所謂「與半導體記憶體之中心相比接合部接近某個角」，係指上述接合部與上述某個角之間之距離較上述半導體記憶體之中心與上述某個角之間之距離短。

於第1NAND記憶體25A中，檢測用接合部44A係複數個接合部44中位於最靠-X方向側且最靠+Y方向側之接合部44。檢測用接合部44B例如係複數個接合部44中最靠+Y方向側之行中所包含之接合部44。取而代之，檢測用接合部44B例如亦可為複數個接合部44中最靠-X方向側之行中所包含之接合部44。例如，檢測用接合部44B係於X方向或Y方向上與檢測用接合部44A相鄰之接合部44。

另一方面，於自Z方向觀察之情形時，於第1NAND記憶體25A之4個角C1～C4中除了角C1以外之其餘3個角C2、C3、C4之各者與第1NAND記憶體25A之中心M之間不存在上述菊鏈DC或其他菊鏈。

於第1NAND記憶體25A之檢測用接合體44A，連接有導電線36L4(參照圖7)。導電線36L4於遠離第1NAND記憶體25A之方向延伸。同樣，於第1NAND記憶體25A之檢測用接合體44B，連接有導電線36L3。導電線36L3於遠離第1NAND記憶體25A之方向延伸。於本實施方式中，第1NAND記憶體25A為「第1半導體記憶體」之一例。第1NAND記憶體25A之角C1為「第1角」之一例。

＜4.2與第2NAND記憶體25E相關之佈局＞

第2NAND記憶體25E於Z方向上於之間隔著基板21而與第1NAND記憶體25A之至少一部分重疊。上述導電線36L3之至少一部分於第1NAND記憶體25A與第2NAND記憶體25E之間於基板21內於Z方向延伸。例如，導電線36L3之至少一部分為設置於基板21之通孔。導電線36L3於基板21之第2面21b連接於第2NAND記憶體25E之檢測用接合部44B。導電線36L3為「第1導電線」之一例。

於本實施方式中，第2NAND記憶體25E於自Z方向觀察之情形時，具有第2NAND記憶體25E之4個角C1～C4中最接近第1NAND記憶體25A之角C1之角C1。第2NAND記憶體25E之角C1例如係第2NAND記憶體25E中-X方向側且+Y方向側之角。

第2NAND記憶體25E之檢測用接合部44A、44B於第2NAND記憶體25E中與角C1對應地配置。即，於自Z方向觀察之情形時，第2NAND記憶體25E中菊鏈DC中所包含之各檢測用接合部44A、44B與第2NAND記憶體25E之中心M相比，配置於角C1之附近。於第2NAND記憶體25E中，檢測用接合部44A係複數個接合部44中位於最靠-X方向側且最靠+Y方向側之接合部。檢測用接合部44B例如係複數個接合部44中最靠+Y方向側之行中所包含之接合部。取而代之，檢測用接合部44B例如亦可為複數個接合部44中最靠-X方向側之行中所包含之接合部。例如，檢測用接合部44B係於X方向或Y方向上與檢測用接合部44A相鄰之接合部44。

另一方面，於自Z方向觀察之情形時，於第2NAND記憶體25E之4個角C1～C4中除了角C1以外之其餘3個角C2、C3、C4之各者與第2NAND記憶體25E之中心M之間不存在上述菊鏈DC或其他菊鏈。

於第2NAND記憶體25E之檢測用接合部44A，連接有導電線36L1。導電線36L1於遠離第2NAND記憶體25E之方向延伸。於本實施方式中，第2NAND記憶體25E為「第2半導體記憶體」之一例。第2NAND記憶體25E之角C1為「第2角」之一例。

＜4.3與第3NAND記憶體25B相關之佈局＞

第3NAND記憶體25B與第1NAND記憶體25A於Y方向上相鄰。導電線36L4之至少一部分於第1NAND記憶體25A與第3NAND記憶體25B之間於基板21之表層或內層延伸。導電線36L4於基板21之第1面21a連接於第3NAND記憶體25B之檢測用接合部44A。導電線36L4為「第2導電線」之一例。

於本實施方式中，第3NAND記憶體25B於自Z方向觀察之情形時，具有第3NAND記憶體25B之4個角C1～C4中最接近第1NAND記憶體25A之角C1之角C3。第3NAND記憶體25B之角C3例如係第3NAND記憶體25B中-X方向側且-Y方向側之角。

第3NAND記憶體25B之檢測用接合部44A、44B於第3NAND記憶體25B中與角C3對應地配置。即，於自Z方向觀察之情形時，於第3NAND記憶體25B中菊鏈DC中所包含之各檢測用接合部44A、44B與第3NAND記憶體25之中心M相比，配置於角C3之附近。於第3NAND記憶體25B中，檢測用接合部44A係複數個接合部44中位於最靠-X方向側且最靠-Y方向側之接合部。檢測用接合部44B例如係複數個接合部44中最靠-Y方向側之行中所包含之接合部。取而代之，檢測用接合部44B例如亦可為複數個接合部44中最靠-X方向側之行中所包含之接合部。例如，檢測用接合部44B係於X方向或Y方向上與檢測用接合部44A相鄰之接合部44。

另一方面，於自Z方向觀察之情形時，於第3NAND記憶體25B之4個角C1～C4中除了角C3以外之其餘3個角C1、C2、C4之各者與第3NAND記憶體25B之中心M之間不存在上述菊鏈DC或其他菊鏈。

於第3NAND記憶體25B之檢測用接合體44B，連接有導電線36L5。導電線36L5於遠離第3NAND記憶體25B之方向延伸。於本實施方式中，第3NAND記憶體25B為「第3半導體記憶體」之一例。第3NAND記憶體25B之角C3為「第3角」之一例。

＜4.4與第4NAND記憶體25F相關之佈局＞

第4NAND記憶體25F與第2NAND記憶體25E於Y方向上相鄰，並且於Z方向上於之間隔著基板21與第3NAND記憶體25B之至少一部分重疊。上述導電線36L5之至少一部分於第3NAND記憶體25B與第4NAND記憶體25F之間於基板21內於Z方向延伸。例如，導電線36L5之至少一部分係設置於基板21之通孔。導電線36L5於基板21之第2面21b連接於第4NAND記憶體25F之檢測用接合部44B。

於本實施方式中，第4NAND記憶體25F於自Z方向觀察之情形時，具有第4NAND記憶體25F之4個角C1～C4中最接近第3NAND記憶體25B之角C3之角C3。角C3例如係第4NAND記憶體25F中-X方向側且-Y方向側之角。

第4NAND記憶體25F之檢測用接合部44A、44B於第4NAND記憶體25F中與角C3對應地配置。即，於自Z方向觀察之情形時，於第4NAND記憶體25F中菊鏈DC中所包含之各檢測用接合部44A、44B與第4NAND記憶體25F之中心M相比，配置於角C3之附近。於本實施方式中，檢測用接合部44A係複數個接合部44中位於最靠-X方向側且最靠-Y方向側之接合部。檢測用接合部44B例如係複數個接合部44中最靠-Y方向側之行中所包含之接合部。取而代之，檢測用接合部44B例如亦可為複數個接合部44中最靠-X方向側之行中所包含之接合部。例如，檢測用接合部44B係於X方向或Y方向上與檢測用接合部44A相鄰之接合部44。

另一方面，於自Z方向觀察之情形時，於第4NAND記憶體25F之4個角C1～C4中除了角C3以外之其餘3個角C1、C2、C4之各者與第4NAND記憶體25F之中心M之間不存在上述菊鏈DC或其他菊鏈。

於第4NAND記憶體25F之檢測用接合體44A，連接有導電線36L6。導電線36L6於遠離第4NAND記憶體25F之方向延伸。導電線36L6連接於接地GND。

＜5.動作＞

於本實施方式中，於基板21與4個NAND記憶體25之接合狀態無不良情況之情形時，對控制器22之輸入端子22a輸入小於規定基準之電壓(例如0 V)。控制器22於對輸入端子22a輸入小於上述規定基準之電壓之情形時，判定為基板單元20正常。

另一方面，於基板21與4個NAND記憶體25之接合狀態存在不良情況(例如斷裂或剝離)之情形時，對控制器22之輸入端子22a輸入上述規定基準以上之電壓。控制器22於對輸入端子22a輸入上述規定基準以上之電壓之情形時，判定為基板單元20產生不良情況。

＜6.優點＞

一般而言，為了檢測基板或零件之斷裂或剝離，需要墨水浸漬試驗(dye and pry)等物理解析。若進行此種物理解析，則無法使基板或零件恢復至原來之狀態，故而於不良原因並非基板或零件之斷裂或剝離之情形時，存在無法確定原因之情況。

另一方面，於本實施方式中，第1NAND記憶體25A具有與第1NAND記憶體25A相關之狀態檢測用之菊鏈DC中所包含之1個以上之檢測用接合部44A、44B。根據此種構成，不進行物理解析便可電檢測基板或零件之斷裂或剝離。藉此，可提高半導體記憶裝置1之狀態檢測(例如不良情況狀態或劣化狀態之檢測)之容易性。

此處，根據本發明者等人之獨自研究，於NAND記憶體25之複數個接合部44中配置於4個角C1～C4之附近之接合部44容易產生不良情況。該不良情況較多於與4個角C1～C4對應之複數個接合部44中大致相同時期產生。即，根據本發明者等人之獨自研究，藉由檢測配置於4個角C1～C4中任意1個角之附近之接合部44之狀態，可推定NAND記憶體25之整體之接合狀態。

因此，於實施方式中，於自Z方向觀察之情形時，於第1NAND記憶體25A中菊鏈DC中所包含之各檢測用接合部44A、44B與第1NAND記憶體25A之中心M相比，配置於1個角C1之附近。根據此種構成，藉由於第1NAND記憶體25A中任意1個角C1之附近配置菊鏈DC，而不配置與其餘3個角C2、C3、C4對應之菊鏈DC，菊鏈DC不易妨礙與信號或電源用之配線相關之佈局，可提高引出NAND記憶體25之配線之容易程度。藉此，可實現半導體記憶裝置1之進一步高密度安裝化。

於本實施方式中，第2NAND記憶體25E於Z方向上與第1NAND記憶體25A之至少一部分重疊。第1NAND記憶體25A之1個以上之接合部44、與第2NAND記憶體25E之1個以上之接合部44包含於相同之菊鏈DC中。根據此種構成，藉由相對於在Z方向上重疊之2個NAND記憶體25A、25E設置1個菊鏈DC，可將菊鏈DC緊湊地彙總。藉此，菊鏈DC更不易妨礙其他配線之佈局，可進一步提高引出NAND記憶體25之配線之容易程度。

於本實施方式中，第2NAND記憶體25E具有第2NAND記憶體25E之4個角C1～C4中最接近第1NAND記憶體25A之角C1之角C1。於自Z方向觀察之情形時，於第2NAND記憶體25E中菊鏈DC中所包含之各接合部44與第2NAND記憶體25E之中心M相比，配置於第2NAND記憶體25E之角C1之附近。根據此種構成，可使菊鏈DC所需要之區域更小。

於本實施方式中，第1NAND記憶體25A及第3NAND記憶體25B安裝於基板21之第1面21a且於Y方向上相鄰。第3NAND記憶體25B之1個以上之接合部44包含於菊鏈DC中。根據此種構成，藉由相對於在Y方向上排列之2個NAND記憶體25A、25B設置1個菊鏈DC，可將菊鏈DC緊湊地彙總。藉此，菊鏈DC更不易妨礙其他配線之佈局，可進一步提高引出NAND記憶體25之配線之容易程度。

於本實施方式中，第3NAND記憶體25B具有第3NAND記憶體25B之4個角C1～C4中最接近第1NAND記憶體25之角C1之角C3。於自Z方向觀察之情形時，於第3NAND記憶體25B中菊鏈DC中所包含之各接合部44與第3NAND記憶體25B之中心M相比，配置於第3NAND記憶體25B之角C3之附近。根據此種構成，可使菊鏈DC所需要之區域更小。

於本實施方式中，第4NAND記憶體25F具有第4NAND記憶體25F之4個角C1～C4中最接近第3NAND記憶體25B之角C3之角C3。於自Z方向觀察之情形時，於第4NAND記憶體25F中菊鏈DC中所包含之各接合部44與第4NAND記憶體25F之中心M相比，配置於第4NAND記憶體25F之角C3之附近。根據此種構成，可使菊鏈DC所需要之區域更小。

於本實施方式中，第2NAND記憶體25E及第4NAND記憶體25F安裝於基板21之第2面21b且於Y方向上相鄰。第4NAND記憶體25F之1個以上之接合部44包含於菊鏈DC中。根據此種構成，藉由相對於在Y方向上排列之2個NAND記憶體25E、25F設置1個菊鏈DC，可將菊鏈DC緊湊地彙總。藉此，菊鏈DC更不易妨礙其他配線之佈局，可進一步提高引出NAND記憶體25之配線之容易程度。

(第1實施方式之變化例)

圖8係用以說明第1實施方式之變化例之菊鏈DC之連接關係之圖。於本變化例中，複數個NAND記憶體25分為複數個群組Q1、Q2。例如，複數個NAND記憶體25包含第1群組Q1中所包含之1個以上之NAND記憶體25(例如2個NAND記憶體25A、25E)、及第2群組Q2中所包含之1個以上之NAND記憶體25(例如2個NAND記憶體25B、25F)。

於本變化例中，基板單元20包含第1阻抗元件61及第2阻抗元件62。第1阻抗元件61於菊鏈DC中，與第1群組Q1中所包含之NAND記憶體25(例如NAND記憶體25A、25E)電性並聯連接。例如，第1阻抗元件61之一端經由導電線36L2而連接於導電線36L1。第1阻抗元件61之另一端連接於導電線36L4。

另一方面，第2阻抗元件62於菊鏈DC中，與第2群組Q2中所包含之NAND記憶體25(例如NAND記憶體25B、25F)電性並聯連接。例如，第2阻抗元件62之一端連接於導電線36L4。第2阻抗元件62之另一端連接於導電線36L6。第2阻抗元件62具有與第1阻抗元件61不同之阻抗值。

根據此種構成，於至少一個NAND記憶體25產生不良情況之情形時，可基於電壓降之大小，來確定是第1群組Q1中所包含之NAND記憶體25產生不良情況，還是第2群組Q2中所包含之NAND記憶體25產生不良情況。藉此，可進而提高半導體記憶裝置1之狀態檢測之容易性。

(第2實施方式)

接下來，對第2實施方式進行說明。第2實施方式與第1實施方式之不同點在於：於1個NAND記憶體25設置有1個檢測用接合部44A，且將供該檢測用接合部44A接合之焊墊35S分割為2個。再者，以下說明之以外之構成與第1實施方式相同。

圖9係用以說明第2實施方式之NAND記憶體25之構成之圖。於本實施方式中，NAND記憶體25之複數個接合部44中僅最接近角C1～C4中1個角之1個接合部44(所謂角凸塊)作為檢測用接合部44A包含於菊鏈DC中。檢測用接合部44A與NAND記憶體25之4個角C1～C4中1個角對應地配置。例如，圖9表示檢測用接合部44A與角C1對應地配置之例子。檢測用接合部44A為「第1接合部」之一例，且為「作為1個導電體之第1接合部」之一例。所謂「1個導電體」，係指作為1個塊存在且不分離為複數個部分之導電體。

圖10係表示本實施方式之基板21之俯視圖。基板21具有供NAND記憶體25之複數個接合部44接合之複數個焊墊35。複數個焊墊35包含供檢測用接合部44A接合之焊墊35S。焊墊35S包含第1部分(第1子焊墊)35Sa及第2部分(第2子焊墊)35Sb。第1部分35Sa與第2部分35Sb相互離開。於焊墊35S未接合檢測用接合部44A之狀態中，第1部分35Sa與第2部分35Sb相互絕緣。於焊墊35S接合有檢測用接合部44A之狀態中，第1部分35Sa與第2部分35Sb經由檢測用接合部44A而電性連接。第1部分35Sa及第2部分35Sb例如分別為半圓狀。檢測用接合部44A與焊墊35S於自Z方向觀察之情形時，具有大致相同之大小。所謂「大致相同之大小」，例如，係指於檢測用接合部44A與焊墊35S之接合面中，檢測用接合部44A之最大尺寸與焊墊35S之最大尺寸之差異為焊墊35S之最大尺寸之10%以下。例如，第1部分35Sa之面積與第2部分35Sb之面積之合計小於檢測用接合部44A之面積。所謂「檢測用接合部44A之面積」，例如，係自Z方向觀察之情形時之檢測用接合部44A之投影面積。

於本實施方式中，焊墊35S與NAND記憶體25之4個角C1～C4中1個角對應地配置。於本申請案中所謂焊墊35S「與某個角對應地配置」，例如，係指於上述第2至第5群組G2～G5中最接近上述某個角之群組中所包含之接合部44接合之位置配置焊墊35S。例如，圖9表示焊墊35S與角C1對應地配置之例子。於該情形時，於焊墊35S接合有第2群組G2中所包含之接合部44。再者，自其他觀點來看，所謂焊墊35S「與某個角對應地配置」，例如，係指於與接合部44相關之排列，且由最接近該某個角之沿著X方向之3行以下之複數行、與最接近該某個角之沿著Y方向之3行以下之複數行而界定之格子狀之排列(例如3×3之排列)中所包含之接合部44接合有焊墊35S。

圖11係用以說明本實施方式之菊鏈DC之一部分之圖。於焊墊35S之第1部分35Sa接合有檢測用接合部44之一部分。於焊墊35S之第2部分35Sb接合有檢測用接合部44之另一部分。導電線36A連接於焊墊35S之第1部分35Sa。導電線36B連接於焊墊35S之第2部分35Sb。

圖12係用以說明本實施方式之菊鏈DC之連接關係之圖。於本實施方式中，菊鏈DC具有基板21之複數個導電線36中所包含之導電線36L1～36L6、及4個NAND記憶體25A、25B、25E、25F之各自之檢測用接合部44A。再者，於圖12中，省略了基板21之焊墊35之圖示。

導電線36L1之一端經由阻抗元件27而連接於電源電路零件24。電源電路零件24對導電線36L1施加電壓。導電線36L1之另一端連接於與NAND記憶體25E之檢測用接合部44A對應之焊墊35S之第1部分35Sa。導電線36L3之一端連接於與NAND記憶體25E之檢測用接合部44A對應之焊墊35S之第2部分35Sb。

導電線36L3之另一端連接於與NAND記憶體25A之檢測用接合部44A對應之焊墊35S之第1部分35Sa。導電線36L4之一端連接於與NAND記憶體25A之檢測用接合部44A對應之焊墊35S之第2部分35Sb。導電線36L4之另一端連接於與NAND記憶體25B之檢測用接合部44A對應之焊墊35S之第1部分35Sa。

導電線36L5之一端連接於與NAND記憶體25B之檢測用接合部44A對應之焊墊35S之第2部分35Sb。導電線36L5之另一端連接於與NAND記憶體25F之檢測用接合部44A對應之焊墊35S之第1部分35Sa。導電線36L6之一端連接於與NAND記憶體25F之檢測用接合部44A對應之焊墊35S之第2部分35Sb。導電線36L6之另一端連接於接地GND。

圖13係模式性地表示本實施方式之基板單元20之一部分之立體圖。再者，於圖13中，為了方便說明，省略基板21之圖示，並且平面狀地圖示各接合部44。於本實施方式中，導電線36L3之至少一部分於NAND記憶體25A與NAND記憶體25E之間於基板21內於Z方向延伸。例如，導電線36L3之至少一部分為設置於基板21之通孔。同樣，導電線36L5之至少一部分於NAND記憶體25B與NAND記憶體25F之間於基板21內於Z方向延伸。例如，導電線36L5之至少一部分為設置於基板21之通孔。

根據此種構成，於設置菊鏈DC之情形時，可將與菊鏈DC相關之配線更緊湊地彙總。藉此，菊鏈DC更不易妨礙與信號或電源用之配線相關之佈局，可進一步提高引出NAND記憶體25之配線之容易程度。

另外，根據本實施方式，於設置菊鏈DC之情形時，可僅應對基板21側之設計變更。即，於設置菊鏈DC之情形時，不需要變更NAND記憶體25側之設計，可使用通用品之NAND記憶體25。藉此，可抑制半導體記憶裝置1之製造成本上升。

(第2實施方式之變化例)

圖14係用以說明第2實施方式之變化例之基板單元20之構成之圖。於本變化例中，上述檢測用接合部44A及焊墊35S與4個角C1～C4分別對應地配置。根據此種構成，亦於設置菊鏈DC之情形時，可僅應對基板21側之設計變更，可抑制半導體記憶裝置1之製造成本上升。

(第3實施方式)

接下來，對第3實施方式進行說明。第3實施方式與第1實施方式之不同點在於：作為電源端子使用之接合部44用作檢測用接合部44A。再者，以下說明之以外之構成與第1實施方式相同。

圖15係用以說明第3實施方式之DRAM26之圖。DRAM26具有複數個接合部44。DRAM26之複數個接合部44包含第1電源用接合部44P1及第2電源用接合部44P2。第1電源用接合部44P1及第2電源用接合部44P2係於半導體記憶裝置1之通常動作時作為電源端子使用之接合部44。

第1電源用接合部44P1係複數個接合部44中最接近角C1之接合部(所謂角凸塊)。第1電源用接合部44P1為「第1接合部」之一例。第2電源用接合部44P2係複數個接合部44中最外周中所包含之接合部44。第2電源用接合部44P2為「第2接合部」之一例。於本實施方式中，DRAM26為「半導體記憶體」之一例。

圖16係表示第3實施方式之基板單元20之剖視圖。DRAM26之封裝基板41之配線圖案52具有於DRAM26內將第1電源用接合部44P1與第2電源用接合部44P2連接之導電線56。

設置於基板21之複數個焊墊35包含供第1電源用接合部44P1接合之焊墊35A、及供第2電源用接合部44P2接合之焊墊35B。於焊墊35A連接有導電線36A。於焊墊35B連接有導電線36B。

圖17係用以說明第3實施方式之基板單元20之圖，且表示半導體記憶裝置1之通常動作時之使用態樣。導電線36A連接於電源電路零件24。於導電線36A與電源電路零件24之間設置有開關71。開關71於通常動作時，將導電線36A與控制器22之間遮斷，並且將導電線36A與電源電路零件24連接。藉此，於通常動作時，自電源電路零件24經由2根導電線36A、36B而對DRAM26供給電力。

圖18係用以說明第3實施方式之基板單元20之圖，且表示狀態檢測時之使用態樣。開關71於狀態檢測時，將導電線36A與電源電路零件24之間遮斷，並且將導電線36A與導電線36L2連接。藉此，於控制器22之輸入端子22a連接有導電線36A。阻抗元件72之一端連接於導電線36L2之中途。阻抗元件72之另一端連接於接地GND。

於狀態檢測時，自電源電路零件24經由一個導電線36B而對DRAM26供給電力(例如1.2 V之電壓)。於基板21與DRAM26之接合狀態無不良情況之情形時，對控制器22之輸入端子22a輸入規定電壓(例如1.2 V)。控制器22於對輸入端子22a輸入規定基準以上之電壓之情形時，判定為基板單元20正常。

另一方面，於基板21與DRAM26之接合狀態存在不良情況(例如斷裂或剝離)之情形時，對控制器22之輸入端子22a輸入小於上述規定基準之電壓。控制器22於對輸入端子22a輸入小於上述規定基準之電壓之情形時，判定為基板單元20產生不良情況。

根據此種構成，可將作為電源端子使用之電源用接合部44P1、44P2用作檢測用接合部44。此處，將2個電源用接合部44P1、44P2於DRAM26內連接之導電線56設置為DRAM56之通常規格(與標準對應之規格)。因此，於設置菊鏈DC之情形時，不需要變更DRAM26側之設計，可使用通用品之DRAM26。藉此，可抑制半導體記憶裝置1之製造成本上升。

(第4實施方式)

接下來，對第4實施方式進行說明。第4實施方式與第1實施方式之不同點在於：於基板21之螺釘插通孔81之附近設置檢測用接合部44A。再者，以下說明之以外之構成與第1實施方式相同。

圖19係表示第4實施方式之基板單元20之俯視圖。基板21具有複數個螺釘插通孔81。螺釘插通孔81例如係供將基板21固定於殼體10之固定構件13藉由之插通孔。複數個螺釘插通孔81具有該複數個螺釘插通孔81中最接近NAND記憶體25之第1螺釘插通孔81S1與第2螺釘插通孔81S2。

NAND記憶體25A係複數個NAND記憶體25中最接近第1螺釘插通孔81S1之NAND記憶體25。NAND記憶體25A包含4個角C1～C4中最接近第1螺釘插通孔81S1之角C3。角C3例如係NAND記憶體25A中-X方向側且-Y方向側之角。於本實施方式中，菊鏈DC中所包含之複數個檢測用接合部44A、44B於NAND記憶體25A中與角C3對應地配置。

同樣，NAND記憶體25B係複數個NAND記憶體25中最接近第2螺釘插通孔81S2之NAND記憶體25。NAND記憶體25B包含4個角C1～C4中最接近第2螺釘插通孔81S2之角C1。角C1例如係NAND記憶體25B中-X方向側且+Y方向側之角。於本實施方式中，菊鏈DC中所包含之複數個檢測用接合部44A、44B於NAND記憶體25B中與角C1對應地配置。

此處，有於NAND記憶體25B中位於螺釘插通孔81之附近之接合部44與其他接合部44相比容易產生不良情況之情況。根據上述構成，可於基板單元20中進行於螺釘插通孔81之附近容易產生不良情況之部位之狀態檢測。藉此，可提高狀態檢測之精度。

(第5實施方式)

接下來，對第5實施方式進行說明。第5實施方式與第1實施方式之不同點在於：沿著NAND記憶體25內之半導體記憶體晶片42之端42a配置著複數個檢測用接合部44D。再者，以下說明之以外之構成與第1實施方式相同。

圖20係用以說明本實施方式之菊鏈DC之剖視圖。菊鏈DC例如包含基板21之配線圖案32中所包含之複數個導電線36D、基板21之配線圖案32中所包含之複數個焊墊35D、NAND記憶體25之複數個接合部44中所包含之複數個檢測用接合部44D、及封裝基板41之配線圖案52中所包含之複數個導電線56D。

各導電線36D將相鄰之2個焊墊35D連接。於焊墊35D接合有NAND記憶體25之檢測用接合部44D。各導電線56D於NAND記憶體25之內部中，將相鄰之2個檢測用接合部44D連接。藉此，複數個檢測用接合部44D電性串聯連接。

圖21係用以說明檢測用接合部44D之配置之圖。於本實施方式中，複數個檢測用接合部44D於自Z方向觀察之情形時，沿著半導體記憶體晶片42(例如，最接近封裝基板41之半導體記憶體晶片42)之端42a配置。

此處，根據本發明者等人之獨自研究，存在應力容易作用於在NAND記憶體25中與半導體記憶體晶片42之端42a於Z方向上重疊之接合部44，而該接合部44容易產生不良情況之情況。因此，於本實施方式中，於與半導體記憶體晶片42之端42a於Z方向上重疊之位置配置著複數個檢測用接合部44D。根據此種構成，可提高狀態檢測之精度。

(第6實施方式)

接下來，對第6實施方式進行說明。第6實施方式與第1實施方式之變化例之不同點在於：NAND記憶體25之複數個接合部44中屬於外周之3個以上之接合部44包含於菊鏈DC中。再者，以下說明之以外之構成與第1實施方式之變化例相同。

圖22係用以說明本實施方式之菊鏈DC之連接關係之圖。NAND記憶體25具有複數個接合部44中最外周中所包含之3個以上之檢測用接合部44D。該等3個以上之檢測用接合部44D包含於菊鏈DC中。該等3個以上之檢測用接合部44D例如利用與於第5實施方式中所說明之構成相同之構成，而電性串聯連接。

於本實施方式中，基板單元20包含第1阻抗元件61及第2阻抗元件62。第1阻抗元件61於菊鏈DC中，與第1群組Q1中所包含之NAND記憶體25(例如NAND記憶體25A、25E)電性並聯連接。另一方面，第2阻抗元件62於菊鏈DC中，與第2群組Q2中所包含之NAND記憶體25(例如NAND記憶體25B、25F)電性並聯連接。

根據此種構成，於至少1個NAND記憶體25產生不良情況之情形時，可基於電壓降之大小，來確定是第1群組Q1中所包含之NAND記憶體25產生不良情況還是第2群組Q2中所包含之NAND記憶體25產生不良情況。藉此，可進而提高半導體記憶裝置1之狀態檢測之容易性。

(第7實施方式)

接下來，對第7實施方式進行說明。第7實施方式與第1實施方式之變化例之不同點在於：相對於1個NAND記憶體25設置有複數個菊鏈DC(第1菊鏈D1、第2菊鏈D2)。再者，以下說明之以外之構成與第1實施方式之變化例相同。

圖23係用以說明本實施方式之菊鏈DC之連接關係之圖。NAND記憶體25具有複數個接合部44中最外周中所包含之3個以上之檢測用接合部44D1、及複數個接合部44中較最外周靠內側1個之周中所包含之3個以上之檢測用接合部44D2。上述3個以上之檢測用接合部44D1包含於第1菊鏈DC1中。上述3個以上之檢測用接合部44D2包含於第2菊鏈DC2中。

第1菊鏈DC1及第2菊鏈DC2於電源電路零件24與接地GND之間電性串聯連接。於本實施方式中，相對於第1菊鏈DC1，第1阻抗元件61電性並聯連接。另外，相對於第2菊鏈DC2，第2阻抗元件62電性並聯連接。

根據此種構成，可階段性地監視於NAND記憶體25中自最外周側產生不良情況之接合部44之狀況。藉此，可提高半導體記憶裝置1之狀態檢測之容易性。

以上，對幾個實施方式及變化例進行了說明，但是實施方式及變化例並不限定於上述例。例如，如上所述之菊鏈DC並不限定於應用於半導體記憶體，亦可應用於如CPU(Central Processing Unit，中央處理單元)般之其他半導體零件等。半導體記憶裝置1為「電子機器」之一例。「電子機器」亦可不包含半導體記憶體。

於上述第2實施方式以後之實施方式中，檢測用接合部44A、44P1、44P2、44D等亦可不與半導體記憶體之1個角對應地配置。即，檢測用接合部44A、44P1、44P2、44D等可與半導體記憶體之複數個角對應地配置，亦可配置於其他場所。

根據以上所說明之至少一個實施方式，半導體記憶裝置具有基板及第1半導體記憶體。上述第1半導體記憶體具有接合於上述基板之複數個接合部，並且於自上述基板之厚度方向觀察之情形時具有4個角。上述複數個接合部具有與上述第1半導體記憶體相關之狀態檢測用之菊鏈中所包含之1個以上之接合部。於自上述基板之厚度方向觀察之情形時，於上述第1半導體記憶體中上述菊鏈中所包含之上述1個以上之接合部與上述第1半導體記憶體之中心相比，配置於上述4個角中所包含之第1角之附近。根據此種構成，可提高檢查之容易性。

對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等實施方式可以其他之各種方式實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍中所記載之發明及與其均等之範圍中。 [相關申請案]

本申請案享有以日本專利申請案2022-118740號(申請日：2022年7月26日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。

1:半導體記憶裝置 10:殼體 11:第1構件 12:第2構件 13:固定構件 20:基板單元 21:基板 21a:第1面 21b:第2面 21e1:第1端部 21e2:第2端部 22:控制器 22a:輸入端子 23:電力轉換零件 24:電源電路零件 25,25A~25H:NAND記憶體(半導體記憶體) 26:DRAM(半導體記憶體) 27:阻抗元件 35,35A,35B,35D,35S:焊墊 35Sa:第1部分 35Sb:第2部分 36,36A,36B,36L1~36L6,56:導電線 41:封裝基板 41a:第1面 41b:第2面 42:半導體記憶體晶片 42a:端 42S:記憶體晶片構造體 43:密封樹脂部 44,44G1~44G5:接合部 44A,44B,44P1,44P2,44D:檢測用接合部 51:絕緣基材 52:配線圖案 61:第1阻抗元件 62:第2阻抗元件 71:開關 72:阻抗元件 81:螺釘插通孔 81S1:第1螺釘插通孔 81S2:第2螺釘插通孔 C:連接器 C1~C4:角 DC,DC1,DC2:菊鏈 G1:第1群組 G2:第2群組 G3:第3群組 G4:第4群組 G5:第5群組 M:中心 S1~S4:邊

圖1係表示第1實施方式之半導體記憶裝置之立體圖。 圖2係將第1實施方式之半導體記憶裝置局部分解表示之立體圖。 圖3係用以說明第1實施方式之半導體記憶體之構成之圖。 圖4係用以說明第1實施方式之菊鏈之一部分之剖視圖。 圖5係用以說明第1實施方式之菊鏈之連接關係之圖。 圖6係表示第1實施方式之基板單元之俯視圖。 圖7係模式性地表示第1實施方式之基板單元之一部分之立體圖。 圖8係用以說明第1實施方式之變化例之菊鏈之連接關係之圖。 圖9係用以說明第2實施方式之半導體記憶體之構成之圖。 圖10係表示第2實施方式之基板之俯視圖。 圖11係用以說明第2實施方式之菊鏈之一部分之圖。 圖12係用以說明第2實施方式之菊鏈之連接關係之圖。 圖13係模式性地表示第2實施方式之基板單元之一部分之立體圖。 圖14係用以說明第2實施方式之變化例之基板單元之構成之圖。 圖15係用以說明第3實施方式之半導體記憶體之構成之圖。 圖16係表示第3實施方式之基板單元之剖視圖。 圖17係用以說明第3實施方式之基板單元之圖。 圖18係用以說明第3實施方式之基板單元之圖。 圖19係表示第4實施方式之基板單元之俯視圖。 圖20係用以說明第5實施方式之菊鏈之剖視圖。 圖21係用以說明第5實施方式之半導體記憶體之構成之圖。 圖22係用以說明第6實施方式之菊鏈之連接關係之圖。 圖23係用以說明第7實施方式之菊鏈之連接關係之圖。

22:控制器

22a:輸入端子

24:電源電路零件

25,25A,25B,25E,25F:NAND記憶體(半導體記憶體)

27:阻抗元件

36L1~36L6:導電線

44:接合部

44A,44B:檢測用接合部

C1~C4:角

DC:菊鏈

M:中心

Claims (12)

1. 一種半導體記憶裝置，其具備： 基板； 第1半導體記憶體，其具有接合於上述基板之複數個第1接合部，並且於自上述基板之厚度方向即第1方向觀察之情形時具有第1角、第2角、第3角、及第4角； 第2半導體記憶體，其具有接合於上述基板之複數個第2接合部，並且於自上述第1方向觀察之情形時具有第5角、第6角、第7角、及第8角； 控制器；及 配線；其中 上述複數個第1接合部中之至少1個係：用以檢測與上述第1半導體記憶體及上述第2半導體記憶體相關之接合狀態之第1檢測接合部； 上述複數個第2接合部中之至少1個係：電性連接於上述第1檢測接合部，且用以檢測與上述第1半導體記憶體及上述第2半導體記憶體相關之接合狀態之第2檢測接合部； 上述第1檢測接合部及上述第2檢測接合部可使用上述配線而電性連接於上述控制器、用以對上述半導體記憶裝置供給電源電壓之電源端子、及用以對上述半導體記憶裝置供給接地電位之接地端子； 上述控制器可檢測上述配線之電壓； 上述複數個第1接合部包括：包含上述複數個第1接合部之一部分之第1群組、及包含上述複數個第1接合部之另一部分之第2群組； 上述第2群組設置於較上述第1群組更接近上述第1角之位置，且包含上述第1檢測接合部； 上述複數個第2接合部包括：包含上述複數個第2接合部之一部分之第3群組、及包含上述複數個第2接合部之另一部分之第4群組； 上述第4群組設置於較上述第3群組更接近上述第5角之位置，且包含上述第2檢測接合部； 上述第5角較上述第6角、上述第7角、及上述第8角更接近上述第1角； 上述第1角較上述第2角、上述第3角、及上述第4角更接近上述第5角。
2. 如請求項1之半導體記憶裝置，其中 上述第2群組較上述第2角、上述第3角、及上述第4角更接近上述第1角； 上述第4群組較上述第6角、上述第7角、及上述第8角更接近上述第5角。
3. 如請求項1之半導體記憶裝置，其中 上述配線包含第1導電線及第2導電線； 於上述第1導電線之一端與上述第2導電線之間電性連接有上述第1檢測接合部，於上述第1導電線之另一端電性連接有上述第2檢測接合部。
4. 如請求項3之半導體記憶裝置，其中 上述基板具有第1面、及位於與上述第1面相反側之第2面； 上述第1半導體記憶體設置於上述第1面側； 上述第2半導體記憶體設置於上述第2面側，且於自上述第1方向觀察之情形時，與上述第1半導體記憶體之至少一部分重疊。
5. 如請求項3之半導體記憶裝置，其中 上述基板具有第1面； 上述第1半導體記憶體及上述第2半導體記憶體設置於上述第1面側。
6. 如請求項1之半導體記憶裝置，其中 上述基板具有上述第1檢測接合部被接合之焊墊； 上述焊墊包含：上述第1檢測接合部之一部分被接合之第1子焊墊、及離開上述第1子焊墊而配置，且上述第1檢測接合部之另一部分被接合之第2子焊墊。
7. 如請求項6之半導體記憶裝置，其中 上述第1子焊墊之面積與上述第2子焊墊之面積之合計小於自上述第1方向觀察之情形時之上述第1檢測接合部之投影面積。
8. 如請求項1之半導體記憶裝置，其進而具備： 第1阻抗；及 第2阻抗，其阻抗值與上述第1阻抗不同； 上述第1阻抗與上述第1檢測接合部電性並聯連接； 上述第2阻抗與上述第2檢測接合部電性並聯連接。
9. 一種半導體記憶裝置，其具備： 基板； 半導體記憶體，其具有接合於上述基板之複數個接合部，並且於自上述基板之厚度方向即第1方向觀察之情形時具有第1角、第2角、第3角、及第4角； 控制器；及 配線；其中 上述複數個接合部包含用以檢測與上述半導體記憶體相關之接合狀態之檢測接合部； 上述檢測接合部可使用上述配線而電性連接於上述控制器、用以對上述半導體記憶裝置供給電源電壓之電源端子、及用以對上述半導體記憶裝置供給接地電位之接地端子； 上述控制器可檢測上述配線之電壓； 上述複數個接合部包括：包含上述複數個接合部之一部分之第1群組、及包含上述複數個接合部之另一部分之第2群組； 上述第2群組設置於較上述第1群組更接近上述第1角之位置，且包含上述檢測接合部； 上述基板具有上述檢測接合部被接合之焊墊； 上述焊墊包含：上述檢測接合部之一部分被接合之第1子焊墊、及離開上述第1子焊墊而配置且上述檢測接合部之另一部分被接合之第2子焊墊。
10. 如請求項9之半導體記憶裝置，其中 自上述第1方向觀察之情形時，上述第1子焊墊之面積與上述第2子焊墊之面積之合計小於上述檢測接合部之投影面積。
11. 一種半導體記憶裝置，其具備： 基板； 半導體記憶體，其具有接合於上述基板之複數個接合部，並且於自上述基板之厚度方向即第1方向觀察之情形時具有第1角、第2角、第3角、及第4角； 控制器； 第1配線；及 第2配線；其中 上述複數個接合部設置為較上述第2角、上述第3角、及上述第4角更接近上述第1角，且包含可檢測與上述半導體記憶體相關之接合狀態之第1檢測接合部及第2檢測接合部； 上述第1檢測接合部可使用上述第1配線而電性連接於上述控制器、用以供給上述半導體記憶裝置之動作所使用之電源電壓之電源端子、及用以對上述半導體記憶裝置供給接地電位之接地端子； 上述第2檢測接合部可使用上述第2配線而電性連接於上述電源端子； 上述控制器於上述第1配線連接於上述控制器與上述接地端子之情形時可檢測上述第1配線之電壓。
12. 如請求項11之半導體記憶裝置，其中 上述半導體記憶體進而具有將上述第1檢測接合部與上述第2檢測接合部電性連接之導電線。