JP2015088508A - 半導体集積回路装置 - Google Patents

Abstract

【課題】給電用のパッドを配置できない領域での不所望な電源電圧低下を回避する半導体装置及び回避方法を提供する。
【解決手段】半導体チップ２を多層有機配線基板等１のインタポーザ上にフェイスアップで搭載したＢＧＡ等の半導体集積回路装置に於いて、半導体チップ２に設けられ、コア回路等に電源電位を供給する第１のメタル貫通電極群３１と、インタポーザ上の第１のメタルランド２１とを第１の導電性接着部材膜４１で相互接続するものである。
【選択図】図４

Description

本願は、半導体集積回路装置（または半導体装置）に関し、たとえば、配線基板上に半導体チップを搭載したデバイスに適用することができるものである。

日本特開２００８−３００４６９号公報（特許文献１）は、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）技術を用いた積層チップに関するものである。そこには、最上層のチップは、電源を含めて下方のチップとＴＳＶを介して接続され、更に、最上層のチップは、ボンディングワイヤを介しても外部と接続されているチップ積層構造が開示されている。

日本特開平８−２７４１２７号公報（特許文献２）または、これに対応する米国特許第５６７０８０２号公報（特許文献３）は、多数の端子を有するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に関するものである。そこには、インタフェース回路の電源端子等と内部回路の電源端子等を独立にボンディングワイヤを用いて取り出す技術が開示されている。

日本特開２００８−４７１４号公報（特許文献４）は、ＴＳＶ技術を用いた積層チップに関するものである。そこには、上のチップへの電源および基準電位の供給は、ボンディングパッドおよびボンディングワイヤを介して行われ、上のチップから下チップへの信号の伝達は貫通電極および容量結合を介して行われる技術が開示されている。

日本特開２０１１−２１６５９２号公報（特許文献５）または、これに対応する米国特許公開２０１１−２４２７１４号公報（特許文献６）は、半導体チップのインタフェースに関するＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）に関するものである。そこには、電極パッド数の削減のため、内部回路およびインタフェース回路で接地端子を共通化する技術が開示されている。

特開２００８−３００４６９号公報 特開平８−２７４１２７号公報 米国特許第５６７０８０２号公報 特開２００８−４７１４号公報 特開２０１１−２１６５９２号公報 米国特許公開２０１１−２４２７１４号公報

たとえば、マルチコアプロセッサ（Ｍｕｌｔｉ−Ｃｏｒｅ Ｐｒｏｃｅｓｓｏｒ）を集積した半導体集積回路チップは、通常、ＦＣ（Ｆｌｉｐ Ｃｈｉｐ）接続で、有機配線基板上に実装され、これと一体で、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージを構成する。

このような構成に於いては、消費電力が増大するため、チップの周辺部（周辺パッド）からの給電のみでは、不十分であり、チップ中心部（チップエリア部）にも給電用のパッドを設けている。

しかし、本願発明者らが、検討したところによると、複数のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）コアやＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の集積に伴う配線の増加等により、チップの周辺部と中心部の間で、給電用のパッドを配置できない部分が出てくることが明らかとなった。また、これを有機配線基板すなわちインタポーザ（Ｉｎｔｅｒｐｏｓｅｒ）の微細化で回避しようとすると、コストが大幅に上昇することが明らかとなった。

このように給電用のパッドを配置できない部分があると、その部分で、電源電圧降下が著しくなる等の問題が発生する。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願の一実施の形態の概要は、半導体チップを多層有機配線基板等のインタポーザ上にフェイスアップ（Ｆａｃｅ Ｕｐ）で搭載したＢＧＡ等の半導体集積回路装置に於いて、半導体チップに設けられ、コア回路等に電源電位を供給する第１のメタル貫通電極群と、インタポーザ上の第１のメタルランドとを第１の導電性接着部材膜で相互接続するものである。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、前記本願の一実施の形態によれば、半導体チップの一部の領域での不所望な電源電圧降下を回避することができる。

本願の一実施の形態の半導体集積回路装置における対象デバイスの一例であるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の一つの主要部をなすシステムチップ等の上面全体図である。 図１の前記システムチップ等と、ＢＧＡ等の他の一つの主要部をなす有機配線基板（ＢＧＡインタポーザ）との関係を示す前記システムチップ等の下面全体図である。 本願の前記一実施の形態の半導体集積回路装置における対象デバイスの一例であるＢＧＡ等の上面全体図である（表示の都合上、パッド、ランド、ワイヤ等の構造物は、必要最小限のみ表示。以下に同じ）。 図３のＸ−Ｘ’断面に対応するＢＧＡ等の全体断面図である（樹脂封止前）。 図３のＸ−Ｘ’断面に対応するＢＧＡ等の全体断面図である（樹脂封止後）。 図４の（メタル貫通電極の）下端部周辺領域Ｒ１の拡大断面図である。 図４の（メタル貫通電極の）上端部周辺領域Ｒ２の拡大断面図である。 図４のチップ表面ボンディングパッド周辺領域Ｒ３の拡大断面図である。 本願の前記一実施の形態の半導体集積回路装置における貫通電極群の平面的な配置に関する変形例１（多重環状配置）の構造等を説明するための図２に対応する前記システムチップ等の下面全体図である。 本願の前記一実施の形態の半導体集積回路装置における貫通電極群の平面的な配置に関する変形例２（交互繰り返し配置）の構造等を説明するための図２に対応する前記システムチップ等の下面全体図である。 本願の前記一実施の形態の半導体集積回路装置における貫通電極群の平面的な配置に関する変形例３（電源中央＆接地両側配置）の構造等を説明するための図２に対応する前記システムチップ等の下面全体図である。 本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例１（メモリスタック最上面ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するためのシステムブロック図である。 本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例１（メモリスタック最上面ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するための図４に対応するＢＧＡ等の全体断面図である（樹脂封止前）。 本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例１（メモリスタック最上面ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するための図４に対応するＢＧＡ等の全体断面図である（樹脂封止後）。 図１３のシステムチップ等−メモリチップ積層体間接続領域Ｒ５の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。 図１３のチップ表面ボンディングパッド周辺領域Ｒ４の拡大断面図である。 図１３のメモリチップ間接続領域Ｒ６の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。 図１３のメモリチップ積層体最上面パッド周辺領域Ｒ７の拡大断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例２（メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するための図４（図１３）に対応するＢＧＡ等の全体断面図である（樹脂封止前）。 本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例２（メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するための図４（図１３）に対応するＢＧＡ等の全体断面図である（樹脂封止後）。 図１９のメモリチップ間接続領域Ｒ６の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。 本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例３（メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給＆最上層Ｓｉインタポーザ方式）の構造等を説明するための図４（図１３、図１９）に対応するＢＧＡ等の全体断面図である（樹脂封止前）。 本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例３（メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給＆最上層Ｓｉインタポーザ方式）の構造等を説明するための図４（図１３、図１９）に対応するＢＧＡ等の全体断面図である（樹脂封止後）。 本願の他の一実施の形態の半導体集積回路装置におけるＢＧＡ等の構造等を説明するための図３に対応するＢＧＡの上面全体図である（表示の都合上、パッド、ランド、ワイヤ等の構造物は、必要最小限のみ表示。以下に同じ）。 図２４のＸ−Ｘ’断面に対応するＢＧＡ等の全体断面図である（樹脂封止前）。 図２４のＸ−Ｘ’断面に対応するＢＧＡ等の全体断面図である（樹脂封止後）。 図２５のチップ裏面ワイヤボンディングパッド周辺領域Ｒ８の拡大断面図である。 前記一実施の形態（変形例を含む）のアウトライン等を説明するための図４にほぼ対応する模式全体断面図である。 前記一実施の形態（変形例を含む）のその他のアウトライン等を説明するための図４（図２８）にほぼ対応する模式全体断面図である。 前記他の一実施の形態（変形例を含む）のアウトライン等を説明するための図４（図２８、図２９）にほぼ対応する模式全体断面図である。 図１６の構造に対する変形例を説明するための図１３のチップ表面ボンディングパッド周辺領域Ｒ４の拡大断面図である。 前記実施の形態（変形例を含む）に関する技術課題等の補足的説明及び考察をするための図３に対応するＢＧＡ等の上面全体図である。 図１５の変形例を説明するための図１３のシステムチップ等−メモリチップ積層体間接続領域Ｒ５の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。 図２１の変形例を説明するための図１９のメモリチップ間接続領域Ｒ６の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。

〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。

１．以下を含む半導体集積回路装置：
（ａ）表面および裏面を有する第1の有機配線基板；
（ｂ）前記第1の有機配線基板の前記表面に設けられた第1のメタルランド；
（ｃ）第1の主面および第２の主面を有し、この第２の主面を介して、前記第1の有機配線基板の前記表面側に搭載された半導体チップ；
（ｄ）前記半導体チップの前記第1の主面側に設けられた第1の集積回路領域および第２の集積回路領域；
（ｅ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通し、前記第1の集積回路領域に電源電位を供給する第1のメタル貫通電極群；
（ｆ）前記第1の有機配線基板の前記表面と前記半導体チップの前記第２の主面間に設けられ、前記第1のメタルランドと前記第1のメタル貫通電極群を相互に電気的に接続する第1の導電性接着部材膜。

２．前記項１に記載の半導体集積回路装置において、前記第1の集積回路領域は、内部回路領域であり、前記第２の集積回路領域は、Ｉ／Ｏ回路領域である。

３．前記項１または２に記載の半導体集積回路装置において、更に、以下を含む：
（ｇ）前記半導体チップの前記第1の主面側に設けられ、前記第２の集積回路領域に電源電位を供給する第１のボンディングパッド；
（ｈ）前記第1の有機配線基板の前記表面に設けられた第２のメタルランド；
（ｉ）前記第１のボンディングパッドと前記第２のメタルランドを相互に接続する第１のボンディングワイヤ。

４．前記項３に記載の半導体集積回路装置において、更に、以下を含む：
（ｊ）前記第1の有機配線基板の前記表面に設けられた第３のメタルランド；
（ｋ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通する第２のメタル貫通電極群；
（ｌ）前記第1の有機配線基板の前記表面と前記半導体チップの前記第２の主面間に設けられ、前記第３のメタルランドと前記第２のメタル貫通電極群を相互に電気的に接続する第２の導電性接着部材膜；
（ｍ）前記半導体チップの前記第1の主面側に設けられ、前記第２の集積回路領域に接地電位を供給する第２のボンディングパッド；
（ｎ）前記第1の有機配線基板の前記表面に設けられた第４のメタルランド；
（ｏ）前記第２のボンディングパッドと前記第４のメタルランドを相互に接続する第２のボンディングワイヤ、
ここで、前記第２のメタル貫通電極群は、前記第1の集積回路領域に接地電位を供給するものである。

５．前記項４に記載の半導体集積回路装置において、前記第１の導電性接着部材膜および前記第２の導電性接着部材膜は、導電性ペースト部材で構成されている。

６．前記項４に記載の半導体集積回路装置において、前記第１の導電性接着部材膜および前記第２の導電性接着部材膜は、半田部材で構成されている。

７．前記項４から６のいずれか一つに記載の半導体集積回路装置において、前記第１の導電性接着部材膜と前記第２の導電性接着部材膜は、平面的に言って、前記第1の有機配線基板の前記表面上のソルダレジスト膜により、相互に分離されている。

８．前記項４から７のいずれか一つに記載の半導体集積回路装置において、前記第1のメタル貫通電極群の各々の下端と、前記第１の導電性接着部材膜は、直接、電気的に接続されており、前記第２のメタル貫通電極群の各々の下端と、前記第２の導電性接着部材膜は、直接、電気的に接続されている。

９．前記項４から８のいずれか一つに記載の半導体集積回路装置において、更に、以下を含む：
（ｐ）前記半導体チップの前記第1の主面側に設けられ、前記第２の集積回路領域との間で信号をやり取りするＩ／Ｏ信号用の第３のボンディングパッド；
（ｑ）前記第1の有機配線基板の前記表面に設けられた第５のメタルランド；
（ｒ）前記第３のボンディングパッドと前記第５のメタルランドを相互に接続する第３のボンディングワイヤ。

１０．前記項１から９のいずれか一つに記載の半導体集積回路装置において、更に、以下を含む：
（ｓ）前記半導体チップの前記第１の主面上に搭載されたメタル貫通電極群相互連結メモリチップ積層体。

１１．以下を含む半導体集積回路装置：
（ａ）表面および裏面を有する第1の有機配線基板；
（ｂ）前記第1の有機配線基板の前記表面に設けられた第1のメタルランド；
（ｃ）第1の主面および第２の主面を有し、この第１の主面上に設けられた第１のバンプ電極群および第２のバンプ電極群を介して、前記第1の有機配線基板の前記表面側にフリップチップ接続された半導体チップ；
（ｄ）前記半導体チップの前記第1の主面側に設けられた第1の集積回路領域および第２の集積回路領域；
（ｅ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通する第1のメタル貫通電極群；
（ｆ）前記半導体チップの前記第２の主面と前記第1の有機配線基板の前記表面の間に張られ、前記第1のメタルランドと前記第1のメタル貫通電極群を相互に電気的に接続する第１のボンディングワイヤ。

１２．前記項１１に記載の半導体集積回路装置において、前記第1の集積回路領域は、内部回路領域であり、前記第２の集積回路領域は、Ｉ／Ｏ回路領域である。

１３．前記項１１または１２に記載の半導体集積回路装置において、前記第１のバンプ電極群は、前記第1の集積回路領域に電源電位を供給するものである。

１４．前記項１１から１３のいずれか一つに記載の半導体集積回路装置において、前記第1のメタル貫通電極群は、前記第２の集積回路領域に電源電位を供給するものである。

１５．前記項１１から１４のいずれか一つに記載の半導体集積回路装置において、前記第２のバンプ電極群は、前記第1の集積回路領域に接地電位を供給するものである。

１６．前記項１１から１５のいずれか一つに記載の半導体集積回路装置において、更に、以下を含む：
（ｇ）前記第1の有機配線基板の前記表面に設けられた第２のメタルランド；
（ｈ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通する第２のメタル貫通電極群；
（ｈ）前記半導体チップの前記第２の主面と前記第1の有機配線基板の前記表面の間に張られ、前記第２のメタルランドと前記第２のメタル貫通電極群を相互に電気的に接続する第２のボンディングワイヤ、
ここで、前記第２のメタル貫通電極群は、前記第２の集積回路領域に接地電位を供給するものである。

１７．前記項１６に記載の半導体集積回路装置において、更に、以下を含む：
（ｇ）前記第1の有機配線基板の前記表面に設けられた第３のメタルランド；
（ｈ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通する第３のメタル貫通電極群；
（ｈ）前記半導体チップの前記第２の主面と前記第1の有機配線基板の前記表面の間に張られ、前記第３のメタルランドと前記第３のメタル貫通電極群を相互に電気的に接続する第３のボンディングワイヤ、
ここで、前記第３のメタル貫通電極群は、前記第２の集積回路領域との間で信号をやり取りするものである。

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。

今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。

なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。

同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。

窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。

３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。

また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。

更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。

また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。

なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。

５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

６．本願に於いて、「メタル貫通電極群」というときは、メタル貫通電極、すなわち、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）電極の集合を指す。この場合、本願に於いては、一つのメタル貫通電極からなる集合も、「メタル貫通電極群」である。ただし、数学の場合と異なり、メタル貫通電極を一つも含まない集合は、本願で言う「メタル貫通電極群」ではない。

本願に於いては、混乱のないときは、「ビア（Ｖｉａ）」は、連結孔と連結孔に埋め込まれた接続電極の両方に対して使用される。特に、連結孔と連結孔に埋め込まれた接続電極を区別するときは、たとえば前者を「ビア」と呼び、後者を「ビア電極」等と呼ぶ。

本願に於いては、ＴＳＶプロセスの分類は、原則として以下のごとくである。すなわち、表面から開口するビアプロセスを「表面ビアプロセス」と呼び、裏面から開口するビアプロセスを「裏面ビアプロセス」と呼ぶ。裏面ビアプロセスは、実際的には、ビアラストプロセスの小分類と考えられる。

ＴＳＶを開口するタイミングによって、「ビアファースト（Ｖｉａ Ｆｉｒｓｔ）プロセス」、「ビアミドル（Ｖｉａ Ｍｉｄｄｌｅ）プロセス」および「ビアラスト（Ｖｉａ Ｌａｓｔ）プロセス」に分類する。ビアファーストプロセスは、半導体基板上のＭＩＳＦＥＴ等の能動デバイスの基本的部分が完成する以前に（デバイス未形成の半導体基板状態からプリメタル工程に入る前まで）にＴＳＶを開口するものである。

ビアミドルプロセスは、プリメタル工程後に（通常、プリメタル工程が一応完成した後、配線工程前）、にＴＳＶを開口するものである（すなわち、狭義の「ビアミドルプロセス」）。

ビアラストプロセスは、最上層配線工程が一応完了した後にＴＳＶを開口するものである。ビアラストプロセスには、「表面ビアラストプロセス」と「裏面ビアラストプロセス」がある。

なお、これらのほか、ビアミドルプロセスと表面ビアラストプロセスの中間的なタイミングで、ＴＳＶを開口する「ビアアフタミドル（Ｖｉａ Ａｆｔｅｒ Ｍｉｄｄｌｅ）」等の表面ビアプロセスがある。

更に、本願に於いて、「バンプ電極」とは、半田バンプ電極等の「溶融性バンプ電極」と、銅バンプ電極、金バンプ電極等の「非溶融性バンプ電極」の両方を含む概念である。従って、「ポスト電極」、「ピラー電極」等も当然含まれる。

また、本願に於いては、「インタポーザ」とは、ＢＧＡ等を構成する半導体チップを搭載するための配線基板、または、チップを積層する場合に、それらの間や上方に配置して、相互接続する配線基板を指す。インタポーザは、その主要な材料により、「有機系インタポーザ」と「Ｓｉインタポーザ」に分類される。

更に、本願に於いて、「導電性接着部材膜」は、「半田部材」、「導電性ペースト」を含む概念であり、半田部材の典型は、鉛フリー半田等であり、導電性ペーストの典型は、銀ペースト等である。

本願に於いては、配線基板とチップの間、または、積層チップ間に介在させる「絶縁性接着層」は、その着目する機能及び特長によって、「フローアンダフィル（Ｆｌｏｗ Ｕｎｄｅｒｆｉｌｌ）」、「ノーフローアンダフィル（Ｎｏ−Ｆｌｏｗ Ｕｎｄｅｒｆｉｌｌ）」、「絶縁性スペーサ」、「シート状アンダフィル」、「充填型樹脂封止層」等と異なる名称で呼ばれる。しかし、デバイス完成後は、ほぼ類似の絶縁性接着層を構成する。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。

１．本願の一実施の形態の半導体集積回路装置における対象デバイスの一例であるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の構造の説明（主に図１から図８）
このセクションでは、一例として、たとえば有機系多層配線基板（インタポーザ）上にフェイスアップで、ＳＯＣ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）型半導体チップ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）チップ、ロジックチップ等のシステムチップを搭載したＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を例にとり具体的に説明する。しかし、ＢＧＡに限らず、配線基板上にフェイスアップで半導体チップを搭載するものに広く適用できることは言うまでもない。

なお、チップやインタポーザに設けられたＴＳＶ（メタル貫通電極）、パッド、ランド等（包括的に「構造物」という）の数は、一般にかなり多いが、図上では、図示の都合上、分布の様子を示す程度の数（または、例示する程度の数）にとどめている。

また、以下では、メタル貫通電極の例として、銅系ビアミドルプロセスを例に取り具体的に説明するが、ポリシリコン系またはタングステン系ビアファーストプロセス、いずれも銅系のビアラストプロセス、ビアアフタミドルプロセス等でも良いことは言うまでもない。

更に、以下では、ワイヤボンディングに関して、ボールボンディングを例に取り具体的に説明するが、その他のボンディング方式でも良いことは言うまでもない。また、以下の例では、主に、第１ボンディング点をチップ側とし、第２ボンディング点を配線基板側とするワイヤボンディング方式（順方向ワイヤボンディング）を例に取り具体的に説明している。しかし、これに限らず、第１ボンディング点を配線基板側とし、第２ボンディング点をチップ側とするワイヤボンディング方式（逆方向ワイヤボンディング）であっても良いことは言うまでもない。

図１は本願の一実施の形態の半導体集積回路装置における対象デバイスの一例であるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の一つの主要部をなすシステムチップ等の上面全体図である。図２は図１の前記システムチップ等と、ＢＧＡ等の他の一つの主要部をなす有機配線基板（ＢＧＡインタポーザ）との関係を示す前記システムチップ等の下面全体図である。図３は本願の前記一実施の形態の半導体集積回路装置における対象デバイスの一例であるＢＧＡ等の上面全体図である（表示の都合上、パッド、ランド、ワイヤ等の構造物は、必要最小限のみ表示。以下に同じ）。図４は図３のＸ−Ｘ’断面に対応するＢＧＡ等の全体断面図である（樹脂封止前）。図５は図３のＸ−Ｘ’断面に対応するＢＧＡ等の全体断面図である（樹脂封止後）。図６は図４の（メタル貫通電極の）下端部周辺領域Ｒ１の拡大断面図である。図７は図４の（メタル貫通電極の）上端部周辺領域Ｒ２の拡大断面図である。図８は図４のチップ表面ボンディングパッド周辺領域Ｒ３の拡大断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置における対象デバイスの一例であるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の構造等を説明する。

まず、一つの主要要素であるシステムチップの表面レイアウトの概要を図１に基づいて説明する。図１に示すように、システムチップ２の表面２ａ（第１の主面）上には、たとえば、第１の集積回路領域３（内部回路領域）および第２の集積回路領域４（Ｉ／Ｏ回路領域）が設けられている。内部回路領域３は、たとえば、コアロジック（Ｃｏｒｅ Ｌｏｇｉｃ）領域であり、必須ではないが一般に、チップ２の内部領域１０ｃに設けられる。一方、Ｉ／Ｏ回路領域４は、必須ではないが一般に、チップ２の内部領域１０ｃの周辺部に設けられる。システムチップ２の表面２ａ上の周辺領域１０ｐには、多数のボンディングパッド５０が設けられており、この中には、第１のボンディングパッド５１、第２のボンディングパッド５２等が含まれる。第１のボンディングパッド５１は、この例では、たとえば、Ｉ／Ｏ回路領域４に電源電位を供給するためのものである。このように、第１のボンディングパッド５１を介して、Ｉ／Ｏ回路領域４への電源電位が供給されるので、その他の経路から供給されない場合（又は、その他の経路からの供給が十分でない場合に於いても）にも、十分な電源電位の供給が可能となる。

なお、この場合、Ｉ／Ｏ回路領域４への電源電位の供給は、他の経路を併用してもよく、本経路単独であっても良い。また、第１のボンディングパッド５１は、単数でも複数でも良い。複数にすると、その分、電圧降下を十分に回避することができる。

第２のボンディングパッド５２は、この例では、たとえば、Ｉ／Ｏ回路領域４に接地電位を供給するためのものである。このように、第２のボンディングパッド５２を介して、Ｉ／Ｏ回路領域４への接地電位が供給されるので、その他の経路から供給されない場合（又は、その他の経路からの供給が十分でない場合に於いても）にも、十分な接地電位の供給が可能となる。

なお、この場合、Ｉ／Ｏ回路領域４への接地電位の供給は、他の経路を併用してもよく、本経路単独であっても良い。また、第２のボンディングパッド５２は、単数でも複数でも良い。複数にすると、その分、電圧変動等を十分に回避することができる。

次に、システムチップ２の裏面２ｂ（第２の主面）を図２に示す。図２に示すように、この例に於いては、中央部には、複数の第１のメタル貫通電極３４から構成された第１のメタル貫通電極群３１が設けられている。第１のメタル貫通電極群３１は、この例では、たとえば、内部回路領域３に電源電位を供給するためのものである。このように、第１のメタル貫通電極群３１を介して、下方から内部回路領域３に対して、電源電位が供給されるので、その他の経路から供給されない場合（又は、その他の経路からの供給が十分でない場合に於いても）にも、十分な電源電位の供給が可能となる。

なお、この場合、内部回路領域３への電源電位の供給は、他の経路を併用してもよく、本経路単独であっても良い。また、第１のメタル貫通電極群３１を構成するメタル貫通電極の数は、単数でも複数でも良い。複数にすると、その分、電圧降下を十分に回避することができる。

一方、その周りには、これを取り巻くように、複数の第２のメタル貫通電極３５から構成された第２のメタル貫通電極群３２が設けられている。第２のメタル貫通電極群３２は、この例では、たとえば、内部回路領域３に接地電位を供給するためのものである。第２のメタル貫通電極群３２は、この例では、たとえば、内部回路領域３に接地電位を供給するためのものである。このように、第２のメタル貫通電極群３２を介して、下方から内部回路領域３に対して、接地電位が供給されるので、その他の経路から供給されない場合（又は、その他の経路からの供給が十分でない場合に於いても）にも、十分な接地電位の供給が可能となる。

なお、この場合、内部回路領域３への接地電位の供給は、他の経路を併用してもよく、本経路単独であっても良い。また、第２のメタル貫通電極群３２を構成するメタル貫通電極の数は、単数でも複数でも良い。複数にすると、その分、電圧変動等を十分に回避することができる。

なお、第１のメタル貫通電極群３１の配置は、後に説明する第１の導電性接着部材膜４１にほぼ対応しており、第２のメタル貫通電極群３２の配置は、後に説明する第２の導電性接着部材膜４２にほぼ対応している。

次に、ＢＧＡの上面構造等の一例を図３に示す。図３に示すように、ＢＧＡインタポーザ１の表面１ａ上には、たとえば、第１のメタルランド２１、第２のメタルランド２２、第３のメタルランド２３、第４のメタルランド２４、第５のメタルランド２５等が設けられており、その他の部分のほとんどは、表面ソルダレジスト膜８で被覆されている。この表面ソルダレジスト膜８と各ランド等との関係は、この例では、ＮＳＭＤ（Ｎｏｎ−Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ）方式となっているが、ＳＭＤ（Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ）方式であっても良いことは言うまでもない。ただし、ＮＳＭＤ方式においては、一般に、ランド等の配置密度を高められるメリットを有する。

システムチップ２の表面２ａ（第１の主面）には、第１のボンディングパッド５１、第２のボンディングパッド５２、第３のボンディングパッド５３等が設けられている。第１のボンディングパッド５１と第２のメタルランド２２は、相互に、第１のボンディングワイヤ６１によって、電気的に接続されている。同様に、第２のボンディングパッド５２と第４のメタルランド２４は、相互に、第２のボンディングワイヤ６２によって、電気的に接続されている。更に、第３のボンディングパッド５３と第５のメタルランド２５は、相互に、第３のボンディングワイヤ６３によって、電気的に接続されている。第２のボンディングパッド５２は、この例では、たとえば、Ｉ／Ｏ回路領域４に接地電位を供給するためのものであり、第３のボンディングパッド５３は、Ｉ／Ｏ回路領域４との間で信号をやり取りするＩ／Ｏ信号用パッドである。

ＢＧＡインタポーザ１の表面１ａ上において、第１のメタルランド２１上および、その外部領域外周辺には、２次元的に一体の第１の導電性接着部材膜４１（２次元単連結構造）が形成されている。一方、第３のメタルランド２３上および、その外部及び内部領域外周辺には、２次元的に一体の第２の導電性接着部材膜４２（２次元２重連結構造）が形成されている。第１の導電性接着部材膜４１および第２の導電性接着部材膜４２は、それぞれ第１のメタル貫通電極群３１と第１のメタルランド２１および第２のメタル貫通電極群３２と第３のメタルランド２３を電気的に接続するためのものである（単独で、または補助的に接続する場合を含む）。このように、第１のメタル貫通電極群３１と第１のメタルランド２１が、第１の導電性接着部材膜４１で接続されているので、他の接続方式と比べて、プロセスを簡素化することができる。同様に、第２のメタル貫通電極群３２と第３のメタルランド２３が、第２の導電性接着部材膜４２で接続されているので、他の接続方式と比べて、プロセスを簡素化することができる。

第１の導電性接着部材膜４１および第２の導電性接着部材膜４２の好適な材料としては、例えば、銀ペースト等の塗布系導電性ペースト（一般に導電性ペースト、具体的には、エポキシ樹脂等を主要な成分とする有機系ペースト）を一例として上げることができる。導電性ペーストのほか、鉛フリー半田等の半田部材を好適なものとして例示することができる。塗布系導電性ペーストを使用した場合は、特に、プロセスの簡易化が容易である。また、半田部材（半田ペーストをリフローする等のプロセス）を使用した場合は、比較的簡単なプロセスで、低い接続抵抗が得られるメリットがある。導電性接着部材膜は、周辺のソルダーレジスト膜により、自己整合的に、その限界が規定されるので、あまり高い塗布精度等を要求されないメリットを有する。すなわち、第１の導電性接着部材膜４１および第２の導電性接着部材膜４２は、相互に、その間のソルダーレジスト膜により、分離されるのである。

次に、図３のＸ−Ｘ’断面を図４に示す。図４に示すように、有機配線基板１（ＢＧＡインタポーザ）すなわち第１の有機配線基板は、たとえば、ガラスエポキシ系コア基板付ビルドアップ４層基板であり、最上層メタル配線層Ｌ１（たとえば、銅系メタル膜。以下同じ）、第２層メタル配線層Ｌ２、第３層メタル配線層Ｌ３および最下層メタル配線層Ｌ４を有する。これらのうち、第２層メタル配線層Ｌ２は、いわゆる電源プレイン（Ｐｌａｎｅ）層であり、第３層メタル配線層Ｌ３は、接地プレイン層である。

有機配線基板１は、たとえば、中央のコア有機絶縁基板５、このコア有機絶縁基板５の表面側に設けられた第２層メタル配線７２ａ，７２ｂ，７２ｃ、裏面側に設けられた第３層メタル配線７３ａ，７３ｂ，７３ｃ、および、コア有機絶縁基板５を貫通する埋め込み貫通ビア２７ａ，２７ｂ，２７ｃを有する。コア有機絶縁基板５の表面１ａおよび第２層メタル配線７２ａ，７２ｂ，７２ｃ上には、表面ビルドアップ有機絶縁層６（例えば、エポキシ系絶縁膜）が設けられており、コア有機絶縁基板５の裏面１ｂ上には、裏面ビルドアップ有機絶縁層７（例えば、エポキシ系絶縁膜）が設けられている。なお、埋め込み貫通ビア２７ａ，２７ｂ，２７ｃのそれぞれは、たとえば、メタルビア部４５（たとえば、銅系メタル膜）、絶縁樹脂埋め込み部４６（たとえば、表面ビルドアップ有機絶縁層６等とほぼ同質のエポキシ系絶縁部材が埋め込まれている）を有する。

表面ビルドアップ有機絶縁層６上には、ともに、最上層メタル配線層Ｌ１に属する第１のメタルランド２１（たとえば、銅系メタル膜。以下同じ）、第２のメタルランド２２、第３のメタルランド２３、第４のメタルランド２４等の最上層メタルパターンが設けられている。更に、この例では、表面ビルドアップ有機絶縁層６上の最上層メタルパターンが設けられていない部分のほとんどは、表面ソルダレジスト膜８によって被覆されている。

同様に、裏面ビルドアップ有機絶縁層７上には、ともに、最下層メタル配線層Ｌ４に属する外部バンプ電極取り付けランド２８ａ，２８ｂ（たとえば、銅系メタル膜。以下同じ）、最下層メタル配線７４ａ等の最下層メタルパターンが設けられている。更に、この例では、裏面ビルドアップ有機絶縁層７上の最下層メタルパターンが設けられていない部分のほとんどは、裏面ソルダレジスト膜９によって被覆されている。

また、表面ビルドアップ有機絶縁層６内には、ブラインドビア２６ａ，２６ｂ，２６ｃ，２６ｄ（たとえば、銅系メタル部材で構成されている。以下同じ）が設けられており、裏面ビルドアップ有機絶縁層７内には、ブラインドビア２６ｅ，２６ｆが設けられている。

外部バンプ電極取り付けランド２８ａ，２８ｂ上には、それぞれ外部バンプ電極２９ａ，２９ｂ（たとえば、鉛フリー半田バンプ電極）が設けられている。

有機配線基板１の表面１ａ上には、フェースアップ（Ｆａｃｅ−ｕｐ）の状態でＳＯＣ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）等のロジックチップ２（ロジック回路やＣＰＵ等を有する集積回路チップ）が取り付けられている。ロジックチップ２は、半導体基板層２ｓ、この裏面２ｂ側に設けられた裏面絶縁膜１６、表面２ａ側に設けられたプリメタル層１１、プリメタル層１１上に設けられた多層配線層１２、多層配線層１２上に設けられた第１のボンディングパッド５１、第２のボンディングパッド５２、ファイナルパッシベーション膜１５等から構成されている。この例に於いては、第１のボンディングパッド５１、第２のボンディングパッド５２等は、たとえば、アルミニウム系ボンディングパッドであるが、銅系ボンディングパッドであっても、パラジウム系ボンディングパッドであっても、その他の金属材料を主要な構成要素とするボンディングパッドであっても良い。ここで、第１のボンディングパッド５１は、第１のボンディングワイヤ６１を介して（たとえば、ボールボンディング）第２のメタルランド２２と電気的に接続されている。一方、第２のボンディングパッド５２は、第２のボンディングワイヤ６２を介して（たとえば、ボールボンディング）第４のメタルランド２４と電気的に接続されている。第１のボンディングワイヤ６１、第２のボンディングワイヤ６２等のボンディングワイヤの主要な材料としては、金系ワイヤを好適なものとして例示することができる。なお、ボンディングワイヤの主要な材料としては、金系ワイヤのほか、銅系ワイヤ、パラジウム系ワイヤ、銀系ワイヤ、アルミニウム系ワイヤ等を好適なものとして例示することができる。しかし、金系ワイヤが最も、ワイヤの微細化、プロセスの安定性等の観点から、最も好適である。

また、ロジックチップ２は、その半導体基板層２ｓを貫通する第１のメタル貫通電極群３１、第２のメタル貫通電極群３２等のメタル貫通電極群を有する。この例に於いては、第１のメタル貫通電極群３１は、たとえば、第１のメタル貫通電極３４等のＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）電極を有し、第２のメタル貫通電極群３２は、第２のメタル貫通電極３５等のＴＳＶ電極を有する。第１のメタル貫通電極群３１を構成する各第１のメタル貫通電極３４の下端部は、直接又は第１の導電性接着部材膜４１を介して、第１のメタルランド２１と電気的に接続されている。同様に、第２のメタル貫通電極群３２を構成する各第２のメタル貫通電極３５の下端部は、直接又は第２の導電性接着部材膜４２を介して、第３のメタルランド２３と電気的に接続されている。すなわち、第１のメタル貫通電極群３１は、第１の導電性接着部材膜４１と直接、電気的に接続されており、第２のメタル貫通電極群３２は、第２の導電性接着部材膜４２と直接、電気的に接続されている。このように、相互に直接、電気的に接続されているので、良好な接続抵抗を得ることができる。

ここで、第１の導電性接着部材膜４１および第２の導電性接着部材膜４２の導電性接着部材膜の主要な材料としては、たとえば、銀ペースト等の金属粉末含有有機系塗布部材（又は、導電性ペースト部材）を好適なものとして例示することができる。導電性接着部材膜の主要な材料としては、導電性ペースト部材のほか、半田部材（たとえば、鉛フリー半田）等を好適なものとして例示することができる。なお、導電性ペースト部材等を用いると、プロセスが容易になるメリットを有する。

次に、図４における半導体チップ２、ボンディングワイヤ６１，６２等を封止樹脂（たとえば、エポキシ系封止樹脂すなわち熱硬化性封止樹脂）で封止したものを図５に示す。図５に示すように、有機配線基板１の表面１ａ側には、樹脂封止体４７が形成されている。

次に、図４における各メタル貫通電極の下端部周辺領域Ｒ１の拡大断面図を図６に示す（構造的には、いずれのＴＳＶ電極も同一構造であるが、ここでは、メタル貫通電極３４を例に取り説明する）。図６に示すように、下部には、第１のメタルランド２１（例えば、銅表面）があり、メタル貫通電極３４の下端は、この例では、これに近接しており、その間には、第１の導電性接着部材膜４１が介在している。なお、メタル貫通電極３４の下端は、第１のメタルランド２１の上面に、直接接触していても良い。メタル貫通電極３４の側面のほぼ全体は、例えば、窒化チタン膜等のＴＳＶバリアメタル膜５５で被覆されている。また、メタル貫通電極３４の側面の下端部近傍を除く、ほぼ全体は、例えば、酸化シリコン系絶縁膜等のライナ絶縁膜５４で被覆されている。更に、メタル貫通電極３４が半導体基板層２ｓ（この例では、単結晶シリコン基板）の裏面２ｂから突出している部分および半導体基板層２ｓの裏面２ｂは、たとえば、窒化シリコン系絶縁膜等の裏面絶縁膜１６で被覆されている。

次に、図４における各メタル貫通電極の上端部周辺領域Ｒ２の拡大断面図を図７に示す（構造的には、いずれのＴＳＶ電極も同一構造であるが、ここでは、メタル貫通電極３４を例に取り説明する）。図７に示すように、半導体基板層２ｓの表面２ａ上には、たとえば、主に酸化シリコン系絶縁膜等から構成されたプリメタル層１１が設けられており、この例では、メタル貫通電極３４の上端は、プリメタル層１１の上面にある。

プリメタル層１１上には、たとえば、ＳｉＣＮ系絶縁膜等から構成された第１層絶縁性バリア膜５７ａが設けられており、その上には、たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜等から構成された第１層主層間絶縁膜５８ａが設けられている。すなわち、第１層絶縁性バリア膜５７ａおよび第１層主層間絶縁膜５８ａで第１層層間絶縁膜が構成されている。この第１層層間絶縁膜内には、第１層銅埋め込み配線５９ａ（ビアを含む）が埋め込まれており、この配線の側面および下面には、たとえば、タンタル膜等の第１層銅埋め込み配線バリアメタル膜５６ａが設けられている。

第１層層間絶縁膜上には、同様に、たとえば、ＳｉＣＮ系絶縁膜等から構成された第２層絶縁性バリア膜５７ｂが設けられており、その上には、たとえば、Ｌｏｗ−ｋ酸化シリコン系絶縁膜等から構成された第２層主層間絶縁膜５８ｂが設けられている。すなわち、第２層絶縁性バリア膜５７ｂおよび第２層主層間絶縁膜５８ｂで第２層層間絶縁膜が構成されている。この第２層層間絶縁膜内には、第２層銅埋め込み配線５９ｂ（ビアを含む）が埋め込まれており、この配線の側面および下面には、たとえば、タンタル膜等の第２層銅埋め込み配線バリアメタル膜５６ｂが設けられている。

同様に、第２層層間絶縁膜上には、同様に、たとえば、ＳｉＣＮ系絶縁膜等から構成された第３層絶縁性バリア膜５７ｃが設けられており、その上には、たとえば、Ｌｏｗ−ｋ酸化シリコン系絶縁膜等から構成された第３層主層間絶縁膜５８ｃが設けられている。

次に、図４におけるチップ表面ボンディングパッド周辺領域Ｒ３の拡大断面図を図８に示す（構造的には、いずれのいずれのボンディングパッドも特に異なる旨、明示する以外は同一構造であるが、ここでは、第１のボンディングパッド５１を例に取り説明する）。図８に示すように、たとえば、Ｌｏｗ−ｋ酸化シリコン系絶縁膜等から構成された最上層主層間絶縁膜５８ｘ内には、最上層銅埋め込み配線５９ｘ（ビアを含む）が埋め込まれており、この配線の側面および下面には、たとえば、タンタル膜等の最上層銅埋め込み配線バリアメタル５６ｘが設けられている。ここで、最上層主層間絶縁膜５８ｘ等は、最上層層間絶縁膜を構成するものである。

最上層層間絶縁膜上には、たとえば、ＳｉＣＮ系絶縁膜（または、ＳｉＮ系絶縁膜）等から構成されたパッド層直下の絶縁性バリア膜５７ｆが設けられており、この上には、たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜等から構成されたパッド層直下の主層間絶縁膜５８ｆが設けられている。絶縁性バリア膜５７ｆおよび主層間絶縁膜５８ｆにより、パッド層直下層間絶縁膜が構成されている。パッド層直下層間絶縁膜内には、タングステンプラグ６７が埋め込まれており、タングステンプラグ６７の側面及び底面には、窒化チタン膜等のバリアメタル膜６５が設けられている。

パッド層直下層間絶縁膜上には、たとえば、パッド層を構成するアルミニウム系メタル配線層が設けられており、これから、第１のボンディングパッド５１等のボンディングパッドが構成されている（他のボンディングパッドも、特に、そうでない旨、明示している場合を除き、基本的に同じ構造であるが、ここでは、第１のボンディングパッド５１を例に取り説明する）。アルミニウム系メタル配線層の下面は、たとえば、窒化チタン膜等で構成されたバリアメタル膜６４となっており、上面は、パッド開口部等を除いて、同様に、窒化チタン膜等で構成されたバリアメタル膜６４（反射防止膜）となっている。

第１のボンディングパッド５１上には、たとえば、ボールボンディングによって、金ワイヤ６１等（他に、銅ワイヤ、アルミニウムワイヤ、銀ワイヤ、パラジウムワイヤ等が好適である）が接続されている。第１のボンディングパッド５１のパッド開口部以外の部分およびパッド層直下層間絶縁膜上には、ファイナルパッシベーション膜１５が設けられている。

２．本願の前記一実施の形態の半導体集積回路装置における貫通電極群の平面的な配置に関する各種変形例（１から３）等の構造の説明（主に図９から図１１）
このセクションの例は、セクション１の図２の変形例であるから、その他の図（図２のうち、以下で説明していない部分および図２以外の図及び、それに関する説明）は、基本的に変わるところがないので、以下では、原則として、異なる部分のみを説明する。

図２に於いては、電源系及び接地系貫通電極、すなわち、電源等ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）の平面配置として、比較的単純な中央電源系−周辺環状接地系ＴＳＶ配置を例に取り、説明した。しかし、電源等ＴＳＶ平面配置としては、これに限らず、必要に応じて、各種のバリエーションが可能である。以下では、バリエーションの例を示す。

図９は本願の前記一実施の形態の半導体集積回路装置における貫通電極群の平面的な配置に関する変形例１（多重環状配置）の構造等を説明するための図２に対応する前記システムチップ等の下面全体図である。図１０は本願の前記一実施の形態の半導体集積回路装置における貫通電極群の平面的な配置に関する変形例２（交互繰り返し配置）の構造等を説明するための図２に対応する前記システムチップ等の下面全体図である。図１１は本願の前記一実施の形態の半導体集積回路装置における貫通電極群の平面的な配置に関する変形例３（電源中央＆接地両側配置）の構造等を説明するための図２に対応する前記システムチップ等の下面全体図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における貫通電極群の平面的な配置に関する各種変形例等の構造等を説明する。

（１）多重環状配置（主に図９）：
セクション１で説明した図２の例では、平面的に見て、第１のメタル貫通電極群３１（例えば、電源供給用貫通電極群）がチップ２の内部に配置され、その周りを環状の第２のメタル貫通電極群３２（例えば、接地電位供給用貫通電極群）が取り巻いて配置されている。これに対して、この例では、図９に示すように、平面的に見て、まず、チップ２の中心部に第１のメタル貫通電極群３１ａ（第１のメタル貫通電極群３１の一部）が配置され、その周りを環状の第２のメタル貫通電極群３２ａ（第２のメタル貫通電極群３２の一部）が取り巻いて配置されている。更に、環状の第２のメタル貫通電極群３２ａの周りを第１のメタル貫通電極群３１ｂ（第１のメタル貫通電極群３１の残りの部分）が取り巻いて配置されて、更にその周りを第２のメタル貫通電極群３２ｂ（第２のメタル貫通電極群３２の残りの部分）が取り巻いて配置されている。

すなわち、この例に於いては、第１のメタル貫通電極群３１および第２のメタル貫通電極群３２が、それぞれ、二つの下位群（第１のメタル貫通電極下位群および第２のメタル貫通電極下位群）に分割されている。

このようにすえることにより、図２のような単純なものと比較して、第１の集積回路領域３（内部回路領域）の各部分への電源電位（接地電位）の供給をより、均等なものとすることができる。

（２）交互繰り返し配置（主に図１０）：
この例では、図１０に示すように、セクション１で説明した図２の例における第１のメタル貫通電極群３１（例えば、電源供給用貫通電極群）が、チップ２を縦断するように、たとえば４個の第１のメタル貫通電極群３１ａ，３１ｂ，３１ｃ，３１ｄに分割されている。すなわち、４個の第１のメタル貫通電極下位群に分割されている。

一方、この例では、セクション１で説明した図２の例における第２のメタル貫通電極群３２も、たとえば４個の第２のメタル貫通電極群３２ａ，３２ｂ，３２ｃ，３２ｄに分割されている。すなわち、４個の第２のメタル貫通電極下位群に分割されている。

そして、この例に於いては、各第１のメタル貫通電極下位群および第２のメタル貫通電極下位群は、下位群ごとにほぼ直線状に横並びに配置されており、対応する対同士（たとえば、第１のメタル貫通電極下位群３１ａおよび第２のメタル貫通電極下位群３２ａ）が、接近するように配置されている。また、この例では、各第１のメタル貫通電極下位群を構成する各第１のメタル貫通電極３４と、これと対を成して近接する第２のメタル貫通電極下位群３２ａを構成する各第２のメタル貫通電極３５が、それぞれが構成する列のほぼ同じ位置に来るように配置されている。

このようにすえることにより、図９のような複雑なものと比較して、第１の集積回路領域３（内部回路領域）の各部分への電源電位（接地電位）の供給をより単純なレイアウトで、高密度で、かつ、均等なものとすることができる。

（３）電源中央＆接地両側配置（主に図１１）：
この例では、図１１に示すように、セクション１で説明した図２の例における第１のメタル貫通電極群３１（例えば、電源供給用貫通電極群）が、例えば、チップ２をその中央部で縦断しており、その配置領域の両端部に近接して、それに沿って延びるほぼ直線状の一対の第１のメタル貫通電極群３１ａ，３１ｂ（第１のメタル貫通電極下位群）に分けられている。

一方、第２のメタル貫通電極群３２は、第２のメタル貫通電極下位群３２ａ、３２ｂのように、二つに分けられて、それぞれ、第１のメタル貫通電極群３１ａ，３１ｂ（第１のメタル貫通電極下位群）に近接するように、第１のメタル貫通電極群３１の配置領域の両端に沿って、ほぼ直線状に配置されている。この際、この例では、先と同様に、各第１のメタル貫通電極下位群を構成する各第１のメタル貫通電極３４と、これと対を成して近接する第２のメタル貫通電極下位群３２ａを構成する各第２のメタル貫通電極３５が、それぞれが構成する列のほぼ同じ位置に来るように配置されている。

このようにすえることにより、図９や図１０のような複雑なものと比較して、第１の集積回路領域３（内部回路領域）の各部分への電源電位（接地電位）の供給を更に単純なレイアウトで、均等なものとすることができる。

３．本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する各種変形例等の構造の説明（主に図１２から図２３）
このセクションでは、セクション１及び２で説明した電子デバイス（たとえば、ＢＧＡ）の変形例として、システムチップの表面に、更にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリチップを搭載した例（メモリスタック構造）を各種、説明する。

以下では、メモリスタック構造として、主に、ワイドＩ/Ｏ−ＤＲＡＭ（Ｗｉｄｅ Ｉ／Ｏ−ＤＲＡＭ）等を例にとり、具体的に説明するが、積層するメモリチップ数としては、複数に限らず、単数でもよく、また、ＤＲＡＭチップに限らず、たとえば、ＮＡＮＤ型フラッシュチップ（Ｆｌａｓｈ Ｃｈｉｐ）等のその他のメモリチップでも良い。

また、このセクションの例は、セクション１及び２で説明した電子デバイス（たとえば、ＢＧＡ）の変形例であって、メモリチップスタック及びそれに係る部分以外は、セクション１及び２で説明したものと基本的に変わるところがないので、以下では、原則として、異なる部分のみを説明する。

以下のように、ロジック系チップ上にメモリスタック構造を搭載することによって、ロジック系チップとメモリ系との間のデータパスが広いシステムを得ることが容易である。

図１２は本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例１（メモリスタック最上面ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するためのシステムブロック図である。図１３は本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例１（メモリスタック最上面ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するための図４に対応するＢＧＡ等の全体断面図である（樹脂封止前）。図１４は本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例１（メモリスタック最上面ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するための図４に対応するＢＧＡ等の全体断面図である（樹脂封止後）。図１５は図１３のシステムチップ等−メモリチップ積層体間接続領域Ｒ５の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。図１６は図１３のチップ表面ボンディングパッド周辺領域Ｒ４の拡大断面図である。図１７は図１３のメモリチップ間接続領域Ｒ６の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。図１８は図１３のメモリチップ積層体最上面パッド周辺領域Ｒ７の拡大断面図である。図１９は本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例２（メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するための図４（図１３）に対応するＢＧＡ等の全体断面図である（樹脂封止前）。図２０は本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例２（メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給方式）の構造等を説明するための図４（図１３）に対応するＢＧＡ等の全体断面図である（樹脂封止後）。図２１は図１９のメモリチップ間接続領域Ｒ６の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。図２２は本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例３（メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給＆最上層Ｓｉインタポーザ方式）の構造等を説明するための図４（図１３、図１９）に対応するＢＧＡ等の全体断面図である（樹脂封止前）。図２３は本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する変形例３（メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給＆最上層Ｓｉインタポーザ方式）の構造等を説明するための図４（図１３、図１９）に対応するＢＧＡ等の全体断面図である（樹脂封止後）。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるメモリスタック構造に関する各種変形例等の構造等を説明する。

なお、図１２等は、以下の各サブセクションで共通であり、その他についても、基本的に各サブセクション間で共通の部分が多いので、以下では、基本的に共通として、主に異なる部分のみを説明する。

（１）メモリスタック最上面ワイヤボンディングＩ/Ｏ電源等供給方式（主に図１２から図１８）：
この例は、セクション１で説明した図４のチップ２（たとえば、ＳＯＣ型チップ）上に、更に、メモリスタック構造を搭載したものである。

この例のシステム構造としては、例えば、図１２に示すようなものを例示することができる。図１２に示すように、ＳＯＣ型チップ２（一般に、ロジック系チップ）上に、メモリスタック構造体１７が搭載されており、このメモリスタック構造体１７は、たとえば、主にＳＯＣ型チップ２との間で信号のやり取りをし、ＳＯＣ型チップ２が外部システム１８との間で、主に信号のやり取りをするシステム構造となっている。

次に、この例のＢＧＡ構造を図１３に示す。図１３に示すように、ロジック系チップ２の上面（表面）には、ボンディングパッド５０ａ，５０ｂが設けられており、これらのボンディングパッドを介して、ロジック系チップ２とメモリスタック構造体１７がメモリスタック構造体１７のメタル貫通電極３０を介して電気的に接続されている。メモリスタック構造体１７を構成する最下層のメモリチップ１９ｄの下面の間には、たとえば、チップ間絶縁性接着層４８ｄ（アンダフィル層）が設けられている。同様に、メモリチップ１９ａ，１９ｂ，１９ｃ，１９ｄの各々の間にも、チップ間絶縁性接着層４８ａ，４８ｂ、４８ｃ（アンダフィル層）が設けられている。また、各メモリチップ１９ａ，１９ｂ，１９ｃ，１９ｄ間は、たとえば、メタル貫通電極３０を介して電気的に接続されている。

メモリスタック構造体１７を構成する最上層のメモリチップ１９ａの上面（表面）には、たとえばボンディングパッド５０ｅが設けられており、ボンディングワイヤ６０を介して、有機配線基板１（ＢＧＡインタポーザ）の表面１ａに設けられた第４のメタルランド２４と電気的に接続されている。ボンディングパッド５０ｅは、たとえば、メモリスタック構造体１７のＩ／Ｏ回路領域等に、電源電位（接地電位）を供給するものである（Ｉ／Ｏ回路領域等との間で信号をやり取りするためのものであっても良い）。このように、メモリスタック構造体１７の下からだけではなく、メモリスタック構造体１７の上からも、メモリスタック構造体１７のＩ／Ｏ回路領域等に、電源電位（接地電位）を供給や、信号のやり取りができるので、電源供給（接地電位供給）の補強や配線基板との間でのＴＳＶ等を経由しない信号のやり取りが可能となる。

次に、図１３の構造に対する樹脂封止後の構造を図１４に示す。図１４に示すように、ＢＧＡインタポーザ１の表面１ａの主要部、ロジック系チップ２の全体、メモリスタック構造体１７の全体、ボンディングワイヤ６０，６１等の全体が封止樹脂によって封止され（例えば、トランスファモールドされている）、ＢＧＡインタポーザ１の表面１ａ上に樹脂封止体４７が形成されている。

次に、図１３のシステムチップ等−メモリチップ積層体間接続領域Ｒ５の詳細断面構造の一例を図１５に示す。図１５に示すように、ロジック系チップ２の表面２ａの主要部は、ファイナルパッシベーション膜１５（例えば、ポリイミド系緩衝膜または、これを含む絶縁膜）で被覆され、そこに、たとえば、ボンディングパッド５０ａ（たとえば、銅ボンディングパッド）が設けられている。ボンディングパッド５０ａの表面には、たとえば、錫膜６８が設けられており（接続処理の前には）、これと、メタル貫通電極３０側の錫膜６９が接する構造となっている。なお、接続処理の後には、ボンディングパッド５０ａの表面、メタル貫通電極３０の下面、錫膜６８等の一部、および錫膜６９のほぼ全体が、比較的融点の高い銅錫金属間化合物膜７０（メタル接着層）を形成して接合を形成するが、ここでは、接続処理の前の状態を示す。

メモリチップ１９ｄ側を説明する。メモリチップ１９ｄの半導体基板層２ｓの下面からメタル貫通電極３０が、例えば、突出しており、メタル貫通電極３０と半導体基板層２ｓの間には、ライナ絶縁膜５４（たとえば、酸化シリコン系絶縁膜）およびＴＳＶバリアメタル膜５５（たとえば、窒化チタン膜）が設けられている。また、たとえば、メモリチップ１９ｄの裏面とメタル貫通電極３０の突出部分の一部は、裏面絶縁膜１６（たとえば、窒化シリコン系絶縁膜）等により被覆されている。更に、メモリチップ１９ｄの裏面と、ロジック系チップ２の表面２ａとの間には、たとえば、チップ間絶縁性接着層４８ｄ（アンダフィル層）が設けられている。

次に、図１３のチップ表面ボンディングパッド周辺領域Ｒ４の詳細断面構造の一例を図１６に示す。図１６に示すように、先と同様に、ロジック系チップ２の表面２ａの主要部は、ファイナルパッシベーション膜１５（例えば、ポリイミド系緩衝膜または、これを含む絶縁膜）で被覆され、そこに、たとえば、ボンディングパッド５１（たとえば、銅ボンディングパッド）が設けられている。ボンディングパッド５１の表面には、たとえば、第１のボンディングワイヤ６１（たとえば、銅ワイヤ）等がボンディングされている。なお、第１のボンディングワイヤ６１としては、銅ワイヤのほか、金ワイヤ、銀ワイヤ、パラジウムワイヤ等でもよい。

次に、図１３のメモリチップ間接続領域Ｒ６の詳細断面構造の一例を図１７に示す。図１７に示すように、メモリチップ１９ｂのパッド層直下の主層間絶縁膜５８ｆ（たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜）上には、たとえば、アルミニウム系ボンディングパッド５０ｂ等が設けられている。アルミニウム系ボンディングパッド５０ｂの構造としては、たとえば、アルミニウム系主メタル層の上下に、窒化チタン系の反射防止膜またはバリアメタル膜６４を有するものを好適なものとして例示することができる。

メモリチップ１９ｂの上面およびボンディングパッド５０ｂの周辺部は、たとえば、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等から構成されたファイナルパッシベーション膜１５によって、パッド開口部等を除き被覆されている。ボンディングパッド５０ｂ上には、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）膜４９を介して、たとえば、貫通電極接続用バンプ電極３９（たとえば銅バンプ電極）が設けられており、その上面には、たとえば、錫膜６８が設けられており（接続処理の前には）、これと、メタル貫通電極３０側の錫膜６９が接する構造となっている。なお、接続処理の後には、貫通電極接続用バンプ電極３９の表面、メタル貫通電極３０の下面、錫膜６８等の一部、および錫膜６９のほぼ全体が、比較的融点の高い銅錫金属間化合物膜７０（メタル接着層）を形成して接合を形成するが、ここでは、先と同様に、接続処理の前の状態を示す。

メモリチップ１９ａ側を説明する。メモリチップ１９ａの半導体基板層２ｓの下面からメタル貫通電極３０が、例えば、突出しており、メタル貫通電極３０と半導体基板層２ｓの間には、ライナ絶縁膜５４（たとえば、酸化シリコン系絶縁膜）およびＴＳＶバリアメタル膜５５（たとえば、窒化チタン膜）が設けられている。また、たとえば、メモリチップ１９ａの裏面とメタル貫通電極３０の突出部分の一部は、裏面絶縁膜１６（たとえば、窒化シリコン系絶縁膜）等により被覆されている。更に、メモリチップ１９ａの裏面と、ロジック系チップ２の表面２ａとの間には、たとえば、チップ間絶縁性接着層４８ａ（アンダフィル層）が設けられている。

次に、図１３のメモリチップ積層体最上面パッド周辺領域Ｒ７の詳細断面構造の一例を図１８に示す。図１８に示すように、メモリチップ１９ａのパッド層直下の主層間絶縁膜５８ｆ（たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜）上には、たとえば、アルミニウム系ボンディングパッド５０ｅ等が設けられている。アルミニウム系ボンディングパッド５０ｅの構造としては、たとえば、アルミニウム系主メタル層の上下に、窒化チタン系の反射防止膜またはバリアメタル膜６４を有するものを好適なものとして例示することができる。

メモリチップ１９ａの上面およびボンディングパッド５０ｅの周辺部は、たとえば、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等から構成されたファイナルパッシベーション膜１５によって、パッド開口部等を除き被覆されている。ボンディングパッド５０ｅ上には、たとえばボンディングワイヤ６０（例えば、金ワイヤ）が接続されている。なお、ボンディングワイヤ６０としては、金ワイヤのほか、銅ワイヤ、銀ワイヤ、パラジウムワイヤ等でもよい。

（２）メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給方式（主に図１９から図２１）：
この例は、このセクションのサブセクション（１）の例の変形例である。従って、以下では原則として異なる部分のみを説明する。

図１９に示すように、ロジック系チップ２の上面（表面）には、ボンディングパッド５０ａ，５０ｂ，５０ｃ，５０ｄが設けられており、これらのボンディングパッドを介して、ロジック系チップ２とメモリスタック構造体１７がメモリスタック構造体１７のメタル貫通電極３０を介して電気的に接続されている。メモリスタック構造体１７を構成する最下層のメモリチップ１９ｄの下面の間には、たとえば、チップ間絶縁性接着層４８ｄ（アンダフィル層）が設けられている。同様に、メモリチップ１９ａ，１９ｂ，１９ｃ，１９ｄの各々の間にも、チップ間絶縁性接着層４８ａ，４８ｂ、４８ｃ（スペーサ層）が設けられている。また、各メモリチップ１９ａ，１９ｂ，１９ｃ，１９ｄ間は、たとえば、メタル貫通電極３０を介して電気的に接続されている。詳細に見ると、メタル貫通電極３０は、たとえば、メタル貫通電極の本体部分と貫通電極接続用ポスト電極３６（銅ポスト電極または銅ピラー電極）から構成されている。

メモリスタック構造体１７を構成する最上層のメモリチップ１９ａの上面（表面）には、たとえばボンディングパッド５０ｅが設けられており、ボンディングワイヤ６０を介して、有機配線基板１（ＢＧＡインタポーザ）の表面１ａに設けられた第４のメタルランド２４と電気的に接続されている。同様に、メモリチップ１９ｂ，１９ｃ，１９ｄの各々にも、それぞれボンディングパッド５０ｆ、５０ｇ、５０ｈが設けられており、ボンディングワイヤ６０ｂ，６０ｃ，６０ｄを介して、有機配線基板１（ＢＧＡインタポーザ）の表面１ａに設けられた第４のメタルランド２４と電気的に接続されている。

次に、図１９の構造に対する樹脂封止後の構造を図２０に示す。図２０に示すように、ＢＧＡインタポーザ１の表面１ａの主要部、ロジック系チップ２の全体、メモリスタック構造体１７の全体、ボンディングワイヤ６０ａ，６０ｂ，６０ｃ，６０ｄ，６１等の全体が封止樹脂によって封止され（例えば、トランスファモールドされている）、ＢＧＡインタポーザ１の表面１ａ上に樹脂封止体４７が形成されている。

次に、図１９のメモリチップ間接続領域Ｒ６の詳細断面構造の一例を図２１に示す。図２１に示すように、メモリチップ１９ｂのパッド層直下の主層間絶縁膜５８ｆ（たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜）上には、たとえば、アルミニウム系ボンディングパッド５０ｂ等が設けられている。アルミニウム系ボンディングパッド５０ｂの構造としては、たとえば、アルミニウム系主メタル層の上下に、窒化チタン系の反射防止膜またはバリアメタル膜６４を有するものを好適なものとして例示することができる。

メモリチップ１９ｂの上面およびボンディングパッド５０ｂの周辺部は、たとえば、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等から構成されたファイナルパッシベーション膜１５によって、パッド開口部等を除き被覆されている。ボンディングパッド５０ｂ上には、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）膜４９を介して、たとえば、貫通電極接続用ポスト電極３６（銅ポスト電極または銅ピラー電極）が設けられており、その上面には、たとえば、錫膜６８が設けられており（接続処理の前には）、これと、メタル貫通電極３０側の錫膜６９が接する構造となっている。なお、接続処理の後には、貫通電極接続用ポスト電極３６の表面、メタル貫通電極３０の下面、錫膜６８等の一部、および錫膜６９のほぼ全体が、比較的融点の高い銅錫金属間化合物膜７０（メタル接着層）を形成して接合を形成するが、ここでは、先と同様に、接続処理の前の状態を示す。ここで、貫通電極接続用ポスト電極３６は、図１７の貫通電極接続用バンプ電極３９と比較して、高さが高くなっている。これは、ボンディングワイヤ６０ｂ，６０ｃ，６０ｄによるボンディングのスペースを確保するためである。

メモリチップ１９ａ側を説明する。メモリチップ１９ａの半導体基板層２ｓの下面からメタル貫通電極３０が、例えば、突出しており、メタル貫通電極３０と半導体基板層２ｓの間には、ライナ絶縁膜５４（たとえば、酸化シリコン系絶縁膜）およびＴＳＶバリアメタル膜５５（たとえば、窒化チタン膜）が設けられている。また、たとえば、メモリチップ１９ａの裏面とメタル貫通電極３０の突出部分の一部は、裏面絶縁膜１６（たとえば、窒化シリコン系絶縁膜）等により被覆されている。更に、メモリチップ１９ａの裏面と、ロジック系チップ２の表面２ａとの間には、たとえば、チップ間絶縁性接着層４８ａ（アンダフィル層）が設けられている。このアンダフィル層４８ａがノーフローアンダフィル（Ｎｏ Ｆｌｏｗ Ｕｎｄｅｒｆｉｌｌ）層である場合は、たとえば、上層がシリカフィラー含有チップ間絶縁性接着層４８ａａ（非流動アンダフィル層）であり、下層がシリカフィラー非含有チップ間絶縁性接着層４８ａｂ（非流動アンダフィル層）であることが望ましい。なお、言うまでもないことであるが、これは必須の要素ではない。

以上説明したように、ボンディングワイヤ６０ａ，６０ｂ，６０ｃ，６０ｄを介して、メモリスタック構造体１７の各チップのＩ／Ｏ回路領域等に、電源電位（接地電位）を供給する（Ｉ／Ｏ回路領域等との間で信号をやり取りするためのものであっても良い）ようにされている。このように、メモリスタック構造体１７の最上層からだけではなく、メモリスタック構造体１７の各層（各チップ）からも、メモリスタック構造体１７のＩ／Ｏ回路領域等に、電源電位（接地電位）を供給や、信号のやり取りができるので、電源供給（接地電位供給）の補強や配線基板との間でのＴＳＶ等を経由しない信号のやり取りが可能となる。

（３）メモリスタック各層ワイヤボンディングＩ/Ｏ電源等供給＆最上層Ｓｉインタポーザ方式（主に図２２および図２３）：
この例は、このセクションのサブセクション（２）の例の更なる変形例である。従って、以下では原則として異なる部分のみを説明する。

この例は、図２２に示すように、図１９の最上層のメモリチップ１９ａが、たとえば、Ｓｉインタポーザ３７に変わっている点が特長となっている。Ｓｉインタポーザ３７には、最上層のメモリチップ１９ａと同様に、ボンディングパッド５０ｅ、メタル貫通電極３０等が設けられており、その他に、インタポーザ内配線３８等が設けられている。

次に、図２２の構造に対する樹脂封止後の構造を図２３に示す。図２３に示すように、ＢＧＡインタポーザ１の表面１ａの主要部、ロジック系チップ２の全体、メモリスタック構造体１７の全体、ボンディングワイヤ６０ａ，６０ｂ，６０ｃ，６０ｄ，６１等の全体が封止樹脂によって封止され（例えば、トランスファモールドされている）、ＢＧＡインタポーザ１の表面１ａ上に樹脂封止体４７が形成されている。

以上説明したように、ボンディングワイヤ６０ａ，６０ｂ，６０ｃ，６０ｄを介して、メモリスタック構造体１７の各チップのＩ／Ｏ回路領域等に、電源電位（接地電位）を供給する（Ｉ／Ｏ回路領域等との間で信号をやり取りするためのものであっても良い）ようにされている。これに加えて、最上層にシリコンインタポーザを設置して、最上層での結線を可能としている。このように、メモリスタック構造体１７の最上層での配線自由度を向上させるとともに、各層のメモリチップにおいて、図１９と同じ効果を得ている。すなわち、メモリスタック構造体１７の最上層からだけではなく、メモリスタック構造体１７の各層（各チップ）からも、メモリスタック構造体１７のＩ／Ｏ回路領域等に、電源電位（接地電位）を供給や、信号のやり取りができるので、電源供給（接地電位供給）の補強や配線基板との間でのＴＳＶ等を経由しない信号のやり取りが可能となる。

４．本願の他の一実施の形態の半導体集積回路装置におけるＢＧＡ等の構造等の説明（主に図２４から図２７）
このセクションでは、セクション１等とは異なり、たとえば有機系多層配線基板（インタポーザ）上にフェイスダウン（例えば、フリップチップボンディング）で、システムチップを搭載したものであり、以下ではＢＧＡを例にとり具体的に説明する。しかし、ＢＧＡに限らず、配線基板上にフェイスダウンで半導体チップを搭載するものに広く適用できることは言うまでもない。

なお、有機系多層配線基板（インタポーザ）等については、基本的に、これまでに説明したところとほぼ同じであり、以下では原則として異なる部分のみを説明する。

図２４は本願の他の一実施の形態の半導体集積回路装置におけるＢＧＡ等の構造等を説明するための図３に対応するＢＧＡの上面全体図である（表示の都合上、パッド、ランド、ワイヤ等の構造物は、必要最小限のみ表示。以下に同じ）。図２５は図２４のＸ−Ｘ’断面に対応するＢＧＡ等の全体断面図である（樹脂封止前）。図２６は図２４のＸ−Ｘ’断面に対応するＢＧＡ等の全体断面図である（樹脂封止後）。図２７は図２５のチップ裏面ワイヤボンディングパッド周辺領域Ｒ８の拡大断面図である。これらに基づいて、本願の他の一実施の形態の半導体集積回路装置におけるＢＧＡ等の構造等を説明する。

まず、ＢＧＡの上面構造等の一例を図２４に示す。図２４に示すように、ＢＧＡインタポーザ１の表面１ａ上には、たとえば、第１のメタルランド２１、第２のメタルランド２２、第３のメタルランド２３等が設けられており、その他の部分のほとんどは、表面ソルダレジスト膜８で被覆されている。この表面ソルダレジスト膜８と各ランド等との関係は、この例では、ＮＳＭＤ（Ｎｏｎ−Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ）方式となっているが、ＳＭＤ（Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ）方式であっても良いことは言うまでもない。ただし、ＮＳＭＤ方式においては、一般に、ランド等の配置密度を高められるメリットを有する。

システムチップ２の裏面２ｂ（第２の主面）には、第１のメタル貫通電極群３１、第２のメタル貫通電極群３２、第３のメタル貫通電極群３３等の一端が突出又は露出するように設けられている。第２のメタル貫通電極群３２と第２のメタルランド２２は、相互に、第２のボンディングワイヤ６２によって、電気的に接続されている。同様に、第１のメタル貫通電極群３１と第１のメタルランド２１は、相互に、第１のボンディングワイヤ６１によって、電気的に接続されている。更に、第３のメタル貫通電極群３３と第３のメタルランド２３は、相互に、第３のボンディングワイヤ６３によって、電気的に接続されている。このように、第１のボンディングワイヤ６１等によって、ロジック系チップ２の裏面２ｂ側の第１のメタル貫通電極群３１を構成する各第１のメタル貫通電極３４等が配線基板１の上面１ａの第３のメタルランド２３等と電気的に接続されているので、フリップチップ接続のバンプ電極を経由することなく、チップ２と配線基板１の電気的接続を取ることが容易となる。

第１のメタル貫通電極群３１は、この例では、たとえば、Ｉ／Ｏ回路領域４（第２の集積回路領域）に電源電位を供給するためのものである。また、第３のメタル貫通電極群３３は、Ｉ／Ｏ回路領域４との間で信号をやり取りするためのものである。このように、第３のメタル貫通電極群３３を介して、Ｉ／Ｏ回路領域４との間で信号をやり取りするため、信号遅延の小さい信号経路を提供することができる。更に、第２のメタル貫通電極群３２は、この例では、たとえば、Ｉ／Ｏ回路領域４に接地電位を供給するためのものである。

また、システムチップ２の表面２ａ（第１の主面）には、第１のバンプ電極群８１および第２のバンプ電極群８２が設けられており、第１のバンプ電極群８１は第１の集積回路領域３（内部回路領域）に電源電位を供給するためのものである。一方、第２のバンプ電極群８２は、第１の集積回路領域３（内部回路領域）に接地電位を供給するためのものである。

次に、図２４のＸ−Ｘ’断面を図２５に示す。図２５に示すように、有機配線基板１（ＢＧＡインタポーザ）すなわち第１の有機配線基板は、たとえば、ガラスエポキシ系コア基板付ビルドアップ４層基板であり、最上層メタル配線層Ｌ１（たとえば、銅系メタル膜。以下同じ）、第２層メタル配線層Ｌ２、第３層メタル配線層Ｌ３および最下層メタル配線層Ｌ４を有する。これらのうち、第２層メタル配線層Ｌ２は、いわゆる電源プレイン（Ｐｌａｎｅ）層であり、第３層メタル配線層Ｌ３は、接地プレイン層である。

有機配線基板１は、たとえば、中央のコア有機絶縁基板５、このコア有機絶縁基板５の表面側に設けられた第２層メタル配線７２ａ，７２ｂ，７２ｃ、裏面側に設けられた第３層メタル配線７３ａ，７３ｂ，７３ｃ、および、コア有機絶縁基板５を貫通する埋め込み貫通ビア２７ａ，２７ｂ，２７ｃを有する。コア有機絶縁基板５の表面１ａおよび第２層メタル配線７２ａ，７２ｂ，７２ｃ上には、表面ビルドアップ有機絶縁層６（例えば、エポキシ系絶縁膜）が設けられており、コア有機絶縁基板５の裏面１ｂ上には、裏面ビルドアップ有機絶縁層７（例えば、エポキシ系絶縁膜）が設けられている。なお、埋め込み貫通ビア２７ａ，２７ｂ，２７ｃのそれぞれは、たとえば、メタルビア部４５（たとえば、銅系メタル膜）、絶縁樹脂埋め込み部４６（たとえば、表面ビルドアップ有機絶縁層６等とほぼ同質のエポキシ系絶縁部材が埋め込まれている）を有する。

表面ビルドアップ有機絶縁層６上には、ともに、最上層メタル配線層Ｌ１に属する第１のメタルランド２１（たとえば、銅系メタル膜。以下同じ）、第２のメタルランド２２、フリップチップ接続用ランド４４等の最上層メタルパターンが設けられている。更に、この例では、表面ビルドアップ有機絶縁層６上の最上層メタルパターンが設けられていない部分のほとんどは、表面ソルダレジスト膜８によって被覆されている。

同様に、裏面ビルドアップ有機絶縁層７上には、ともに、最下層メタル配線層Ｌ４に属する外部バンプ電極取り付けランド２８ａ，２８ｂ（たとえば、銅系メタル膜。以下同じ）、最下層メタル配線７４ａ等の最下層メタルパターンが設けられている。更に、この例では、裏面ビルドアップ有機絶縁層７上の最下層メタルパターンが設けられていない部分のほとんどは、裏面ソルダレジスト膜９によって被覆されている。

また、表面ビルドアップ有機絶縁層６内には、ブラインドビア２６ａ，２６ｂ，２６ｃ，２６ｄ、２６ｇ（たとえば、銅系メタル部材で構成されている。以下同じ）が設けられており、裏面ビルドアップ有機絶縁層７内には、ブラインドビア２６ｅ，２６ｆが設けられている。

外部バンプ電極取り付けランド２８ａ，２８ｂ上には、それぞれ外部バンプ電極２９ａ，２９ｂ（たとえば、鉛フリー半田バンプ電極）が設けられている。

有機配線基板１の表面１ａ上には、フェースダウン（Ｆａｃｅ−Ｄｏｗｎ）の状態でＳＯＣ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）等のロジックチップ２（ロジック回路やＣＰＵ等を有する集積回路チップ）が取り付けられている。ロジックチップ２は、半導体基板層２ｓ、この裏面２ｂ側（上側）に設けられた裏面絶縁膜１６、表面２ａ側（下側）に設けられたプリメタル層１１、プリメタル層１１上に設けられた多層配線層１２、多層配線層１２上に設けられたボンディングパッド５０、ファイナルパッシベーション膜１５等から構成されている。この例に於いては、ボンディングパッド５０等は、たとえば、アルミニウム系ボンディングパッドであるが、銅系ボンディングパッドであっても、パラジウム系ボンディングパッドであっても、その他の金属材料を主要な構成要素とするボンディングパッドであっても良い。

また、この例に於いては、各ボンディングパッド５０と各フリップチップ接続用ランド４４同士は、それぞれ、第１のバンプ電極群８１および第２のバンプ電極群８２を構成するチップ表面バンプ電極８０を介して、相互に電気的に接続されている。ここで、この例に於いては、第１のバンプ電極群８１は、第１の集積回路領域３（内部回路領域）に電源電位を供給するものであり、第２のバンプ電極群８２は、第１の集積回路領域３（内部回路領域）に接地電位を供給するものである。このように、第１のバンプ電極群８１を介して、第１の集積回路領域３（内部回路領域）に電源電位が供給されているので、それらの領域における電圧降下を有効に防止することができる。同様に、第２のバンプ電極群８２を介して、第１の集積回路領域３（内部回路領域）に接地電位が供給されているので、それらの領域における電位変動を有効に防止することができる。

また、ロジックチップ２は、その半導体基板層２ｓを貫通する第１のメタル貫通電極群３１、第２のメタル貫通電極群３２等のメタル貫通電極群を有する。この例に於いては、第１のメタル貫通電極群３１は、たとえば、第１のメタル貫通電極３４等のＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）電極を有し、第２のメタル貫通電極群３２は、第２のメタル貫通電極３５等のＴＳＶ電極を有する。第１のメタル貫通電極群３１を構成する各第１のメタル貫通電極３４の上端部は、第１のボンディングワイヤ６１を介して、第１のメタルランド２１と電気的に接続されている。同様に、第２のメタル貫通電極群３２を構成する各第２のメタル貫通電極３５の上端部は、第２のボンディングワイヤ６２を介して、第２のメタルランド２２と電気的に接続されている。この例に於いては、第１のメタル貫通電極群３１は、第２の集積回路領域４（Ｉ／Ｏ回路領域）に電源電位を供給するものであり、第２のメタル貫通電極群３２は、第２の集積回路領域４（Ｉ／Ｏ回路領域）に接地電位を供給するものである。このように、第１のメタル貫通電極群３１を介して、第２の集積回路領域４（Ｉ／Ｏ回路領域）に電源電位が供給されるので、他の経路から供給されない場合、又は、他の経路からの供給が十分でない場合に於いても、電源電位の変動を十分に抑制することができる。同様に、第２のメタル貫通電極群３２を介して、第２の集積回路領域４（Ｉ／Ｏ回路領域）に接地電位が供給されるので、他の経路から供給されない場合、又は、他の経路からの供給が十分でない場合に於いても、接地電位の変動を十分に抑制することができる。

この場合、第１のメタル貫通電極群３１または第２のメタル貫通電極群３２を構成するメタル貫通電極群は、単数でも複数でも良い。これを複数にすると、電源電位又は接地電位の供給を十分に確保することがより容易となる。

ここで、第１のボンディングワイヤ６１および第２のボンディングワイヤ６２の材料としては、銅ワイヤを好適なものとして例示することができる。ボンディングワイヤの材料としては、銅ワイヤのほか、金ワイヤ、銀ワイヤ、パラジウムワイヤ等をその他、好適なものとして例示することができる。

次に、図２５における半導体チップ２、ボンディングワイヤ６１，６２等を封止樹脂（たとえば、エポキシ系封止樹脂すなわち熱硬化性封止樹脂）で封止したものを図２６に示す。図２６に示すように、有機配線基板１の表面１ａ側には、樹脂封止体４７が形成されている。

次に、図２５における各メタル貫通電極の上端部周辺領域Ｒ８の拡大断面図を図２７に示す（構造的には、いずれのＴＳＶ電極も同一構造であるが、ここでは、メタル貫通電極３４を例に取り説明する）。図２７に示すように、下部には、ロジック系チップ２等の半導体基板層２ｓがあり、そこから、メタル貫通電極３４の上端部が突出している。メタル貫通電極３４の側面のほぼ全体は、例えば、窒化チタン膜等のＴＳＶバリアメタル膜５５で被覆されている。また、メタル貫通電極３４の側面の上端部近傍を除く、ほぼ全体は、例えば、酸化シリコン系絶縁膜等のライナ絶縁膜５４で被覆されている。更に、メタル貫通電極３４が半導体基板層２ｓ（この例では、単結晶シリコン基板）の裏面２ｂから突出している部分および半導体基板層２ｓの裏面２ｂ（上面）は、たとえば、窒化シリコン系絶縁膜等の裏面絶縁膜１６で被覆されている。

ここで、メタル貫通電極３４の上端部には、ボンディングワイヤ６１等がボンディングされている。

５．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２８および図３０）
図２８は前記一実施の形態（変形例を含む）のアウトライン等を説明するための図４にほぼ対応する模式全体断面図である。図２９は前記一実施の形態（変形例を含む）のその他のアウトライン等を説明するための図４（図２８）にほぼ対応する模式全体断面図である。図３０は前記他の一実施の形態（変形例を含む）のアウトライン等を説明するための図４（図２８、図２９）にほぼ対応する模式全体断面図である。図３１は図１６の構造に対する変形例を説明するための図１３のチップ表面ボンディングパッド周辺領域Ｒ４の拡大断面図である。図３２は前記実施の形態（変形例を含む）に関する技術課題等の補足的説明及び考察をするための図３に対応するＢＧＡ等の上面全体図である。図３３は図１５の変形例を説明するための図１３のシステムチップ等−メモリチップ積層体間接続領域Ｒ５の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。図３４は図２１の変形例を説明するための図１９のメモリチップ間接続領域Ｒ６の拡大断面図（メタル接着層７０等に関しては、習慣に従って、接合形成前の状態を示す。以下同じ）である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。

（１）前記実施の形態（変形例を含む）に関する技術課題等の補足的説明及び考察（主に図３２）：
前記実施の形態の主要な対象であるマルチコア型ロジック系チップ２を搭載したＢＧＡの平面模式レイアウトの一例を図３２に示す。図３２に示すように、マルチコア型ロジック系チップ２においては、チップ上に、複数の（たとえば、この例では４個）ＣＰＵ１（Ｃ１）、ＣＰＵ２（Ｃ２）、ＣＰＵ３（Ｃ３）、ＣＰＵ４（Ｃ４）が配置させている。このため、たとえば、フリップチップ接続（フェースダウン）の場合、チップ２のコーナ部近傍の有機配線基板１（ＢＧＡインタポーザ）上の配線が、配線過密領域ＨＤＷ１、ＨＤＷ２、ＨＤＷ３、ＨＤＷ４において、過密になるため、電源補強用および接地補強用の多数の端子を配置できない場所が出てくる。すなわち、内部回路領域３やＩ／Ｏ回路領域４に対する電源電位（または接地電位）の供給を補強しようとしても、端子を配置する余裕がなく、結果として、その近傍（内部回路領域３の周辺部およびＩ／Ｏ回路領域４）で電源電位等が低下する等の問題が発生することが明らかとなった。

（２）前記一実施の形態（変形例を含む）のアウトライン等の説明（主に図２８）：
そのため、前記一実施の形態におけるデバイス構造の概要は、例えば、図２８に示すように、半導体チップ２をフェースアップで第１の有機配線基板１の表面１ａに搭載し、半導体チップ２の第１のメタル貫通電極群３１と第１の有機配線基板１の表面１ａ上の第１のメタルランド２１を第１の導電性接着部材膜４１を介して電気的に接続するものである。そして、第１のメタル貫通電極群３１を通して、内部回路領域３に電源電位Ｖｄｄｃを供給するのである。

（３）前記一実施の形態（変形例を含む）のその他のアウトライン等の説明（主に図２９）：
更に、前記一実施の形態におけるデバイス構造の他の概要は、例えば、図２８に示すものに加えて、図２９に示すように、半導体チップ２の表面２ａ側の第１のボンディングパッド５１と第１の有機配線基板１の表面１ａ側の第２のメタルランド２２を第１のボンディングワイヤ６１で電気的に接続し、第２の集積回路領域４に電源電位Ｖｄｄｈを供給するのである。

（４）前記他の一実施の形態（変形例を含む）のアウトライン等の説明（主に図３０）：
セクション４で説明した他の一実施の形態におけるデバイス構造の概要は、例えば、図３０に示すように、半導体チップ２をフェースダウンで第１の有機配線基板１の表面１ａに搭載し、半導体チップ２の裏面２ｂ側に於いて、第１のメタル貫通電極群３１と第１の有機配線基板１の表面１ａ上の第１のメタルランド２１を第１のボンディングワイヤ６１を介して電気的に接続するものである。ここで、半導体チップ２は、第１のバンプ電極群８１および第２のバンプ電極群８２を含むバンプ電極群によってフリップチップ接続されている。

（５）図１６の構造に対する変形例の説明（主に図３１）：
セクション３のサブセクション（１）に於いて説明した図１６の構造は、図３１に示すように、たとえば、ボンディングパッド５１（たとえば、銅ボンディングパッド）の上面に、中間メタル層を介在させることができる。たとえば、中間メタル層として、下層膜に、ＵＢＭ膜４９（たとえば、チタン膜、ＴｉＷ膜、ニッケル膜、タンタル膜等）を、ボンディング金属膜７５（アルミニウム膜、金膜、パラジウム膜等）を例示することができる。

（６）セクション３のサブセクション（１）の図１５の変形例の説明（主に図３３）：
このセクションで説明する例は、図１５で説明したものの変形例である。従って、原則として、図１５と異なる部分のみを説明する。以下でも、これまでと同様に、便宜的に、原則として、接合完成前の状態を図示する。

図３３に示す例は、図１５の場合と異なり、メタル貫通電極３０が半導体基板層２ｓの裏面から実質的に突出していない点が特徴となっている。このことにより、メモリチップの製作は容易となるメリットがある。

これに対応して、図３３に示すように、ボンディングパッド５０ａ（例えば、銅ボンディングパッド）の表面には、たとえば、バリアメタル膜としてニッケル膜８５が設けられており、その上には、たとえば、酸化防止膜として、金膜８６が設けられており、その上に、接合部材として、例えば、鉛フリー半田等の下部半田膜８４が設けられている。

一方、メタル貫通電極３０の下端面上には、たとえば、バリアメタル膜としてニッケル膜８５が設けられており、その表面には、たとえば、酸化防止膜として、金膜８６が設けられており、その表面に、接合部材として、例えば、鉛フリー半田等の上部半田膜８３が設けられている。

（７）セクション３のサブセクション（２）の図２１の変形例の説明（主に図３４）：
このセクションで説明する例は、図２１で説明したものの変形例である。従って、原則として、図２１と異なる部分のみを説明する。以下でも、これまでと同様に、便宜的に、原則として、接合完成前の状態を図示する。

図３４に示す例は、図２１の場合と異なり、メタル貫通電極３０が半導体基板層２ｓの裏面から実質的に突出していない点が特徴となっている。このことにより、メモリチップの製作は容易となるメリットがある。また、銅コアボールを使用しているため、ワイヤボンディングのためにメモリチップ間の間隔を比較的広くすることが容易となるメリットを有する。

これに対応して、図３４に示すように、ボンディングパッド５０ｂ（アルミニウム系メタルボンディングパッド）上には、たとえば、バリアメタル膜として、たとえば、ＴｉＷ膜８７（その他クロム膜等）およびニッケル膜８５が設けられており、ニッケル膜８５の表面には、たとえば、酸化防止膜として、金膜８６が設けられている。この例では、これらのＵＢＭ膜の上に、たとえば下部半田膜８４をコートした銅コアボール８８が設けられている。

一方、メタル貫通電極３０の下端面上には、たとえば、バリアメタル膜としてニッケル膜８５が設けられており、その表面には、たとえば、酸化防止膜として、金膜８６が設けられており、その表面に、接合部材として、例えば、鉛フリー半田等の上部半田膜８３が設けられている。

なお、上下のチップ間には、たとえば、図２１と同様に、チップ間絶縁性接着層４８ａ（アンダフィル層）が設けられている。

６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態に於いては、ロジック系チップの配線構造およびパッド層構造として、主に、銅ダマシン構造（埋め込み配線）および銅パッド構造を例に取り具体的に説明したが、配線構造としては、アルミニウム系非埋め込み配線でもよく、パッド層構造としては、アルミニウム系パッド層構造であっても良いことは言うまでもない。

同様に、メモリチップに関しては、配線構造およびパッド層構造として、主に、アルミニウム系非埋め込み配線およびアルミニウム系パッド層構造を例に取り具体的に説明したが、配線構造としては、銅ダマシン構造（埋め込み配線）であってもよく、パッド層構造としては、銅パッド構造であっても良いことは言うまでもない。

更に、ＴＳＶ等に関しては、主に、ビアミドル方式を例に取り、具体的に説明したが、他の方式でも良いことは言うまでもない。

また、前記実施の形態に於いては、有機配線基板として、ガラスエポキシコア基板の両側に各１層ビルドアップ層を付加した基板（４層配線基板）を例にとり具体的に説明したが、その他の形式（もちろん配線総数は、何層であっても良い）の基板でも良いことは言うまでもない。

１ 有機配線基板（ＢＧＡインタポーザ）
１ａ （有機配線基板の）表面
１ｂ （有機配線基板の）裏面
２ 半導体チップ
２ａ （半導体チップの）第１の主面
２ｂ （半導体チップの）第２の主面
２ｓ 半導体基板層（他の半導体基板を含む）
３ 第１の集積回路領域（内部回路領域）
４ 第２の集積回路領域（Ｉ／Ｏ回路領域）
５ コア有機絶縁基板
６ 表面ビルドアップ有機絶縁層
７ 裏面ビルドアップ有機絶縁層
８ 表面ソルダレジスト膜
９ 裏面ソルダレジスト膜
１０ｃ チップの内部領域
１０ｐ チップの周辺領域
１１ プリメタル層
１２ 多層配線層
１５ ファイナルパッシベーション膜
１６ 裏面絶縁膜
１７ メタル貫通電極群相互連結メモリチップ積層体
１８ 外部システム
１９ａ，１９ｂ，１９ｃ，１９ｄ メモリチップ
２１ 第１のメタルランド
２２ 第２のメタルランド
２３ 第３のメタルランド
２４ 第４のメタルランド
２５ 第５のメタルランド
２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ ブラインドビア
２７ａ，２７ｂ，２７ｃ 埋め込み貫通ビア
２８ａ，２８ｂ 外部バンプ電極取り付けランド
２９ａ，２９ｂ 外部バンプ電極
３０ メタル貫通電極
３１，３１ａ，３１ｂ，３１ｃ，３１ｄ 第１のメタル貫通電極群
３２，３２ａ，３２ｂ，３２ｃ，３２ｄ 第２のメタル貫通電極群
３３ 第３のメタル貫通電極群
３４ 第１のメタル貫通電極
３５ 第２のメタル貫通電極
３６ 貫通電極接続用ポスト電極（銅ポスト電極または銅ピラー電極）
３７ Ｓｉインタポーザ
３８ インタポーザ内配線
３９ 貫通電極接続用バンプ電極（銅バンプ電極）
４１ 第１の導電性接着部材膜
４２ 第２の導電性接着部材膜
４３ アンダフィル
４４ フリップチップ接続用ランド
４５ （埋め込み貫通ビアの）メタルビア部
４６ （埋め込み貫通ビアの）絶縁樹脂埋め込み部
４７ 樹脂封止体
４８ａ，４８ｂ、４８ｃ，４８ｄ チップ間絶縁性接着層（アンダフィル層）
４８ａａ シリカフィラー含有チップ間絶縁性接着層（非流動アンダフィル層）
４８ａｂ シリカフィラー非含有チップ間絶縁性接着層（非流動アンダフィル層）
４９ ＵＢＭ膜
５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ、５０ｇ、５０ｈ ボンディングパッド
５１ 第１のボンディングパッド
５２ 第２のボンディングパッド
５３ 第３のボンディングパッド
５４ ライナ絶縁膜
５５ ＴＳＶバリアメタル膜
５６ａ 第１層銅埋め込み配線バリアメタル膜
５６ｂ 第２層銅埋め込み配線バリアメタル膜
５６ｘ 最上層銅埋め込み配線バリアメタル膜
５７ａ 第１層絶縁性バリア膜
５７ｂ 第２層絶縁性バリア膜
５７ｃ 第３層絶縁性バリア膜
５７ｆ パッド層直下の絶縁性バリア膜
５８ａ 第１層主層間絶縁膜
５８ｂ 第２層主層間絶縁膜
５８ｃ 第３層主層間絶縁膜
５８ｆ パッド層直下の主層間絶縁膜
５８ｘ 最上層主層間絶縁膜
５９ａ 第１層銅埋め込み配線（ビアを含む）
５９ｂ 第２層銅埋め込み配線（ビアを含む）
５９ｘ 最上層銅埋め込み配線（ビアを含む）
６０，６０ａ，６０ｂ，６０ｃ，６０ｄ ボンディングワイヤ
６１ 第１のボンディングワイヤ
６２ 第２のボンディングワイヤ
６３ 第３のボンディングワイヤ
６４ アルミニウム系配線（パッド層を含む）のバリアメタル膜
６５ タングステンプラグのバリアメタル膜
６７ タングステンプラグ
６８ パッド上面の錫膜
６９ 貫通電極裏面端部の錫膜
７０ 金属間化合物膜（メタル接着層）
７２ａ，７２ｂ，７２ｃ （有機配線基板の）第２層メタル配線
７３ａ，７３ｂ，７３ｃ （有機配線基板の）第３層メタル配線
７４ａ （有機配線基板の）最下層メタル配線
７５ ボンディング金属膜
８０ チップ表面バンプ電極
８１ 第１のバンプ電極群
８２ 第２のバンプ電極群
８３ 上部半田膜
８４ 下部半田膜
８５ ニッケル膜
８６ 金膜
８７ ＴｉＷ膜（クロム膜）
８８ 銅コアボール
Ｃ１、Ｃ２，Ｃ３，Ｃ４ コア領域（マルチコアの各ＣＰＵ領域）
ＨＤＷ１、ＨＤＷ２、ＨＤＷ３、ＨＤＷ４ 基板配線が高密度となる領域
Ｌ１ （有機配線基板の）最上層メタル配線層
Ｌ２ （有機配線基板の）第２層メタル配線層
Ｌ３ （有機配線基板の）第３層メタル配線層
Ｌ４ （有機配線基板の）最下層メタル配線層
Ｒ１ （メタル貫通電極の）下端部周辺領域
Ｒ２ （メタル貫通電極の）上端部周辺領域
Ｒ３、Ｒ４ チップ表面ボンディングパッド周辺領域
Ｒ５ システムチップ等−メモリチップ積層体間接続領域
Ｒ６ メモリチップ間接続領域
Ｒ７ メモリチップ積層体最上面パッド周辺領域
Ｒ８ チップ裏面ワイヤボンディングパッド周辺領域
Ｖｄｄｃ コア回路用電源電位
Ｖｄｄｈ Ｉ／Ｏ回路用電源電位

Claims (17)

1. 以下を含む半導体集積回路装置：
   （ａ）表面および裏面を有する第1の有機配線基板；
   （ｂ）前記第1の有機配線基板の前記表面に設けられた第1のメタルランド；
   （ｃ）第1の主面および第２の主面を有し、この第２の主面を介して、前記第1の有機配線基板の前記表面側に搭載された半導体チップ；
   （ｄ）前記半導体チップの前記第1の主面側に設けられた第1の集積回路領域および第２の集積回路領域；
   （ｅ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通し、前記第1の集積回路領域に電源電位を供給する第1のメタル貫通電極群；
   （ｆ）前記第1の有機配線基板の前記表面と前記半導体チップの前記第２の主面間に設けられ、前記第1のメタルランドと前記第1のメタル貫通電極群を相互に電気的に接続する第1の導電性接着部材膜。
2. 請求項１に記載の半導体集積回路装置において、前記第1の集積回路領域は、内部回路領域であり、前記第２の集積回路領域は、Ｉ／Ｏ回路領域である。
3. 請求項２に記載の半導体集積回路装置において、更に、以下を含む：
   （ｇ）前記半導体チップの前記第1の主面側に設けられ、前記第２の集積回路領域に電源電位を供給する第１のボンディングパッド；
   （ｈ）前記第1の有機配線基板の前記表面に設けられた第２のメタルランド；
   （ｉ）前記第１のボンディングパッドと前記第２のメタルランドを相互に接続する第１のボンディングワイヤ。
4. 請求項３に記載の半導体集積回路装置において、更に、以下を含む：
   （ｊ）前記第1の有機配線基板の前記表面に設けられた第３のメタルランド；
   （ｋ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通する第２のメタル貫通電極群；
   （ｌ）前記第1の有機配線基板の前記表面と前記半導体チップの前記第２の主面間に設けられ、前記第３のメタルランドと前記第２のメタル貫通電極群を相互に電気的に接続する第２の導電性接着部材膜；
   （ｍ）前記半導体チップの前記第1の主面側に設けられ、前記第２の集積回路領域に接地電位を供給する第２のボンディングパッド；
   （ｎ）前記第1の有機配線基板の前記表面に設けられた第４のメタルランド；
   （ｏ）前記第２のボンディングパッドと前記第４のメタルランドを相互に接続する第２のボンディングワイヤ、
   ここで、前記第２のメタル貫通電極群は、前記第1の集積回路領域に接地電位を供給するものである。
5. 請求項４に記載の半導体集積回路装置において、前記第１の導電性接着部材膜および前記第２の導電性接着部材膜は、導電性ペースト部材で構成されている。
6. 請求項４に記載の半導体集積回路装置において、前記第１の導電性接着部材膜および前記第２の導電性接着部材膜は、半田部材で構成されている。
7. 請求項５に記載の半導体集積回路装置において、前記第１の導電性接着部材膜と前記第２の導電性接着部材膜は、平面的に言って、前記第1の有機配線基板の前記表面上のソルダレジスト膜により、相互に分離されている。
8. 請求項７に記載の半導体集積回路装置において、前記第1のメタル貫通電極群の各々の下端と、前記第１の導電性接着部材膜は、直接、電気的に接続されており、前記第２のメタル貫通電極群の各々の下端と、前記第２の導電性接着部材膜は、直接、電気的に接続されている。
9. 請求項８に記載の半導体集積回路装置において、更に、以下を含む：
   （ｐ）前記半導体チップの前記第1の主面側に設けられ、前記第２の集積回路領域との間で信号をやり取りするＩ／Ｏ信号用の第３のボンディングパッド；
   （ｑ）前記第1の有機配線基板の前記表面に設けられた第５のメタルランド；
   （ｒ）前記第３のボンディングパッドと前記第５のメタルランドを相互に接続する第３のボンディングワイヤ。
10. 請求項４に記載の半導体集積回路装置において、更に、以下を含む：
    （ｓ）前記半導体チップの前記第１の主面上に搭載されたメタル貫通電極群相互連結メモリチップ積層体。
11. 以下を含む半導体集積回路装置：
    （ａ）表面および裏面を有する第1の有機配線基板；
    （ｂ）前記第1の有機配線基板の前記表面に設けられた第1のメタルランド；
    （ｃ）第1の主面および第２の主面を有し、この第１の主面上に設けられた第１のバンプ電極群および第２のバンプ電極群を介して、前記第1の有機配線基板の前記表面側にフリップチップ接続された半導体チップ；
    （ｄ）前記半導体チップの前記第1の主面側に設けられた第1の集積回路領域および第２の集積回路領域；
    （ｅ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通する第1のメタル貫通電極群；
    （ｆ）前記半導体チップの前記第２の主面と前記第1の有機配線基板の前記表面の間に張られ、前記第1のメタルランドと前記第1のメタル貫通電極群を相互に電気的に接続する第１のボンディングワイヤ。
12. 請求項１１に記載の半導体集積回路装置において、前記第1の集積回路領域は、内部回路領域であり、前記第２の集積回路領域は、Ｉ／Ｏ回路領域である。
13. 請求項１２に記載の半導体集積回路装置において、前記第１のバンプ電極群は、前記第1の集積回路領域に電源電位を供給するものである。
14. 請求項１３に記載の半導体集積回路装置において、前記第1のメタル貫通電極群は、前記第２の集積回路領域に電源電位を供給するものである。
15. 請求項１４に記載の半導体集積回路装置において、前記第２のバンプ電極群は、前記第1の集積回路領域に接地電位を供給するものである。
16. 請求項１５に記載の半導体集積回路装置において、更に、以下を含む：
    （ｇ）前記第1の有機配線基板の前記表面に設けられた第２のメタルランド；
    （ｈ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通する第２のメタル貫通電極群；
    （ｈ）前記半導体チップの前記第２の主面と前記第1の有機配線基板の前記表面の間に張られ、前記第２のメタルランドと前記第２のメタル貫通電極群を相互に電気的に接続する第２のボンディングワイヤ、
    ここで、前記第２のメタル貫通電極群は、前記第２の集積回路領域に接地電位を供給するものである。
17. 請求項１６に記載の半導体集積回路装置において、更に、以下を含む：
    （ｇ）前記第1の有機配線基板の前記表面に設けられた第３のメタルランド；
    （ｈ）前記半導体チップの前記第1の主面および前記第２の主面間を貫通する第３のメタル貫通電極群；
    （ｈ）前記半導体チップの前記第２の主面と前記第1の有機配線基板の前記表面の間に張られ、前記第３のメタルランドと前記第３のメタル貫通電極群を相互に電気的に接続する第３のボンディングワイヤ、
    ここで、前記第３のメタル貫通電極群は、前記第２の集積回路領域との間で信号をやり取りするものである。

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