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TW202315074A - 半導體記憶體結構及其製造方法 - Google Patents

半導體記憶體結構及其製造方法 Download PDF

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TW202315074A
TW202315074A TW111130085A TW111130085A TW202315074A TW 202315074 A TW202315074 A TW 202315074A TW 111130085 A TW111130085 A TW 111130085A TW 111130085 A TW111130085 A TW 111130085A TW 202315074 A TW202315074 A TW 202315074A
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TW111130085A
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震 陳
程偉
國文 陳
王獻德
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聯華電子股份有限公司
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  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種半導體記憶體結構，包含基底，具有元件單元區和接觸形成區；記憶單元電晶體，設置在元件單元區內的基底上，記憶單元電晶體包含閘極和位於閘極和基底之間的電荷存儲結構，其中閘極包含位於接觸形成區內的延伸部；第一側壁子，設置在元件單元區內的閘極的側壁上，其中，第一側壁子具有第一高度；以及第二側壁子，設置在接觸形成區域內的閘極的延伸部的側壁上，其中，第二側壁子具有第二高度，高於第一側壁子的第一高度。

Description

半導體記憶體結構及其製造方法
本發明涉及半導體技術領域，特別是有關於半導體記憶體結構及其製造方法。
現有的記憶體製程，例如，半導體-氧化物-氮化物-氧化物-半導體(SONOS)非揮發性記憶體，在元件單元區的閘極末端處的接觸形成區內通常設置有閘極的延伸部，用來與接觸結構電連接。
於接觸形成區內形成接觸洞之前，通常會先以微影及蝕刻製程將接觸形成區內延伸部上的氮化矽上蓋層去除。因此，接觸形成區內的延伸部的高度會小於元件單元區內的閘極的高度。此外，接觸形成區內的延伸部相較於元件單元區內的閘極具有較大的閘極長度，以增加製程餘裕。
上述現有技術的缺點在於，以微影製程和蝕刻製程定義接觸洞時，可能會和下方主動區域發生位置上的偏移，又稱為AA偏移，由於多晶矽接觸洞的過蝕刻(over-etch)通常多於擴散區上的接觸洞過蝕刻，故容易導致側壁子蝕穿等缺陷。
此外，現有技術中，閘極的高度約為2900埃(1800埃厚的多晶矽層與1100埃厚的氮化矽蓋層的總和高度)，且側壁子的高度也較高，加上相鄰閘極之間的空隙的寬度越來越小，導致閘極之間的空隙具有較大的高寬比(aspect ratio)，閘極之間的空隙不易被介電層完全填滿，因而形成孔洞(void)，使得在後續於接觸洞填入金屬時，可能會發生接觸橋接問題，降低製程良率。
本發明的主要目的在提供一種改良的半導體記憶體結構及其製造方法，以解決現有技術的不足與缺點。
本發明一方面提供一種半導體記憶體結構，包含：一基底，其上具有一元件單元區和鄰近所述元件單元區的一接觸形成區；一記憶單元電晶體，設置在所述元件單元區內的所述基底上，其中，所述記憶單元電晶體包含一閘極和位於所述閘極和所述基底之間的一電荷存儲結構，其中所述閘極包含位於所述接觸形成區內的一延伸部；一第一側壁子，設置在所述元件單元區內的所述閘極的側壁上，其中，所述第一側壁子具有一第一高度；以及一第二側壁子，設置在所述接觸形成區域內的所述閘極的所述延伸部的側壁上，其中，所述第二側壁子具有一第二高度，其高於所述第一側壁子的所述第一高度。
根據本發明實施例，所述接觸形成區位於一溝槽隔離區上，並且與所述元件單元區相連。
根據本發明實施例，所述閘極的所述延伸部是直接設置在所述溝槽隔離區上的。
根據本發明實施例，所述接觸形成區內的所述延伸部的閘極長度等於所述元件單元區內的所述閘極的閘極長度。
根據本發明實施例，所述電荷存儲結構包含氧化物-氮化物-氧化物(ONO)膜。
根據本發明實施例，所述半導體記憶體結構另包含：一接觸蝕刻停止層，覆蓋所述接觸形成區域內的所述延伸部和所述元件單元區域內的所述閘極；以及一層間介電層，覆蓋所述接觸形成區域和所述元件單元區域內的所述接觸蝕刻停止層。
根據本發明實施例，所述接觸蝕刻停止層包含碳化矽。
根據本發明實施例，所述半導體記憶體結構另包含：一接觸插塞，位於所述層間介電層中並且與所述接觸形成區域內的所述閘極的所述延伸部直接接觸，其中，所述接觸插塞被所述接觸蝕刻停止層圍繞包覆。
本發明另一方面提供一種形成半導體記憶體結構的方法，包含：提供一基底，其上具有一元件單元區和靠近所述元件單元區的一接觸形成區；在所述元件單元區內的所述基底上形成一記憶單元電晶體，其中，所述記憶單元電晶體包含一閘極和位於所述閘極與所述基底之間的一電荷存儲結構，其中，所述閘極包含位於所述接觸形成區內的一延伸部；在所述元件單元區內的所述閘極的側壁上形成一第一側壁子，其中，所述第一側壁子具有一第一高度；以及在所述接觸形成區內的所述閘極的所述延伸部的側壁上形成一第二側壁子，其中，所述第二側壁子具有一第二高度，其大於所述第一高度。
根據本發明實施例，所述接觸形成區位於一溝槽隔離區上，並且與所述元件單元區相連。
根據本發明實施例，所述閘極的所述延伸部是直接設置在所述溝槽隔離區上的。
根據本發明實施例，所述接觸形成區內的所述延伸部的閘極長度等於所述元件單元區內的所述閘極的閘極長度。
根據本發明實施例，所述電荷存儲結構包含氧化物-氮化物-氧化物(ONO)膜。
根據本發明實施例，所述方法另包含：形成一接觸蝕刻停止層，覆蓋所述接觸形成區域內的所述延伸部和所述元件單元區域內的所述閘極；以及在所述接觸形成區域和所述元件單元區域內形成覆蓋所述接觸蝕刻停止層的一層間介電層。
根據本發明實施例，所述接觸蝕刻停止層包含碳化矽。
根據本發明實施例，所述方法另包含：在所述層間介電層中形成一接觸插塞，並且在所述接觸形成區域內與所述閘極的所述延伸部直接接觸，其中，所述接觸插塞被所述接觸蝕刻停止層圍繞包覆。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參閱圖1和圖2，其中，圖1為根據本發明實施例所繪示的半導體記憶體結構的部分佈局示意圖，圖2為沿著圖1中切線I-I’和II-II’所示的剖面示意圖。如圖1和圖2所示，半導體記憶體結構1包含一基底100，例如，P型矽基底，但不限於此。基底100上具有一元件單元區MC和鄰近元件單元區MC的一接觸形成區CT。
根據本發明實施例，基底100包含沿著第一方向D1延伸的主動區域101和圍繞主動區域101的溝槽隔離區102。根據本發明實施例，接觸形成區CT位於溝槽隔離區102上，並且與元件單元區MC相連。
根據本發明實施例，半導體記憶體結構1另包含一記憶單元電晶體SC，設置在元件單元區MC內的基底100上。根據本發明實施例，記憶單元電晶體SC包含一沿著第二方向D2延伸的閘極110和位於閘極110和基底100之間的一電荷存儲結構120。根據本發明實施例，第二方向D2正交於第一方向D1。
根據本發明實施例，例如，閘極110可以包含多晶矽閘極，電荷存儲結構120可以包含氧化物-氮化物-氧化物(ONO)膜。根據本發明實施例，記憶單元電晶體SC另包含設置在基底100中的擴散區104和105，例如，N +擴散區，當作記憶單元電晶體SC的源極或汲極。
根據本發明實施例，閘極110包含位於接觸形成區CT內的一延伸部110e。根據本發明實施例，延伸部110e位於閘極110的末端，沿著第二方向D2伸出於接觸形成區CT內。根據本發明實施例，延伸部110e是直接設置在溝槽隔離區102上的。
根據本發明實施例，半導體記憶體結構1另包含一電晶體ST，例如，作為選擇電晶體，但不限於此。根據本發明實施例，電晶體ST可以和記憶單元電晶體SC串接，例如，透過共用擴散區105。根據本發明實施例，電晶體ST包含一閘極110a和一閘極介電層120a。根據本發明實施例，例如，閘極110a可以包含多晶矽閘極，閘極介電層120a可以包含氧化矽膜。根據本發明實施例，電晶體ST另包含一擴散區106，例如，N +擴散區。
根據本發明實施例，半導體記憶體結構1另包含一第一側壁子SP1，設置在元件單元區MC內的閘極110的側壁上。半導體記憶體結構1另包含一第二側壁子SP2，設置在接觸形成區域CT內的閘極110的延伸部110e的側壁上。半導體記憶體結構1另包含一第三側壁子SP3，設置在閘極110a的側壁上。根據本發明實施例，第一側壁子SP1、第二側壁子SP2和第三側壁子SP3可以是氮化矽側壁子，但不限於此。
根據本發明實施例，第一側壁子SP1和閘極110e之間可以有薄氧化層151，第二側壁子SP2和閘極110e之間可以設有薄氧化層152，第三側壁子SP3和閘極110a之間可以設有薄氧化層153隔離。此外，閘極110e上的氮化矽上蓋層結構需要有薄氧化層，用於保護第二側壁子SP2在熱磷酸濕蝕刻過程中不被影響。
根據本發明實施例，第一側壁子SP1具有一第一高度h1，第二側壁子SP2具有一第二高度h2。根據本發明實施例，第二側壁子SP2的第二高度h2高於第一側壁子SP1的第一高度h1。
根據本發明實施例，記憶單元電晶體SC的閘極110在元件單元區MC內的第一方向D1上具有一閘極長度L1，延伸部110e在接觸形成區域CT內的第一方向D1上具有一閘極長度L2。根據本發明實施例，接觸形成區CT內的延伸部110e的閘極長度L2等於元件單元區MC內的閘極110的閘極長度L1。
根據本發明實施例，如圖2所示，半導體記憶體結構1另包含一接觸蝕刻停止層210，覆蓋接觸形成區域CT內的延伸部110e和元件單元區域MC內的閘極110和110a。根據本發明實施例，接觸蝕刻停止層210包含碳化矽。
根據本發明實施例，半導體記憶體結構1另包含一層間介電層220，例如，氧化矽膜或低介電常數材料，覆蓋接觸形成區域CT和元件單元區域MC內的接觸蝕刻停止層210。
根據本發明實施例，半導體記憶體結構1另包含一接觸插塞C1，位於層間介電層220中並且與接觸形成區域CT內的延伸部110e直接接觸，其中，接觸插塞C1被接觸蝕刻停止層210圍繞包覆。根據本發明實施例，半導體記憶體結構1另包含一接觸插塞C2，位於元件單元區MC內的層間介電層220中並且與擴散區106直接接觸。根據本發明實施例，接觸插塞C2貫穿層間介電層220和接觸蝕刻停止層210。
請參閱圖3至圖7，其為根據本發明實施例所繪示的形成半導體記憶體結構的方法的示意圖，其中，相同的區域、層或元件仍沿用相同的符號來表示。如圖3所示，首先，提供基底100，例如，P型矽基底，但不限於此。基底100上具有元件單元區MC和鄰近元件單元區MC的接觸形成區CT。根據本發明實施例，基底100包含主動區域101和圍繞主動區域101的溝槽隔離區102。根據本發明實施例，接觸形成區CT位於溝槽隔離區102上，並且與元件單元區MC相連。
接著，在元件單元區MC內的基底100上形成記憶單元電晶體SC，其中，記憶單元電晶體SC包含閘極110和位於閘極110與基底100之間的電荷存儲結構120。根據本發明實施例，閘極110包含位於接觸形成區CT內的延伸部110e。根據本發明實施例，例如，閘極110可以包含多晶矽閘極，電荷存儲結構120可以包含氧化物-氮化物-氧化物(ONO)膜。根據本發明實施例，記憶單元電晶體SC另包含設置在基底100中的擴散區104和105，例如，N +擴散區，當作記憶單元電晶體SC的源極或汲極。
此外，在元件單元區MC內的基底100上另形成電晶體ST，例如，作為選擇電晶體，但不限於此。根據本發明實施例，電晶體ST可以和記憶單元電晶體SC串接，例如，透過共用擴散區105。根據本發明實施例，電晶體ST包含閘極110a和閘極介電層120a。根據本發明實施例，例如，閘極110a可以包含多晶矽閘極，閘極介電層120a可以包含氧化矽膜。根據本發明實施例，電晶體ST另包含擴散區106，例如，N +擴散區。
根據本發明實施例，在閘極110、閘極110a和延伸部110e上均形成有一頂部結構140。例如，頂部結構140可以包含一下氧化矽層141、一氮化矽上蓋層142和一上氧化矽層143。
接著，在元件單元區MC內的閘極110的側壁上形成第一側壁子SP1，在接觸形成區CT內的延伸部110e的側壁上形成第二側壁子SP2，同時在元件單元區MC內的閘極110a的側壁上形成第三側壁子SP3。根據本發明實施例，第一側壁子SP1、第二側壁子SP2和第三側壁子SP3可以是氮化矽側壁子，但不限於此。
根據本發明實施例，第一側壁子SP1和氮化矽上蓋層142以及閘極110之間可以設有薄氧化層151隔離，第二側壁子SP2和閘極110e之間可以設有薄氧化層152，第三側壁子SP3和閘極110a之間可以設有薄氧化層153隔離。薄氧化層151~153可以是利用快速熱氧化技術（RTO）或臨場蒸汽產生技術（ISSG）氧化形成的(可以同時氧化氮化矽上蓋層142側壁)，或者可以利用化學氣相沉積(CVD)或者爐管(HTO)沉積形成。
接著，如圖4所示，進行微影製程和蝕刻製程，利用光阻圖案(圖未示)將接觸形成區CT內的延伸部110e覆蓋住，僅顯露出元件單元區MC內的閘極110和閘極110a，然後，去除元件單元區MC內的閘極110和閘極110a上的頂部結構140，同時，蝕刻部分的閘極110和閘極110a的側壁上的第一側壁子SP1和第三側壁子SP3。這同時使得第一側壁子SP1和第三側壁子SP3的高度降低。此時，第一側壁子SP1和第三側壁子SP3具有第一高度h1，第二側壁子SP2具有第二高度h2，高於第一高度h1。根據本發明實施例，延伸部110e上的上氧化矽層143和閘極110和閘極110a上的下氧化矽層141可以在清洗製程過程中被去除。
本發明藉由去除元件單元區MC內的閘極110和閘極110a上的頂部結構140，並且蝕刻部分的第一側壁子SP1和第三側壁子SP3，使得第一側壁子SP1和第三側壁子SP3的高度下降，並且厚度變薄，達到提高後續填入層間介電層的製程餘裕的效果。
如圖5所示，接著可以進行化學氣相沉積(CVD)製程，全面沉積接觸蝕刻停止層210，覆蓋接觸形成區域CT內的延伸部110e和元件單元區域MC內的閘極110、110a。根據本發明實施例，接觸蝕刻停止層210可以包含碳化矽。然後，在接觸形成區域CT和元件單元區域MC內全面沉積層間介電層220，例如，氧化矽膜或低介電常數材料，覆蓋接觸蝕刻停止層210。
接著，可以利用化學機械研磨(CMP)製程，平坦化層間介電層220，並研磨掉接觸形成區域CT內的延伸部110e上方的接觸蝕刻停止層210，顯露出接觸形成區域CT內的延伸部110e上方的氮化矽上蓋層142。
如圖6所示，接著，利用濕蝕刻製程，例如，熱磷酸溶液，將接觸形成區域CT內的延伸部110e上方的氮化矽上蓋層142去除，下氧化矽層141則是在後續的清洗製程中被去除，如此自對準(self-aligned)在接觸形成區域CT內的延伸部110e上方形成接觸洞CH1，顯露出延伸部110e的頂面S1。然後，可以進行微影製程和蝕刻製程，在元件單元區MC內的層間介電層220和接觸蝕刻停止層210中形成接觸洞CH2，顯露出部分的擴散區106。
最後，如圖7所示，在層間介電層220中的接觸洞CH1和接觸洞CH2內分別形成接觸插塞C1和接觸插塞C2。例如，全面沉積鎢金屬層，填入接觸洞CH1和接觸洞CH2內，再以化學機械研磨製程平坦化鎢金屬層。接觸插塞C1在接觸形成區域CT內與閘極110的延伸部110e直接接觸。根據本發明實施例，接觸插塞C1被接觸蝕刻停止層210圍繞包覆。
本發明的優點至少在於:接觸插塞C1是利用自對準方式，例如，以熱磷酸溶液選擇性的去除接觸形成區域CT內的延伸部110e上方的氮化矽上蓋層142，形成接觸洞CH1之後，再填入鎢金屬而形成的，此外，元件單元區MC內的接觸洞CH2和接觸形成區域CT內的接觸洞CH1是分開形成的。因此，本發明可以克服現有技術中由於AA偏移造成接觸洞的過蝕刻，容易導致側壁子蝕穿缺陷的問題。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:半導體記憶體結構 100:基底 101:主動區域 102:溝槽隔離區 104:擴散區 105:擴散區 106:擴散區 110:閘極 110a:閘極 110e:延伸部 120:電荷存儲結構 120a:閘極介電層 140:頂部結構 141:下氧化矽層 142:氮化矽上蓋層 143:上氧化矽層 151:薄氧化層 152:薄氧化層 153:薄氧化層 210:接觸蝕刻停止層 220:層間介電層 CH1:接觸洞 CH2:接觸洞 CT:接觸形成區 MC:元件單元區 SC:記憶單元電晶體 ST:電晶體 SP1:第一側壁子 SP2:第二側壁子 SP3:第三側壁子 C1:接觸插塞 C2:接觸插塞 D1:第一方向 D2:第二方向 h1:第一高度 h2:第二高度 L1:閘極長度 L2:閘極長度 S1:頂面
圖1為根據本發明實施例所繪示的半導體記憶體結構的部分佈局示意圖。 圖2為沿著圖1中切線I-I’和II-II’所示的剖面示意圖。 圖3至圖7為根據本發明實施例所繪示的形成半導體記憶體結構的方法的示意圖。
1:半導體記憶體結構
100:基底
102:溝槽隔離區
104:擴散區
105:擴散區
106:擴散區
110:閘極
110a:閘極
110e:延伸部
120:電荷存儲結構
120a:閘極介電層
151:薄氧化層
152:薄氧化層
153:薄氧化層
210:接觸蝕刻停止層
220:層間介電層
CT:接觸形成區
MC:元件單元區
SC:記憶單元電晶體
ST:電晶體
SP1:第一側壁子
SP2:第二側壁子
SP3:第三側壁子
C1:接觸插塞
C2:接觸插塞
h1:第一高度
h2:第二高度
L1:閘極長度
L2:閘極長度

Claims (16)

  1. 一種半導體記憶體結構，包含： 一基底，其上具有一元件單元區和鄰近所述元件單元區的一接觸形成區； 一記憶單元電晶體，設置在所述元件單元區內的所述基底上，其中，所述記憶單元電晶體包含一閘極和位於所述閘極和所述基底之間的一電荷存儲結構，其中所述閘極包含位於所述接觸形成區內的一延伸部； 一第一側壁子，設置在所述元件單元區內的所述閘極的側壁上，其中，所述第一側壁子具有一第一高度；以及 一第二側壁子，設置在所述接觸形成區域內的所述閘極的所述延伸部的側壁上，其中，所述第二側壁子具有一第二高度，其高於所述第一側壁子的所述第一高度。
  2. 根據請求項1所述的半導體記憶體結構，其中，所述接觸形成區位於一溝槽隔離區上並且與所述元件單元區相連。
  3. 根據請求項2所述的半導體記憶體結構，其中，所述閘極的所述延伸部是直接設置在所述溝槽隔離區上的。
  4. 根據請求項1所述的半導體記憶體結構，其中，所述接觸形成區內的所述延伸部的閘極長度等於所述元件單元區內的所述閘極的閘極長度。
  5. 根據請求項1所述的半導體記憶體結構，其中，所述電荷存儲結構包含氧化物-氮化物-氧化物(ONO)膜。
  6. 根據請求項1所述的半導體記憶體結構，其中，另包含： 一接觸蝕刻停止層，覆蓋所述接觸形成區域內的所述延伸部和所述元件單元區域內的所述閘極；以及 一層間介電層，覆蓋所述接觸形成區域和所述元件單元區域內的所述接觸蝕刻停止層。
  7. 根據請求項6所述的半導體記憶體結構，其中，所述接觸蝕刻停止層包含碳化矽。
  8. 根據請求項7所述的半導體記憶體結構，其中，另包含： 一接觸插塞，位於所述層間介電層中並且與所述接觸形成區域內的所述閘極的所述延伸部直接接觸，其中，所述接觸插塞被所述接觸蝕刻停止層圍繞包覆。
  9. 一種形成半導體記憶體結構的方法，包含： 提供一基底，其上具有一元件單元區和靠近所述元件單元區的一接觸形成區； 在所述元件單元區內的所述基底上形成一記憶單元電晶體，其中，所述記憶單元電晶體包含一閘極和位於所述閘極與所述基底之間的一電荷存儲結構，其中，所述閘極包含位於所述接觸形成區內的一延伸部； 在所述元件單元區內的所述閘極的側壁上形成一第一側壁子，其中，所述第一側壁子具有一第一高度；以及 在所述接觸形成區內的所述閘極的所述延伸部的側壁上形成一第二側壁子，其中，所述第二側壁子具有一第二高度，其大於所述第一高度。
  10. 根據請求項9所述的方法，其中，所述接觸形成區是一溝槽隔離區並且與所述元件單元區相連。
  11. 根據請求項10所述的方法，其中，所述閘極的所述延伸部是直接設置在所述溝槽隔離區上的。
  12. 根據請求項9所述的方法，其中，所述接觸形成區內的所述延伸部的閘極長度等於所述元件單元區內的所述閘極的閘極長度。
  13. 根據請求項9所述的方法，其中，所述電荷存儲結構包含氧化物-氮化物-氧化物(ONO)膜。
  14. 根據請求項9所述的方法，其中，另包含： 形成一接觸蝕刻停止層，覆蓋所述接觸形成區域內的所述延伸部和所述元件單元區域內的所述閘極；以及 在所述接觸形成區域和所述元件單元區域內形成覆蓋所述接觸蝕刻停止層的一層間介電層。
  15. 根據請求項14所述的方法，其中，所述接觸蝕刻停止層包含碳化矽。
  16. 根據請求項15所述的方法，其中，另包含： 在所述層間介電層中形成一接觸插塞，並且在所述接觸形成區域內與所述閘極的所述延伸部直接接觸，其中，所述接觸插塞被所述接觸蝕刻停止層圍繞包覆。
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