TW202303900A - 半導體封裝件及其製法 - Google Patents
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Abstract
一種半導體封裝件及其製法，係將至少一具有第一線路層之線路結構設置於一支撐板上，再將該支撐板上之線路結構結合至一承載結構上，且使該承載結構具有之第二線路層電性連接該第一線路層，其中，該第一線路層之線寬與線距均小於該第二線路層之線寬與線距。之後，移除該支撐板，以將至少一半導體元件設於該線路結構上，使該半導體元件電性連接該第一線路層，並以包覆層包覆該半導體元件，俾於該支撐件上製做出超細線路及高密度之線路結構，而以之取代習知矽中介板。
Description
本發明係有關一種半導體封裝件及其製程，尤指一種無導電矽穿孔(TSV)之半導體封裝件及其製法。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，例如，扇出式封裝堆疊(Fan Out Package on package，簡稱FO PoP)、晶片尺寸構裝(Chip Scale Package，簡稱CSP)、多晶片模組封裝(Multi-Chip Module，簡稱MCM)或維積體電路(3D IC)等，以配合各種晶片上大幅增加之輸入/出埠數量，進而將不同功能之積體電路整合於單一封裝結構。然而，隨著現今終端產品之電性功能越加發達，故接置於中介板上之半導體晶片越來越多，使該中介板的結合面積亦會越來越大，而導電矽穿孔之佈設數量亦會增多，導致於製程上封裝結構之良率下降，進而提高製程難度及製作成本。
因此，如何克服上述種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：線路結構，係具有第一線路層；承載結構，係具有第二線路層，供該線路結構設於其上，且該第一線路層係電性連接該第二線路層；半導體元件，係設於該線路結構上並電性連接該第一線路層；包覆層，係形成於該承載結構上以包覆該半導體元件；佈線結構，係形成於該包覆層上；複數導電柱，係形成於該承載結構上並嵌埋於該包覆層中，以藉之電性連接該第二線路層及該佈線結構；以及電子元件，係配置於該佈線結構上。
前述之半導體封裝件中，該線路結構包括至少一第一絕緣層及至少一結合該第一絕緣層之該第一線路層，且該第一線路層為扇出(fan out)型重佈線路層(redistribution layer)。
本發明亦提供一種半導體封裝件之製法，係包括：將至少一具有第一線路層之線路結構設置於一支撐板上；將設於該支撐板上之該線路結構結合至一承載結構，其中，該承載結構係具有至少一電性連接該第一線路層之第二線路層；移除該支撐板；將至少一半導體元件設於該線路結構上，並令該半導體元件電性連接該第一線路層；形成包覆層於該承載結構上，以令該包覆層包覆該半導體元件；形成複數導電柱於該承載結構上，以由該複數導電柱電性連接該第二線路層，其中該複數導電柱係嵌埋於該包覆層中；於該包覆層上形成一電性連接該複數導電柱之佈線結構；以及於該佈線結構上配置電子元件。
前述之製法中，該支撐板係為玻璃板、鋼板或矽晶圓。
前述之半導體封裝件及其製法中，該線路結構係透過複數導電凸塊設於該承載結構上，並利用該導電凸塊電性連接該第一線路層與第二線路層。
前述之半導體封裝件及其製法中，該複數導電柱係透過貫穿成形通路(TMV)形成於該承載結構上。
由上可知，本發明之半導體封裝件及其製法中，主要藉由於該支撐件上製做出超細線路及高密度之線路結構，以取代習知矽中介板，因而無需製作導電矽穿孔(TSV)，故相較於習知技術，本發明能大幅降低製程難度及製作成本。
再者，該半導體元件之電性功能只需透過該第一線路層即可連接到該承載結構，因而該半導體元件之訊號電性功能之傳輸速度能符合高速規格，故相較於習知技術，本發明之半導體封裝件能有效提升終端產品之效能。
1:半導體封裝件
10,10a:線路結構
100:第一絕緣層
101:第一線路層
102,111,121:導電凸塊
11:半導體元件
11a:作用面
11b:非作用面
110:電極墊
112:封裝材
12:電子元件
13:承載結構
130:第二絕緣層
131:第二線路層
14:導電柱
15:包覆層
16:佈線結構
160:絕緣層
161:線路層
17:封裝層
18:導電元件
9,9a:支撐板
90:結合層
L:切割路徑
圖1A至圖1H為本發明之半導體封裝件之製法之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖1A至圖1H為本發明之半導體封裝件1之製法的剖面示意圖。如圖1A所示，於一支撐板9上提供至少一具有複數導電凸塊102之線路結構10。
於本實施例中，該線路結構10係為無核心層(coreless)式整版面基板，其包括至少一第一絕緣層100及至少一結合該第一絕緣層100之第一線路層101，並於最外側之第一線路層101上形成該些導電凸塊102，使該些導電凸塊102電性連接該第一線路層101。例如，該第一絕緣層100為介電材，如ABF(Ajinomoto Build-up Film)、感光型樹脂、聚醯亞胺(Polyimide，簡稱PI)、雙馬來醯亞胺三嗪(Bismaleimide Triazine，簡稱BT)、FR5之預浸材(Prepreg，簡稱PP)、模壓樹脂(Molding Compound)、模壓環氧樹脂(Epoxy Molding Compound，簡稱EMC)或其它適當材質，且該第一線路層101為扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。再者，該支撐板9係可為玻璃板、鋼板、矽晶圓等，其藉由一結合層90結合該線路結構10。例如，該結合層90可為如係鈦化矽之離形膜(分離層)或其它適當膠材。
此外，於本實施例中，由於支撐板9上可同時形成複數個符合封裝規格需求之線路結構，因此於最外側之第一線路層101上形成該些導電凸塊102後，更可沿如圖1A所示之切割路徑L進行切單製程(一併切割該支撐板9)，以獲取如圖1B中所示之複數分離之線路結構10a及複數分離之支撐板9a。
如圖1C所示，將該支撐板9a以該線路結構10結合至一承載結構13上，且該線路結構10藉由導電凸塊102接置於該承載結構13上。
於本實施例中，該承載結構13例如為具有核心層與線路結構之封裝基板、無核心層(coreless)形式線路結構之封裝基板、具導電矽穿孔(Through-silicon via，簡稱TSV)之矽中介板(Through Silicon interposer，簡稱TSI)或其它板型，其包括至少一第二絕緣層130及至少一結合該第二絕緣層130之第二線路層131，以令該第二線路層131結合並電性連接該導電凸塊102。例如，該第二
線路層131係為增層線路規格，例如可為PCB型式，而該第二絕緣層130為介電材，如ABF、感光型樹脂、聚醯亞胺(PI)、雙馬來醯亞胺三嗪(BT)、FR5之預浸材(PP)、模壓樹脂、模壓環氧樹脂(EMC)或其它適當材質。應可理解地，該承載結構13亦可為其它承載晶片之基材，如導線架(lead frame)、晶圓(wafer)、或其它具有金屬佈線(routing)之板體等，並不限於上述。又，該第二絕緣層130之材質與該第一絕緣層100之材質可相同或相異。
如圖1D所示，移除該支撐板9a及其上之結合層90，並外露出該線路結構10之第一線路層101。於本實施例中，若該第一線路層101結合於該結合層90上，則於移除該結合層90後，即可外露出該第一線路層101。若該第一絕緣層100結合於該結合層90上，則於移除該結合層90後，可藉由雷射開孔方式或其它成孔方式移除該第一絕緣層100之部分材質，以外露出該第一線路層101之部分表面。應可理解地，有關外露出該第一線路層101之方式繁多，如研磨整平絕緣層之方式，並不限於上述。
如圖1E所示，設置至少一半導體元件11於該線路結構10上，且該半導體元件11係電性連接該第一線路層101。該半導體元件11可為主動元件、被動元件或其組合者。該主動元件例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該半導體元件11為半導體晶片，其具有相對之作用面11a與非作用面11b，該作用面11a具有複數電極墊110，以藉由複數如銲錫材料、金屬柱(pillar)或其它等之導電凸塊111利用覆晶方式設於該線路結構10之第一線路層101上並電性連接該第一線路層101，且以如底膠或非導電底部填充薄膜(NCF)等封裝材112包覆該些導電凸塊111；或者，該半導體元件11可藉由複數銲線(圖未示)以打線方式電性連接該第一線路層101；亦或，該半導體元件11可直接接觸該第一線路層101。因此，可於該線路結構10上接置所需類型及數量
之半導體元件，以提升其電性功能，且有關半導體元件11電性連接線路層之方式繁多，並不限於上述。
如圖1F所示，形成複數導電柱14於該承載結構13上，且形成一包覆層15於該承載結構13上，以令該包覆層15包覆該線路結構10、半導體元件11及該些導電柱14。於本實施例中，該導電柱14係為如銅柱之金屬柱，其電性連接該第二線路層131。再者，可先形成該包覆層15，再形成穿孔於該包覆層15上，以填入導電材於該穿孔中，供作為該導電柱14。例如，於形成包覆層15後，可透過貫穿成形通路(through molding via，TMV)打開該承載結構13之表面以露出第二金屬層131，再將銲錫材填入以形成導電柱14。或者，可先形成該導電柱14，再形成該包覆層15。應可理解地，有關該導電柱14與該包覆層15之製程順序可依需求設計，只需令該導電柱14埋於該包覆層15中即可，並無特別限制。
又，若於形成該導電柱14後才形成該包覆層15，則可依需求進行整平製程，以令該包覆層15之上表面齊平該導電柱14之端面，使該導電柱14之端面外露出該包覆層15，甚至可使該包覆層15之上表面齊平該半導體元件11之非作用面11b，以令該非作用面11b外露出該包覆層15。例如，可藉由研磨方式進行該整平製程，以移除該導電柱14之部分材質與該包覆層15之部分材質。
另外，形成該包覆層15之材質例如為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。例如，可採用壓合(lamination)或模壓(molding)等方式將該包覆層15形成於該承載結構10上。
如圖1G所示，形成一佈線結構16於該包覆層15上，且令該佈線結構16電性連接該些導電柱14，使該半導體元件11藉由該線路結構10，並經該承載結構13與該導電柱14電性連接該佈線結構16。於本實施例中，該佈線結構16係包括至少一絕緣層160及設於該絕緣層160上之複數線路層161(如RDL)。例如，
形成該線路層161之材質為銅，且形成該絕緣層160之材質為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)之介電材，較佳為PI材。
如圖1H所示，接置至少一電子元件12於該佈線結構16上，且令該電子元件12電性連接該線路層161。該電子元件12可為主動元件、被動元件或其組合者。該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該電子元件12係以複數導電凸塊121利用覆晶方式設於該線路層161上並電性連接該線路層161；或者，該電子元件12可藉由複數銲線(圖未示)以打線方式電性連接該線路層161。應可理解地，有關電子元件12電性連接線路層161之方式繁多，並不限於上述。
再者，可於該佈線結構16上形成一封裝層17，以令該封裝層17包覆該電子元件12。例如，形成該封裝層17之材質為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。應可理解地，該封裝層17之材質與該包覆層15之材質可相同或相異，並無特別限制。
另外，可形成複數如銲球之導電元件18於該承載結構10下側，以令該半導體封裝件1藉由該些導電元件18接置於一如電路板之電子裝置(圖略)，其中，該些導電元件18係電性連接該第二線路層131。
綜上所述，本發明之製法主要藉由於該支撐件9上採用coreless技術製做出超細線路及高密度之線路結構10，以取代習知矽中介板，因而無需製作導電矽穿孔(TSV)，故相較於習知技術，本發明之製法能大幅降低製程難度及製作成本，且該線路結構10能配合該半導體元件11之細間距及細線路之規格，使該半導體封裝件1能符合該半導體元件11之多接點(I/O)需求。
再者，該半導體元件11之電性功能只需透過該第一線路層101即可連接到該承載結構13，因而該半導體元件11之訊號(signal)電性功能之傳輸
速度能符合高速規格，故相較於習知技術，本發明之半導體封裝件1能有效提升終端產品之效能。
又，本發明之製法藉由該承載結構13作為封裝製程用之載板，因而無需額外使用承載件，故能大幅壓縮製程時間，並控制該半導體封裝件1之良率，以大幅提升生產效率。
另外，由於該線路結構10可製做出超細線路及高密度之第一線路層101，使該承載結構13之第二線路層131只需採用一般線路規格，即可結合該些導電柱14，故本發明之製法可使該承載結構13及其上之封裝製程維持傳統設計，以大幅節省製作成本及有效提高良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1:半導體封裝件
10:線路結構
101:第一線路層
11:半導體元件
12:電子元件
121:導電凸塊
13:承載結構
131:第二線路層
14:導電柱
15:包覆層
16:佈線結構
161:線路層
17:封裝層
18:導電元件
Claims (8)
- 一種半導體封裝件，係包括：線路結構，係具有第一線路層；承載結構，係具有第二線路層，供該線路結構設於其上，且該第一線路層係電性連接該第二線路層；半導體元件，係設於該線路結構上並電性連接該第一線路層；包覆層，係形成於該承載結構上以包覆該半導體元件；佈線結構，係形成於該包覆層上；複數導電柱，係形成於該承載結構上並嵌埋於該包覆層中，以藉之電性連接該第二線路層及該佈線結構；以及電子元件，係配置於該佈線結構上。
- 如請求項1所述之半導體封裝件，其中該線路結構包括至少一第一絕緣層及至少一結合該第一絕緣層之該第一線路層，且該第一線路層為扇出(fan out)型重佈線路層(redistribution layer)。
- 如請求項1所述之半導體封裝件，其中該線路結構係透過複數導電凸塊設於該承載結構上，且藉該複數導電凸塊電性連接該第一線路層與該第二線路層。
- 如請求項1所述之半導體封裝件，其中該複數導電柱係透過貫穿成形通路(TMV)形成於該承載結構上。
- 一種半導體封裝件之製法，係包括：將至少一具有第一線路層之線路結構設置於一支撐板上；將設於該支撐板上之該線路結構結合至一承載結構，其中，該承載結構係具有至少一電性連接該第一線路層之第二線路層；移除該支撐板；將至少一半導體元件設於該線路結構上，並令該半導體元件電性連接該第一線路層；形成包覆層於該承載結構上，以令該包覆層包覆該半導體元件；形成複數導電柱於該承載結構上，以由該複數導電柱電性連接該第二線路層，其中該複數導電柱係嵌埋於該包覆層中；於該包覆層上形成一電性連接該複數導電柱之佈線結構；以及於該佈線結構上配置電子元件。
- 如請求項5所述之半導體封裝件之製法，其中，該支撐板係為玻璃板、鋼板或矽晶圓。
- 如請求項5所述之半導體封裝件之製法，其中該線路結構係透過複數導電凸塊設於該承載結構上，並藉該導電凸塊電性連接該第一線路層與第二線路層。
- 如請求項5所述之半導體封裝件之製法，其中該複數導電柱係透過貫穿成形通路(TMV)形成於該承載結構上。
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