[go: up one dir, main page]

TW202303404A - 借助彈性延遲時間控制來進行在預定通訊架構中的記憶體裝置的存取管理的方法、記憶體裝置、電子裝置以及記憶體裝置的控制器 - Google Patents

借助彈性延遲時間控制來進行在預定通訊架構中的記憶體裝置的存取管理的方法、記憶體裝置、電子裝置以及記憶體裝置的控制器 Download PDF

Info

Publication number
TW202303404A
TW202303404A TW111110776A TW111110776A TW202303404A TW 202303404 A TW202303404 A TW 202303404A TW 111110776 A TW111110776 A TW 111110776A TW 111110776 A TW111110776 A TW 111110776A TW 202303404 A TW202303404 A TW 202303404A
Authority
TW
Taiwan
Prior art keywords
controller
delay
memory device
memory
host device
Prior art date
Application number
TW111110776A
Other languages
English (en)
Other versions
TWI798033B (zh
Inventor
陳文殊
郭國銓
陳奕達
陳致強
Original Assignee
慧榮科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 慧榮科技股份有限公司 filed Critical 慧榮科技股份有限公司
Publication of TW202303404A publication Critical patent/TW202303404A/zh
Application granted granted Critical
Publication of TWI798033B publication Critical patent/TWI798033B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Communication Control (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Abstract

一種借助彈性延遲時間控制來進行在一預定通訊架構中的一記憶體裝置的存取管理的方法包含有：利用在記憶體控制器中的一傳輸介面電路的至少一上層控制器來動態地設置針對自記憶體裝置至一主機裝置之傳輸的一延遲參數；利用傳輸介面電路的一實體層電路來將第一資料自記憶體裝置傳輸至主機裝置，其中將第一資料自記憶體裝置傳輸至主機裝置在一第一時間點完成，並且一第一延遲時間自第一時間點開始；以及利用實體層電路在第一延遲時間中開始將第二資料自記憶體裝置傳輸至主機裝置，而無需自睡眠重新啟動。

Description

借助彈性延遲時間控制來進行在預定通訊架構中的記憶體裝置的存取管理的方法、記憶體裝置、電子裝置以及記憶體裝置的控制器
本發明係有關於記憶體控制，尤指一種借助彈性延遲時間控制來進行在一預定通訊架構中的一記憶體裝置的存取管理的方法以及裝置。
記憶體裝置可包含有用以儲存資料的快閃記憶體，並且存取快閃記憶體的管理相當複雜，舉例來說，記憶體裝置可以為一記憶卡、一固態硬碟(solid state drive, SSD)或者一嵌入式記憶體裝置（例如符合通用快閃儲存(universal flash storage, UFS)規範的嵌入式記憶體裝置）。當製造商嘗試根據行動產業處理器接口(mobile industry processor interface, MIPI)聯盟之統一協定(unified protocol, UniPro)規範來加強記憶體裝置之某些特徵時，可能會發生一些問題。尤其是，記憶體裝置可操作在某個自動通訊模式(automatic communications mode)中，然而，在某些狀況中，記憶體裝置以及主機裝置之間的通訊速度可能會降低（例如由於主機裝置或某些其它原因），其導致整體性能減少，先前技術嘗試解決此問題，然而，可能引入了更多問題（例如某些副作用），因此，需要一種創新的方法以及相關架構來在不引入副作用的情況下或藉由不太可能引入副作用的方式解決該些問題。
因此，本發明的目的之一在於提供一種借助彈性延遲時間控制來進行在一預定通訊架構（例如行動產業處理器接口之統一協定通訊架構）中的一記憶體裝置的存取管理的方法以及裝置，以解決上述問題。
本發明之至少一實施例提供了一種借助彈性延遲時間控制來進行在一預定通訊架構中的一記憶體裝置的存取管理的方法，其中該方法可適用於記憶體裝置的一記憶體控制器。記憶體裝置可包含有記憶體控制器以及一非揮發性記憶體，並且非揮發性記憶體可包含有至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件）。該方法可包含有：利用在記憶體控制器中的一傳輸介面電路的至少一上層控制器來動態地設置針對自記憶體裝置至一主機裝置之傳輸的一延遲參數，以防止在對應於延遲參數的至少一延遲時間中睡眠，其中延遲參數係被動態地設置為多個預設值的其一，而不是被設置為一單一固定值；利用傳輸介面電路的一實體層電路來將第一資料自記憶體裝置傳輸至主機裝置，其中將第一資料自記憶體裝置傳輸至主機裝置在一第一時間點完成，並且在至少一延遲時間中針對第一資料所測量的一第一延遲時間自第一時間點開始；以及利用實體層電路在第一延遲時間中開始將第二資料自記憶體裝置傳輸至主機裝置，而無需自睡眠重新啟動。
除了上述方法之外，本發明另提供了一種記憶體裝置，並且該記憶體裝置包含有一非揮發性記憶體以及一控制器。非揮發性記憶體係用以儲存資訊，其中非揮發性記憶體包含有至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體）。控制器係耦接於非揮發性記憶體，並且用以控制記憶體裝置的操作，此外，控制器包含有一處理電路，其係用以根據來自一主機裝置的複數個主機命令來控制該控制器，以允許主機裝置通過控制器來存取非揮發性記憶體。控制器另包含有一傳輸介面電路，並且傳輸介面電路係用以與主機裝置進行通訊，尤其，傳輸介面電路包含有一實體電路以及至少一上層控制器，其中實體電路係用以為傳輸介面電路進行傳輸與接收操作，至少一上層控制器係用以根據一預定規範來控制實體層電路的操作。舉例來說，控制器利用至少一上層控制器來動態地設置針對自記憶體裝置至一主機裝置之傳輸的一延遲參數，以防止在對應於延遲參數的至少一延遲時間中睡眠，其中延遲參數係被動態地設置為多個預定值的其一，而不是被設置為一單一固定值；控制器利用實體層電路來將第一資料自記憶體裝置傳輸至主機裝置，其中將第一資料自記憶體裝置傳輸至主機裝置在一第一時間點完成，並且在至少一延遲時間中針對第一資料所測量的一第一延遲時間自第一時間點開始；以及控制器利用實體層電路在第一延遲時間中開始將第二資料自記憶體裝置傳輸至主機裝置，而無需自睡眠重新啟動。
根據某些實施例，本發明另提供了一種相關電子裝置。該電子裝置可包含有上述記憶體裝置，並且可另包含有：主機裝置，其耦接於記憶體裝置。主機裝置可包含有：至少一處理器，其用以控制該主機裝置的操作；以及一電源供應電路，其耦接於至少一處理器，並且用以提供電源給至少一處理器以及記憶體裝置，此外，記憶體裝置可提供儲存空間給主機裝置。
除了上述方法之外，本發明另提供了一種記憶體裝置的控制器，其中記憶體裝置可包含有控制器以及一非揮發性記憶體。非揮發性記憶體可包含有至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體），此外，控制器包含有一處理電路，其係用以根據來自一主機裝置的複數個主機命令來控制該控制器，以允許主機裝置通過控制器來存取非揮發性記憶體。控制器另包含有一傳輸介面電路，並且傳輸介面電路係用以與主機裝置進行通訊，尤其，傳輸介面電路包含有一實體電路以及至少一上層控制器，其中實體電路係用以為傳輸介面電路進行傳輸與接收操作，至少一上層控制器係用以根據一預定規範來控制實體層電路的操作。舉例來說，控制器利用至少一上層控制器來動態地設置針對自記憶體裝置至一主機裝置之傳輸的一延遲參數，以防止在對應於延遲參數的至少一延遲時間中睡眠，其中延遲參數係被動態地設置為多個預定值的其一，而不是被設置為一單一固定值；控制器利用實體層電路來將第一資料自記憶體裝置傳輸至主機裝置，其中將第一資料自記憶體裝置傳輸至主機裝置在一第一時間點完成，並且在至少一延遲時間中針對第一資料所測量的一第一延遲時間自第一時間點開始；以及控制器利用實體層電路在第一延遲時間中開始將第二資料自記憶體裝置傳輸至主機裝置，而無需自睡眠重新啟動。
根據某些實施例，記憶體裝置的記憶體控制器可根據該方法來控制記憶體裝置的操作，並且記憶體裝置可被安裝在電子裝置中。該裝置可包含有電子裝置的至少一部分（例如一部分或全部），舉例來說，該裝置可包含有記憶體裝置中的記憶體控制器，又例如，該裝置可包含有記憶體裝置，再舉一例，該裝置可包含有電子裝置的全部。
根據某些實施例，為了加強記憶體裝置的性能，建議記憶體裝置可動態地設置針對自記憶體裝置至主機裝置之傳輸的延遲參數，尤其，根據在多個預定通訊速度（例如多個預定通訊速度模式之各自的通訊速度）中的一被選取通訊速度（例如一被選取通訊速度模式的通訊速度）來動態地設置延遲參數，其中該被選取通訊速度係自多個預定通訊速度中選擇出來的。根據某些實施例，記憶體裝置可用以動態地設置延遲參數，以使得分別對應於多個預訂通訊速度的多個延遲時間長度的全部皆等於一預定延遲時間長度。
本發明之方法以及裝置可保證記憶體裝置可以在不同情況中適當地操作，舉例來說，記憶體裝置可以動態地設置延遲參數（例如一突發結束(end-of-burst, EoB)延遲參數），以根據記憶體裝置的一上層(upper-level)資訊（例如系統層資訊）來暫時地防止實體層電路的一傳輸器進入一閒置狀態(idle state)，因此，整體性能可以被加強。此外，本發明之方法以及裝置可以在不引入副作用的情況下或藉由不太可能引入副作用的方式來解決先前技術遇到的問題。
第1圖為依據本發明一實施例之電子裝置10的示意圖，其中電子裝置10可包含有主機裝置50以及記憶體裝置100。主機裝置50可包含有至少一個處理器（例如一個或多個處理器），其可被統稱為處理器52、電源供應電路54以及傳輸介面電路58，其中處理器52以及傳輸介面電路58可通過匯流排來彼此耦接，並且可耦接於電源供應電路54以取得電源。處理器52可用以控制主機裝置50的操作，以及電源供應電路54可用以提供電源給處理器52、電源供應電路54以及記憶體裝置100，並且將一個或多個驅動電壓輸出至記憶體裝置100，其中記憶體裝置100可提供儲存空間給主機裝置50，並且可自主機裝置50取得一個或多個驅動電壓以作為記憶體裝置100的電源。主機裝置50的範例可包含有但不限於：多功能手機、平板電腦、可穿戴裝置以及個人電腦，例如桌上型電腦以及筆記型電腦，記憶體裝置100的範例可包含有但不限於：可攜式記憶體裝置（例如符合SD / MMC、CF、MS或XD規範的記憶卡、固態硬碟(solid state drive, SSD)以及不同類型的嵌入式記憶體裝置（例如符合通用快閃儲存(universal flash storage, UFS)規範或嵌入式多媒體卡(embedded multi media card, eMMC)規範的嵌入式記憶體裝置）。根據本實施例，記憶體裝置100可包含有一控制器，諸如記憶體控制器110，並且可另包含有非揮發性(non-volatile, NV)記憶體120（為簡潔起見，在第1圖中標記為“NV記憶體”），其中該控制器用以存取非揮發性記憶體120，以及非揮發性記憶體120用以儲存資訊。非揮發性記憶體120可包含有至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件），諸如複數個非揮發性記憶體元件122-1、122-2、…、以及122-N（為簡潔起見，在第1圖中分別標記為“NV記憶體元件”），其中“N”可以代表大於1的正整數，舉例來說，非揮發性記憶體120可以是快閃記憶體，並且複數個非揮發性記憶體元件122-1、122-2、…、以及122-N可以分別是複數個快閃記憶體晶片或複數個快閃記憶體裸晶(die)，但是本發明不限於此。
如第1圖所示，記憶體控制器110可包含有一處理電路（例如微處理器112）、一儲存單元（例如唯讀記憶體(read-only memory, ROM)112M；為簡潔起見，標記為“ROM”）、控制邏輯電路114、隨機存取記憶體116（例如，其可以藉由靜態隨機存取記憶體來實現；為簡潔起見，標記為“RAM”）以及傳輸介面電路118，其中上述元件之至少一部分（例如一部分或全部）可通過匯流排彼此耦接。隨機存取記憶體116可用以提供內部儲存空間（例如，可暫時地儲存資訊）給記憶體控制器110，但是本發明不限於此，此外，本實施例之唯讀記憶體112M用以儲存程式碼112C，並且微處理器112用以執行程式碼112C以控制非揮發性記憶體120的存取，要注意的是，程式碼112C也可被儲存於隨機存取記憶體116或任一類型的記憶體，此外，控制邏輯電路114可用以控制非揮發性記憶體120。控制邏輯電路114可包含有一錯誤校正碼(error correction code, ECC)電路（未顯示於第1圖），其可進行錯誤校正碼編碼以及錯誤校正碼解碼以保護資料，及/或進行錯誤校正。傳輸介面電路118可符合各種通訊規範（例如序列先進技術附件(Serial Advanced Technology Attachment, SATA)規範、通用序列匯流排(Universal Serial Bus, USB)規範、快捷外部連接標準(Peripheral Component Interconnect Express, PCIE)規範、嵌入式多媒體卡規範以及通用快閃儲存規範）之中的一個或多個通訊規範，並且可根據一個或多個通訊規範來為記憶體裝置100與主機裝置50（例如傳輸介面電路58）進行通訊。相似地，傳輸介面電路58可符合一個或多個通訊規範，並且可根據一個或多個通訊規範來為主機裝置50與記憶體裝置100（例如傳輸介面電路118）進行通訊。舉例來說，傳輸介面電路的多個子電路可包含有一實體層(physical layer, PHY)電路（諸如符合行動產業處理器接口(mobile industry processor interface, MIPI)聯盟相關規格之M實體層(M-PHY)電路118M）以及至少一上層控制器（例如一個或多個上層控制器），其可被統稱為上層控制器118U（為簡潔起見，標記為“U控制器”），並且傳輸介面電路58可被實作以具有類似於或等同於傳輸介面電路118之電路架構的一電路架構（例如多個相對應的子電路）。
在本實施例中，主機裝置50可將對應於邏輯位址的複數個主機命令傳送至記憶體控制器110，以間接地存取記憶體裝置100中的非揮發性記憶體120。記憶體控制器110接收複數個主機命令以及邏輯位址，分別將複數個主機命令轉換為記憶體操作命令（為簡潔起見，其可作為操作命令），以及更進一步地控制具有操作命令的非揮發性記憶體120以對非揮發性記憶體120之中特定實體位址之記憶體單元或資料頁面(data page)進行讀取或寫入/編程，其中實體位址可以與邏輯位址有關聯。舉例來說，記憶體控制器110可產生或更新至少一邏輯至實體(logical-to-physical, H2F)位址映射表，以管理實體位址以及邏輯位址之間的關係。非揮發性記憶體120可儲存一全域邏輯至實體位址映射表120T，用以提供記憶體控制器110來控制記憶體裝置100，以存取非揮發性記憶體120中的資料。
為了更好地理解，全域邏輯至實體位址映射表120T可位於非揮發性記憶體元件122-1內的預定區域中，例如系統區域，但是本發明不限於此，舉例來說，全域邏輯至實體位址映射表120T可被劃分為複數個區域邏輯至實體位址映射表，並且該複數個區域邏輯至實體位址映射表可以被儲存在非揮發性記憶體元件122-1、122-2、…、以及122-N中的一個或多個非揮發性記憶體元件，尤指可以分別儲存在非揮發性記憶體元件122-1、122-2、…、以及122-N中。當需要時，記憶體控制器110可將全域邏輯至實體位址映射表120T的至少一部分（例如一部分或全部）加載至隨機存取記憶體116或其它記憶體中，舉例來說，記憶體控制器110可將複數個區域邏輯至實體位址映射表的一區域邏輯至實體位址映射表加載至隨機存取記憶體116中以作為暫時邏輯至實體位址映射表116T，以根據被儲存為暫時邏輯至實體位址映射表116T的該區域邏輯至實體位址映射表來存取非揮發性記憶體120中的資料，但是本發明不限於此。
此外，上述的至少一非揮發性記憶體元件（例如一個或多個非揮發性記憶體元件，諸如{122-1、122-2、…、122-N}）可包含有複數個區塊(block)，其中記憶體控制器110在非揮發性記憶體120上進行資料抹除操作的最小單元可以是一個區塊，以及記憶體控制器110在非揮發性記憶體120上執行資料寫入操作的最小單元可以是一個頁面，但是本發明不限於此。舉例來說，非揮發性記憶體元件122-1、122-2、…、以及122-N內的任一非揮發性記憶體元件122-n（其中“n”可以表示區間[1，N]中的任一整數）可包含有複數個區塊，並且複數個區塊中的一區塊可包含有並記錄特定數量的頁面，其中記憶體控制器110可根據區塊位址以及頁面位址來存取複數個區塊中的某個區塊內的某個頁面。又例如，非揮發性記憶體元件122-n可包含有複數個平面(plane)，其中一平面可包含有一組區塊（例如上述的複數個區塊），並且記憶體控制器110可根據平面編號(plane number)在複數個平面內指定某個平面，以存取該平面的某個區塊內的某個頁面。隨著區塊總數的增加，非揮發性記憶體120的儲存空間可以變得更大，關於非揮發性記憶體120的製造，可以利用許多技術，例如：2D/平面反及閘(2D/planar NAND)快閃記憶體技術，其可將記憶體單元排列成單層；以及3D反及閘(3D NAND)快閃記憶體技術，其可以將記憶體單元排列成多層的垂直堆疊。根據一些實施例，非揮發性記憶體120可以實作為具有排列在單層中的記憶體單元的2D/平面反及閘快閃記憶體結構。根據一些實施例，非揮發性記憶體120可以實作為具有垂直堆疊的多層記憶體單元的3D反及閘快閃記憶體結構，在這種情況下，非揮發性記憶體120的儲存空間可以變得非常大。
第2圖為依據本發明一實施例之借助彈性延遲時間控制來進行一預定通訊架構（例如一行動產業處理器接口聯盟之統一協定(unified protocol, UniPro)的通訊架構）中的一記憶體裝置（例如第1圖所示的記憶體裝置）的存取管理的繁忙感知(busy-aware)延遲控制方案的示意圖。該方法可應用於第1圖所示之架構，舉例來說，電子裝置10、記憶體裝置100以及記憶體控制器110，尤指記憶體控制器110內的元件（例如微處理器112或傳輸介面電路118），為了更好地理解，傳輸介面電路118可被邏輯地劃分成多個層(layer)，以及傳輸介面電路118中之實體層電路（例如M實體層(M-PHY)電路118M）的實體層可視為一底層(bottom layer)，舉例來說，上述的至少一上層控制器（例如上層控制器118U）可包含有多個上層控制器（其分別對應於多個上層，諸如一統一協定(UniPro)控制器118UN以及一通用快閃儲存(UFS)控制器118UF），其中M實體層電路118M可對應於多個上層之下的該底層。
如第2圖所示，M實體層電路118M可包含有一傳輸器(transmitter)118MT以及一接收器(receiver)118MR，以及統一協定控制器118UN可包含有一計數器(counter)CNT。M實體層電路118M可根據其中的一鎖相迴路（phase-locked loop, PLL；未顯示）所產生的一時脈來進行實體層的操作，尤指可分別利用傳輸器118MT與接收器118MR來將資訊（例如資料）傳輸至主機裝置50（例如傳輸介面電路58）以及自主機裝置50（例如傳輸介面電路58）接收資訊（例如資料），此外，統一協定控制器118UN可根據行動產業處理器接口聯盟之統一協定規範來控制M實體層電路118M的操作，尤指根據一延遲參數（例如一突發結束(end-of-burst, EoB)延遲參數EoB_Delay(SPEED)）來利用計數器CNT以計數與一延遲時間有關的一計數值，舉例來說，計數器CNT可進行倒數(count down)操作，其自一預定初始計數值（例如突發結束延遲參數EoB_Delay(SPEED)的數值）開始，並且當計數器CNT的計數值達到零（其指示對應於突發結束延遲參數EoB_Delay(SPEED)的一預定延遲時間過期）時，統一協定控制器118UN可控制控制M實體層電路118M中的傳輸器118MT，以停止傳輸，其中突發關閉時序(burst close timing)可被對應於突發結束延遲參數EoB_Delay(SPEED)的預定延遲時間所延遲，要注意的是，相對於主機裝置50與記憶體裝置100之間的一通訊速度SPEED來說，延遲參數（諸如突發結束延遲參數EoB_Delay(SPEED)）是可調整的，舉例來說，突發結束延遲參數EoB_Delay(SPEED)的調整可以在處理電路（例如微處理器112）的控制下進行，但是本發明不限於此。
第2圖所示之架構有助於處理先前技術的問題，舉例來說，記憶體裝置100可操作在某個自動通訊模式（例如一快速自動模式FastAuto_Mode）中，在記憶體裝置100中，記憶體控制器110（例如微處理器112、傳輸介面電路118、統一協定控制器118UN及/或通用快閃儲存控制器118UF）可動態地設置延遲參數（例如突發結束延遲參數EoB_Delay(SPEED)），以暫時地防止M實體層電路118M的傳輸器118MT根據通訊速度SPEED及/或根據記憶體裝置100的一上層(upper level)資訊（例如系統層資訊）而進入一閒置狀態(idle state)，因此可加強整體性能，舉例來說，記憶體控制器110另可包含有一繁忙偵測電路110BD（其係用以產生一繁忙訊號BUSY），當繁忙訊號BUSY指示記憶體控制器110內多個預定元件之中的至少一元件（例如一個或多個元件）繁忙或處於繁忙狀態中，尤指需要透過M實體層電路118M（例如傳輸器118MT）來將更多資訊（諸如更多資料、一個或多個回應(response)等等）自記憶體裝置100傳輸至主機裝置50時，計數器CNT可暫時地停止計數（例如暫時地停止進行倒數），因此，當有需要（例如上述該至少一元件需要透過傳輸器118MT來進行自記憶體裝置100至主機裝置50的傳輸）時，記憶體控制器110另可延後(postpone)突發關閉的延遲，直到繁忙訊號BUSY指示多個預定元件中沒有任何一個元件是繁忙或處於繁忙狀態中。
基於第2圖所示之架構，本發明的方法以及裝置可以在沒有副作用或較不可能帶來副作用的情況下解決先前技術的問題。
第3圖為依據本發明一實施例之第2圖所示的繁忙感知延遲控制方案的一些實作細節的示意圖。繁忙偵測電路110BD可包含有複數個或閘(OR gate)，諸如或閘OR(1)、OR(2)、…、OR(X-1)以及OR(X)，如第3圖所示，或閘OR(1)、OR(2)、…、OR(X-1)以及OR(X)可用以接收多個輸入訊號（諸如多個硬體繁忙訊號BUSY_HW(0)、BUSY_HW(1)、…、以及BUSY_HW(X-1)以及一非硬體繁忙訊號BUSY_non_HW），並且對多個硬體繁忙訊號BUSY_HW(0)、BUSY_HW(1)、…以及BUSY_HW(X-1)以及非硬體繁忙訊號BUSY_non_HW進行或(OR)操作，以產生繁忙訊號BUSY。為了更好地理解，多個硬體繁忙訊號BUSY_HW(0)、BUSY_HW(1)、…以及BUSY_HW(X-1)可以自多個預定元件被傳送，以供分別指示多個預定元件是否繁忙或處於繁忙狀態中（例如多個預定元件需要透過傳輸器118MT來進行自記憶體裝置100至主機裝置50的傳輸），並且非硬體繁忙訊號BUSY_non_HW可自運行程式碼112C的微處理器112 被傳送，用以指示運行程式碼112C的微處理器112是否繁忙或處於繁忙狀態（例如運行程式碼112C微處理器112需要透過傳輸器118MT來進行自記憶體裝置100至主機裝置50的傳輸）中。當這些輸入訊號之中的任一個輸入訊號指示繁忙狀態（例如邏輯值1）時，繁忙訊號BUSY可指示繁忙狀態（例如邏輯值1），當所有的這些輸入訊號均指示一非繁忙狀態（例如邏輯值0）時，繁忙訊號BUSY可指示非繁忙狀態（例如邏輯值0），為了簡潔起見，對於此實施例的類似內容在此不再詳細描述。
第4圖為依據本發明一實施例之借助彈性延遲時間控制來進行在預定通訊架構中的記憶體裝置的存取管理的方法的彈性延遲控制方案的示意圖。為了更好地理解，在預定通訊架構（例如行動產業處理器接口聯盟之統一協定的通訊架構）中的一本地裝置(local device)以及一對等裝置(peer device)可分別代表記憶體裝置100以及主機裝置50，但是本發明不限於此，根據某些實施例，在預定通訊架構（例如行動產業處理器接口聯盟之統一協定的通訊架構）中記憶體裝置100以及主機裝置50可以互換它們的角色（其表示本地裝置以及對等裝置可分別代表主機裝置50以及記憶體裝置100），其中該方法另可應用於主機裝置50。
在自動通訊模式（例如快速自動模式FastAuto_Mode）中，本地裝置（例如記憶體裝置100）可利用M實體層電路118M（例如傳輸器118MT）來將預定資訊（例如同步(synchronization)資訊Sync以及資料DATA(0)）傳送至對等裝置（例如主機裝置50），並且等待一延遲時間（其係小於或等於對應於突發結束延遲參數EoB_Delay(SPEED)的預定延遲時間），尤指等待來自主機裝置50的回應，而不是立即地觸發突發關閉（例如突發結束），以預防先前技術的問題（例如額外同步資訊Sync（在其上標記“X”，以供指示在彈性延遲控制方案中不存在以虛線繪示的額外同步資訊Sync，並且不會延遲資料DATA(1)的傳輸）所造成的降低速度的問題），舉例來說，記憶體裝置100可於延遲時間的期間利用M實體層電路118M（例如傳輸器118MT）來將虛擬資料DUMMY傳輸至主機裝置50。當主機裝置50將預定資訊（例如同步資訊Sync以及確認(acknowledgement)資訊ACK）傳送至記憶體裝置100（其可指示此時不需要觸發突發關閉（例如突發結束））時，記憶體裝置100可利用M實體層電路（例如傳輸器118MT）來傳送後續的資料（例如DATA(1)或DATA(2)），其中主機裝置50可對應地將其本身的虛擬資料DUMMY以及後續的確認資訊ACK傳送至記憶體裝置100。
如第4圖所示，記憶體控制器110可控制延遲參數（諸如突發結束延遲參數EoB_Delay(SPEED)）以使延遲參數相對於主機裝置50以及記憶體裝置100之間的通訊速度SPEED來說是可調整的（為簡潔起見，標記為“EoB_Delay(SPEED)相對於SPEED來說是可調整的”），尤指可根據通訊速度SPEED來動態地調整延遲參數（例如突發結束延遲參數EoB_Delay(SPEED)），為簡潔起見，對於本實施例的類似內容在此不再詳細重複描述。
根據某些實施例，記憶體控制器110可操作在一高速(high speed, HS)模式中，並且可自HS-Gear 1 (HS-G1)、HS-Gear 2 (HS-G2)、HS-Gear 3 (HS-G3)、HS-Gear 4 (HS-G4)以及HS-Gear 5 (HS-G5)的各自的速度中選擇出一速度，以作為通訊速度SPEED。對於一組預定配置來說，M實體層電路118M的一預定位元寬度可等於40位元的位元寬度，並且記憶體控制器110可根據以下的通訊速度SPEED來動態地調整延遲參數（諸如突發結束延遲參數EoB_Delay(SPEED)）： (1)當通訊速度SPEED係等於HS-G1（例如符元時脈(symbol clock)可等於37.5兆赫(Megahertz, MHz)）的速度時，記憶體控制器110可設置計數值等於100（例如EoB_Delay(SPEED) = 100），以指示預定延遲時間係等於100符元間隔(symbol interval, SI)； (2)當通訊速度SPEED係等於HS-G2（例如符元時脈可等於75兆赫）的速度時，記憶體控制器110可設置計數值等於200（例如EoB_Delay(SPEED) = 200），以指示預定延遲時間係等於200符元間隔； (3)當通訊速度SPEED係等於HS-G3（例如符元時脈可等於150兆赫）的速度時，記憶體控制器110可設置計數值等於400（例如EoB_Delay(SPEED) = 400），以指示預定延遲時間係等於400符元間隔； (4) 當通訊速度SPEED係等於HS-G4（例如符元時脈可等於300兆赫）的速度時，記憶體控制器110可設置計數值等於800（例如EoB_Delay(SPEED) = 800），以指示預定延遲時間係等於800符元間隔；以及 (5) 當通訊速度SPEED係等於HS-G5（例如符元時脈可等於600兆赫）的速度時，記憶體控制器110可設置計數值等於1600（例如EoB_Delay(SPEED) = 1600），以指示預定延遲時間係等於1600符元間隔； 其中記憶體控制器110可進行以上設置以使得預定延遲時間等於一預定絕對時間長度，但是本發明不限於此，為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
根據某些實施例，延遲參數（例如突發結束延遲參數EoB_Delay(SPEED)）及/或相關的參數可變化，舉例來說，該組預定配置可變化，以及突發結束延遲參數EoB_Delay(SPEED)及/或相關的參數可對應地變化，為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
根據某些實施例，記憶體控制器110可根據通訊速度SPEED來動態地調整延遲參數（例如突發結束延遲參數EoB_Delay(SPEED)），以使預定延遲時間等於預定絕對時間長度（例如10微秒(microsecond, µs)或任何其它的絕對時間長度），為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
根據某些實施例，記憶體控制器110可根據通訊速度SPEED來動態地調整延遲參數（例如突發結束延遲參數EoB_Delay(SPEED)），尤指脈衝寬度調變(pulse-width modulation, PWM)速度（例如脈衝寬度調變模式的PWM-Gear 1 (PWM-G1)或PWM-Gear 2 (PWM-G2)），為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
針對該至少一元件繁忙中（或處於繁忙狀態）以及需要傳輸更多資訊（諸如更多資料或一個或多個回應）之多個案例的一些實施細節另可描述如下。根據某些實施例，在自動通訊模式（例如快速自動模式FastAuto_Mode）中，記憶體裝置100可偵測多個案例中的任一個案例並觸發繁忙訊號BUSY，以指示繁忙狀態（例如邏輯值1），尤指可進行以下操作之中的一個或多個操作： (1)在有關主機寫入（例如主機裝置50傳送一主機寫入命令至記憶體裝置100，以將資料寫入至記憶體裝置100中）的一第一案例中，所有待寫入資料可被轉移至記憶體裝置100（例如記憶體控制器110），但是記憶體裝置100（例如記憶體控制器110）可能需要將資料移動至非揮發性記憶體120並且檢查其它資訊，以回傳一回應至主機裝置50，因此於此週期中，傳輸器118MT可繼續操作，並且不會停止或關閉，其中在此週期中不會發生睡眠(sleeping)或重啟(restarting)； (2)在有關主機讀取（例如主機裝置50將一主機讀取命令傳送至記憶體裝置100，以自記憶體裝置100讀取資料）的一第二案例中，雖然傳輸器118MT可繼續傳輸資料，如果主機裝置50中的主機緩衝器(buffer)相當小的話，確認資訊ACK可能無法被主機裝置50所接收（例如此可能是造成先前技術問題的其中一個原因，其中資料無法繼續被傳輸以及傳輸器會因此被關閉），因此於此週期中，記憶體控制器110可控制計數器CNT以暫時地停止計數，已使得傳輸器118MT繼續操作，而無需關閉傳輸器118MT； (3)在有關主機讀取的一第三案例中，舉例來說，當主機裝置50將多個主機讀取命令傳送至記憶體裝置100，以自記憶體裝置100讀取多筆資料時，由於記憶體控制器110意識到所有讀取多筆資料的要求(request)，記憶體控制器110可控制計數器CNT以暫時地停止計數，其中於此週期中，記憶體控制器110可為傳輸介面電路118（例如統一協定控制器118UN或M實體層電路118M）準備讀取資料；以及 (4)在有關主機寫入（例如主機裝置50將一主機寫入命令傳送至記憶體裝置100，以供將資料寫入至記憶體裝置100中）的一第四案例中，當待寫入資料自主機裝置50被傳送至傳輸介面電路118（例如M實體層電路118M或統一協定控制器118UN）時，記憶體裝置100通常需要將確認資訊ACK傳送至主機裝置50，並且將確認資訊ACK及時地傳送至主機裝置50通常是必要的（例如無法及時地傳送確認資訊ACK可能是造成先前技術問題的其中一個原因），因此記憶體控制器110可控制計數器CNT以暫時地停止計數，以使得傳輸器118MT繼續操作，而無需關閉傳輸器118MT，並且因此可以防止先前技術的問題； 但是本發明不限於此，為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
第5圖為依據本發明一實施例之借助彈性延遲時間控制來進行在預定通訊架構（例如行動產業處理器接口聯盟之統一協定的通訊架構）中的記憶體裝置的存取管理的方法流程圖。
在步驟S10中，記憶體裝置100（例如其中的記憶體控制器110）可決定通訊速度SPEED（諸如上述在多個預定通訊速度中的被選取通訊速度），舉例來說，多個預定通訊速度可分別代表多個預定通訊速度模式的通訊速度，並且被選取通訊速度可代表在多個預定通訊速度模式中之被選取通訊速度模式的通訊速度，其中被選取通訊速度模式係從多個預定通訊速度模式中所選擇出來的。
在步驟S11中，記憶體裝置100（例如其中的記憶體控制器110）可利用至少一上層控制器（例如上層控制器118U）來動態地針對自記憶體裝置100至主機裝置50的傳輸設置延遲參數（例如突發結束延遲參數EoB_Delay(SPEED)），尤指根據通訊速度SPEED（例如在多個預定通訊速度中的被選取通訊速度）來動態地設置延遲參數（例如突發結束延遲參數EoB_Delay(SPEED)），以供防止在對應於延遲參數的至少一延遲施間DT（例如對應於突發結束延遲參數EoB_Delay(SPEED)的預定延遲時間）中睡眠(sleeping)，其中延遲參數是被動態地設置成多個預定值（例如EoB_Delay(SPEED) = 100、200、400、800或1600）中的一數值，而不是被設置成一單一固定值。
為了更好地理解，上述至少一延遲時間DT（例如一個或多個延遲時間{DT}）可包含有一延遲時間DT(i)，其中索引i可代表一非負整數，但是本發明不限於此，索引i可具有一初始值（例如零，為簡潔起見，標記為“ i = 0 ”），並且可隨著一增量（increment，例如1）而增加（為簡潔起見，標記為“ i++ ”）。
在步驟S12中，記憶體裝置100（例如其中的記憶體控制器110）可利用實體層電路（例如M實體層電路118M）來將資料DATA(i)（例如倘若i=0，資料DATA(0)）自記憶體裝置100傳輸至主機裝置50，其中在上述至少一延遲時間DT（例如一個或多個延遲時間{DT}）之中針對資料DATA(i)而量測的延遲時間DT(i)（例如倘若i=0，延遲時間DT(0)）自一時間點t(i)（例如倘若i=0，時間點t(0)）開始，並且在時間點t(i)（例如倘若i=0，時間點t(0)）時，將資料DATA(i)（例如倘若i=0，資料DATA(0)）自記憶體裝置100傳輸至主機裝置50完成。
在步驟S13中，根據繁忙訊號BUSY，記憶體裝置100（例如其中的記憶體控制器110）可檢查記憶體控制器110內多個預定元件的任一個元件是否繁忙或處於繁忙狀態中，如果是（例如繁忙訊號BUSY指示上述多個預定元件中的至少一元件處於繁忙狀態中），進入步驟S14；如果否，則進入步驟S15。為了更好地理解，繁忙或處於繁忙狀態中的任一個元件（例如上述該至少一元件）可代表其需要透過實體層電路（例如M實體層電路118M）來自記憶體裝置100傳輸更多資訊（例如更多資料或一個或多個回應）至主機裝置50。
在步驟S14中，當繁忙訊號BUSY指示在多個預定元件中的任一個元件（例如上述該至少一元件）係繁忙或處於繁忙狀態中時，記憶體裝置100（例如其中的記憶體控制器110）可延後(postpone)突發關閉的延遲，直到繁忙訊號BUSY指示多個預定元件中沒有一個元件是繁忙或處於繁忙狀態中，其中延後突發關閉的延遲可使得自時間點t(i)（例如倘若i=0，時間點t(0)）開始的延遲時間DT(i)（例如倘若i=0，延遲時間DT(0)）被延長。舉例來說，記憶體裝置100（例如其中的記憶體控制器110）可根據繁忙訊號BUSY來控制計數器CNT以暫時地停止計數（例如暫時地停止進行倒數），以延後突發關閉的延遲，直到繁忙訊號BUSY指示多個預定元件中沒有一個元件是繁忙或處於繁忙狀態中，因此，延後突發關閉的延遲可藉由控制計數器CNT以暫時地停止計數來加以實現。
在步驟S15中，記憶體裝置100（例如其中的記憶體控制器110）可檢查對應於延遲參數之延遲時間DT(i)內的資料DATA(i+1)（例如倘若i=0，資料DATA(1)）是否準備好（例如準備好被傳輸器118MT傳輸），如果是，進入步驟S16；如果否，則進入步驟S17。
在步驟S16中，記憶體裝置100（例如其中的記憶體控制器110）可利用實體層電路（例如M實體層電路118M）來在延遲時間DT(i)（例如倘若i=0，延遲時間DT(0)）中開始將資料DATA(i+1)（例如倘若i=0，資料DATA(1)）自記憶體裝置100傳輸至主機裝置50，而無需自睡眠重新啟動。
在步驟S17中，記憶體裝置100（例如其中的記憶體控制器110）可進行睡眠（例如進入一睡眠狀態）以節省電源，尤指關閉記憶體控制器110內某些元件（例如實體層電路，諸如M實體層電路118M）的電源，之後，再自睡眠重新啟動，舉例來說，因應來自主機裝置50的一主機命令而自睡眠重新啟動，但是本發明不限於此。
在步驟S18中，記憶體裝置100（例如其中的記憶體控制器110）可檢查是否有更多待傳輸資料，如果是，回到步驟S16；如果否，則回到步驟S13。
在步驟S19中，記憶體裝置100（例如其中的記憶體控制器110）可檢查是否改變通訊速度SPEED，如果是，回到步驟S10；如果否，則回到步驟S12。
在記憶體控制器110的控制下，延遲參數（諸如突發結束延遲參數EoB_Delay(SPEED)）相對於主機裝置50以及記憶體裝置100之間的通訊速度SPEED來說是可調整的，在包含有第5圖所示之步驟S10、S11等等的至少一迴圈中，因應通訊速度SPEED的任一個變化，記憶體控制器110可根據通訊速度SPEED來動態地調整延遲參數（諸如突發結束延遲參數EoB_Delay(SPEED)），尤指為該組預定配置中不同配置來針對傳輸介面電路118進行突發結束延遲參數EoB_Delay(SPEED)的動態設置（例如EoB_Delay(SPEED) = 100、200、400、800或1600），以使得對應於突發結束延遲參數EoB_Delay(SPEED)的至少一延遲時間DT等於預定絕對時間長度（例如10微秒），因此，對於該組預定配置來說，延遲參數可以被分別動態地設置成多個預定值，而不是被設置成單一固定值。
此外，記憶體裝置100（例如其中的記憶體控制器110）可根據延遲參數（諸如突發結束延遲參數EoB_Delay(SPEED)）來利用計數器CNT以計數有關至少一延遲時間DT的計數值，舉例來說，計數器CNT可用以自預定初始計數值（例如突發結束延遲參數EoB_Delay(SPEED)的一數值）開始進行上述倒數操作，因應計數值達到零，至少一上層控制器（例如上層控制器118U）可控制傳輸器118MT來停止傳輸，但是本發明不限於此，為了簡潔起見，對於本實施例的類似內容在此不再詳細重複描述。
為了更好地理解，該方法可以用第5圖所示之工作流程來說明，但是本發明不限於此，根據某些實施例，一個或多個步驟可於第5圖所示之工作流程中增加、刪除或修改。
第6圖為依據本發明一實施例之第4圖所示的彈性延遲控制方案的一些實作細節的示意圖，其中第6圖最上方所示之橫軸可代表時間（為簡潔起見，標記為“ t ”）。對於i=0的案例來說，記憶體裝置100（例如其中的記憶體控制器110）可進行以下操作： (1)利用M實體層電路118M來將資料DATA(0)自記憶體裝置100傳輸至主機裝置50，其中針對資料DATA(0)所量測的延遲時間DT(0)自時間點t(0)開始，並且在時間點t(0)時，資料DATA(0)自記憶體裝置100至主機裝置50的傳輸完成； (2)檢查對應於延遲參數（諸如突發結束延遲參數EoB_Delay(SPEED)）之延遲時間DT(1)內的資料DATA(1)是否準備好（例如準備好被傳輸器118MT傳輸）；以及 (3)利用M實體層電路118M來在延遲時間DT(0)中開始將資料DATA(1)自記憶體裝置100傳輸至主機裝置50，而無需自睡眠重新啟動，但是本發明不限於此，為簡潔起見，對於本實施例的類似內容在此不再詳細重複描述。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電子裝置 50:主機裝置 52:處理器 54:電源供應電路 58:傳輸介面電路 100:記憶體裝置 110:記憶體控制器 112:微處理器 112C:程式碼 112M:唯讀記憶體 114:控制邏輯電路 116:隨機存取記憶體 116T:暫時邏輯至實體位址映射表 118:傳輸介面電路 118U:上層控制器 CNT:計數器 BUSY:繁忙訊號 118M:M實體層電路 120:非揮發性記憶體 122-1~122-N:非揮發性記憶體元件 118UF:通用快閃儲存控制器 118UN:統一協定控制器 118MT:傳輸器 118MR:接收器 110BD:繁忙偵測電路 OR(1)~OR(X):或閘 BUSY_HW, BUSY_HW(0)~BUSY_HW(X-1):硬體繁忙訊號 BUSY_non_HW:非硬體繁忙訊號 Sync:同步資訊 DATA(0)~DATA(2):資料 ACK:確認資訊 DUMMY:虛擬資料 S10~S19:步驟 t(0):時間點 DT(0):延遲時間
第1圖為依據本發明一實施例之電子裝置的示意圖。 第2圖為依據本發明一實施例之借助彈性延遲時間控制來進行一預定通訊架構中的一記憶體裝置（例如第1圖所示的記憶體裝置）的存取管理的繁忙感知(busy-aware)延遲控制方案的示意圖。 第3圖為依據本發明一實施例之第2圖所示的繁忙感知延遲控制方案的一些實作細節的示意圖。 第4圖為依據本發明一實施例之借助彈性延遲時間控制來進行在預定通訊架構中的記憶體裝置的存取管理的方法的彈性延遲控制方案的示意圖。 第5圖為依據本發明一實施例之借助彈性延遲時間控制來進行在預定通訊架構中的記憶體裝置的存取管理的方法流程圖。 第6圖為依據本發明一實施例之第4圖所示的彈性延遲控制方案的一些實作細節的示意圖。
S10~S19:步驟

Claims (18)

  1. 一種借助彈性延遲時間控制來進行在一預定通訊架構中的一記憶體裝置的存取管理的方法，該方法係適用於該記憶體裝置的一記憶體控制器，該記憶體裝置包含有該記憶體控制器以及一非揮發性記憶體，該非揮發性記憶體包含有至少一非揮發性記憶體元件，該方法包含有： 利用在該記憶體控制器中的一傳輸介面電路的至少一上層控制器來動態地設置針對自該記憶體裝置至一主機裝置之傳輸的一延遲參數，以防止在對應於該延遲參數的至少一延遲時間中睡眠，其中該延遲參數係被動態地設置為多個預定值的其一，而不是被設置為一單一固定值； 利用該傳輸介面電路的一實體層電路來將第一資料自該記憶體裝置傳輸至該主機裝置，其中將該第一資料自該記憶體裝置傳輸至該主機裝置在一第一時間點完成，並且在該至少一延遲時間中針對該第一資料所測量的一第一延遲時間自該第一時間點開始；以及 利用該實體層電路在該第一延遲時間中開始將第二資料自該記憶體裝置傳輸至該主機裝置，而無需自睡眠重新啟動。
  2. 如申請專利範圍第1項所述之方法，其中利用該傳輸介面電路的該至少一上層控制器來動態地設置針對自該記憶體裝置至該主機裝置之該傳輸的該延遲參數的步驟另包含有： 利用該至少一上層控制器來根據在多個預定通訊速度中的一被選取通訊速度來動態地設置該延遲參數，其中該被選取通訊速度係自該多個預定通訊速度中選擇出來的。
  3. 如申請專利範圍第2項所述之方法，其中該多個預定通訊速度分別代表多個預定通訊速度模式的通訊速度，並且該被選取通訊速度代表在該多個預定通訊速度模式中一被選取通訊速度模式的一通訊速度。
  4. 如申請專利範圍第1項所述之方法，其中在該記憶體控制器的控制下，該延遲參數相對於該主機裝置以及該記憶體裝置之間的一通訊速度來說係可調整的。
  5. 如申請專利範圍第4項所述之方法，其中因應該通訊速度的任一變化，該記憶體控制器根據該通訊速度來動態地調整該延遲參數。
  6. 如申請專利範圍第1項所述之方法，其中該至少一上層控制器包含有一計數器，並且該方法另包含有： 利用該計數器來根據該延遲參數計數與該至少一延遲時間相關的一計數值。
  7. 如申請專利範圍第6項所述之方法，其中該計數器係用以自一預定初始計數值開始進行倒數操作；以及因應該計數值達到零，該至少一上層控制器控制在該實體層電路中的一傳輸器來停止傳輸。
  8. 如申請專利範圍第7項所述之方法，其中該延遲參數代表一突發結束延遲參數，並且該預定初始計數值代表該突發結束延遲參數的一數值。
  9. 如申請專利範圍第1項所述之方法，其中該延遲參數代表一突發結束延遲參數。
  10. 如申請專利範圍第9項所述之方法，其中該記憶體控制器係用以進行該突發結束延遲參數的動態設置，以使得對應於該突發結束延遲參數的該至少一延遲時間等於一預定絕對時間長度。
  11. 如申請專利範圍第10項所述之方法，其中該記憶體控制器係用以為針對該傳輸介面電路的一組預定配置中的不同配置來進行該突發結束延遲參數的該動態設置，以使得對應於該突發結束延遲參數的該至少一延遲時間等於該預定絕對時間長度。
  12. 如申請專利範圍第1項所述之方法，其中對於針對該傳輸介面電路的一組預定配置來說，該延遲參數被分別動態地設置為多個預定值，而不是被設置為該單一固定值。
  13. 如申請專利範圍第1項所述之方法，其中該記憶體控制器另包含有一繁忙偵測電路，其用以產生一繁忙訊號；以及因應該繁忙訊號指示在該記憶體控制器中的多個預定元件之中的至少一元件係處於一繁忙狀態，該記憶體控制器係用以延後突發關閉的一延遲，直到該繁忙訊號指示該多個預定元件皆不處於該繁忙狀態，其中延後該突發關閉的該延遲使得自該第一時間點開始的該第一延遲時間被延長。
  14. 如申請專利範圍第13項所述之方法，其中該至少一上層控制器包含有一計數器，並且該計數器係用以根據該延遲參數來計數與該至少一延遲時間相關的一計數值；以及延後該突發關閉的該延遲包含有控制該計數器來暫時地停止計數。
  15. 如申請專利範圍第13項所述之方法，其中處於該繁忙狀態的該至少一元件代表需要通過該實體層電路來將更多資訊自該記憶體裝置傳輸至該主機裝置。
  16. 一種記憶體裝置，包含有： 一非揮發性記憶體，用以儲存資訊，其中該非揮發性記憶體包含有至少一非揮發性記憶體元件；以及 一控制器，耦接於該非揮發性記憶體，並且用以控制該記憶體裝置的操作，其中該控制器包含有： 一處理電路，用以根據來自一主機裝置的複數個主機命令來控制該控制器，以允許該主機裝置通過該控制器來存取該非揮發性記憶體；以及 一傳輸介面電路，用以與該主機裝置進行通訊，其中該傳輸介面電路包含有： 一實體層電路，用以為該傳輸介面電路進行傳輸與接收操作；以及 至少一上層控制器，用以根據一預定規範來控制該實體層電路的操作； 其中： 該控制器利用該至少一上層控制器來動態地設置針對自該記憶體裝置至一主機裝置之傳輸的一延遲參數，以防止在對應於該延遲參數的至少一延遲時間中睡眠，其中該延遲參數係被動態地設置為多個預定值的其一，而不是被設置為一單一固定值； 該控制器利用該實體層電路來將第一資料自該記憶體裝置傳輸至該主機裝置，其中將該第一資料自該記憶體裝置傳輸至該主機裝置在一第一時間點完成，並且在該至少一延遲時間中針對該第一資料所測量的一第一延遲時間自該第一時間點開始；以及 該控制器利用該實體層電路在該第一延遲時間中開始將第二資料自該記憶體裝置傳輸至該主機裝置，而無需自睡眠重新啟動。
  17. 一種電子裝置，其包含有申請專利範圍第16項所述之記憶體裝置，並且另包含有： 該主機裝置，耦接於該記憶體裝置，其中該主機裝置包含有： 至少一處理器，用以控制該主機裝置的操作；以及 一電源供應電路，耦接於該至少一處理器，並且用以提供電源給該至少一處理器以及該記憶體裝置； 其中該記憶體裝置提供儲存空間給該主機裝置。
  18. 一種記憶體裝置的控制器，該記憶體裝置包含有該控制器以及一非揮發性記憶體，該非揮發性記憶體包含有至少一非揮發性記憶體元件，該控制器包含有： 一處理電路，用以根據來自一主機裝置的複數個主機命令來控制該控制器，以允許該主機裝置通過該控制器來存取該非揮發性記憶體；以及 一傳輸介面電路，用以與該主機裝置進行通訊，其中該傳輸介面電路包含有： 一實體層電路，用以為該傳輸介面電路進行傳輸與接收操作；以及 至少一上層控制器，用以根據一預定規範來控制該實體層電路的操作； 其中： 該控制器利用該至少一上層控制器來動態地設置針對自該記憶體裝置至一主機裝置之傳輸的一延遲參數，以防止在對應於該延遲參數的至少一延遲時間中睡眠，其中該延遲參數係被動態地設置為多個預定值的其一，而不是被設置為一單一固定值； 該控制器利用該實體層電路來將第一資料自該記憶體裝置傳輸至該主機裝置，其中將該第一資料自該記憶體裝置傳輸至該主機裝置在一第一時間點完成，並且在該至少一延遲時間中針對該第一資料所測量的一第一延遲時間自該第一時間點開始；以及 該控制器利用該實體層電路在該第一延遲時間中開始將第二資料自該記憶體裝置傳輸至該主機裝置，而無需自睡眠重新啟動。
TW111110776A 2021-07-14 2022-03-23 借助彈性延遲時間控制來進行在預定通訊架構中的記憶體裝置的存取管理的方法、記憶體裝置、電子裝置以及記憶體裝置的控制器 TWI798033B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163221925P 2021-07-14 2021-07-14
US63/221,925 2021-07-14
US17/475,366 US11636055B2 (en) 2021-07-14 2021-09-15 Method and apparatus for performing access management of memory device in predetermined communications architecture with aid of flexible delay time control
US17/475,366 2021-09-15

Publications (2)

Publication Number Publication Date
TW202303404A true TW202303404A (zh) 2023-01-16
TWI798033B TWI798033B (zh) 2023-04-01

Family

ID=84857692

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111110776A TWI798033B (zh) 2021-07-14 2022-03-23 借助彈性延遲時間控制來進行在預定通訊架構中的記憶體裝置的存取管理的方法、記憶體裝置、電子裝置以及記憶體裝置的控制器

Country Status (3)

Country Link
US (1) US11636055B2 (zh)
CN (1) CN115617260B (zh)
TW (1) TWI798033B (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
WO2012050934A2 (en) * 2010-09-28 2012-04-19 Fusion-Io, Inc. Apparatus, system, and method for a direct interface between a memory controller and non-volatile memory using a command protocol
US20130151755A1 (en) 2011-12-12 2013-06-13 Reuven Elhamias Non-Volatile Storage Systems with Go To Sleep Adaption
TWI592864B (zh) 2016-06-21 2017-07-21 慧榮科技股份有限公司 資料儲存裝置及其資料維護方法
TWI718317B (zh) 2016-11-04 2021-02-11 南韓商三星電子股份有限公司 資料儲存裝置及資料處理系統
US10568092B2 (en) * 2017-02-17 2020-02-18 Qualcomm Incorporated Scheduling and/or scheduling configuration
KR20190010335A (ko) 2017-07-21 2019-01-30 삼성전자주식회사 레이턴시 정보를 저장하는 저장 장치, 프로세서 및 컴퓨팅 시스템
CN109445688B (zh) 2018-09-29 2022-04-15 上海百功半导体有限公司 一种存储控制方法、存储控制器、存储设备及存储系统
TWI784120B (zh) * 2019-01-17 2022-11-21 韓商愛思開海力士有限公司 用於儲存裝置之記憶體控制器、儲存裝置、儲存裝置之控制方法以及記錄媒體
KR102764373B1 (ko) 2019-10-07 2025-02-07 삼성전자주식회사 인터페이스 회로를 포함하는 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
CN115617260A (zh) 2023-01-17
TWI798033B (zh) 2023-04-01
US11636055B2 (en) 2023-04-25
CN115617260B (zh) 2025-05-09
US20230012997A1 (en) 2023-01-19

Similar Documents

Publication Publication Date Title
TWI698870B (zh) 在記憶裝置中進行省電控制的方法、相關記憶裝置及其記憶體控制器、以及相關電子裝置
US9477620B2 (en) Storage system for changing a data transfer speed and a method of changing the data transfer speed thereof
US9645829B2 (en) Techniques to communicate with a controller for a non-volatile dual in-line memory module
TWI430094B (zh) 記憶體儲存裝置、記憶體控制器與溫度管理方法
KR102138110B1 (ko) 플래시 메모리를 기반으로 하는 저장 장치 및 그것의 동작 방법
EP3805937B1 (en) Memory device including interface circuit and method of operating the same
US20170255389A1 (en) Data transmitting method, memory control circuit unit and memory storage device
US20150032915A1 (en) Storage system including data transfer speed manager and method for changing data transfer speed thereof
CN111373479B (zh) 最大化存储器接口块中的功率效率的方法
TW201403609A (zh) 用於具有非揮發性記憶體之系統之電力管理
US11210130B2 (en) Adaptive write acknowledgment for storage devices
TW202228127A (zh) 藉助於熱控制單元以使用動態速度調整的資料存取方法以及相關設備
US11838033B1 (en) Partial speed changes to improve in-order transfer
KR20140146275A (ko) 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
US10216421B2 (en) Method of operating storage device using serial interface and method of operating data processing system including the same
KR20200091679A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
TWI798033B (zh) 借助彈性延遲時間控制來進行在預定通訊架構中的記憶體裝置的存取管理的方法、記憶體裝置、電子裝置以及記憶體裝置的控制器
KR20190099879A (ko) 메모리 컨트롤러 및 그 동작 방법
TW202044050A (zh) 藉助於組態設定來進行動態節流控制之方法以及設備
CN114464237A (zh) 存储器装置、存储装置以及操作存储器控制器的方法
TW201321994A (zh) 行動儲存裝置及動態調整其工作模式之方法
KR20210133790A (ko) 메모리 컨트롤러 및 그 동작 방법
TW202414234A (zh) 半導體裝置及具有其之資訊處理裝置
CN113885781A (zh) 存储装置及其操作方法
EP4668062A1 (en) Universal flash storage device and system and operation methods of the same