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CN111373479B - 最大化存储器接口块中的功率效率的方法 - Google Patents

最大化存储器接口块中的功率效率的方法 Download PDF

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CN111373479B CN201980005894.4A CN201980005894A CN111373479B CN 111373479 B CN111373479 B CN 111373479B CN 201980005894 A CN201980005894 A CN 201980005894A CN 111373479 B CN111373479 B CN 111373479B
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Abstract

一种数据存储装置包含控制器和存储器。所述控制器包含主机接口和存储器接口。所述控制器在第一电压电平下通过所述主机接口或所述存储器接口将第一数据测试写入到存储器装置，以确定第一写入值。所述控制器在第二电压电平下通过同一接口，即所述主机接口或所述存储器接口，读取写入到所述存储器装置的所述第一数据测试，以确定第一读取值。所述控制器接着基于确定所述第一读取值是否等于所述第一写入值而将所述第二电压更改为第三电压，以响应于更改工艺、电压以及温度条件而动态地改变所述存储装置的工作电压电平。

Description

最大化存储器接口块中的功率效率的方法
相关申请的交叉引用
本申请案要求2018年5月3日申请的美国申请案第15/970,832号的优先权，所述美国申请案以全文引用的方式并入本文中。
技术领域
本公开大体上涉及数据存储装置，且更确切地说，涉及数据存储装置的组件之间的接口总线。
背景技术
在数据存储装置的操作期间，数据可经由数据总线在数据存储装置的控制器与存储器之间传达，所述数据总线耦合所述控制器和所述存储器。数据可在数据存储装置的控制器与存储器之间传达的速度是一个重要因素。然而，可能发生一些不利地影响所述速度的常见事件。举例来说，这些事件可包含数据存储装置自身的速度限制、更改数据存储装置的操作温度以及更改数据存储装置的功率使用。这些事件中的每一个可能减小数据存储装置的操作速度，且导致装置的工艺、电压以及温度(process,voltage,and temperature，PVT)条件频繁变化。
存储装置的PVT条件为动态的，且在任何给定时间在不同的装置和工作环境之间可能发生很大变化。为了以最大的系统频率改进存储装置的可靠性能，选择覆盖所有PVT条件的特定电压电平，且通常选择确保装置能够处理最坏的情况(例如在高温条件下操作的缓慢装置)的特定电压电平。然而，对于具有更快及改进的PVT条件的装置来说，这一电压电平可能过高，且因此，热量浪费了额外功率。在例如移动平台的具有电池组的数据存储装置中，非必需加热装置可能导致损失电池功率和电池寿命。
因此，本领域中需要一种能够响应于更改PVT条件而动态地改变工作电压电平的存储系统。
发明内容
一种数据存储装置包含控制器和存储器。控制器包含主机接口和存储器接口。控制器在第一电压电平下通过主机接口或存储器接口将第一数据测试写入到存储器装置，以确定第一写入值。控制器在第二电压电平下通过同一接口，即主机接口或存储器接口，读取写入到存储器装置的第一数据测试，以确定第一读取值。控制器接着基于确定第一读取值是否等于第一写入值而将第二电压更改为第三电压，以响应于更改PVT条件而动态地改变存储装置的工作电压电平。
在一个实施例中，一种用于监测存储装置的读取操作的电压影响的方法包括利用第一电压电平初始化存储装置的系统。存储装置包括控制器和一或多个存储器装置，且控制器包括主机接口和存储器接口。方法进一步包括利用控制器通过主机接口在第二电压电平下将第一数据测试写入到一或多个存储器装置中的第一存储器装置以确定控制器的写入值，以及利用控制器通过主机接口在第三电压电平下读取第一数据测试以确定读取值。第三电压电平低于第二电压电平。方法包括：确定读取值是否等于写入值；在读取值等于写入值时，确定第三电压电平是否与主机接口的预定最小电压电平相同；以及在第三电压电平并不与预定最小电压电平相同时使第三电压电平降低为供应到系统的第四电压电平，以响应于更改PVT条件而动态地改变存储装置的工作电压电平。
在另一实施例中，一种用于监测存储装置的写入操作的电压影响的方法包括利用第一电压电平初始化存储装置的系统。存储装置包括控制器和一或多个存储器装置，且控制器包括存储器接口和主机接口。方法进一步包括利用控制器通过存储器接口在第二电压电平下将第一数据测试写入到一或多个存储器装置中的第一存储器装置以确定写入值，以及利用控制器通过存储器接口在第三电压电平下读取第一数据测试以确定读取值。第三电压电平高于第二电压电平。方法包括：确定读取值是否等于写入值；以及在读取值并不等于写入值时使第三电压电平增大为供应到系统的第四电压电平，以响应于更改PVT条件而动态地改变存储装置的工作电压电平。
在又一实施例中，一种数据存储装置包括一或多个存储器装置以及具有第一接口和第二接口的控制器。控制器配置成在第一电压电平下通过控制器的第一接口将第一数据测试写入到一或多个存储器装置中的第一存储器装置，以确定第一写入值。控制器进一步配置成在第二电压电平下通过第一接口读取写入到第一存储器装置的第一数据测试，以确定第一读取值。控制器进一步配置成基于确定第一读取值是否等于第一写入值而将第二电压更改为第三电压，以响应于更改PVT条件而动态地改变存储装置的工作电压电平。
在另一实施例中，一种数据存储装置包括：一或多个存储器装置；用于在第一电压电平下通过第一接口将第一数据测试写入到一或多个存储器装置中的第一存储器装置以确定第一写入值的构件；用于在第二电压电平下通过第一接口读取写入到第一存储器装置的第一数据测试以确定第一读取值的构件；以及用于比较第一读取值与第一写入值且基于确定第一读取值是否等于第一写入值而动态地改变系统的工作电压电平的构件。
在另一实施例中，一种数据存储系统包括主机装置和耦合到所述主机装置的存储装置。存储装置包含控制器，所述控制器具有耦合到主机装置的主机接口和耦合到一或多个存储器装置的存储器接口。控制器配置成在第一电压电平下通过主机接口将第一数据测试写入到一或多个存储器装置中的第一存储器装置以确定写入值，且配置成在第二电压电平下通过主机接口读取写入到第一存储器装置的第一数据测试以确定读取值。控制器进一步配置成比较读取值与写入值以及进一步配置成基于确定读取值是否等于写入值而动态地改变系统的工作电压电平。
附图说明
为了可以详细地理解本公开的上述特征，可通过参考实施例来作出上文简要地概括的本公开的更加具体的描述，所述实施例中的一些实施例在附图中得以说明。然而，应注意，附图仅示出示例性实施例且因此不应被视为限制其范围，可准许其它同等有效的实施例。
图1为根据一个实施例的数据存储系统的说明性实例的框图。
图2为根据另一实施例的包含可各自含有控制器的多个数据存储系统的存储模块的说明性实例的框图。
图3为根据另一实施例的包含多个控制器的层次型数据存储系统的说明性实例的框图。
图4为示出根据一个实施例的控制器的实例的框图。
图5为示出根据一个实施例的可耦合到控制器的非易失性存储器裸片的示例性组件的框图。
图6为根据一个实施例的包含数据存储装置的数据存储系统的特定说明性实例的框图。
图7A到图7B示出根据一个实施例的用于监测存储系统的读取和写入操作的电压影响的方法
为了促进理解，已经使用相同的参考标号来在可能的情况下表示图中共有的相同元件。预期一个实施例的元件和特征可以有利地结合在其它实施例中而无需进一步的引述。
具体实施方式
下文参考图式描述根据本公开的特定实例。在说明书中，共同的特征由共同的参考标号表示。如本文中所使用，“示例性”可指示实例、实施方案和/或方面，且不应理解为限制或指示偏好或优选实施方案。此外，应了解，可提供特定序数术语(例如“第一”或“第二”)以用于识别且便于参考，而不一定暗示物理特性或次序。因此，如本文中所使用，用于修饰例如结构、组件、操作等元件的序数术语(例如“第一”、“第二”、“第三”等)未必指示所述元件相对于另一元件的优先级或次序，而是仅区分所述元件与具有相同名称(但所用序数术语不同)的另一元件。另外，如本文中所使用，不定冠词(“一(a和an)”)可指示“一或多个”而非“一个”。如本文中所使用，“包括”或“包含”元件的结构或操作可包含并未明确叙述的一或多个其它元件。此外，“基于”条件或情况执行的操作也可基于并未明确叙述的一或多个其它条件或情况执行。
一种数据存储装置包含控制器和存储器。所述控制器包含主机接口和存储器接口。所述控制器在第一电压电平下通过所述主机接口或所述存储器接口将第一数据测试写入到存储器装置，以确定第一写入值。所述控制器在第二电压电平下通过同一接口，即所述主机接口或所述存储器接口，读取写入到所述存储器装置的所述第一数据测试，以确定第一读取值。所述控制器接着基于确定所述第一读取值是否等于所述第一写入值而将所述第二电压更改为第三电压，以响应于更改PVT条件而动态地改变所述存储装置的工作电压电平。
图1到图3中展示适合用于实施本公开的各方面的存储器系统。图1为示出根据本文中所描述主题的一实例的数据存储系统100的框图。参考图1，数据存储系统100包含控制器102和非易失性存储器，所述非易失性存储器可由一或多个非易失性存储器裸片104构成。如本文中所使用，术语“存储器裸片”是指形成在单个半导体衬底上的非易失性存储器单元的集合，和用于管理那些非易失性存储器单元的物理操作的相关联电路系统。控制器102与主机系统介接，且将用于读取、编程和擦除操作的命令序列传输到非易失性存储器裸片104。
控制器102(其可以是闪存存储控制器)可呈处理电路、微处理器或处理器以及计算机可读介质的形式，所述计算机可读介质存储可由以下各项执行的计算机可读程序代码(例如固件)：例如(微)处理器、逻辑门、切换器、专用集成电路(application specificintegrated circuit，ASIC)、可编程逻辑控制器以及嵌入式微控制器。控制器102可配置有硬件和/或固件以执行下文描述和流程图中展示的各种功能。并且，展示为在控制器内部的一些组件也可存储在控制器外部，且可使用其它组件。此外，短语“操作性地通信”可意指直接通信或经由本文可或可未展示或描述的一或多个组件间接(有线或无线)通信。
如本文中所使用，闪存存储控制器是管理存储在闪存存储器上的数据且与例如计算机或电子装置等主机通信的装置。除了本文中所描述的特定功能性以外，闪存存储控制器还可具有各种功能性。举例来说，闪存存储控制器可格式化闪存存储器、找出坏的闪存存储器单元，以及分配备用单元以替换未来失效的单元。备用单元的某一部分可用于保持固件，以操作闪存存储控制器并实施其它特征。在操作中，当主机用以从闪存存储器读取数据或将数据写入到所述闪存存储器时，主机与闪存存储控制器通信。如果主机提供数据待读取/写入到的逻辑地址，那么闪存存储控制器可将从主机接收到的逻辑地址转换为闪存存储器中的物理地址。替代地，主机可提供物理地址。闪存存储控制器还可以执行各种存储器管理功能，例如但不限于耗损均衡(分布写入以避免耗损原本将会被重复地写入到的特定存储器块)和垃圾收集(在块已满之后，仅将有效数据页移动到新块，如此已满的块可被擦除且再使用)。
非易失性存储器裸片104可包含任何合适的非易失性存储器介质，包含NAND闪存存储器单元和/或NOR闪存存储器单元。存储器单元可呈固态(例如闪存)存储器单元的形式，并且可以是可一次编程、可少次编程或可多次编程的。存储器单元还可以是单级单元(single-level cell，SLC)、多级单元(multiple-level cell，MLC)、三级单元(triple-level cell，TLC)，或使用其它现今已知或将来开发的存储器单元层级技术。并且，存储器单元可以二维或三维方式制造。
控制器102与非易失性存储器裸片104之间的接口可以是任何合适的闪存接口，例如切换模式(Toggle Mode)200、400或800。在一个实施例中，数据存储系统100可以是基于卡的系统，例如安全数字(secure digital，SD)或微安全数字(micro secure digital，微-SD)卡。在替代实施例中，数据存储系统100可以是嵌入式存储器系统的一部分。
虽然在图1中示出的实例中，数据存储系统100包含控制器102与非易失性存储器裸片104之间的单个通道，但本文中所描述的主题不限于具有单个存储器通道。举例来说，在一些NAND存储器系统架构(例如图2和图3中所展示的NAND存储器系统架构)中，取决于控制器能力，控制器与NAND存储器装置之间可存在2个、4个、8个或更多个NAND通道。在本文中所描述的任何实施例中，控制器102与非易失性存储器裸片104之间可存在超过单个通道，即使图中展示单个通道。
图2示出包含多个数据存储系统100的存储模块200。因此，存储模块200可包含与主机介接且与存储系统204介接的控制器202，所述存储系统204包含多个数据存储系统100。控制器202与数据存储系统100之间的接口可以是总线接口，例如串行高级技术附件(serial advanced technology attachment，SATA)或外围组件介接高速(peripheralcomponent interface express，PCIe)接口。在一个实施例中，存储模块200可以是例如便携式计算装置中所见的固态驱动器(solid state drive，SSD)，所述便携式计算装置例如膝上型计算机和平板计算机。
图3为示出层次型存储系统300的框图。层次型存储系统300包含多个控制器304，所述多个控制器304中的每一个控制相应存储系统306。控制器304可经由总线接口存取层次型存储系统300内的存储器。在一个实施例中，总线接口可以是NVMe或以太网光纤通道(fiber channel over Ethernet，FCoE)接口。在一个实施例中，图3中所示出的层次型存储系统300可以是可由多个主机计算机302存取的可机架安装的大容量存储系统，例如能够在需要大容量存储的数据中心或其它位置中找到的主机。
图4为更详细地示出控制器102的示例性组件的框图。控制器102包含与主机介接的前端模块408、与一或多个非易失性存储器裸片104介接的后端模块410以及执行其它功能的各种其它模块。模块可例如呈以下形式：设计成与其它组件一起使用的经封装功能硬件单元、可由通常执行相关功能的特定功能的(微)处理器或处理电路执行的程序代码(例如软件或固件)的一部分，或与较大系统介接的自含式硬件或软件组件。
再次参考控制器102的模块，缓冲器管理器/总线控制器414管理随机存取存储器(random access memory，RAM)416中的缓存器且控制控制器102的内部总线仲裁。只读存储器(read only memory，ROM)418存储系统启动代码。虽然在图4中示出为位于控制器102内，但在其它实施例中，RAM 416和ROM 418中的一个或两个可位于控制器102外部。在又其它实施例中，RAM和ROM的部分可既位于控制器102内又位于控制器102外部。
前端模块408包含提供与主机或下一层级控制器的电气介接的主机接口420和物理层接口(physical layer interface，PHY)422。主机接口420的类型的选择可取决于正使用的存储器的类型。主机接口420的实例包含但不限于SATA、SATA高速、SAS、光纤通道、USB、PCIe以及NVMe。主机接口120通常促进数据、控制信号以及定时信号的传送。
后端模块410包含错误校正码(error correction code，ECC)引擎424，其编码从主机接收到的数据且解码从非易失性存储器读取的数据并对其进行错误校正。命令定序器426产生待传输到非易失性存储器裸片104的命令序列，例如编程和擦除命令序列。独立驱动器冗余阵列(Redundant Array of Independent Drive，RAID)模块428管理RAID奇偶校验的产生和失效数据的恢复。RAID奇偶校验可用作用于将数据写入到非易失性存储器裸片104中的完整性保护的附加级别。在一些情况下，RAID模块428可以是ECC引擎424的一部分。存储器接口430将命令序列提供到非易失性存储器裸片104且从非易失性存储器裸片104接收状态信息。举例来说，存储器接口430可以是双数据速率(double data rate，DDR)接口，例如切换模式200、400或800接口。闪存控制层432控制后端模块410的总体操作。
图4中所示出的数据存储系统100的额外组件包含电力管理模块412和媒体管理层438，所述媒体管理层438执行非易失性存储器裸片104的存储器单元的耗损均衡。数据存储系统100还包含其它离散组件440，例如外部电气接口、外部RAM、电阻器、电容器或可与控制器102介接的其它组件。在替代实施例中，物理层接口422、RAID模块128、媒体管理层138以及缓冲器管理/总线控制器114中的一或多个是从控制器102中省略的任选组件。
图5为更详细地示出非易失性存储器裸片104的示例性组件的框图。非易失性存储器裸片104包含外围电路系统541和非易失性存储器阵列542。非易失性存储器阵列542包含用于存储数据的非易失性存储器单元。非易失性存储器单元可以是任何合适的非易失性存储器单元，包含二维和/或三维配置中的NAND闪存存储器单元和/或NOR闪存存储器单元。外围电路系统541包含将状态信息提供到控制器102的状态机552。外围电路系统541还包含电力管理或数据锁存控制模块554。非易失性存储器裸片104进一步包含离散组件540、地址解码器548、地址解码器550以及高速缓存数据的数据高速缓存器556。
图6描绘数据存储系统600的说明性实例。数据存储系统600包含数据存储装置602(例如数据存储系统100)和主机装置670(例如主机302)。
数据存储装置602包含存储器装置，例如存储器装置603。存储器装置603可包含一或多个存储器裸片(例如一个存储器裸片、两个存储器裸片、八个存储器裸片或另一数目个存储器裸片)。作为进一步说明，存储器装置603可包含非易失性存储器裸片104。存储器装置603包含存储器604，例如存储器装置603的存储器裸片中包含的存储元件的非易失性存储器。举例来说，作为说明性实例，存储器604可包含：闪存存储器，例如NAND闪存存储器；或电阻式存储器，例如电阻式随机存取存储器(resistive random access memory，ReRAM)。存储器604可具有三维(three-dimensional，3D)存储器配置。作为实例，存储器604可具有3D竖直位线(vertical bit line，VBL)配置。在一特定实施方案中，存储器604是具有3D存储器配置的非易失性存储器，所述3D存储器配置整体地形成在具有设置于硅衬底上方的有源区域的存储器单元阵列的一或多个物理层级中。替代地，存储器604可以具有另一配置，例如二维(two-dimensional，2D)存储器配置或非整体3D存储器配置(例如堆叠裸片3D存储器配置)。
存储器604可包含存储元件(在本文中又称为存储器单元)的一或多个区，例如存储器区608。存储器区的一个实例是块，例如NAND闪存擦除存储器元件组。存储器区608的另一实例是存储器元件的字线。字线可充当单级单元(SLC)字线或充当多级单元(MLC)字线(作为说明性实例，例如每单元三位字线或每单元两位字线)。存储器604的每一存储器元件可经编程为指示一或多个位值的状态(例如闪存配置中的阈值电压或电阻式存储器配置中的电阻状态)。
存储器装置603进一步包含读取/写入电路系统610。读取/写入电路系统610配置成将值编程到存储器604的存储元件中且配置成从存储器604的存储器元件中感测值。存储器装置603可进一步包含电路系统616(例如一或多个数据锁存器、一或多个控制锁存器，或其组合)。
数据存储装置602进一步包含控制器630，例如图1和图4的控制器102。控制器630包含第一接口638(例如主机接口)、错误校正码(ECC)引擎634、计时装置636、第二接口632(例如存储器接口)以及一或多个电压调节器642。举例来说，ECC引擎634可对应于ECC引擎424，第一接口638可对应于主机接口420，且第二接口632可对应于存储器接口430。作为进一步说明，第一接口638可包含用以从主机装置670接收数据和命令的一或多个锁存器，且第二接口632可包含用以将数据和命令发送到存储器装置603的电路系统616的一或多个总线驱动器。控制器630可存储(或存取)文件表640，例如文件分配表(file allocationtable，FAT)。
主机装置670包含电路系统672。举例来说，电路系统672可包含一或多个总线驱动器。电路系统672可集成于主机装置670的处理器或控制器内或耦合到所述主机装置670的处理器或控制器，例如集成于主机处理装置674(例如应用程序处理器)内。
数据存储装置602和主机处理装置674经由连接件650(例如总线)耦合。举例来说，图6示出连接件650包含一或多个数据线651和一或多个控制线652。连接件650耦合到第一接口638且耦合到电路系统672。在一些实施方案中，连接件650可包含或可耦合到图4的物理层接口422。
存储器装置603和控制器630经由连接件620(例如总线)耦合。举例来说，图6示出连接件620可包含一或多个数据线621、一或多个控制线622。连接件620耦合到电路系统616且耦合到第二接口632。
在说明性实施方案中，数据存储系统600进一步包含电源连接件673(例如“轨道”，其用以提供电源电压，例如VDD、VCC或两者)。电源连接件673可耦合到存储器装置603、控制器630以及主机处理装置674。取决于特定实施方案，电源连接件673可由电池(例如移动装置电池)或由耦合到主要电源的电源装置(例如变压器)供应。在其它实施方案中，存储器装置603、控制器630和/或主机处理装置674连接到单独电源连接件。
在操作期间，控制器630配置成使用第一接口638从主机装置670接收数据和指令。举例来说，控制器630可经由第一接口638从主机装置670接收数据660。作为进一步说明，可结合经由一或多个控制线652发送的写入存取请求经由一或多个数据线651接收数据660。控制器630还可配置成经由一或多个控制线652从主机装置670接收指令或消息662。
ECC引擎634可配置成接收数据660且配置成基于数据660产生一或多个ECC码字。ECC引擎634可包含汉明(Hamming)编码器、里德-所罗门(Reed-Solomon，RS)编码器、博斯-乔赫里-霍克文黑姆(Bose-Chaudhuri-Hocquenghem，BCH)编码器、低密度奇偶校验(low-density parity check，LDPC)编码器、涡轮码编码器、配置成根据一或多个其它ECC方案编码数据的编码器，或其组合。
控制器630配置成使用第二接口632将数据和命令发送到存储器装置603，且配置成使用第二接口632从存储器装置603接收数据。举例来说，控制器630配置成发送数据(例如由ECC引擎634产生的一或多个ECC码字)和写入命令(例如命令624)以使得存储器装置603将数据存储到存储器604的指定地址。写入命令可指定存储器604的用以存储数据的一部分的物理地址。作为进一步说明，控制器630可结合经由一或多个控制线622发送的写入命令经由一或多个数据线621将数据发送到存储器装置603。在存储器装置603响应于接收到的命令而写入数据之后，可确定控制器630的写入值。
在一个实施例中，响应于接收消息662，控制器630可使用连接件620使得第二接口632将数据606和写入命令(例如命令624)发送到电路系统616。写入命令可指定存储器604的一或多个物理地址，例如存储器区608的物理地址。在电路系统616处接收数据606后，存储器装置603可使得读取/写入电路系统610将数据606编程到存储器604。响应于将数据606编程到存储器604，存储器装置603可将指示写入操作的状态(例如通过或失效状态)的状态指示以及写入值发送到控制器630。
控制器630配置成将读取命令(例如命令624)发送到存储器装置603，以从存储器604的指定地址存取数据。举例来说，控制器630可响应于接收来自主机装置670的读取存取请求而将读取命令发送到存储器装置603。读取命令可指定存储器604的一部分的物理地址。举例来说，读取命令可指定存储器604的存储数据的一部分的物理地址。响应于读取命令，存储器装置603可使得读取/写入电路系统610感测存储器604的存储数据的部分，以产生感测数据628(例如可能由于一或多个位错误而相对于数据有所不同的数据表示)。另外，可在控制器630将读取命令发送到存储器装置603之后确定控制器630的读取值。
举例来说，控制器630可使用连接件620将读取命令(例如命令624)发送到存储器装置603。读取命令可指定存储器区608的物理地址。存储器装置603可使得读取/写入电路系统610感测存储器区608，以产生感测数据628。存储器装置603可使用连接件620将感测数据628提供到控制器630，且控制器630可使用第二接口632接收感测数据628。
控制器630配置成经由第二接口632从存储器装置603接收感测数据628。控制器630可将感测数据628输入到ECC引擎634以启动解码过程，以在特定ECC技术的特定错误校正能力范围内校正感测数据中的一或多个位错误(如果存在)。响应于解码感测数据628，ECC引擎634可输出数据660。控制器630可使用第一接口638将数据660提供到主机装置670。
控制器630进一步配置成在读取和写入操作期间监测数据存储装置602的电压影响，这允许控制器630监测数据存储装置602的速度、操作温度以及功率使用。控制器630监测通过第一接口638(或主机接口)的电压影响，以监测数据存储装置602的读取操作的电压影响(即，检查来自控制器630的电压影响)。控制器630还监测通过第二接口632(或存储器接口)的电压影响，以监测写入操作的电压影响(即，检查来自存储器装置603的电压影响)。响应于监测通过主机接口和存储器接口的电压，控制器630在数据存储装置602的操作期间改变工作电压电平以减小功率消耗。因此，实时地调整存储装置602的工作电压电平以符合存储系统600的电流需求。
为了监测通过主机接口638的读取操作的电压影响，控制器630可在高主机接口电压电平下将数据测试写入到存储器装置603以确定写入值。接着，控制器630可在低主机接口电压电平下从存储器装置603读取数据测试以确定读取值。接着，控制器630可比较写入值与读取值，以查看写入值和读取值是否相同。
为了监测通过存储器接口632的写入操作的电压影响，控制器630可在低存储器接口电压电平下将数据测试写入到存储器装置603以确定写入值。接着，控制器630可在高存储器接口电压电平下从存储器装置603读取数据测试以确定读取值。接着，控制器630可比较写入值与读取值，以查看写入值和读取值是否相同。
控制器630进一步配置成响应于比较写入值与读取值而改变数据存储装置602的工作电压电平。在一个实施例中，控制器630的电压调节器642配置成改变数据存储装置602的工作电压电平。控制器630的写入值等于读取值可指示数据存储装置602目前具有符合要求的设置/保存裕度，且数据存储装置602目前在最佳工作电压电平下操作。因此，读取值等于写入值可指示已优化数据存储系统600的功率消耗。
即使控制器630确定读取值等于写入值，控制器630仍可确定工作电压电平未经优化。在一个实施例中，控制器630配置成比较数据存储装置602的工作电压电平与预定最小电压电平。如果工作电压电平并不等于预定最小电压电平，那么控制器630可改变工作电压电平以优化数据存储系统600的功率消耗。
写入值不等于读取值可指示出现违反设置/保存的风险，且设置/保存裕度并不符合要求。写入值不等于读取值可导致产生过量功率，使得数据存储系统600不必要地浪费热量。因此，如果写入值不等于读取值，那么控制器630可改变数据存储装置602的工作电压电平以使功率消耗最小化。通过利用针对上限和下限级别操作两者实施的存储装置供应商特定功能线中的一个，可使用中断机制或计时器触发器“即时地”完成工作电压电平优化或最小化。通过“即时地”改变数据存储装置602的工作电压电平，可减小数据存储装置602的功率消耗以避免产生过量功率和热量。
图7A到图7B分别示出根据一个实施例的用于监测存储系统的读取和写入操作的电压影响的方法700和方法750。存储系统可以是图1的数据存储系统100、图3的数据存储系统300或图6的数据存储系统600。数据存储系统可包括主机装置和存储装置，例如图6的数据存储装置602和主机装置670。存储装置可包括控制器和一或多个存储器装置，例如图6的控制器630和存储器装置603，或图1和图4的控制器102。控制器可包括主机接口和存储器接口，例如图6的主机接口638和存储器接口632，或图4的主机接口420和存储器接口430。
图7A示出方法700的流程图，所述方法700监测读取操作的电压影响以确定控制器是否在主机接口工作频率的最佳工作电压电平下操作。图7B示出方法750的流程图，所述方法750监测写入操作的电压影响以确定控制器是否在存储器接口工作频率的最佳工作电压电平下操作。方法700和方法750的操作702、操作704、操作710、操作712、操作714、操作716、操作718、操作720以及操作722相同。
在操作702中，利用第一电压电平初始化存储装置的系统。第一电压电平可以是标称电压电平。在操作704中，促使系统在所定义间隔时间期间使用计时器触发器或在与数据存储装置相关联的空闲时间(例如在主机装置并不请求读取存取或写入存取时)期间使用中断机制监测电压影响。如果存储装置的系统已经在操作，那么方法700和方法750可自操作704开始。
在方法700的操作706中，控制器通过主机接口在第二电压电平下将数据测试写入到第一存储器装置，以确定控制器的写入值。第二电压电平可高于第一电压电平。在方法700的操作706中，控制器可在已批准高电压电平下写入到存储器。在方法700的操作708中，控制器通过主机接口在第三电压电平下读取数据测试，以确定控制器的读取值。在方法700中，第三电压电平可低于第二电压电平。在方法700的一个实施例中，第二电压电平为工作电压电平的上限，且第三电压为工作电压电平的下限。
在方法750的操作752中，控制器通过存储器接口在第二电压电平下将数据测试写入到第一存储器装置，以确定控制器的写入值。第二电压电平可高于第一电压电平。在方法750的操作754中，控制器通过存储器接口在第三电压电平下读取数据测试，以确定控制器的读取值。在方法750中，第三电压电平可高于第二电压电平。在方法750的一个实施例中，第二电压电平为工作电压电平的下限，且第三电压为工作电压电平的上限。因此，在方法750的操作754中，控制器可在已批准高电压电平下自存储器读取。
在方法700和方法750两者的操作710中，控制器确定读取值是否等于写入值。如果读取值等于写入值，那么方法700和方法750继续进行到操作712。如果读取值并不等于写入值，那么方法700和方法750继续进行到操作722。读取值不等于写入值指示出现违反设置/保存的风险，且设置/保存裕度并不符合要求。因此，在操作722中，控制器使第三电压电平增大到第四电压电平，以降低违反设置/保存的风险。
在方法700和方法750两者的操作712中，如果控制器确定读取值等于写入值，那么控制器接着确定第三电压电平是否与预定最小电压电平相同。在一个实施例中，预定最小电压电平是基于读取操作或写入操作所需的设置和保存时间。预定最小电压电平可基于操作电压、操作温度的改变或主机接口或存储器接口的加载中的至少一个。预定最小电压电平可包含：最低主机接口电压电平，系统可在读取操作期间在所述最低主机接口电压电平下操作但仍保持符合要求的设置/保存裕度；以及最低存储器接口电压电平，系统可在写入操作期间在所述最低存储器接口电压电平下操作但仍保持符合要求的设置/保存裕度。
控制器在操作712中确定第三电压电平与预定最小电压电平相同可指示系统在最佳功率消耗下操作，且工作电压电平不一定改变。如果控制器作出这一确定，那么相应方法(方法700或方法750)自操作704开始重复一次或多次，以确保第三电压电平响应于更改PVT条件而保持系统的最佳工作电压电平。在一个实施例中，方法700和方法750可在操作中交替使用。举例来说，一旦方法700完成操作712，系统便将开始方法750，而不是重新开始方法700。
如果在操作712中，控制器确定第三电压电平并不与预定最小电压电平相同，那么方法700和方法750各自继续进行到操作714。在操作714中，控制器使用第五电压电平(而不是第三电压电平)读取数据测试来使第三电压电平临时地降低为第五电压电平且通过相应方法(方法700或方法750)自操作704开始循环预定次数。操作714测试并确定第五电压电平是否为用于操作系统的稳定工作电压电平。控制器对其中第五电压电平经确定为稳定工作电压电平的每一成功周期进行计数，并确定稳定电压计数。在稳定电压计数达到预定阈值时，方法700和方法750继续进行到操作716。
在操作716中，如果稳定电压计数达到预定阈值，那么控制器保持降低至第五电压电平，使得第五电压电平成为存储装置的最新优化工作电压电平。在一个实施例中，第五电压电平可等于或大于预定最小电压电平。因此，在确定第五电压电平为稳定工作电压电平后，主机接口或存储器接口的工作电压电平动态地降低。因此，响应于更改PVT条件，在操作期间“即时地”或实时地调整工作电压电平。在系统操作期间工作电压电平随着PVT条件更改而变化，从而减小和优化功率消耗。
一旦在操作716中将工作电压电平设置为等于第五工作电压电平，便在操作718中重置稳定电压计数并从控制器中清除稳定电压计数。另外，一旦在操作722中使第三电压电平增大为第四电压电平，方法700和方法750便继续进行到操作718，且重置稳定电压计数。接着，由于PVT条件可连续地更改，方法700可再次自操作704开始以监测系统的读取操作的电压影响，或可开始方法750。类似地，方法750可再次自操作704开始以监测系统的写入操作的电压影响，或可开始方法700。通过重复方法700和方法750，工作电压电平可逐渐降低到下限，或降低到稍高于失效电压电平。失效电压电平可以是第一电压电平，所述第一电压电平导致违反设置/保存或使得系统无法操作。失效电压电平可小于预定最小电压电平。失效电压电平为动态的，且可随着更改PVT条件而更改。
在操作714期间，如果稳定电压计数未能达到预定阈值，那么方法700和方法750替代地继续进行到操作720。稳定电压计数未能符合预定阈值可指示第五电压电平为不稳定的，且因此，太低而无法充当系统的工作电压电平。稳定电压计数未能符合预定阈值可指示第五电压电平等于或小于失效电压电平，且可指示出现违反设置/保存的风险。因此，在操作720中，第五电压电平增大。在一个实施例中，第五电压电平增大回到第三电压电平。在另一实施例中，第五电压电平可增大为第六电压电平。第六电压电平可小于第三电压电平，但大于预定最小电压电平。
增大第五电压电平允许装置在PVT条件不佳的情况下继续写入和读取操作。在操作720之后，方法700可再次自操作704重新开始以监测系统的读取操作的电压影响，或方法750可再次自操作704重新开始以监测系统的写入操作的电压影响。通过重新开始方法700或方法750，可根据更改系统的PVT条件而更新和调整系统的工作电压电平。因此，如果存储装置的不佳PVT条件改进，那么作为响应，可直接降低和优化存储装置的工作电压电平。替代保持更高电压电平，存储装置可监测电压影响且在PVT条件改进时再次减小工作电压电平以节约电力并防止浪费热量。连续监测电压影响允许实时地调适工作电压电平，以符合存储系统的电流需求。
在一个实施例中，方法700和方法750在操作中交替使用。举例来说，一旦方法700完成操作712、操作718或操作720，系统便将开始方法750，而不是重新开始方法700。一旦方法750完成操作712、操作718或操作720，系统便可接着重新开始操作700。因此，系统可交替进行通过主机接口写入和读取数据测试以及通过存储器接口写入和读取数据测试，以在读取和写入操作期间连续地监测电压影响。在一个实施例中，系统在方法700与方法750之间不断地交替以监测电压接口，同时装置仍在操作。
通过监测存储系统的读取和写入操作的电压影响，系统的工作电压电平直接响应于更改PVT条件而动态地“即时地”改变。在可行的情况下，系统能够通过在减小的电压电平下操作来节约电力，从而减小整体功率消耗并防止浪费热量。另外，监测主机接口处的和存储器接口处的电压影响允许监测装置速度、操作温度以及功率使用。
通过在操作期间实时地改变工作电压，系统调整为在最佳功率消耗下持续操作，且改进了存储装置在最大系统频率下的性能。连续监测电压影响允许实时地调适工作电压电平，以符合存储系统的电流需求。此外，监测电压影响并响应地动态改变工作电压电平还导致利用电池操作的存储装置(例如移动平台)的电池寿命和电池功率增大，这是因为存储装置不再产生浪费的热量，从而导致装置不必要地加热。
在一个实施例中，一种用于监测存储装置的读取操作的电压影响的方法包括利用第一电压电平初始化存储装置的系统。存储装置包括控制器和一或多个存储器装置，且控制器包括主机接口和存储器接口。方法进一步包括利用控制器通过主机接口在第二电压电平下将第一数据测试写入到一或多个存储器装置中的第一存储器装置以确定控制器的写入值，以及利用控制器通过主机接口在第三电压电平下读取第一数据测试以确定读取值。第三电压电平低于第二电压电平。方法包括：确定读取值是否等于写入值；在读取值等于写入值时，确定第三电压电平是否与主机接口的预定最小电压电平相同；以及在第三电压电平并不与预定最小电压电平相同时使第三电压电平降低为供应到系统的第四电压电平，以响应于更改PVT条件而动态地改变存储装置的工作电压电平。
第一数据测试的写入可在所定义间隔时间帧期间进行。读取值等于写入值可指示系统可在第四电压电平下操作，第四电压电平低于第二电压电平。第四电压电平可等于或大于预定最小电压电平。方法可进一步包括在读取值并不等于写入值时使第三电压电平增大为供应到系统的第五电压电平。第五电压可以是系统的改变的工作电压。第五电压电平可等于或大于预定最小电压电平。在第三电压与预定最小电压电平相同时，第三电压电平可保持不变。
方法可进一步包括重复以下操作：利用控制器通过主机接口在第二电压电平下将第一数据测试写入到一或多个存储器装置中的第一存储器装置，以确定控制器的写入值；利用控制器通过主机接口在第三电压电平下读取第一数据测试以确定读取值，其中第三电压电平低于第二电压电平；确定读取值是否等于写入值；在读取值等于写入值时，确定第三电压电平是否与系统的预定最小电压电平相同；以及在第三电压电平并不与主机接口的预定最小电压电平相同时使第三电压电平降低为供应到系统的第四电压电平，以逐渐降低第四电压电平。
在另一实施例中，一种用于监测存储装置的写入操作的电压影响的方法包括利用第一电压电平初始化存储装置的系统。存储装置包括控制器和一或多个存储器装置，且控制器包括存储器接口和主机接口。方法进一步包括利用控制器通过存储器接口在第二电压电平下将第一数据测试写入到一或多个存储器装置中的第一存储器装置以确定写入值，以及利用控制器通过存储器接口在第三电压电平下读取第一数据测试以确定读取值。第三电压电平高于第二电压电平。方法包括：确定读取值是否等于写入值；以及在读取值并不等于写入值时使第三电压电平增大为供应到系统的第四电压电平，以响应于更改PVT条件而动态地改变存储装置的工作电压电平。
第一数据测试的写入可在系统的空闲中断期间进行。读取值并不等于写入值可指示存在违反系统的设置/保存的风险。第四电压电平可以是改变的工作电压电平。第一电压电平可以是标称电压电平。方法可进一步包括在读取值等于写入值时使第三电压电平降低为供应到系统的第五电压电平。
在又一实施例中，一种数据存储装置包括一或多个存储器装置以及具有第一接口和第二接口的控制器。控制器配置成在第一电压电平下通过控制器的第一接口将第一数据测试写入到一或多个存储器装置中的第一存储器装置，以确定第一写入值。控制器进一步配置成在第二电压电平下通过第一接口读取写入到第一存储器装置的第一数据测试，以确定第一读取值。控制器进一步配置成基于确定第一读取值是否等于第一写入值而将第二电压更改为第三电压，以响应于更改PVT条件而动态地改变存储装置的工作电压电平。
在控制器确定第一读取值等于第一写入值时，第三电压电平可低于第二电压电平。在控制器确定第一读取值并不等于第一写入值时，第三电压电平可高于第二电压。第一接口可以是主机接口且第二接口可以是存储器接口，且第一电压电平可高于第二电压电平。控制器可进一步配置成：在第五电压电平下通过第二接口将第二数据测试写入到第一存储器装置，以确定第二写入值；在第六电压电平下通过第二接口读取写入到第一存储器装置的第二数据测试，以确定第二读取值；以及基于确定第二读取值是否等于第二写入值而将第六电压更改为第七电压，其中第七电压为改变的工作电压，且其中第一接口可以是主机接口且第二接口可以是存储器接口。控制器可进一步配置成交替进行通过第一接口写入和读取第一数据测试以及通过第二接口写入和读取第二数据测试。
在另一实施例中，一种数据存储装置包括：一或多个存储器装置；用于在第一电压电平下通过第一接口将第一数据测试写入到一或多个存储器装置中的第一存储器装置以确定第一写入值的构件；用于在第二电压电平下通过第一接口读取写入到第一存储器装置的第一数据测试以确定第一读取值的构件；以及用于比较第一读取值与第一写入值且基于确定第一读取值是否等于第一写入值而动态地改变系统的工作电压电平的构件。改变的工作电压电平可等于或大于系统的预定最小电压电平。
在另一实施例中，一种数据存储系统包括主机装置和耦合到所述主机装置的存储装置。存储装置包含控制器，所述控制器具有耦合到主机装置的主机接口和耦合到一或多个存储器装置的存储器接口。控制器配置成在第一电压电平下通过主机接口将第一数据测试写入到一或多个存储器装置中的第一存储器装置以确定写入值，且配置成在第二电压电平下通过主机接口读取写入到第一存储器装置的第一数据测试以确定读取值。控制器进一步配置成比较读取值与写入值以及进一步配置成基于确定读取值是否等于写入值而动态地改变系统的工作电压电平。工作电压电平可低于第一电压电平。
提供用于改进的数据存储装置的操作的上文所描述方法。具体地说，方法允许通过监测读取和写入操作的电压影响来响应于更改PVT条件而“即时地”动态改变存储装置的工作电压电平。实时地动态改变存储装置的工作电压电平能够减小并优化功率消耗，使得不再浪费热量且增大电池寿命。
虽然前述内容是针对本公开的实施方案，但在不偏离本公开的基本范围的情况下，可设计出本公开的其它和另外实施方案，且由所附权利要求书确定本公开的范围。

Claims (25)

1.一种用于监测存储装置的读取操作的电压影响的方法，其包括：
利用第一电压电平初始化所述存储装置的系统，其中所述存储装置包括控制器和一个或多个存储器装置，且其中所述控制器包括主机接口和存储器接口；
利用所述控制器通过所述主机接口在第二电压电平下将第一数据测试写入到所述一个或多个存储器装置中的第一存储器装置，其中所述第二电压电平是所述控制器的写入值；
利用所述控制器通过所述主机接口在第三电压电平下读取所述第一数据测试，其中所述第三电压电平是读取值，并且其中所述第三电压电平低于所述第二电压电平；
确定所述读取值是否等于所述写入值；
在所述读取值等于所述写入值时，确定所述第三电压电平是否与所述主机接口的预定最小电压电平相同；以及
在所述第三电压电平并不与所述预定最小电压电平相同时使所述第三电压电平降低为供应到所述系统的第四电压电平，以响应于更改工艺、电压以及温度条件而动态地改变所述存储装置的工作电压电平。
2.根据权利要求1所述的方法，其中写入所述第一数据测试在所定义间隔时间帧期间进行。
3.根据权利要求1所述的方法，其中所述读取值等于所述写入值指示所述系统能够在所述第四电压电平下操作，所述第四电压电平低于所述第二电压电平。
4.根据权利要求3所述的方法，其进一步包括：
重复以下操作：
利用所述控制器通过所述主机接口在所述第二电压电平下将所述第一数据测试写入到所述一个或多个存储器装置中的所述第一存储器装置，其中所述第二电压电平是所述控制器的所述写入值；
利用所述控制器通过所述主机接口在所述第三电压电平下读取所述第一数据测试，其中所述第三电压电平是所述读取值，并且其中所述第三电压电平低于所述第二电压电平；
确定所述读取值是否等于所述写入值；
在所述读取值等于所述写入值时，确定所述第三电压电平是否与所述系统的预定最小电压电平相同；以及
在所述第三电压电平并不与所述主机接口的所述预定最小电压电平相同时使所述第三电压电平降低为供应到所述系统的第四电压电平，以逐渐降低所述第四电压电平。
5.根据权利要求4所述的方法，其中所述第四电压电平等于或大于所述预定最小电压电平。
6.根据权利要求1所述的方法，其进一步包括：在所述读取值并不等于所述写入值时使所述第三电压电平增大为供应到所述系统的第五电压电平。
7.根据权利要求6所述的方法，其中所述第五电压电平为所述系统的改变的工作电压电平。
8.根据权利要求7所述的方法，其中所述第五电压电平等于或大于所述预定最小电压电平。
9.根据权利要求1所述的方法，其中在所述第三电压电平与所述预定最小电压电平相同时，所述第三电压电平保持不变。
10.一种用于监测存储装置的写入操作的电压影响的方法，其包括：
利用第一电压电平初始化所述存储装置的系统，其中所述存储装置包括控制器和一个或多个存储器装置，且其中所述控制器包括存储器接口和主机接口；
利用所述控制器通过所述存储器接口在第二电压电平下将第一数据测试写入到所述一个或多个存储器装置中的第一存储器装置，其中所述第二电压电平是写入值；
利用所述控制器通过所述存储器接口在第三电压电平下读取所述第一数据测试，其中所述第三电压电平是读取值，并且其中所述第三电压电平高于所述第二电压电平；
确定所述读取值是否等于所述写入值；以及
在所述读取值并不等于所述写入值时使所述第三电压电平增大为供应到所述系统的第四电压电平，以响应于更改工艺、电压以及温度条件而动态地改变所述存储装置的工作电压电平。
11.根据权利要求10所述的方法，其中写入所述第一数据测试在所述系统的空闲中断期间进行。
12.根据权利要求10所述的方法，其中所述读取值并不等于所述写入值指示存在违反所述系统的设置/保存的风险。
13.根据权利要求10所述的方法，其中所述第四电压电平为改变的工作电压电平。
14.根据权利要求10所述的方法，其中所述第一电压电平为标称电压电平。
15.根据权利要求10所述的方法，其进一步包括：在所述读取值等于所述写入值时使所述第三电压电平降低为供应到所述系统的第五电压电平。
16.一种数据存储装置，其包括：
一个或多个存储器装置；以及
控制器，其具有第一接口和第二接口，所述控制器配置成在第一电压电平下通过所述控制器的所述第一接口将第一数据测试写入到所述一个或多个存储器装置中的第一存储器装置，其中所述第一电压电平是第一写入值；
所述控制器进一步配置成在第二电压电平下通过所述第一接口读取写入到所述第一存储器装置的所述第一数据测试，其中所述第二电压电平是第一读取值；并且
所述控制器进一步配置成基于确定所述第一读取值是否等于所述第一写入值而将所述第二电压电平更改为第三电压电平，以响应于更改工艺、电压以及温度条件而动态地改变所述存储装置的工作电压电平。
17.根据权利要求16所述的数据存储装置，其中在所述控制器确定所述第一读取值等于所述第一写入值时，所述第三电压电平低于所述第二电压电平。
18.根据权利要求16所述的数据存储装置，其中在所述控制器确定所述第一读取值并不等于所述第一写入值时，所述第三电压电平高于所述第二电压电平。
19.根据权利要求16所述的数据存储装置，其中所述第一接口为主机接口且所述第二接口为存储器接口，且其中所述第一电压电平高于所述第二电压电平。
20.根据权利要求16所述的数据存储装置，其中所述控制器进一步配置成：在第五电压电平下通过所述第二接口将第二数据测试写入到所述第一存储器装置，其中所述第五电压电平是第二写入值；在第六电压电平下通过所述第二接口读取写入到所述第一存储器装置的所述第二数据测试，其中所述第六电压电平是第二读取值；以及基于确定所述第二读取值是否等于所述第二写入值而将所述第六电压电平更改为第七电压电平，其中所述第七电压电平为改变的工作电压电平。
21.根据权利要求20所述的数据存储装置，其中所述第一接口为主机接口且所述第二接口为存储器接口。
22.根据权利要求20所述的数据存储装置，其中所述第五电压电平低于所述第六电压电平。
23.根据权利要求20所述的数据存储装置，其中所述控制器进一步配置成交替进行通过所述第一接口写入和读取所述第一数据测试以及通过所述第二接口写入和读取所述第二数据测试。
24.一种数据存储系统，其包括：
主机装置；以及
存储装置，其耦合到所述主机装置，所述存储装置包含：
控制器，其具有耦合到所述主机装置的主机接口和耦合到一个或多个存储器装置的存储器接口，其中所述控制器配置成：在第一电压电平下通过所述主机接口将第一数据测试写入到所述一个或多个存储器装置中的第一存储器装置，其中所述第一电压电平是写入值；以及在第二电压电平下通过所述主机接口读取写入到所述第一存储器装置的所述第一数据测试，其中所述第二电压电平是读取值，其中所述控制器进一步配置成比较所述读取值与所述写入值以及进一步配置成基于确定所述读取值是否等于所述写入值而动态地改变所述系统的工作电压电平。
25.根据权利要求24所述的数据存储系统，其中所述工作电压电平低于所述第一电压电平。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10949293B2 (en) 2018-07-24 2021-03-16 Micron Technology Inc. Erroneous bit discovery in memory system
US10983852B2 (en) * 2019-01-30 2021-04-20 Micron Technology, Inc. Power management component for memory sub-system voltage regulation
US10908845B1 (en) * 2019-08-27 2021-02-02 Micron Technology, Inc. Managing threshold voltage drift based on a temperature-dependent slope of the threshold voltage drift of a memory sub-system
US11687468B2 (en) 2020-07-02 2023-06-27 International Business Machines Corporation Method and apparatus for securing memory modules
US11990197B2 (en) 2020-12-21 2024-05-21 Micron Technology, Inc. Peak power management connectivity check in a memory device
CN113918091B (zh) * 2021-09-13 2022-06-07 北京得瑞领新科技有限公司 Nand闪存中物理块的控制方法、装置及ssd设备
US11984192B2 (en) * 2022-06-15 2024-05-14 Western Digital Technologies, Inc. Interface bus speed optimization
US12067255B2 (en) * 2022-07-22 2024-08-20 Micron Technology, Inc. Error detection for programming single level cells

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101743598A (zh) * 2007-07-13 2010-06-16 飞思卡尔半导体公司 用于存储器的动态电压调节
CN102027549A (zh) * 2008-05-15 2011-04-20 高通股份有限公司 测试具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的存储器装置
CN106653087A (zh) * 2015-10-28 2017-05-10 光宝电子(广州)有限公司 固态存储装置及其相关读取控制方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4560367B2 (ja) * 2004-10-05 2010-10-13 株式会社日立製作所 ストレージネットワーク性能情報の収集・保存方法及び計算機システム並びにプログラム
US20060259840A1 (en) * 2005-05-12 2006-11-16 International Business Machines Corporation Self-test circuitry to determine minimum operating voltage
JP5100035B2 (ja) 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8330476B2 (en) 2005-08-31 2012-12-11 Ati Technologies Ulc Dynamic voltage and power management by temperature monitoring
US7861122B2 (en) * 2006-01-27 2010-12-28 Apple Inc. Monitoring health of non-volatile memory
US7992029B2 (en) * 2006-03-03 2011-08-02 Seagate Technology Llc Electronic device with temporary flag for fail safe and power cycling
US7616483B2 (en) * 2006-07-03 2009-11-10 Sandisk Corporation Multi-bit-per-cell flash memory device with an extended set of commands
US8205034B2 (en) * 2006-08-09 2012-06-19 Hitachi Ulsi Systems Co., Ltd. Flash memory drive having data interface
US7558109B2 (en) * 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
JP4851962B2 (ja) * 2007-02-28 2012-01-11 株式会社東芝 メモリシステム
US7613045B2 (en) * 2007-11-26 2009-11-03 Sandisk Il, Ltd. Operation sequence and commands for measuring threshold voltage distribution in memory
US8484432B2 (en) * 2008-03-11 2013-07-09 Kabushiki Kaisha Toshiba Memory system
US7852692B2 (en) 2008-06-30 2010-12-14 Freescale Semiconductor, Inc. Memory operation testing
US20100060257A1 (en) * 2008-09-05 2010-03-11 Firas Azrai Current sensor for power conversion
JP5193796B2 (ja) * 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
US8166232B2 (en) * 2009-04-02 2012-04-24 Hitachi, Ltd. Metrics and management for flash memory storage life
JP5789759B2 (ja) * 2010-03-16 2015-10-07 パナソニックＩｐマネジメント株式会社 情報処理装置、不揮発性記憶装置、情報処理システム及び不揮発性メモリコントローラ
TWI467581B (zh) * 2010-09-07 2015-01-01 Phison Electronics Corp 複合式儲存裝置及其複合式儲存媒體控制器與定址方法
KR101727704B1 (ko) * 2010-10-04 2017-04-18 삼성전자주식회사 리드 성능을 향상시킬 수 있는 리드 파라미터 변경 방법과 상기 방법을 수행할 수 있는 장치들
JP5002719B1 (ja) * 2011-03-10 2012-08-15 株式会社東芝 情報処理装置、外部記憶装置、ホスト装置、中継装置、制御プログラム及び情報処理装置の制御方法
US8706955B2 (en) * 2011-07-01 2014-04-22 Apple Inc. Booting a memory device from a host
US8949508B2 (en) * 2011-07-18 2015-02-03 Apple Inc. Non-volatile temporary data handling
KR101785006B1 (ko) * 2011-07-20 2017-10-12 삼성전자주식회사 불휘발성 메모리를 포함하는 메모리 시스템 및 그것의 제어 방법
TWI471862B (zh) * 2011-08-19 2015-02-01 Silicon Motion Inc 快閃記憶體控制器
US8913445B2 (en) * 2012-02-13 2014-12-16 Macronix International Co., Ltd. Method and apparatus for adjusting drain bias of a memory cell with addressed and neighbor bits
JP2013200910A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体記憶装置及び半導体記憶装置の電圧出力方法
US8938630B2 (en) * 2012-07-30 2015-01-20 Micron Technology, Inc. Apparatus power control
US9391453B2 (en) * 2013-06-26 2016-07-12 Intel Corporation Power management in multi-die assemblies
CN103345299B (zh) 2013-07-24 2016-03-30 华为技术有限公司 一种电压调整方法及相应的hpm、芯片和芯片系统
TWI515734B (zh) * 2014-03-13 2016-01-01 群聯電子股份有限公司 資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置
KR102198855B1 (ko) * 2014-04-24 2021-01-05 삼성전자 주식회사 메모리 시스템 및 상기 메모리 시스템의 동작 방법
KR102210964B1 (ko) * 2014-05-13 2021-02-03 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법, 그리고 스토리지 장치를 액세스하는 액세스 방법
TWI536386B (zh) * 2015-02-16 2016-06-01 群聯電子股份有限公司 記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置
KR20160132169A (ko) * 2015-05-06 2016-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
US9484115B1 (en) * 2015-05-13 2016-11-01 Nvidia Corporation Power savings via selection of SRAM power source
US9818458B1 (en) * 2015-09-23 2017-11-14 Intel Corporation Techniques for entry to a lower power state for a memory device
US9785357B2 (en) * 2015-10-20 2017-10-10 Sandisk Technologies Llc Systems and methods for sampling data at a non-volatile memory system
US9792998B1 (en) * 2016-03-29 2017-10-17 Sandisk Technologies Llc System and method for erase detection before programming of a storage device
JP2018156556A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 計算機システム及びメモリデバイス
US10229749B2 (en) * 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
US10466920B2 (en) 2017-08-17 2019-11-05 Western Digital Technologies, Inc. Method for maximizing frequency while checking data integrity on a physical interface bus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101743598A (zh) * 2007-07-13 2010-06-16 飞思卡尔半导体公司 用于存储器的动态电压调节
CN102027549A (zh) * 2008-05-15 2011-04-20 高通股份有限公司 测试具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的存储器装置
CN106653087A (zh) * 2015-10-28 2017-05-10 光宝电子(广州)有限公司 固态存储装置及其相关读取控制方法

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