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TW202249437A - 類比數位轉換器之操作方法 - Google Patents

類比數位轉換器之操作方法 Download PDF

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TW202249437A
TW202249437A TW110120503A TW110120503A TW202249437A TW 202249437 A TW202249437 A TW 202249437A TW 110120503 A TW110120503 A TW 110120503A TW 110120503 A TW110120503 A TW 110120503A TW 202249437 A TW202249437 A TW 202249437A
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capacitors
voltage
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array
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林楷越
王維駿
黃詩雄
劉凱尹
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瑞昱半導體股份有限公司
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Abstract

一種類比數位轉換器之操作方法包含於第一轉換期間，比較器產生第一比較結果，第一選擇電路切換輸出至第一電容陣列之該組較大電容之第一電容的電壓，第二選擇電路切換輸出至第二電容陣列之該組較大電容之第二電容的電壓，及於第一轉換期間後的一第二轉換期間，比較器產生第二比較結果，第一選擇電路回切輸出至第一電容陣列之該組較大電容之第一電容之第一電容部分的電壓，第二選擇電路回切輸出至第二電容陣列之該組較大電容之第二電容之第一電容部分的電壓。第一比較結果及第二比較結果相異。

Description

類比數位轉換器及其操作方法
本發明關於電子電路，特別是一種類比數位轉換器及其操作方法。
類比數位轉換器(analog-to-digital converter, ADC)是用於將類比形式的連續訊號轉換為數位形式的離散訊號的裝置，在音頻系統、視訊系統、通訊系統、及各種數位訊號處理系統中得到廣泛運用。逐次逼近暫存器(successive approximation register, SAR)類比數位轉換器係為一種類比數位轉換器，使用電容陣列進行類比至數位轉換，具有低功耗的特性，適用於行動裝置或可攜式裝置。然而，由於SAR ADC採用之電容陣列中電容的不匹配，會造成SAR ADC的非線性誤差，減低SAR ADC的精確度。
本發明實施例提供一種類比數位轉換器之操作方法。類比數位轉換器包含第一電容陣列、第一選擇電路、第二電容陣列、第二選擇電路、比較器及控制邏輯電路。第一電容陣列中之每組電容包含第一電容及第二電容，具有實質上相等之電容值。第一電容陣列之一組較大電容之第一電容之第一電容部分的電容值實質上等於第一電容陣列之一組較小電容之第一電容之電容值。第一電容陣列之該組較大電容之第二電容之第一電容部分的電容值實質上等於第一電容陣列之該組較小電容之第一電容之電容值。第二電容陣列中之每組電容包含第一電容及第二電容，具有實質上相等之電容值。第二電容陣列之一組較大電容之第一電容之第一電容部分的電容值實質上等於第二電容陣列之一組較小電容之第一電容之電容值。第二電容陣列之該組較大電容之第二電容之第一電容部分的電容值實質上等於第二電容陣列之該組較小電容之第一電容之電容值。第一選擇電路耦接於第一電容陣列，第二選擇電路耦接於第二電容陣列，比較器包含第一輸入端，耦接於第一電容陣列，及第二輸入端，耦接於第二電容陣列，控制邏輯電路耦接於第一選擇電路、第二選擇電路及比較器。操作方法包含於第一取樣期間，第一選擇電路將第一參考電壓輸出至第一電容陣列中之每組電容之第一電容及第二參考電壓輸出至第一電容陣列中之每組電容之第二電容，第二選擇電路將第一參考電壓輸出至第二電容陣列中之每組電容之第一電容及第二參考電壓輸出至第二電容陣列中之每組電容之第二電容；於第一轉換期間，比較器比較第一輸入端的電壓及第二輸入端的電壓以產生第一比較結果，第一選擇電路將第二參考電壓輸出至第一電容陣列之該組較大電容之第一電容，第二選擇電路將第一參考電壓輸出至第二電容陣列之該組較大電容之第二電容；及於第一轉換期間後的一第二轉換期間，比較器比較第一輸入端的電壓及第二輸入端的電壓以產生第二比較結果，第一選擇電路將第一參考電壓輸出至第一電容陣列之該組較大電容之第一電容之第一電容部分或第一電容陣列之該組較大電容之第二電容之第一電容部分，第二選擇電路將第二參考電壓輸出至第二電容陣列之該組較大電容之第一電容之第一電容部分或第二電容陣列之該組較大電容之第二電容之第一電容部分。第一比較結果及第二比較結果相異。
第1圖係為本發明實施例中一種類比數位轉換器1之電路示意圖。類比數位轉換器1係為3位元電容切分式(split capacitor)逐次逼近暫存器(successive approximation register, SAR)類比數位轉換器，可依據逐次逼近方法(如二元搜尋法)將差動輸入電壓Vip, Vin轉換為數位輸出資料Dout。差動輸入電壓Vip, Vin可分別由第一訊號源及第二訊號源提供。數位輸出資料Dout可包含3位元。類比數位轉換器1可於每個操作週期內產生一組數位輸出資料Dout。每個操作週期可包含取樣階段(或稱為採集階段)及量化階段(或稱為轉換階段)，類比數位轉換器1可於取樣階段對差動輸入電壓Vip, Vin進行取樣以產生一對取樣訊號，及於量化階段將該對取樣訊號進行量化以產生數位輸出資料Dout。量化階段可包含複數(3)次轉換，用以依次產生數位輸出資料Dout之複數個(3)位元。於複數個取樣階段中，類比數位轉換器1可依據2種電壓設置而被重置，藉以降低由於電容性元件失配產生之電壓誤差，降低其積分非線性度(integral nonlinearity，INL)誤差及微分非線性度(differential nonlinearity，DNL)誤差，同時提供高速類比至數位轉換。
類比數位轉換器1可包含開關SW1及開關SW2、第一電容陣列141、第一選擇電路121、第二電容陣列142、第二選擇電路122、比較器16及控制邏輯電路18。第一選擇電路121及開關SW1耦接於第一電容陣列141，第二選擇電路122及開關SW2耦接於第二電容陣列142。比較器16可包含第一接收端，耦接於第一電容陣列141，第二接收端，耦接於第二電容陣列142，及輸出端，耦接於控制邏輯電路18。控制邏輯電路18耦接於第一選擇電路121及第二選擇電路122。
第一電容陣列141可包含3組電容，3組電容之電容值可全部相同、部分相同或各不相同，且可依設計需求而改變。在一些實施例中，3組電容之電容值各不相同，每組電容包含第一電容及第二電容，第一電容及第二電容具有實質上相等之電容值。第一電容陣列141之第一組電容可包含第一電容C1pa及第二電容C1pb，第二組電容可包含第一電容C2pa及第二電容C2pb，第三組電容可包含第一電容C3pa及第二電容C3pb。第一電容陣列141之第一組電容、第二組電容及第三組電容可分別對應數位輸出資料Dout之最高有效位元(most significant bit, MSB)至最低有效位元(least significant bit, LSB)。第一電容C1pa及第二電容C1pb可分別具有實質上相等之電容值3C，且第一電容陣列141之第一組電容可具有電容值6C；第一電容C2pa及第二電容C2pb可分別具有實質上相等之電容值2C，且第一電容陣列141之第二組電容可具有電容值4C；第一電容C3pa及第二電容C3pb可分別具有實質上相等之電容值1C，且第一電容陣列141之第三組電容可具有電容值2C。第一電容陣列141之第一組電容之第一電容C1pa另分為第一電容部分C1pa1及第二電容部分C1pa2，第一電容陣列141之第一組電容之第二電容C1pb另分為第一電容部分C1pb1及第二電容部分C1pb2。電容C1pa1, C1pa2, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb,可各自包含上板及下板。電容C1pa1, C1pa2, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb之上板可耦接至開關SW1以及比較器16之第一輸入端。
相似地，第二電容陣列142亦包含3組電容，3組電容之電容值各不相同，每組電容包含第一電容及第二電容，第一電容及第二電容具有實質上相等之電容值。第二電容陣列142之第一組電容可包含第一電容C1na及第二電容C1nb，第二組電容可包含第一電容C2na及第二電容C2nb，第三組電容可包含第一電容C3na及第二電容C3nb。第二電容陣列142之第一組電容、第二組電容及第三組電容可分別對應數位輸出資料Dout之最高有效位元至最低有效位元。第一電容C1na及第二電容C1nb可分別具有實質上相等之電容值3C，且第二電容陣列142之第一組電容可具有電容值6C；第一電容C2na及第二電容C2nb可分別具有實質上相等之電容值2C，且第二電容陣列142之第二組電容可具有電容值4C；第一電容C3na及第二電容C3nb可分別具有實質上相等之電容值1C，且第二電容陣列142之第三組電容可具有電容值2C。第二電容陣列142之第一組電容之第一電容C1na另分為第一電容部分C1na1及第二電容部分C1na2，第二電容陣列142之第一組電容之第二電容C1nb另分為第一電容部分C1nb1及第二電容部分C1nb2。電容C1na1, C1na2, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb可各自包含上板及下板。電容C1na1, C1na2, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb之上板可耦接至開關SW2，以及比較器16之第二輸入端。
第一選擇電路121可接收第一參考電壓V1及第二參考電壓V2以設置第一電容陣列141之3組電容，第二選擇電路122可接收第一參考電壓V1及第二參考電壓V2以設置第二電容陣列142之3組電容。在一些實施例中，第一參考電壓V1可為供電電壓，例如1.8V，第二參考電壓V2可為接地電壓，例如0V。在另一些實施例中，第一參考電壓V1可為接地電壓，第二參考電壓V2可為供電電壓。第一選擇電路121可耦接於電容C1pa1, C1pa2, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb之下板。第二選擇電路122可耦接於電容C1na1, C1na2, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb之下板。
第一選擇電路121及第二選擇電路122可由一個或複數個多工器及/或開關實現，但不限於此。第一選擇電路121之一個或複數個多工器及/或開關可從控制邏輯電路18接收選擇訊號以分別從第一參考電壓V1及第二參考電壓V2中選擇一者以輸出至電容C1pa1, C1pa2, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb。第二選擇電路122之一個或複數個多工器及/或開關可從控制邏輯電路18接收選擇訊號以分別從第一參考電壓V1及第二參考電壓V2中選擇一者以輸出至電容C1na1, C1na2, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb之下板。為了簡潔，以下段落所述之第一選擇電路121將選定電壓輸出至第一電容陣列141中之電容表示輸出至第一電容陣列141中之電容之下板，且第二選擇電路122將選定電壓輸出至第二電容陣列142中之電容表示輸出至第二電容陣列142中之電容之下板。
在取樣階段時，開關SW1及開關SW2可被導通，且第一電容陣列141及第二電容陣列142可分別取樣差動輸入電壓Vip, Vin。於取樣期間，第一選擇電路121及第二選擇電路122可將第一種電壓設置或第二種電壓設置中之電壓輸出至電容C1pa1, C1pa2, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb及電容C1na1, C1na2, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb。表格1及表格2分別顯示第一種電壓設置及第二種電壓設置:
表格1
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 V1 V1 V2 V2 V1 V2 V1 V2
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 V1 V1 V2 V2 V1 V2 V1 V2
表格2
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 V2 V2 V1 V1 V2 V1 V2 V1
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 V2 V2 V1 V1 V2 V1 V2 V1
在一些實施例中，第一選擇電路121可於取樣期間將第一種電壓設置中之對應電壓輸出至電容C1pa1, C1pa2, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb之下板，開關SW1可被導通以將差動輸入電壓Vip傳送至電容C1pa1, C1pa2, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb之上板，藉以在比較器16之第一接收端建立電壓Vp；第二選擇電路122可於取樣期間將第一種電壓設置中之對應電壓輸出至電容C1na1, C1na2, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb之下板，開關SW2可被導通以將差動輸入電壓Vin傳送至電容C1na1, C1na2, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb之上板，藉以在比較器16之第二接收端建立電壓Vn。在另一些實施例中，第一選擇電路121可於取樣期間將第二種電壓設置中之對應電壓輸出至電容C1pa1, C1pa2, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb之下板，開關SW1可被導通以將差動輸入電壓Vip傳送至電容C1pa1, C1pa2, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb之上板，藉以建立電壓Vp；第二選擇電路122可將第二種電壓設置中之對應電壓輸出至電容C1na1, C1na2, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb之下板，開關SW2可被導通以將差動輸入電壓Vin傳送至電容C1na1, C1na2, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb之上板，藉以建立電壓Vn。
在量化階段，類比數位轉換器1可針對數位輸出資料Dout之3位元進行3轉換，比較器16可比較電壓Vp及Vn以產生3比較結果，控制邏輯電路18可將每個比較結果儲存作為數位輸出資料Dout之1位元之位元值，及依據每個比較結果設定第一選擇電路121及第二選擇電路122以更新電壓Vp及Vn。比較結果可為二進位”0”或二進位”1”。舉例而言，當進行最高有效位元之轉換時，若電壓Vp大於電壓Vn，則比較器16可產生二進位”1”做為比較結果，控制邏輯電路18可將二進位”1”儲存作為最高有效位元，設定第一選擇電路121以輸出接地電壓至電容C1pa1, C1pa2, C1pb1, C1pb2之下板以下拉電壓Vp，及設定第二選擇電路122以輸出供電電壓至電容C1na1, C1na2, C1nb1, C1nb2之下板以提升電壓Vn。更新後之電壓Vp會較先前之電壓Vp低，更新後之電壓Vn會較先前之電壓Vn高。若電壓Vp小於電壓Vn，則比較器16可產生二進位”0”做為比較結果，控制邏輯電路18可將二進位”0”儲存作為最高有效位元，設定第一選擇電路121以輸出供電電壓至電容C1pa1, C1pa2, C1pb1, C1pb2之下板以提升電壓Vp，及設定第二選擇電路122以輸出接地電壓至電容C1na1, C1na2, C1nb1, C1nb2之下板以下拉電壓Vn。更新後之電壓Vp會較先前之電壓Vp高，更新後之電壓Vn會較先前之電壓Vn低。類比數位轉換器1可依序比較及更新電壓Vp及Vn以產生數位輸出資料Dout之3位元之3位元值，及輸出數位輸出資料Dout以供後續使用。
第2圖係為類比數位轉換器1的操作方法200之流程圖。方法200包含步驟S202至S206。步驟S202用以於取樣期間重置第一電容陣列141及第二電容陣列142。步驟S204及S206用以於轉換期間切換第一電容陣列141及第二電容陣列142以產生數位輸出資料Dout。任何合理的技術變更或是步驟調整都屬於本發明所揭露的範疇。步驟S202至S206如下:
步驟S202:  於第一取樣期間，第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141中之每組電容之第一電容及第二參考電壓V2輸出至第一電容陣列141中之每組電容之第二電容，第二選擇電路122將第一參考電壓V1輸出至第二電容陣列142中之每組電容之第一電容及第二參考電壓V2輸出至第二電容陣列142中之每組電容之第二電容；
步驟S204:  於第一轉換期間，比較器16比較電壓Vp及電壓Vn以產生第一比較結果，第一選擇電路121將第二參考電壓V2輸出至第一電容陣列141之一組較大電容之第一電容，第二選擇電路122將第一參考電壓V1輸出至第二電容陣列142之一組較大電容之第二電容；
步驟S206:  於第二轉換期間，比較器16比較電壓Vp及電壓Vn以產生第二比較結果，第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之該組較大電容之第一電容之第一電容部分或第一電容陣列141之該組較大電容之第二電容之第一電容部分，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之該組較大電容之第一電容之第一電容部分或第二電容陣列142之該組較大電容之第二電容之第一電容部分。
在步驟S206中，第一比較結果及第二比較結果相異。在一些實施例中，第一比較結果可顯示電壓Vp大於電壓Vn且第二比較結果可顯示電壓Vp小於電壓Vn，且第一參考電壓V1可大於第二參考電壓V2。在另一些實施例中，第一比較結果可顯示電壓Vp小於電壓Vn且第二比較結果可顯示電壓Vp大於電壓Vn，且第一參考電壓V1可小於第二參考電壓V2。以下搭配類比數位轉換器1來說明操作方法200之步驟。
於第一取樣期間，第一選擇電路121及第二選擇電路122分別使用表格1顯示之第一種電壓設置重置第一電容陣列141及第二電容陣列142(步驟S202)。若第一參考電壓V1為供電電壓且第二參考電壓V2為接地電壓，於第一轉換期間，若第一比較結果顯示電壓Vp大於電壓Vn，則第一選擇電路121將第二參考電壓V2輸出至第一電容陣列141之第一組電容之第一電容C1pa之第一電容部分C1pa1及第二電容部分C1pa2，第二選擇電路122將第一參考電壓V1輸出至第二電容陣列142之第一組電容之第二電容C1nb之第一電容部分C1nb1及第二電容部分C1nb2，如表格3所示(步驟S204):
表格3
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 “V2” “V2” V2 V2 V1 V2 V1 V2
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 V1 V1 “V1” “V1” V1 V2 V1 V2
於第二轉換期間，若第二比較結果顯示電壓Vp小於電壓Vn，則第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之第一組電容之第一電容C1pa之第一電容部分C1pa1以將第一電容部分C1pa1回切至其重置值(V1)，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之第一組電容之第二電容C1nb之第一電容部分C1nb1以將第一電容部分C1nb1回切至其重置值(V2)，如表格4所示(步驟S206):
表格4
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 “V1” V2 V2 V2 V1 V2 V1 V2
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 V1 V1 “V2” V1 V1 V2 V1 V2
在另一些實施例中，於第二轉換期間，若第二比較結果顯示電壓Vp小於電壓Vn，則第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之第一組電容之第二電容C1pb之第一電容部分C1pb1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之第一組電容之第一電容C1na之第一電容部分C1na1，如表格5所示(步驟S206):
表格5
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 V2 V2 “V1” V2 V1 V2 V1 V2
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 “V2” V1 V1 V1 V1 V2 V1 V2
若第一參考電壓V1為接地電壓且第二參考電壓V2為供電電壓，於第一轉換期間，若第一比較結果顯示電壓Vp小於電壓Vn，則第一選擇電路121將第二參考電壓V2輸出至第一電容陣列141之第一組電容之第一電容C1pa之第一電容部分C1pa1及第二電容部分C1pa2，第二選擇電路122將第一參考電壓V1輸出至第二電容陣列142之第一組電容之第二電容C1nb之第一電容部分C1nb1及第二電容部分C1nb2，如表格3所示(步驟S204)。於第二轉換期間，若第二比較結果顯示電壓Vp大於電壓Vn，則第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之第一組電容之第一電容C1pa之第一電容部分C1pa1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之第一組電容之第二電容C1nb之第一電容部分C1nb1，如表格4所示(步驟S206)。在另一些實施例中，於第二轉換期間，若第二比較結果顯示電壓Vp大於電壓Vn，則第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之第一組電容之第二電容C1pb之第一電容部分C1pb1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之第一組電容之第一電容C1na之第一電容部分C1na1，如表格5所示(步驟S206)。
在另一些實施例中，於第一取樣期間，第一選擇電路121及第二選擇電路122分別使用表格2顯示之第二種電壓設置重置第一電容陣列141及第二電容陣列142(步驟S202)。若第一參考電壓V1為供電電壓且第二參考電壓V2為接地電壓，於第一轉換期間，若第一比較結果顯示電壓Vp大於電壓Vn，則第一選擇電路121將第二參考電壓V2輸出至第一電容陣列141之第一組電容之第二電容C1pb之第一電容部分C1pb1及第二電容部分C1pb2，第二選擇電路122將第一參考電壓V1輸出至第二電容陣列142之第一組電容之第一電容C1na之第一電容部分C1na1及第二電容部分C1na2，如表格6所示(步驟S204):
表格6
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 V2 V2 “V2” “V2” V2 V1 V2 V1
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 “V1” “V1” V1 V1 V2 V1 V2 V1
於第二轉換期間，若第二比較結果顯示電壓Vp小於電壓Vn，則第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之第一組電容之第二電容C1pb之第一電容部分C1pb1以將第一電容部分C1pb1回切至其重置值(V1)，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之第一組電容之第一電容C1na之第一電容部分C1na1以將第一電容部分C1na1回切至其重置值(V2)，如表格7所示(步驟S206):
表格7
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 V2 V2 “V1” V2 V2 V1 V2 V1
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 “V2” V1 V1 V1 V2 V1 V2 V1
在另一些實施例中，於第二轉換期間，若第二比較結果顯示電壓Vp小於電壓Vn，則第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之第一組電容之第一電容C1pa之第一電容部分C1pa1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之第一組電容之第二電容C1nb之第一電容部分C1nb1，如表格8所示(步驟S206):
表格8
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 “V1” V2 V2 V2 V2 V1 V2 V1
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 V1 V1 “V2” V1 V2 V1 V2 V1
若第一參考電壓V1為接地電壓且第二參考電壓V2為供電電壓，於第一轉換期間，若第一比較結果顯示電壓Vp小於電壓Vn，則第一選擇電路121將第二參考電壓V2輸出至第一電容陣列141之第一組電容之第二電容C1pb之第一電容部分C1pb1及第二電容部分C1pb2，第二選擇電路122將第一參考電壓V1輸出至第二電容陣列142之第一組電容之第一電容C1na之第一電容部分C1na1及第二電容部分C1na2，如表格6所示(步驟S204)。於第二轉換期間，若第二比較結果顯示電壓Vp大於電壓Vn，則第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之第一組電容之第二電容C1pb之第一電容部分C1pa1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之第一組電容之第一電容C1na之第一電容部分C1na1，如表格7所示(步驟S206)。在另一些實施例中，於第二轉換期間，若第二比較結果顯示電壓Vp大於電壓Vn，則第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之第一組電容之第一電容C1pa之第一電容部分C1pa1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之第一組電容之第二電容C1nb之第一電容部分C1nb1，如表格8所示(步驟S206)。
第一取樣期間可屬於第一取樣階段，第一轉換期間及第二轉換期間可屬於第一量化階段，第一取樣階段及第一量化階段可屬於第一操作週期。於第一操作週期後，類比數位轉換器1可依序產生3比較結果，及依據3比較結果輸出數位輸出資料Dout。於接續第一操作週期之第二操作週期，類比數位轉換器1可重複步驟S202至S206以另產生3比較結果，及依據另產生之3比較結果輸出後續數位輸出資料Dout。
第二操作週期可包含第二取樣階段及第二量化階段，第二取樣階段可包含第二取樣期間，第二量化階段可包含第三轉換期間及在其後的一第四轉換期間。第三轉換期間可對應第一轉換期間，用以產生數位輸出資料Dout之較高對應位元，第四轉換期間可對應第二轉換期間，用以產生數位輸出資料Dout之較低對應位元。第二轉換期間及第四轉換期間可不限於直接接續於第一轉換期間及第三轉換期間。在一些實施例中，當類比數位轉換器1執行第三位元轉換時，亦可用類似的方法來切換第一電容陣列141/第二電容陣列142之第一組電容中的第一電容之第二電容部分或第二電容之第二電容部分，即電容C1pa2, C1pb2, C1na2, C1nb2。在另一些實施例中，若電容陣列之配置個數較多者(例如十位元)，可藉由將第一電容陣列141/第二電容陣列142之較大一組電容的第一電容及第二電容分別分割為複數個電容部分，其分別的容值實質相等於一個或複數個較小電容之第一電容的容值大小，可搭配方法200在執行除最大位元外的其他轉換時，若該筆比較結果與最大位元結果相異，則即可選擇回切較大一組電容之其中一部分電容，來完成該次轉換。
在一些實施例中，於第二取樣期間，第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141中之每組電容之第一電容及第二參考電壓V2輸出至第一電容陣列141中之每組電容之第二電容，第二選擇電路122將第一參考電壓V1輸出至第二電容陣列142中之每組電容之第一電容及第二參考電壓V2輸出至第二電容陣列142中之每組電容之第二電容，如表格1所示。於第三轉換期間，比較器16比較第一輸入端的電壓及第二輸入端的電壓以產生第三比較結果，第一選擇電路121將第二參考電壓V2輸出至第一電容陣列141之該組較大電容之第一電容C1pa，第二選擇電路122將第一參考電壓V1輸出至第二電容陣列142之該組較大電容之第二電容C1nb，如表格3所示。於第四轉換期間，比較器16比較第一輸入端的電壓及第二輸入端的電壓以產生第四比較結果，第三比較結果及第四比較結果相異。
若第二轉換期間及第四轉換期間產生之比較結果分別與第一轉換期間及第三轉換期間產生之比較結果相異，則類比數位轉換器1可於第二轉換期間及第四轉換期間採用固定切換方式來切換第一電容陣列141及第二電容陣列142，例如固定採用表格4、表格5、表格7及表格8的其中之一者來切換第一電容陣列141及第二電容陣列142。
在一些實施例中，類比數位轉換器1亦可採用交替切換方式來切換第一電容陣列141及第二電容陣列142，例如交替採用表格4及表格5或交替採用表格7及表格8來切換第一電容陣列141及第二電容陣列142。
在另一些實施例中，類比數位轉換器1亦可依據均勻隨機(uniform random)順序而隨機將表格4及表格5之電壓設置輸出至第一電容陣列141及第二電容陣列142，或依據均勻隨機順序而隨機將表格7及表格8之電壓設置輸出至第一電容陣列141及第二電容陣列142。均勻隨機順序係為一種隨機順序，其中輸出表格4及表格5之電壓設置的機率實質上相同，或輸出表格7及表格8之電壓設置的機率實質上相同。
在另一些實施例中，類比數位轉換器1亦可依據均勻特定順序而將表格4及表格5之電壓設置輸出至第一電容陣列141及第二電容陣列142，或依據均勻特定順序而將表格7及表格8之電壓設置輸出至第一電容陣列141及第二電容陣列142。均勻特定順序可為非屬純交替或非屬純隨機的順序，其中輸出表格4及表格5之電壓設置的機率實質上相同，或輸出表格7及表格8之電壓設置的機率實質上相同。例如，均勻特定順序可為N個量化階段將表格4之電壓設置輸出至第一電容陣列141及第二電容陣列142，接續的N個量化階段將表格5之電壓設置輸出至第一電容陣列141及第二電容陣列142。於另一個例子中又在另一些例子中，均勻特定順序可為由先前量化階段的對應轉換期間是否需要切換來決定本次轉換期間要使用表格4或表格5之電壓設置輸出至第一電容陣列141及第二電容陣列142。
在一些實施例中，於第二轉換期間第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之該組較大電容之第一電容C1pa之第一電容部分C1pa1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之該組較大電容之第二電容C1nb之第一電容部分C1nb1，如表格4所示；於第四轉換期間第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之該組較大電容之第二電容C1pb之第一電容部分C1pb1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之該組較大電容之第一電容C1na之第一電容部分C1na1，如表格5所示。
在另一些實施例中，於第二轉換期間第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之該組較大電容之第二電容C1pb之第一電容部分C1pb1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之該組較大電容之第一電容C1na之第一電容部分C1na1，如表格5所示；於第四轉換期間第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之該組較大電容之第一電容C1pa之第一電容部分C1pa1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之該組較大電容之第二電容C1nb之第一電容部分C1nb1，如表格4所示。
在另一些實施例中，於第二轉換期間第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之該組較大電容之第二電容C1pb之第一電容部分C1pb1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之該組較大電容之第二電容C1nb之第一電容部分C1nb1，如表格9所示；於第四轉換期間第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之該組較大電容之第一電容C1pa之第一電容部分C1pa1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之該組較大電容之第一電容C1na之第一電容部分C1na1，如表格10所示:
表格9
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 V2 V2 “V1” V2 V1 V2 V1 V2
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 V1 V1 “V2” V1 V1 V2 V1 V2
表格10
電容 C1pa1 C1pa2 C1pb1 C1pb2 C2pa C2pb C3pa C3pb
下板電壓 “V1” V2 V2 V2 V1 V2 V1 V2
電容 C1na1 C1na2 C1nb1 C1nb2 C2na C2nb C3na C3nb
下板電壓 “V2” V1 V1 V1 V1 V2 V1 V2
在另一些實施例中，於第二轉換期間第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之該組較大電容之第一電容C1pa之第一電容部分C1pa1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之該組較大電容之第一電容C1na之第一電容部分C1na1，如表格10所示；於第四轉換期間第一選擇電路121將第一參考電壓V1輸出至第一電容陣列141之該組較大電容之第二電容C1pb之第一電容部分C1pb1，第二選擇電路122將第二參考電壓V2輸出至第二電容陣列142之該組較大電容之第二電容C1nb之第一電容部分C1nb1，如表格9所示。
方法200採用回切較大電容之部分電容技巧降低第一電容陣列141及第二電容陣列142中不同組電容之間之電容失配產生的微分非線性度誤差及積分非線性度誤差。
在一些實施例中，若第一電容陣列141以及第二電容陣列142均為10位元二進制權重之電容配置，在每組電容都有以百分之二的電容值為標準差的隨機飄移下，當在第二轉換期間以及其後的其他轉換期間，可使用方法200操作該組較大電容之電容時，均使用方法200來操作，微分非線性度誤差會由0.37LSB降低至0.31LSB，積分非線性度誤差會由0.82LSB降低至0.8LSB。在另一些實施例中，當在第二轉換期間以均勻隨機順序或交替順序切換該組較大電容之第一電容之第一電容部分及該組較大電容之第二電容之第一電容部分時，其微分非線性度誤差會由0.37LSB降低至0.21LSB，積分非線性度誤差會由0.82LSB降低至0.48LSB
本發明不限於實施例採用之3位元SAR ADC，熟習此技藝者亦可依據本發明的精神將方法200，300應用於其他大小之SAR ADC。類比數位轉換器1及操作方法200，300使用回切技巧切換第一電容陣列141及第二電容陣列142，降低相同組電容或不同組電容之間之電容失配產生的微分非線性度誤差及積分非線性度誤差，大幅改善SAR ADC之線性度。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:類比數位轉換器 121:第一選擇電路 122:第二選擇電路 141:第一電容陣列 142:第二電容陣列 16:比較器 18:控制邏輯電路 200:方法 S202至S206:步驟 C1pa, C1pa1, C1pa2, C1pb, C1pb1, C1pb2, C2pa, C2pb, C3pa, C3pb, C1na, C1na1, C1na2, C1nb, C1nb1, C1nb2, C2na, C2nb, C3na, C3nb:電容 Dout:數位輸出資料 SW1, SW2:開關 V1:第一參考電壓 V2:第二參考電壓 Vip, Vin:差動輸入電壓 Vp, Vn:電壓
第1圖係為本發明實施例中另一種類比數位轉換器之電路示意圖。 第2圖係為第1圖中之類比數位轉換器的一種操作方法之流程圖。
1:類比數位轉換器
121:第一選擇電路
122:第二選擇電路
141:第一電容陣列
142:第二電容陣列
16:比較器
18:控制邏輯電路
C1pa,C1pa1,C1pa2,C1pb,C1pb1,C1pb2,C2pa,C2pb,C3pa,C3pb,C1na,C1na1,C1na2,C1nb,C1nb1,C1nb2,C2na,C2nb,C3na,C3nb:電容
Dout:數位輸出資料
SW1,SW2:開關
V1:第一參考電壓
V2:第二參考電壓
Vip,Vin:差動輸入電壓
Vp,Vn:電壓

Claims (8)

  1. 一種類比數位轉換器之操作方法，該類比數位轉換器包含一第一電容陣列、一第一選擇電路、一第二電容陣列、一第二選擇電路、一比較器及一控制邏輯電路，該第一電容陣列包含複數組電容，該第一電容陣列中之每組電容包含一第一電容及一第二電容，該第二電容陣列包含複數組電容，該第二電容陣列中之每組電容包含一第一電容及一第二電容，該第一選擇電路耦接於該第一電容陣列，該第二選擇電路耦接於該第二電容陣列，該比較器包含一第一輸入端，耦接於該第一電容陣列，及一第二輸入端，耦接於該第二電容陣列，該控制邏輯電路耦接於該第一選擇電路、該第二選擇電路及該比較器，該操作方法包含： 於一第一取樣期間，該第一選擇電路將一第一參考電壓輸出至該第一電容陣列中之該每組電容之該第一電容及一第二參考電壓輸出至該第一電容陣列中之該每組電容之該第二電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列中之該每組電容之該第一電容及該第二參考電壓輸出至該第二電容陣列中之該每組電容之該第二電容； 於一第一轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第一比較結果，該第一選擇電路將該第二參考電壓輸出至該第一電容陣列之一組較大電容之一第一電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列之該組較大電容之一第二電容；及 於在該第一轉換期間後的一第二轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第二比較結果，該第一選擇電路將該第一參考電壓輸出至該第一電容陣列之該組較大電容之該第一電容之一第一電容部分或該第一電容陣列之該組較大電容之一第二電容之一第一電容部分，該第二選擇電路將該第二參考電壓輸出至該第二電容陣列之該組較大電容之一第一電容之一第一電容部分或該第二電容陣列之該組較大電容之該第二電容之一第一電容部分； 其中該第一比較結果及該第二比較結果相異。
  2. 如請求項1所述之操作方法，其中： 該第一比較結果顯示該比較器之該第一輸入端的電壓大於該第二輸入端的電壓； 該第二比較結果顯示該比較器之該第一輸入端的電壓小於該第二輸入端的電壓；及 該第一參考電壓大於該第二參考電壓。
  3. 如請求項1所述之操作方法，其中： 該第一比較結果顯示該比較器之該第一輸入端的電壓小於該第二輸入端的電壓； 該第二比較結果顯示該比較器之該第一輸入端的電壓大於該第二輸入端的電壓；及 該第一參考電壓小於該第二參考電壓。
  4. 如請求項1所述之操作方法，其中: 該第一電容陣列之該組較大電容之該第一電容之該第一電容部分的一電容值實質上等於該第一電容陣列之一組較小電容之一第一電容之一電容值； 該第一電容陣列之該組較大電容之該第二電容之該第一電容部分的一電容值實質上等於該第一電容陣列之該組較小電容之該第一電容之該電容值； 該第二電容陣列之該組較大電容之該第一電容之該第一電容部分的一電容值實質上等於該第二電容陣列之一組較小電容之一第一電容之一電容值；及 該第二電容陣列之該組較大電容之該第二電容之該第一電容部分的一電容值實質上等於該第二電容陣列之該組較小電容之該第一電容之該電容值。
  5. 如請求項1所述之操作方法，另包含： 於一第二取樣期間，該第一選擇電路將該第一參考電壓輸出至該第一電容陣列中之該每組電容之該第一電容及該第二參考電壓輸出至該第一電容陣列中之該每組電容之該第二電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列中之該每組電容之該第一電容及該第二參考電壓輸出至該第二電容陣列中之該每組電容之該第二電容； 於一第三轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第三比較結果，該第一選擇電路將該第二參考電壓輸出至該第一電容陣列之該組較大電容之該第一電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列之該組較大電容之該第二電容；及 於該第三轉換期間後的一第四轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第四比較結果，若於該第二轉換期間該第一選擇電路將該第一參考電壓輸出至該第一電容陣列之該組較大電容之該第一電容之該第一電容部分，則該第一選擇電路將該第一參考電壓輸出至該第一電容陣列之該組較大電容之該第二電容之該第一電容部分，若於該第二轉換期間該第二選擇電路將該第二參考電壓輸出至該第二電容陣列之該組較大電容之該第二電容之該第一電容部分，則該第二選擇電路將該第二參考電壓輸出至該第二電容陣列之該組較大電容之該第一電容之該第一電容部分； 其中該第三比較結果及該第四比較結果相異。
  6. 如請求項1所述之操作方法，另包含： 於一第二取樣期間，該第一選擇電路將該第一參考電壓輸出至該第一電容陣列中之該每組電容之該第一電容及該第二參考電壓輸出至該第一電容陣列中之該每組電容之該第二電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列中之該每組電容之該第一電容及該第二參考電壓輸出至該第二電容陣列中之該每組電容之該第二電容； 於一第三轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第三比較結果，該第一選擇電路將該第二參考電壓輸出至該第一電容陣列之該組較大電容之該第一電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列之該組較大電容之該第二電容；及 於該第三轉換期間後的一第四轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第四比較結果，若於該第二轉換期間該第一選擇電路將該第一參考電壓輸出至該第一電容陣列之該組較大電容之該第二電容之該第一電容部分，則該第一選擇電路將該第一參考電壓輸出至該第一電容陣列之該組較大電容之該第一電容之該第一電容部分，若於該第二轉換期間該第二選擇電路將該第二參考電壓輸出至該第二電容陣列之該組較大電容之該第一電容之該第一電容部分，則該第二選擇電路將該第二參考電壓輸出至該第二電容陣列之該組較大電容之該第二電容之該第一電容部分； 其中該第三比較結果及該第四比較結果相異。
  7. 如請求項1所述之操作方法，另包含： 於一第二取樣期間，該第一選擇電路將該第一參考電壓輸出至該第一電容陣列中之該每組電容之該第一電容及該第二參考電壓輸出至該第一電容陣列中之該每組電容之該第二電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列中之該每組電容之該第一電容及該第二參考電壓輸出至該第二電容陣列中之該每組電容之該第二電容； 於一第三轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第三比較結果，該第一選擇電路將該第二參考電壓輸出至該第一電容陣列之該組較大電容之該第一電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列之該組較大電容之該第二電容；及 於該第三轉換期間後的一第四轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第四比較結果，若於該第二轉換期間該第一選擇電路將該第一參考電壓輸出至該第一電容陣列之該組較大電容之該第二電容之該第一電容部分，則該第一選擇電路將該第一參考電壓輸出至該第一電容陣列之該組較大電容之該第一電容之該第一電容部分，若於該第二轉換期間該第二選擇電路將該第二參考電壓輸出至該第二電容陣列之該組較大電容之該第二電容之該第一電容部分，則該第二選擇電路將該第二參考電壓輸出至該第二電容陣列之該組較大電容之該第一電容之該第一電容部分； 其中該第三比較結果及該第四比較結果相異。
  8. 如請求項1所述之操作方法，另包含： 於一第二取樣期間，該第一選擇電路將該第一參考電壓輸出至該第一電容陣列中之該每組電容之該第一電容及該第二參考電壓輸出至該第一電容陣列中之該每組電容之該第二電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列中之該每組電容之該第一電容及該第二參考電壓輸出至該第二電容陣列中之該每組電容之該第二電容； 於一第三轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第三比較結果，該第一選擇電路將該第二參考電壓輸出至該第一電容陣列之該組較大電容之該第一電容，該第二選擇電路將該第一參考電壓輸出至該第二電容陣列之該組較大電容之該第二電容；及 於該第三轉換期間後的一第四轉換期間，該比較器比較該第一輸入端的電壓及該第二輸入端的電壓以產生一第四比較結果，若於該第二轉換期間該第一選擇電路將該第一參考電壓輸出至該第一電容陣列之該組較大電容之該第一電容之該第一電容部分，則該第一選擇電路將該第一參考電壓輸出至該第一電容陣列之該組較大電容之該第二電容之該第一電容部分，若於該第二轉換期間該第二選擇電路將該第二參考電壓輸出至該第二電容陣列之該組較大電容之該第一電容之該第一電容部分，則該第二選擇電路將該第二參考電壓輸出至該第二電容陣列之該組較大電容之該第二電容之該第一電容部分； 其中該第三比較結果及該第四比較結果相異。
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