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TW202245135A - 半導體裝置 - Google Patents

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TW202245135A
TW202245135A TW111108362A TW111108362A TW202245135A TW 202245135 A TW202245135 A TW 202245135A TW 111108362 A TW111108362 A TW 111108362A TW 111108362 A TW111108362 A TW 111108362A TW 202245135 A TW202245135 A TW 202245135A
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dummy gate
gate structure
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fin
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TW111108362A
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林士堯
李筱雯
林志翰
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置的形成方法可為分別形成第一鰭狀物與第二鰭狀物於基板的第一區與第二區中；接著可形成第一虛置閘極結構與第二虛置閘極結構以分別越過第一鰭狀物與第二鰭狀物；以及形成犧牲層，其沿著第二虛置閘極結構的底部延伸。可將第一虛置閘極結構置換成第一金屬閘極結構，並可將第二虛置閘極結構與犧牲層置換成第二金屬閘極結構。

Description

半導體裝置
本發明實施例關於形成鰭狀場效電晶體裝置，更特別關於具有較高密度的獨立鰭狀場效電晶體的區域(如高密度區)，以及具有較低密度的獨立鰭狀場效電晶體的區域(如低密度區)。
由於持續改善多種電子構件(如電晶體、二極體、電阻、電容器、或類似物)的積體密度，半導體產業已經歷快速成長。機體密度的主要改良來自於重複縮小最小結構尺寸，以將更多構件整合至給定面積中。
本發明一實施例揭露半導體裝置。半導體裝置包括基板，其包括第一區與第二區。第一區中的半導體裝置包括第一鰭狀物，位於基板上並沿著第一方向延伸；第一淺溝槽隔離結構，沿著第二方向位於第一鰭狀物的側部上，並埋置第一鰭狀物的下側部分，且第二方向垂直於第一方向；以及第一閘極結構，具有下表面以接觸第一淺溝槽隔離結構的上表面的第一部分。第一淺溝槽隔離結構的上表面的第一部分，包括中間凹陷部分與橫向對準第一淺溝槽隔離結構的上表面的保留部分的多個側部。第二區中的半導體裝置包括第二鰭狀物，位於基板上並沿著第一方向延伸；第二淺溝槽隔離結構，沿著第二方向位於第二鰭狀物的側部上，並埋置第二鰭狀物的下側部分；以及第二閘極結構，具有下表面以接觸第二淺溝槽隔離結構的上表面的第一部分。第二淺溝槽隔離結構的上表面的第一部分實質上由凹陷部分所組成。
本發明另一實施例揭露半導體裝置。半導體裝置包括基板，其包含第一區與第二區。第一區中的半導體裝置包括：第一鰭狀物，形成於基板上並沿著第一方向延伸；以及第一閘極結構，越過第一鰭狀物並沿著第二方向延伸，且第二方向垂直於第一方向。第一閘極結構的下表面部分延伸至第一隔離結構中。第二區中的半導體裝置包括：第二鰭狀物，形成於基板上並沿著第一方向延伸；以及第二閘極結構，越過第二鰭狀物並沿著第二方向延伸。第二閘極結構的下表面完全延伸至第二隔離結構中。
本發明又一實施例揭露半導體裝置的形成方法。方法包括分別形成第一鰭狀物與第二鰭狀物於基板的第一區與第二區中；形成第一虛置閘極結構與第二虛置閘極結構以分別越過第一鰭狀物與第二鰭狀物；形成犧牲層，其沿著第二虛置閘極結構的底部延伸；以及將第一虛置閘極結構置換成第一金屬閘極結構，並將第二虛置閘極結構與犧牲層置換成第二金屬閘極結構。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
以下揭露的內容提供許多不同的實施例或實例以實施本案的不同特徵。以下揭露的內容說明各個構件及其排列方式的特定例子以簡化說明。這些特定例子並非用以侷限本發明實施例。舉例來說，若本發明實施例說明第一結構形成於第二結構之上，即表示其第一結構可能與第二結構直接接觸，或額外結構可能形成於第一結構與第二結構之間，使第一結構與第二結構未直接接觸。此外，本發明多種例子可重複標號以簡化說明或使說明清楚，並不代表多種實施例及/或設置中具有相同標號的結構具有同樣的相對關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
本發明實施例說明形成鰭狀場效電晶體裝置的方法，其包括具有較高密度的獨立鰭狀場效電晶體的區域(如高密度區)，以及具有較低密度的獨立鰭狀場效電晶體的區域(如低密度區)。現有的技術可能不提供低密度區中的鰭狀場效電晶體的主動閘極其關鍵尺寸所需的控制。具體而言，現有技術會造成低密度區中的主動閘極的輪廓可能具有小關鍵尺寸。此輪廓可能不利，因其降低鰭狀場效電晶體裝置的效能。
本發明實施例提供的鰭狀場效電晶體裝置在低密度區中的主動閘極輪廓可避免這些問題。在一些實施例中，本發明實施例亦可提供鰭狀場效電晶體裝置，其於高密度區中的閘極裝置具有有利的輪廓。
圖1係鰭狀場效電晶體裝置的鰭狀場效電晶體100的透視圖。鰭狀場效電晶體100包括基板102與凸起高於基板102的鰭狀物104。隔離區106形成於鰭狀物104的兩側上，而鰭狀物104凸起高於隔離區106。閘極介電層108沿著鰭狀物104的一部分的上表面與側壁，而閘極110位於閘極介電層108上。源極結構112S與汲極結構112D在鰭狀物104中(或自鰭狀物104延伸)，且位於閘極介電層108與閘極110的兩側上。在下述內容中，閘極介電層108與閘極110有時可一起視作虛置閘極結構，或取代虛置閘極結構的主動閘極結構。圖1提供後續圖式所用的數個參考剖面。舉例來說，剖面B-B沿著鰭狀場效電晶體100的閘極110的縱軸。剖面A-A垂直於剖面B-B，且沿著鰭狀物104的縱軸並在源極結構112S與汲極結構112D之間的電流方向中。剖面C-C平行於剖面B-B並越過源極結構112S或汲極結構112D。剖面D-D平行於剖面A-A，並延伸越過閘極介電層108與閘極110的一部分(比如不在鰭狀物104上的一部分)。舉例來說，剖面D-D可對應鰭狀物104之外的區域，比如兩個相鄰鰭狀物之間的區域。後續圖式可對應這些參考剖面以求圖式清楚。
圖2A及2B顯示方法200A及200B的流程圖，其可用於形成非平面電晶體裝置。方法200A可用於形成非平面電晶體裝置於高密度區中。方法200B可用於形成非平面電晶體裝置於低密度區中。在一些實施例中，方法200B可用於形成非平面電晶體裝置於高密度區中。方法200A及200B各自具有一些步驟形成鰭狀場效電晶體裝置，其可包含一或多個鰭狀場效電晶體如鰭狀場效電晶體100、奈米片電晶體裝置、奈米線電晶體裝置、垂直電晶體裝置、全繞式閘極電晶體裝置、或類似物。值得注意的是，方法200A及200B僅用於舉例而非侷限本發明實施例。綜上所述，應理解在圖2A及2B的方法200A及200B之前、之中、與之後可提供額外步驟，且一些其他步驟僅簡述於此。圖3及4關於步驟的剖視圖，其一般用於方法200A及200B。在一些實施例中，方法200A的步驟可與圖5A、7A、7B、14A、14B、16A、16B、20A、20B、21A、21B、22A、22B、40至43、44A、44B、45A、45B、46A、46B、47A、及47B中的多種製作階段的剖視圖相關，其中鰭狀場效電晶體裝置用於高密度區。方法200B的步驟可與圖6A、6B、8、9A至9D、10A、10B、11A、11B、12A、12B、13A、13B、15A、15B、17A、17B、18A、18B、19A至19C、23A、23B、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B、30A至30C、31A至31C、及32至39中的多種製作階段的剖視圖相關，其中鰭狀場效電晶體裝置用於低密度區。雖然方法200B的步驟用於低密度區，但一些步驟亦可用於高密度區。
簡而言之，方法200A或200B一開始的步驟202A或202B提供基板。方法200A或200B的步驟204A或204B接著形成鰭狀物。方法200A或200B的步驟206A或206B接著形成虛置閘極結構於鰭狀物上。當方法200B用於低密度區中，步驟206A中形成的虛置閘極結構密度，大於步驟206B中形成的虛置閘極結構密度。當方法200B用於形成高密督區與低密度區中的虛置閘極結構時，高密度區中的虛置閘極結構密度高於低密度區中的虛置閘極結構密度。步驟206B中形成的虛置閘極結構可為錐形，因此虛置閘極結構的下側部分之兩側側壁之間的距離逐漸減少。步驟206A形成的虛置閘極結構可為垂直。當方法200B用於低密度區與高密度區時，方法200B的步驟206B形成於高密度區中的虛置閘極結構的錐形程度，小於方法200B的步驟206B形成於低密度區中的虛置閘極結構的錐形程度。方法200B的步驟208B接著沉積閘極填充材料於步驟206B所形成的錐形虛置閘極結構的下側部分中。方法200A可與沉積此閘極填充材料的步驟無關。因此在步驟206A之後，方法200A的步驟210A沿著步驟206A所形成的虛置閘極結構的側壁形成閘極間隔物。在步驟208B之後，方法200B的步驟210B沿著虛置閘極結構的側壁形成閘極間隔物(在上側部分中)，並沿著閘極填充材料的側壁形成閘極間隔物(在下側部分中)。在步驟210A或210B之後，方法200A或200B的步驟212A或212B接著成長源極與汲極結構。方法200A的步驟214A接著蝕刻虛置閘極結構以形成凹陷，而步驟218A接著將主動閘極材料填入凹陷以形成主動閘極。在步驟212B之後，方法200B的步驟214B蝕刻虛置閘極結構，而步驟216B蝕刻閘極填充材料。蝕刻的步驟214B與216B為分開步驟。方法200B的步驟218B將主動閘極材料填入步驟214B及216B形成的凹陷，以形成主動閘極。採用方法200B及/或200A可形成主動閘極於低密度區及/或高密度區中，其可具有改良輪廓。舉例來說，採用方法200B所形成的低密度區中的主動閘極具有改良輪廓，其來自於採用閘極填充材料與兩道蝕刻步驟214B及216B的結果。
圖3係半導體基板302的剖視圖，其可顯示圖2A及2B中的步驟202A及202B。圖3的剖視圖可對應沿著鰭狀場效電晶體裝置的主動或虛置閘極結構的縱向的剖面(如圖1的剖面B-B)
基板302可為半導體基板如基體半導體、絕緣層上半導體基板、或類似物，其可摻雜(如摻雜p型或n型摻質)或未摻雜。基板302可為晶圓如矽晶圓。一般而言，絕緣層上半導體基板包含半導體材料層行程於絕緣層上。舉例來說，絕緣層可為埋置氧化物層、氧化矽層、或類似物。提供絕緣層於基板上，通常為矽基板或玻璃基板上。亦可採用其他基板如多層基板或組成漸變基板。在一些實施例中，基板302的半導體材料可包含矽、鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。
在一些實施例中，鰭狀場效電晶體裝置300可包含高密度區310與低密度區350。高密度區310可設置以形成較高閘極密度的電晶體，而低密度區350可設置以形成較低閘極密度的電晶體。舉例來說，高密度區310可對應圖2A的步驟202A中的基板，而低密度區350可對應圖2B的步驟202B中的基板。在一些實施例中，高密度區310中的電晶體可作為邏輯電路、靜態隨機存取記憶體電路、及/或環形震盪器，而低密度區350中的電晶體可作為輸入/輸出電路、及/或串行器/解串器。綜上所述，與高密度區310中的電晶體結構(如鰭狀物)相較，低密度區350中的電晶體結構(如鰭狀物)可更疏鬆。
如圖3與後續圖式所示，高密度區310與低密度區350彼此隔有分隔線303，其可包含額外結構、構件、裝置，但省略於此以簡化說明。可以理解的是，方法200A或200B的一些步驟可同時進行於高密度區310與低密度區350中。
圖4對應圖2A或2B的步驟204A或204B，係含有鰭狀物410於高密度區310中以及鰭狀物450於低密度區350中的鰭狀場效電晶體裝置300於多種製作階段之一的剖視圖。圖4的剖視圖沿著鰭狀場效電晶體裝置300的主動或虛置閘極結構的縱向(比如圖1的剖面B-B)。
鰭狀物410形成於高密度區310中，而鰭狀物450形成於低密度區350中。雖然圖式中的高密度區310與低密度區350各自具有一個鰭狀物，但應理解鰭狀場效電晶體裝置300可包含任何數目的鰭狀物於高密度區310與低密度區350中，此亦屬於本發明實施例的範疇。
鰭狀物410及450可各自設置為主動鰭狀物，其可作為完成的鰭狀場效電晶體裝置中的主動鰭狀物或通道(如具有電性功能)。此外，鰭狀物410可設置為鰭狀場效電晶體裝置300的一或多個核心電晶體的主動通道(有時可視作主動核心鰭狀物)，而鰭狀物450可設置為鰭狀場效電晶體裝置300的一或多個輸入/輸出電晶體的主動通道(有時可視作主動輸入/輸出鰭狀物)。在一些其他實施例中，鰭狀物410及450可各自設置為虛置鰭狀物，其不作為主動通道以電性導通完成的鰭狀場效電晶體裝置中的電流。在設置為虛置鰭狀物時，鰭狀物410及450的組成可為介電材料。在設置為主動鰭狀物時，鰭狀物410及450的組成可為半導體材料。在下述內容中，鰭狀物410及450設置為主動鰭狀物，因此有時可視作半導體鰭狀物。
半導體鰭狀物410及450的形成方法可為圖案化基板302，比如採用光微影與蝕刻技術。舉例來說，可形成遮罩層(如墊氧化物層406與上方的墊氮化物層408)於基板302上。墊氧化物層406可為含氧化矽的薄膜，其形成方法可採用熱氧化製程。墊氧化物層406可作為基板302與上方的墊氮化物層408之間的黏著層。在一些實施例中，墊氮化物層408的組成為氮化矽、氮氧化矽、碳氮化矽、類似物、或上述之組合。雖然圖中只顯示一個墊氮化物層408，但其可為多層結構(比如氧化矽層形成於氮化矽層上)。墊氮化物層408的形成方法可採用化學氣相沉積技術，比如低壓化學氣相沉積或電漿輔助化學氣相沉積。
可採用光微影技術圖案化遮罩層。一般而言，光微影技術沉積光阻材料(未圖示)、照射(曝光)光阻材料、並顯影光阻材料以移除光阻材料的一部分。保留的光阻材料可保護下方材料(如此例中的遮罩層)免於後續製程步驟如蝕刻。舉例來說，光阻材料可用於圖案化墊氧化物層406與墊氮化物層408，以形成圖案化的遮罩409，如圖4所示。
圖案化的遮罩409之後可用於圖案化基板302的露出部分以形成溝槽(或開口) 411，進而定義半導體鰭狀物410及450於相鄰的溝槽411之間，如圖4所示。在形成多個鰭狀務實，此溝槽可位於任何相鄰的鰭狀物之間。在一些實施例中，半導體鰭狀物410及450的形成方法可為蝕刻溝槽於基板302中，其可採用蝕刻技術如乾蝕刻技術(包含反應性離子蝕刻、中性束蝕刻、類似蝕刻、或上述之組合)。蝕刻可為非等向。在一些實施例中，溝槽411可為彼此平行的帶狀(在上視圖中)，且彼此緊密排列。在一些實施例中，溝槽411可連續圍繞半導體鰭狀物410及450。
半導體鰭狀物410及450的圖案化方法可為任何合適方法。舉例來說，半導體鰭狀物410及450的圖案化方法可採用一或多種光微影製程，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準製程以沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，且保留的間隔物或芯之後可用於圖案化鰭狀物。
圖3及4顯示一實施例中，形成半導體鰭狀物410及450的方法，但可採用多種不同製程形成鰭狀物。舉例來說，可將基板302的頂部置換成合適材料，比如適用於半導體裝置的預定型態(如n型或p型)的磊晶材料。之後可圖案化基板302與其頂部上的磊晶材料，以形成含有磊晶材料的半導體鰭狀物410及450。
在另一例中，可形成介電層於基板的上表面上、可蝕刻溝槽穿過介電層、可磊晶成長同質磊晶結構於溝槽中、且可使介電層凹陷，使同質磊晶結構自介電層凸起以形成一或多個鰭狀物。
在又一例中，可形成介電層於基板的上表面上、可蝕刻溝槽穿過介電層、可磊晶成長不同於基板材料的異質磊晶結構於溝槽中、且可使介電層凹陷，因此異質磊晶結構可自介電層凸起以形成一或多個鰭狀物。
在成長磊晶材料或磊晶結構(如異質磊晶結構或同質磊晶結構)的實施例中，可在成長時原位摻雜成長的材料或結構，以省略之前與之後的佈植。不過原位摻雜與佈植摻雜可搭配使用。此外，磊晶成長於n型金氧半區與p型金氧半區中的材料不同具有優點。在多種實施例中，半導體鰭狀物410及450可包含矽鍺(Si xGe 1-x，其中x可介於0至1之間)、碳化矽、純鍺或實質上純鍺、III-V族半導體化合物、II-VI族半導體化合物、或類似物。舉例來說，形成III-V族半導體的可行材料包含但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦、砷化鋁銦、銻化鎵、銻化鋁、磷化鋁、磷化鎵、或類似物。
一旦形成半導體鰭狀物410及450，可分別形成數個隔離區412及452於高密度區310與低密度區350中，如圖4所示。隔離區412及452的組成為絕緣材料，其可使相鄰的鰭狀物彼此電性隔離。絕緣材料可為氧化物如氧化矽、氮化物、類似物、或上述之組合，且其形成方法可為化學氣相沉積如高密度電漿化學氣相沉積、可流動的化學氣相沉積(比如在遠端電漿系統中沉積化學氣相沉積為主的材料，之後固化使其轉換成另一材料如氧化物)、類似方法、或上述之組合。亦可採用其他絕緣材料及/或其他形成製程。在一例中，絕緣材料為可流動的化學氣相沉積製程所形成的氧化矽。一旦形成絕緣材料，即可進行退火製程。平坦化製程如化學機械研磨可移除任何多餘的絕緣材料，並使隔離區412及452的上表面與鰭狀物410及450的上表面共平面(未圖示)。平坦化製程亦可移除圖案化的遮罩409。
在一些實施例中，隔離區412及452包括襯墊層(如襯墊氧化物，未圖示)於每一隔離區412及452與基板302 (如半導體鰭狀物410及450)之間的界面。在一些實施例中，形成襯墊氧化物以減少基板302與隔離區412及452之間的界面的結晶缺陷。類似地，襯墊氧化物亦可用於減少半導體鰭狀物410及450與隔離區412及452之間的界面的結晶缺陷。襯墊氧化物(如氧化矽)可為熱氧化基板302的表面層所形成的熱氧化物，但亦可採用其他合適方法形成襯墊氧化物。
接著使隔離區412及452凹陷，以形成淺溝槽隔離區412及452，如圖4所示。使隔離區412及452凹陷，因此鰭狀物410及450的上側部分自相鄰的淺溝槽隔離區412及452之間凸起。淺溝槽隔離區412及452的個別上表面可具有平坦表面(如圖所示)、凸出表面、凹入表面(如碟化)、或上述之組合。可由合適蝕刻使淺溝槽隔離區412及452的上表面平坦、凸出、及/或凹入。使隔離區412及452凹陷的方法，可採用可接受的蝕刻製程，比如對隔離區412及452的材料具有選擇性的製程。舉例來說，可採用稀氫氟酸的濕蝕刻或乾蝕刻使隔離區412及452凹陷。
圖5A及5B分別顯示鰭狀場效電晶體裝置300於多種製作階段的剖視圖，其以圖案化或其他方法分別形成虛置閘極結構於高密度區310與低密度區350中。
圖5A係多種製作階段之一中的鰭狀場效電晶體裝置300的剖視圖，其包含毯覆性的虛置閘極結構510於高密度區310中的半導體鰭狀物410上。圖5B係多種製作階段之一中的鰭狀場效電晶體裝置300的剖視圖，其包含毯覆性的虛置閘極結構550於低密度區350中的半導體鰭狀物450上。圖5A及5B的剖視圖可各自沿著與個別半導體鰭狀物的縱向平行的方向(比如圖1所示的剖面C-C)。
毯覆性的虛置閘極結構510形成於工件(比如高密度區310中部分形成的鰭狀場效電晶體裝置300)上，以覆蓋半導體鰭狀物410。因此毯覆性的虛置閘極結構510可具有直接接觸隔離區412的一部分(如圖5A所示)，以及直接接觸半導體鰭狀物410的另一部分(比如接觸半導體鰭狀物410的上表面與側壁)。為了標示目的，半導體鰭狀物410的上表面413以虛線標示於圖5A的剖視圖中，其不與半導體鰭狀物410相交。類似地，圖5B中的虛置閘極結構550形成於低密度區350上以覆蓋半導體鰭狀物450。因此毯覆性的虛置閘極結構550可具有直接接觸隔離區452的一部分(如圖5B所示)，以及直接接觸半導體鰭狀物450的另一部分(比如接觸半導體鰭狀物450的上表面與側壁)。為了標示目的，半導體鰭狀物450的上表面453以虛線標示於圖5B的剖視圖中，其不與半導體鰭狀物450相交。
在一些實施例中，毯覆性的虛置閘極結構510包括毯覆性的虛置閘極介電層512與毯覆性的虛置閘極514 (圖5A)，而毯覆性的虛置閘極結構550包括毯覆性的虛置閘極介電層552與毯覆性的虛置閘極554 (圖5B)。舉例來說，毯覆性的虛置閘極介電層512及552可為氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、上述之多層、或類似物，且其形成方法可為沉積或熱成長。舉例來說，毯覆性的虛置閘極514及554可為多晶矽(摻雜或未摻雜)、矽鍺、或類似物，且其形成方法可為沉積之後平坦化如化學機械研磨製程。
一旦分別形成毯覆性的虛置閘極結構510及550於高密度區與低密度區中，即可分別形成遮罩層516與遮罩層556於毯覆性的虛置閘極結構510及550上。舉例來說，遮罩層516及556 (有時可視作硬遮罩層)的組成可為氮化矽或類似物。遮罩層516及556可各自包含一或多個圖案，其設置為經由毯覆性的虛置閘極結構定義虛置閘極結構。之後可將虛置閘極結構置換成主動閘極結構。如圖5A所示，遮罩層516包括圖案516-1及516-2以覆蓋毯覆性的虛置閘極結構510的兩個部分，其之後可分別形成兩個虛置閘極結構於高密度區310中。如圖5B所示，遮罩層556包括圖案556-1及556-2以覆蓋毯覆性的虛置閘極結構550的兩個部分，其之後可分別形成兩個虛置閘極結構於低密度區350中。
在多種實施例中，高密度區310中的圖案516-1及516-2具有空間L1，而低密度區350中的圖案556-1及556-2具有空間L2，其中空間L2大於空間L1。舉例來說，此製程節點中的空間L1可為約5 nm至約50 nm，而空間L2可為約20 nm至約1000 nm。在一些實施例中，L2與L1的比例(如L2/L1)可為約1.3至約200。如此一來，電晶體可較密集地形成於高密度區310中(部分原因為相鄰電晶體之間的空間較小)，且電晶體可較疏鬆地形成於低密度區350中(部分原因為相鄰電晶體之間的空間較大)。在一些實施例中，高密度區中的平均積體距離(比如兩個相鄰閘極之間的距離)如空間L1可為10 nm至500 nm、10 nm至300 nm、10 nm至200 nm、或這些範圍的任何次範圍。低密度區中的平均積體距離如空間L2，可鄙高密度區中的平均積體距離多至少5 nm、至少10 nm、或至少20 nm。
圖6A、6B、8、9A至9D、10A、10B、11A、11B、12A、12B、13A、13B、15A、15B、17A、17B、18A、18B、與19A至19C顯示一實施例中，低密度區350中的鰭狀場效電晶體裝置300於多種製作階段中的多種剖視圖。然而在這些實施例中，這些圖式亦可用於製作鰭狀場效電晶體裝置300於高密度區310中。鰭狀場效電晶體裝置300與圖1中的鰭狀場效電晶體100類似，但具有多個鰭狀物與多個閘極結構。在此處所述的內容中，相同數字但不同字母的圖式(比如圖6A及6B)指的是相同製程階段的鰭狀場效電晶體裝置的不同視角。圖6A顯示鰭狀場效電晶體裝置300沿著剖面B-B的剖視圖。圖6B、8、及9A顯示鰭狀場效電晶體裝置300沿著剖面D-D的剖視圖。圖9B、9C、及9D分別顯示沿著剖面B-B、A-A、及C-C的剖視圖。圖10A、11A、12A、13A、15A、17A、18A、及19A顯示鰭狀場效電晶體裝置300沿著剖面D-D的剖視圖，而圖10B、11B、12B、13B、15B、17B、18B、及19B顯示鰭狀場效電晶體裝置300沿著剖面A-A的剖視圖。圖19C係圖19A的部分放大圖。
如圖6A及6B所示，形成虛置閘極結構550於低密度區350中的半導體鰭狀物450之上，或形成虛置閘極結構510於高密度區310中的半導體鰭狀物410之上。考量到形成虛置閘極結構於低密度區與高密度區中的初始步驟類似，可結合圖6A及6B所述的內容以用於低密度區與高密度區。括號中提供高密度區所用的對應標號。在一些實施例中，虛置閘極結構550 (或510)包括虛置閘極介電層552 (或512) (亦可視作虛置閘極介電層)與虛置閘極554 (或514)。遮罩層556 (或516)可形成於虛置閘極結構550 (或510)上。為了形成虛置閘極結構550 (或510)，形成介電層於半導體鰭狀物450 (或410)上。舉例來說，介電層可為氧化矽、氮化矽、上述之多層、或類似物，且其形成方法可為沉積或熱成長。
閘極層形成於介電層上，而遮罩層可形成於閘極層上。可沉積閘極層於介電層上，接著以化學機械研磨等製程平坦化閘極層。遮罩層可沉積於閘極層上。舉例來說，閘極層的組成可為多晶矽，但亦可採用其他材料。舉例來說，遮罩層的組成可為氮化矽或類似物。
在形成層狀物(如介電層、閘極層、與遮罩層)之後，可採用可接受的光微影與蝕刻技術圖案化遮罩層以形成遮罩層556 (或516)。接著由可接受的蝕刻技術將遮罩層556 (或516)的圖案轉移至閘極層與介電層，以分別形成虛置閘極554 (或514)與虛置閘極介電層552 (或512)。虛置閘極554 (或514)與虛置閘極介電層552 (或512)覆蓋半導體鰭狀物450 (或410)的個別通道區。虛置閘極554 (或514)的縱向亦可實質上垂直於個別半導體鰭狀物450 (或410)的縱向。
在圖6A的例子中，虛置閘極介電層552 (或512)形成於鰭狀物450 (或410)的上表面與側壁上，但不形成於淺溝槽隔離區452 (或412)上，且形成方法可為熱氧化鰭狀物450 (或410)的材料。在其他實施例中，可形成(如沉積)虛置閘極介電層552 (或512)於鰭狀物450 (或410)以及淺溝槽隔離區452 (或412)上。舉例來說，虛置閘極介電層552 (或512)可自鰭狀物450A (或410A)連續延伸至鰭狀物450B (或410B)。這些與其他變化完全包含於本發明實施例的範疇中。圖6B顯示的對應剖視圖沿著剖面D-D。圖6B所示的兩個虛置閘極結構550 (或510)為非限制性的例子。其他數目的虛置閘極結構亦屬可能，且完全包含於本發明實施例的範疇。
圖7A及7B分別提供圖1中定義的D-D剖面與A-A剖面，其中虛置閘極結構形成於高密度區310中。
形成虛置閘極結構550於低密度區350中的方法，可更包含薄化製程以減少隔離區452附近的虛置閘極結構550的下側部分的厚度。圖8及9A顯示此薄化製程。在圖8中，保護層651形成於遮罩層556與虛置閘極554的上側部分上，而保護層651露出虛置閘極554的下側部分。保護層651的材料與虛置閘極554的材料不同，使後續的蝕刻製程中的保護層651可避免或減少蝕刻其下方層(如虛置閘極554的上側部分)。保護層651可為介電層如氧化矽層或氮化矽層，其形成方法可為合適的沉積製程如電漿輔助化學氣相沉積或原子層沉積，但亦可採用其他合適材料如碳為主的塗層作為保護層651。下述內容的保護層651可視作介電層，但應理解保護層651可採用任何合適材料。
圖8進一步以虛線顯示鰭狀物450，因為鰭狀物450不在圖8的剖視圖中。在圖8的例子中，保護層651形成於虛置閘極554的上側部分上，其中虛置閘極554的上側部分高於鰭狀物450的上表面453，而虛置閘極554的下側部分低於鰭狀物450的上表面453，且保護層651露出(如未覆蓋)虛置閘極554的下側部分。因此沉積保護層651的沉積製程可視作深度選擇性的沉積製程。此深度選擇性的沉積製程可能來自於相鄰鰭狀物450之間的小空間。隨著半導體製造製程持續進展，結構尺寸持續縮小。兩個相鄰鰭狀物450之間的距離，可能小到降低在這些小空間中的沉積製程的沉積速率。如此一來，在形成保護層651時，沉積的保護層651將覆蓋高於鰭狀物450的虛置閘極554的上側部分的側壁。相反地，只有少量或沒有保護層651沿著虛置閘極554的下側部分的側壁形成。
圖8中的保護層651的位置僅為非限制性的例子。舉例來說，保護層651可延伸低於鰭狀物450的上表面453，且可止於鰭狀物450的上表面453與隔離區452的上表面之間的位置。在一些實施例中，保護層651亦覆蓋虛置閘極554的下側部分的側壁。但虛置閘極554的下側部分上的保護層651的厚度小於虛置閘極554的上側部分上的保護層651的厚度。舉例來說，隨著虛置閘極554朝隔離區452延伸，保護層651的厚度可持續減少。如此一來，後續蝕刻製程中的虛置閘極554的下側部分比虛置閘極554的上側部分消耗的更多。
接著在圖9A中，進行蝕刻製程以減少虛置閘極554的下側部分554L (比如低於鰭狀物450的上表面453的部分)的厚度。在一些實施例中，蝕刻製程採用的蝕刻劑對虛置閘極554的材料(如多晶矽)具有選擇性。可採用合適的蝕刻製程如非等向蝕刻製程(比如電漿蝕刻製程)，以移除虛置閘極554的下側部分。在採用電漿蝕刻的實施例中，可調整電漿蝕刻製程的偏功率以調整電漿蝕刻製程的橫向蝕刻速率，進而控制虛置閘極554的側壁輪廓。在其他實施例中，可進行濕蝕刻製程以移除虛置閘極554的下側部分。
如圖9A所示，蝕刻製程之後可移除虛置閘極554的下側部分554L的外部，因此減少下側部分554L中的虛置閘極554的厚度。如圖9A所示，下側部分554L的側壁相對於基板的上表面傾斜，因此隨著虛置閘極554的下側部分554L朝隔離區452延伸，下側部分554L的兩側之間的距離減少。換言之，在圖9A的剖視圖中，隨著虛置閘極554朝隔離區452延伸，虛置閘極554逐漸變小。在圖9A的例子中，虛置閘極554的上側部分(如高於鰭狀物450的上表面453的部分)的兩側側壁平直(比如垂直於基板的上表面)，使虛置閘極554的上側部分的厚度維持相同(比如具有實質上一致的厚度。)。
在一些實施例中，由蝕刻製程移除(如完全移除)保護層651，以薄化虛置閘極554的下側部分。在其他實施例中，在進行蝕刻製程以薄化虛置閘極554的下側部分之後，以另一合適的蝕刻製程(比如採用對保護層651的材料具有選擇性的蝕刻劑)移除保護層651。
圖9B及9C分別顯示薄化虛置閘極554的下側部分之後，鰭狀場效電晶體裝置300沿著剖面B-B及A-A的剖視圖。圖9D顯示鰭狀場效電晶體裝置300沿著剖面C-C的剖視圖。值得注意的是，虛置閘極結構550不在剖面C-C中，因此未顯示於圖9D。
圖11A、11B、12A、12B、13A、13B、15A、15B、17A、17B、18A、18B、及19A至19C顯示一些實施例中，形成鰭狀場效電晶體裝置300的額外製程步驟。為了簡化圖式，並非所有結構均顯示於圖式中。舉例來說，圖式未顯示基板。
為了方便比較後續圖式，圖9A及9C中的鰭狀場效電晶體裝置300的簡化剖視圖將分別顯示於圖10A及10B中。
接著在圖11A及11B中，形成閘極填充材料953於圖10A及10B的鰭狀場效電晶體裝置300上。閘極填充材料953填入虛置閘極554的下側部分554L之間的空間。閘極填充材料953亦沿著虛置閘極結構550的側壁形成。閘極填充材料953的形成方式可為由下至上，其可採用沉積製程如化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或電漿輔助原子層沉積。在一些實施例中，後續製程移除閘極填充材料953，因此閘極填充材料953亦可視作虛置閘極填充材料。在所述實施例中，閘極填充材料953的組成相對於虛置閘極554的材料，適於提供蝕刻選擇性(比如具有不同蝕刻選擇性)。因此後續製程中以兩種不同的蝕刻製程移除虛置閘極554與閘極填充材料953，如下詳述。閘極填充材料953的例子包括矽鍺、氮化矽、氮氧化矽、碳氮氧化矽、碳化矽、碳氧化矽、氧化矽、或類似物。
接著在圖12A及12B中，進行非等向蝕刻製程如電漿蝕刻製程，以移除閘極填充材料953的部分(比如虛置閘極554的側壁邊界之外的部分)。在採用電漿蝕刻製程移除閘極填充材料953的部分的實施例中，可調整電漿蝕刻製程的偏電壓，以調整電漿蝕刻製程的橫向蝕刻速率。在圖12A及12B的例子中，移除閘極填充材料953的部分(如沿著虛置閘極結構550的側壁的部分，以及位於虛置閘極結構550之間的部分)，而閘極填充材料953的保留部分位於虛置閘極結構550的橫向範圍中(比如側壁所定義的邊界中)。舉例來說，閘極填充材料953位於虛置閘極554的下側部分554L的周圍，比如在虛置閘極554的下側部分554L的斜向側壁與隔離區452之間的空間中。在圖12A中，閘極填充材料953的保留部分的外部側壁對準虛置閘極554的個別側壁。在其他實施例中，非等向蝕刻製程之後的閘極填充材料953的保留部分沿著(如覆蓋)虛置閘極結構550的所有側壁。值得注意的是在圖12B的剖視圖中，非等向蝕刻製程之後不殘留閘極填充材料953於虛置閘極介電層552上。閘極填充材料953的底部的橫向尺寸W4可為3 Å至1000 Å，5 Å至1000 Å、10 Å至1000 Å、或這些範圍中的任何次範圍或數值。
接著在圖13A及13B中，沿著虛置閘極結構550 (包含虛置閘極554與遮罩層556)的側壁，以及閘極填充材料953的側壁形成閘極間隔物1050。在一些實施例中，閘極間隔物1050的組成可為氮化物如氮化矽、氮氧化矽、碳氮化矽、類似物、或上述之組合，且其形成方法可採用熱氧化、化學氣相沉積、或其他合適的沉積製程。在所述實施例中，閘極間隔物1050的組成材料與閘極填充材料953與閘極954的材料不同，
在一實施例中，閘極間隔物1050的形成方法可為先順應性沉積閘極間隔物層於鰭狀場效電晶體裝置300上。接著進行非等向蝕刻製程如肝蝕刻製程，以移除鰭狀場效電晶體裝置300的上表面(比如遮罩層556的上表面)之上的閘極間隔物層的第一部分，並沿著虛置閘極結構550的側壁與閘極填充材料953的側壁保留閘極間隔物層的第二部分。在非等向蝕刻製程之後，保留的閘極間隔物層的第二部分可形成閘極間隔物1050。非等向蝕刻製程亦移除閘極間隔物層的水平部分。
圖13A及13B所示的閘極間隔物1050的形狀與形成方法僅為非限制性的例子，且其他形狀與形成方法亦屬可能。這些變化與其他變化完全包含於本發明實施例的範疇。
接著形成源極/汲極區1150於虛置閘極結構550的兩側上的鰭狀物450之中或之上。源極/汲極區1150的形成方法可為形成凹陷於鰭狀物450中，接著磊晶成長材料於凹陷中，且磊晶成長可採用合適方法如有機金屬化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、選擇性磊晶成長、類似方法、或上述之組合。移除位於閘極間隔物1050的外側邊界(如側壁)之外的虛置閘極介電層552，且移除製程可形成源極/汲極區1150所用的凹陷。如圖13B所示，磊晶源極/汲極區1150可具有自鰭狀物450的個別表面隆起的表面(比如隆起高於鰭狀物450的非凹陷部分)且具有晶面。相鄰鰭狀物450所用的源極/汲極區1150可合併以形成連續的磊晶源極/汲極區1150。在一些實施例中，相鄰鰭狀物450所用的源極/汲極區1150不合併在一起，且維持分開的源極/汲極區1150。在一些實施例中，最終的鰭狀場效電晶體為n型鰭狀場效電晶體，而源極/汲極區1150包含碳化矽、磷化矽、摻雜磷的碳化矽、或類似物。在一些實施例中，最終的鰭狀場效電晶體為p型鰭狀場效電晶體，而源極/汲極區1150包括矽鍺與p型雜質如硼或銦。
可佈植摻質以形成磊晶源極/汲極區1150，之後進行退火製程。佈植製程可包含形成與圖案化遮罩如光阻，以覆蓋鰭狀場效電晶體裝置300的其他區域，以保護其他區域免於佈植製程。源極/汲極區1150的雜質(如摻質)的濃度可為約1*10 19cm -3至約1*10 21cm -3。可佈植p型雜質如硼或銦於p型電晶體的源極/汲極區1150中。可佈植n型雜質如磷或砷於n型電晶體的源極/汲極區1150中。在一些實施例中，可在成長時原位摻雜磊晶源極/汲極區。
如圖14A所示，沿著虛置閘極結構510 (包括高密度區中的虛置閘極514與遮罩層516)的側壁形成閘極間隔物1010。形成高密度區中的閘極間隔物1010的方法，可與形成低密度區所用的閘極間隔物1050的方法類似。如圖14B所示，形成源極/汲極區1110於高密度區中的虛置閘極結構510的兩側上的鰭狀物410之中或之上。形成高密度區的源極/汲極結構所用的方法，可與形成低密度區的源極/汲極區1150所用的方法類似。
接著在圖15A及15B中，形成接點蝕刻停止層1259於圖13A及13B所示的結構上，以用於低密度區。接點蝕刻停止層1259可作為後續蝕刻製程中的蝕刻停止層，且可包含合適材料如氧化矽、氮化矽、氮氧化矽、上述之組合、或類似物，且其形成方法可為合適的形成方法如化學氣相沉積、物理氣相沉積、上述之組合、或類似方法。
接著形成第一層間介電層1170於接點蝕刻停止層1259與虛置閘極結構550之上。 在一些實施例中，第一層間介電層1170的組成為介電材料如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物，且其沉積方法可為任何合適方法如化學氣相沉積、電漿輔助化學氣相沉積、或可流動的化學氣相沉積。可進行平坦化製程如化學機械研磨製程，以移除遮罩層556以及虛置閘極554之上的接點蝕刻停止層1259的部分。在一些實施例中，平坦化製程之後的第一層間介電層1170的上表面與虛置閘極554的上表面齊平。
如圖16A及16B所示，形成接點蝕刻停止層1219於圖14A及14B所示的結構上以用於高密度區，接著形成第一層間介電層1120於接點蝕刻停止層1219與虛置閘極結構510上。形成接點蝕刻停止層1219的方法與材料可與形成接點蝕刻停止層1259的方法與材料類似。形成第一層間介電層1120的方法可與形成第一層間介電層1170的方法與材料類似。
接著在圖17A、17B、18A、18B、19A、及19B中，進行閘極後製製程(有時視作置換閘極製程)，以將低密度區中的虛置閘極554、閘極填充材料953、與虛置閘極介電層552置換成主動閘極(亦可視作置換閘極或金屬閘極)與主動閘極介電材料。在一些實施例中，置換閘極製程之後所形成的閘極結構可視作金屬閘極結構或置換閘極結構，且不具有主動閘極介電層的金屬閘極結構的單元可視作金屬閘極。
圖17A及17B顯示圖2B中的步驟214B。在圖17A及17B中，以第一蝕刻製程移除虛置閘極554，其採用的蝕刻劑對虛置閘極554的材料具有選擇性(如較高的蝕刻速率)。可進行合適的蝕刻製程如濕蝕刻製程或乾蝕刻製程，以作為第一蝕刻製程。在第一蝕刻製程之後，形成凹陷1358於個別的閘極間隔物1050之間。在圖17A中(沿著剖面D-D的剖視圖)，閘極填充材料953保留於凹陷1358的底部，並露出閘極間隔物1050的上側的內側側壁(比如面對閘極填充材料953的側壁的上側部分)。在圖17B中(沿著剖面A-A的剖視圖)，不保留閘極填充材料953，且凹陷1358露出虛置閘極介電層552。
圖18A及18B顯示圖2B中的步驟216B。在圖18A及18B中，完成第一蝕刻製程之後進行第二蝕刻製程以移除閘極填充材料953，且採用的蝕刻劑對閘極填充材料953具有選擇性。可進行合適的蝕刻製程如濕蝕刻製程(比如採用蝕刻化學劑的製程)或乾蝕刻製程，以作為第二蝕刻製程。在一實施例中，進行電漿蝕刻製程以做為第二蝕刻製程，其中電漿蝕刻製程採用的氣體源含有主要蝕刻氣體與稀釋氣體(亦可視作載氣)。主要蝕刻氣體可包含氯氣、溴化氫、四氟化碳、二氟甲烷、氟化甲烷、六氟-1,3-丁二烯、三氯化硼、六氟化硫、氫氣、上述之組合、或類似物，且載氣可包含惰氣如氬氣、氦氣、氖氣、上述之組合、或類似物。此外，氣體源可視情況包含鈍化氣體如氮氣、氧氣、二氧化碳、二氧化硫、一氧化碳、四氯化矽、上述之組合、或類似物。在一些實施例中，鈍化氣體用於調整第二蝕刻製程的蝕刻選擇性，有利於在第二蝕刻製程時減少或避免損傷閘極間隔物1050與第一層間介電層1170。
在一些實施例中，電漿蝕刻製程(如第二蝕刻製程)的功率介於約10瓦至約3000瓦之間，而電漿蝕刻製程的偏功率介於約10瓦至約3000瓦之間。在一些實施例中，調整偏功率以調整電漿蝕刻製程的橫向蝕刻速率。電漿蝕刻製程的壓力介於約1 mTorr至約800 mTorr之間。主要蝕刻氣體、稀釋氣體、與鈍化氣體的流速各自介於約10 sccm至約5000 sccm之間。在圖17A及17B的例子中，電漿蝕刻製程之後自凹陷1358移除閘極填充材料953，且電漿蝕刻製程亦移除凹陷1358之下(比如直接在凹陷1358之下)的虛置閘極介電層552。如圖18B所示，虛置閘極介電層552的保留部分直接位於閘極間隔物1050之下。在一些實施例中，第二蝕刻製程亦移除隔離區452的上側部分(由於過蝕刻)，因此隔離區452具有凹入的上表面452U2於凹陷1358之下。凹入的上表面452U2對應第一蝕刻製程之後，閘極填充材料953未覆蓋的隔離區452的上表面的區域(見圖17A)。在圖18A的例子中，第一蝕刻製程之後的閘極填充材料953所覆蓋的區域中，隔離區452亦可具有實質上平坦的上表面452U1。如此一來，第二蝕刻製程時對這些區域(如上表面452U1)的蝕刻量少或無蝕刻。
圖19A及19B顯示圖2B中的步驟218B。在圖19A及19B中，金屬閘極結構1254 (亦可視作置換閘極結構)形成於每一凹陷1358中。在一些實施例中，金屬閘極結構1254可具有多層結構(未圖示於圖19A及19B，但圖示於圖19C)。圖18C顯示區域19A中的區域1557的放大圖。
如圖19C所示，金屬閘極結構1254包括閘極介電層1254A、阻障層1254B、功函數層1254C、與閘極1254D。在一些實施例中，為了形成置換閘極結構如金屬閘極結構1254，順應性地沉積閘極介電層1254A於凹陷1358之中，比如沉積於鰭狀物450的上表面與側壁之上、閘極間隔物1050的側壁之上、以及第一層間介電層1170的上表面之上(未圖示)。在一些實施例中，閘極介電層1254A包含氧化矽、氮化矽、或上述之多層。在其他實施例中，閘極介電層1254A包含高介電常數的介電材料。在這些實施例中，閘極介電層1254A的介電常數大於約7.0，且可包含鉿、鋁、鑭、鎂、鋇、鈦、鉛、或上述之組合的金屬氧化物或矽酸鹽。閘極介電層1254A的形成方法可包含分子束沉積、原子層沉積、電漿輔助化學氣相沉積、或類似方法。
接著可順應性形成阻障層1254B於閘極介電層1254A上。阻障層1254B可包含導電材料如氮化鈦，但亦可改用其他材料如氮化鉭、鈦、鉭、或類似物。阻障層1254B的形成方法可採用化學氣相沉積製程如電漿輔助化學氣相沉積。然而亦可改用其他製程如濺鍍、有機金屬化學氣相沉積、或原子層沉積。
接著可形成功函數層1254C如p型功函數層或n型功函數層於阻障層1254B之上的凹陷中。p型裝置所用的閘極結構中所包含的例示性p型功函數金屬，可包含氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、鋯矽化物、鉬矽化物、鉭矽化物、鎳矽化物、其他合適的p型功函數材料、或上述之組合。n型裝置所用的閘極結構中所包含的例示性n型功函數金屬，可包含鈦、銀、鉭鋁、碳化鉭鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、其他合適的n型功函數材料、或上述之組合。功函數值與功函數層的材料組成有關，因此選擇功函數層的材料可調整其功函數值，以達裝置的目標臨界電壓。功函數層的沉積方法可為化學氣相沉積、物理氣相沉積、及/或其他合適製程。
接著順應性地形成晶種層(未圖示)於功函數層1254C上。晶種層可包含銅、鈦、鉭、氮化鈦、氮化鉭、類似物、或上述之組合，且其沉積方法可為原子層沉積、濺鍍、物理氣相沉積、或類似物。在一些實施例中，晶種層為金屬層，其可為單層或者不同材料所形成的多個子層的複合層。舉例來說，晶種層包括鈦層以及鈦層之上的銅層。
接著沉積閘極1254D於晶種層上，並填入凹陷1358的其餘部分。閘極1254D的組成可為含金屬材料如銅、鋁、鎢、類似物、上述之組合、或上述之多層，且其形成方法可為電鍍、無電鍍、或其他合適方法。在形成閘極1254D之後，可進行平坦化製程如化學機械研磨，以移除第一層間介電層1170的上表面之上的閘極介電層1254A、阻障層1254B、功函數層1254C、晶種層、與閘極1254D的多餘部分。閘極介電層1254A、阻障層1254B、功函數層1254C、晶種層、與閘極1254D的最終保留部分，因此可形成最終的鰭狀場效電晶體裝置300的置換閘極結構如金屬閘極結構1254。由於隔離區452的凹入上表面452U2 (見圖18A)，金屬閘極結構1254的下表面的部分1254B2為弧形(比如具有凸出部，其向下凸出至隔離區452中)，如圖19A所示。在一些實施例中，凸出部的寬度W1介於約0 Å至約3000 Å之間(比如0 Å≤W1≤3000 Å)，而凸出部的深度D1介於約0 Å至約200 Å之間(比如0 Å≤D1≤200 Å)。圖19B顯示直接位於鰭狀物450上的金屬閘極結構1254的部分。金屬閘極結構1254的下表面並未完全凸出至隔離區，而只部分凸出至對應凹入的上表面452U2的區域。金屬閘極結構1254的下表面的部分1254B1 (見圖19A)對應實質上平坦的上表面452U1的區域(見圖18A)，其不凸出或延伸至隔離區452中。每一部分1254B1可具有橫向尺寸W4，其取決於閘極填充材料953的橫向尺寸，見圖12A、13A、15A、17A、18A、及19A。在一些實施例中，橫向尺寸W4可為至少3 Å、至少5 Å、或至少10 Å。若橫向尺寸過小如小於3 Å，則表示未移除補償的虛置閘極。橫向尺寸W4可無一定上限。在一些實施例中，橫向尺寸W4可為3 Å至1000 Å (如閘極結構所用的一般尺寸)，5 Å至1000 Å、10 Å至1000 Å、或這些範圍中的任何次範圍或數值。
如上所述，這些實施例的方法200B可用於形成鰭狀場效電晶體裝置於高密度區中。當方法200B用於形成高密度區與低密度區中的鰭狀場效電晶體裝置時，低密度區中的金屬閘極結構(如金屬閘極結構1254)的平坦部分(如部分1254B1)具有橫向尺寸W4，其不小於或大於高密度區中的橫向尺寸。
本技術領域中具有通常知識者應輕易理解，可在圖19A及19B的製程步驟之後進行額外製程，比如形成閘極接點插塞、源極/汲極接點插塞、與內連線結構，以完成製作鰭狀場效電晶體100。在此不詳述細節。
在圖20A、20B、21A、及21B的一實施例中，進行閘極後製製程(有時可視作製換閘極製程)，以將高密度區中的虛置閘極514與虛置閘極介電層512製換成主動閘極(亦可視作製換閘極或金屬閘極)與主動閘極介電材料。
圖20A及20B顯示圖2A中的步驟214A。在圖20A及20B中，採用對虛置閘極514的材料具有選擇性(如較高蝕刻速率)的蝕刻步驟，移除虛置閘極514。可進行合適的蝕刻製程如濕蝕刻製程或乾蝕刻製程，以作為第一蝕刻製程。在蝕刻製程之後，形成凹陷1318於個別的閘極間隔物1010之間。蝕刻虛置閘極514的製程，可與圖17A及17B所示之蝕刻虛置閘極554所用的第一蝕刻製程類似。
在一些實施例中，蝕刻製程亦移除隔離區412的上側部分(由於過蝕刻)，因此隔離區412具有凹入的上表面412U於凹陷1318之下，見圖20A。與圖18A的狀況不同，蝕刻製程之後的隔離區412的上表面不含實質上平坦的上表面(如圖18A的上表面452U1)，因為高密度區中不採用閘極填充材料953，且只採用單一蝕刻製程蝕刻虛置閘極514。換言之，隔離區412的上表面可包含或實質上包含凹入的上表面412U。
圖21A及21B顯示圖2A中的步驟218A。在圖21A及21B中，形成金屬閘極結構1214 (亦可視作置換閘極結構)於每一凹陷1318中。金屬閘極結構1214可具有多層結構，其與金屬閘極結構1254類似(見圖19C)。由於隔離區412的凹入上表面(見圖20A)，金屬閘極結構1214的下表面1214B為弧形(比如具有凸出部，其向下凸出或延伸至隔離區412中)，如圖20A所示。在一些實施例中，與低密度區所用的金屬閘極結構1254的下表面(見圖19A)不同，高密度區中的金屬閘極結構1214的下表面1214B完全延伸至隔離區412中(見圖21A)。換言之，高密度區中的金屬閘極結構1214的下表面1214B可不含實質上平坦區如部分1254B1 (不延伸或凸出至隔離區412中)。
在圖20A及20B中，蝕刻虛置閘極514的步驟完全移除虛置閘極514的所有材料。如此一來，圖21A及21B中的凹陷1318的側壁與金屬閘極結構1214的側壁可垂直或實質上垂直。然而在一些實施例中，圖2A的蝕刻步驟214A可只移除虛置閘極514的材料的一部分。虛置閘極514其未蝕刻的保留部分可用於決定置換金屬閘極結構(如金屬閘極結構1214)的輪廓。
舉例來說，圖44A及44B顯示蝕刻步驟214A留下虛置閘極514沿著凹陷1318的側壁的一部分於下側部分1318L中，並完全移除上側部分1318U中沿著凹陷1318的側壁的虛置閘極514。虛置閘極514的保留材料部分可為錐形。圖44A採用參數如厚度W2與高度度D2界定虛置閘極514的保留材料的錐形部分。
圖45A及45B顯示步驟218A，其形成金屬閘極結構1214 (亦可視作置換閘極結構)於圖44A及44B中形成的每一凹陷1318中。圖45A中的金屬閘極結構1214的上側部分1214U具有垂直側壁，且下側部分1214L具有錐形側壁。由於金屬閘極結構1214的輪廓取決於對應的凹陷1318的輪廓，下側部分1214L的錐形側壁可由參數如厚度W2與高度D2所界定。在一些實施例中，厚度W2可為0 Å至500 Å、5 Å至500 Å、10 Å至500 Å、或這些範圍中的任何數值或次範圍。在一些實施例中，高度D2可為0 Å至1000 Å、5 Å至1000 Å、10 Å至1000 Å、或這些範圍中的任何數值或次範圍。厚度W2與高度D2可依具體裝置的需求改變。
圖46A及46B顯示蝕刻步驟214A沿著凹陷1318的側壁留下虛置閘極514的一部分於下側部分1318L與上側部分1318U中。虛置閘極514殘留於下側部分1318L中的材料部分可為錐形。圖44A採用參數如厚度W3與高度D3表示下側部分1318L中的虛置閘極514的錐形部分的特徵。上側部分1318U中的虛置閘極514的殘留材料部分可為非錐形。
如圖47A及47B所示，步驟218A形成金屬閘極結構1214 (亦可視作置換閘極結構)於圖46A及46B所形成的每一凹陷1318中。沿著凹陷1318的側壁的虛置閘極514的材料，可作為額外的閘極間隔物。圖45A中的金屬閘極結構1214的上側部分1214U具有垂直側壁，而下側部分1214L具有錐形側壁。由於金屬閘極結構1214的輪廓取決於對應的凹陷1318的輪廓，下側部分1214L的錐形側壁可由參數如厚度W3與高度D3所界定。在一些實施例中，厚度W3可為0 Å至500 Å、5 Å至500 Å、10 Å至500 Å、或這些範圍中的任何數值或次範圍。在一些實施例中，高度D3可為0 Å至1000 Å，5 Å至1000 Å、10 Å至1000 Å、或這些範圍中的任何數值或次範圍。厚度W3與高度D3可依具體裝置的需求改變。
圖47C係圖47A的選定區域的放大圖。圖47C定義垂直於金屬閘極結構1214的上側部分1214U的側壁的方向與金屬閘極結構1214的下側部分1214L的錐形側壁的方向之間的角度θ D。在這些實施例中，角度θ D可小於90°。在這些實施例中，角度θ D可大於或等於30˚但小於90˚。
圖22A及22B提供高密度區(圖22A)與低密度區(圖22B)中的閘極之間的比較。圖22A基本上重現圖21A，而圖22B基本上重現圖19A。金屬閘極結構1214 (或1254)的上側部分的側壁之間具有距離TCD S(或TCD L)。金屬閘極結構1214 (或1254)靠近個別下表面的下側部分的側壁之間具有距離BCD S(或BCD L)。在一些實施例中，距離TCD S、BCD S、TCD L、及BCD L各自介於約10 Å至3000 Å之間。在一些實施例中，距離TCD L/距離TCD S可為0.7至1.3。在一些實施例中，距離TCD S/距離BCD S可近似距離TCD L/距離BCD L。舉例來說，距離TCD S/距離BCD S可為0.8倍至1.2倍的距離TCD L/距離BCD L，或0.9倍至1.1倍的距離TCD L/距離BCD L。
圖23A、23B、24A、24B、25A、25B、26A、及26B顯示一實施例中，鰭狀場效電晶體裝置300於多種製作階段的剖視圖，其可形成於低密度區350中。圖23A及23B中的鰭狀場效電晶體裝置300A與圖12A及12B中的鰭狀場效電晶體裝置300類似，差別在於具有沿著虛置閘極554的側壁的閘極填充材料953。換言之，圖23A及23B的製程接續圖11A及11B的製程步驟。具體而言，與圖12A及12B相較，調整(如減少)第二蝕刻製程(如非等向蝕刻製程)的橫向蝕刻速率，使圖23A及23B中的閘極填充材料953的保留部分覆蓋(如完全覆蓋)虛置閘極結構550 (如虛置閘極554與遮罩層556)的側壁。換言之，閘極填充材料953的其餘部分自遠離隔離區452的虛置閘極結構550的上表面，連續延伸至隔離區452。在另一實施例中，在形成閘極填充材料的由下至上的沉積製程之後，可直接形成圖23A及23B所示的閘極填充材料953的形狀與位置，且不需進行額外蝕刻製程成形閘極填充材料953以形成圖23A及23B所示的結構。
接著在圖24A及24B中，形成閘極間隔物1050、源極/汲極區1150、接點蝕刻停止層1259、與第一層間介電層1170，且形成方法可與圖13A、13B、15A、及15B所示的製程步驟相同或類似。在移除遮罩層556之後可進行平坦化製程如化學機械研磨，使虛置閘極554、閘極間隔物1050、接點蝕刻停止層1259、與第一層間介電層1170的上表面共平面。
接著進行第一蝕刻製程以移除虛置閘極554，其與圖17A及17B的步驟類似。在第一蝕刻製程之後形成凹陷1358。值得注意的是與圖17A相較，閘極填充材料953的部分維持覆蓋閘極間隔物1050的所有內側側壁(比如面向閘極填充材料953的側壁)。換言之，閘極填充材料953在圖24A的剖視圖中自閘極間隔物1050的上表面連續延伸至隔離區452的上表面，且在圖24B的剖視圖中自閘極間隔物1050的上表面連續延伸至虛置閘極介電層552的上表面。
接著在圖25A及25B中，進行第二蝕刻製程以移除閘極填充材料953的部分。在一些實施例中，第二蝕刻製程與圖18A及18B的電漿蝕刻製程相同或類似。可調整電漿蝕刻製程的偏功率，以達非等向蝕刻的目標等級(如橫向蝕刻速率的目標等級)。如圖25A及25B所示，第二蝕刻製程之後的閘極填充材料953的保留部分可覆蓋閘極間隔物1050的所有內側側壁。圖25A中的閘極填充材料953的保留部分可做為另一閘極間隔物。在圖25A及25B的例子中，閘極填充材料953的保留部分的內側側壁953S平直(比如垂直於基板的上表面)，使閘極填充材料953的厚度實質上一致。
值得注意的是在圖25A中，由於第二蝕刻製程時的過蝕刻，圖24A中露出的隔離區452的上表面的中心區具有弧形(如凹入)的上表面452U2。在圖25中，隔離區的上表面452U1在閘極填充材料953之下(比如被閘極填充材料953覆蓋)，且因被保護並免於第二蝕刻製程而實質上平坦。
接著在圖26A及26B中，形成金屬閘極結構1254以填入凹陷1358，且其形成方法可與圖19A及19B中的製程相同或類似。在此不重述細節。
圖27A、27B、28A、及28B顯示一實施例中，低密度區350中的鰭狀場效電晶體裝置300B於多種製作階段的剖視圖。圖27A及27B中的鰭狀場效電晶體裝置300B與圖18A及18B的鰭狀場效電晶體裝置300類似，差別在於調整第二蝕刻製程的製程條件，以在第二蝕刻製程之後保留閘極填充材料953的下側部分953L。在圖27A中，凹陷1358所露出的隔離區452的上表面的區域，具有弧形(如凹入)的上表面452U2 (由於第二蝕刻製程時的過蝕刻)。隔離區的上表面452U1在閘極填充材料953的下側部分953L之下(比如被下側部分953L覆蓋)且可為實質上平坦，因為上表面452U1被保護而免於第二蝕刻製程。
接著在圖28A及28B中，金屬閘極結構1254形成於凹陷1358中，且形成方法與圖24A及24B的製程相同或類似。在圖30A中，閘極填充材料953的下側部分953L的厚度W2介於約0 Å至約500 Å之間(比如0 Å≤W2≤500 Å)。下側部分953L的高度D2與金屬閘極結構1254的下側部分的高度相同，可介於約0 Å至約1000 Å之間(比如0 Å≤D2≤1000 Å)。值得注意的是圖28A所示的實施例中，金屬閘極結構1254的上側部分具有平直側壁，而金屬閘極結構1254的下側部分具有傾斜或弧形的側壁。在圖28A中，金屬閘極結構1254的下表面為弧形且延伸至隔離區452中。
圖29A、29B、30A、及30B係一實施例中，低密度區350中的鰭狀場效電晶體裝置300C於多種製作階段的剖視圖。圖30C顯示圖30A中的區域2359的放大圖。圖29A及29B中的鰭狀場效電晶體裝置300C與圖25A及25B中的鰭狀場效電晶體裝置300A類似，但調整第二蝕刻製程的製程條件，使第二蝕刻製程後的閘極填充材料953的下側部分953L比閘極填充材料953的上側部分953U厚
如圖29A所示，保留的閘極填充材料953的下側部分953L比保留的閘極填充材料953的上側部分953U厚。  保留的閘極填充材料953的下側部分953L的內側側壁(比如面對凹陷1358的內側側壁)朝凹陷1358的中心軸1358C傾斜或彎曲。上側部分953U的內側側壁可平直(比如垂直於基板的上表面)，或隨著閘極填充材料953朝隔離區452延伸而朝凹陷1358的中心軸1358C傾斜。圖29A更顯示隔離區452的弧形(如凹入)的上表面452U2以及平坦的上表面452U1。
在一些實施例中，第二蝕刻製程之後的閘極填充材料953包括直接位於鰭狀物上的第一部分(如圖29B的閘極填充材料953)，其中第一部分的厚度維持為與自閘極間隔物1050的上表面延伸至鰭狀物450的上表面的第一部分的厚度相同。閘極填充材料953更包含第二部分(如圖29A中的閘極填充材料953或下側部分953L)於鰭狀物450的第一側上，其中第二部分接觸隔離區452。隨著第二部分朝隔離區452延伸，第二部分的厚度增加。
接著在圖30A及30B中，金屬閘極結構1254形成於凹陷1358中。圖30C係圖30A中的區域2359的放大圖。如圖30C所示，金屬閘極結構1254的下表面為弧形且延伸至隔離區452中。金屬閘極結構1254的上側側壁1254S1可平直，且金屬閘極結構1254的下側側壁1254S2可朝金屬閘極結構1254的中心軸1254C'傾斜。圖30C中的下側側壁1254S2與水平線HL之間的角度θ D，可小於約90度。在一實施例中，金屬閘極結構1254的下側部分的高度D3定義於上側側壁1254S1鄰接下側側壁1254S2的位置以及隔離區452之間，且可介於約0 Å至約1000 Å之間(比如0 Å≤D3≤1000 Å)。在一實施例中，閘極填充材料953的下側部分的厚度W3定義於閘極填充材料953與隔離區452之間的界面處，且可介於約0 Å至約500 Å之間(比如0 Å≤W3≤500 Å)。
圖31A至31C顯示多種實施例中，金屬閘極結構1254的底部沿著剖面D-D的剖視圖。藉由調整第二蝕刻製程(比如控制偏電壓以控制橫向蝕刻速率及/或調整第二蝕刻製程的選擇性)，閘極填充材料953的保留部分可達不同形狀及/或尺寸(見圖17A、25A、27A、及29A)，以控制金屬閘極結構1254的底部的形狀及/或尺寸。舉例來說，圖31A中的金屬閘極結構1254的底部逐漸縮小，且具有弧形的下表面。在圖31B中，金屬閘極結構1254具有傾斜側壁，且金屬閘極結構1254的下表面1254B'的中間處稍微具有弧形(比如向上彎曲)。在圖31C中，金屬閘極結構1254的底部具有傾斜側壁與平坦的下表面1254B'。圖31A、31B、及31C中的金屬閘極結構1254的下表面1254B'與個別側壁1254S之間的角度，分別標示為角度θ g1、θ g2、及θ g3，且大於約90度。若不採用此處揭露的方法，金屬閘極結構1254的下表面1254B'與個別側壁1254S之間的角度可能小於90度而無法大於90度。本發明實施例可形成大於90度的角度，其有利於增加金屬閘極結構1254的體積並減少金屬閘極結構1254的電阻。
圖32至37係一實施例中，低密度區中的鰭狀場效電晶體裝置400於多種製作階段的剖視圖。鰭狀場效電晶體裝置400的剖視圖，可為圖23A中的鰭狀場效電晶體裝置300A沿著剖面E-E的一部分(亦顯示於圖10A)。值得注意的是，剖面E-E越過虛置閘極554的下側部分554L (比如逐漸變細的下側部分)。
圖32所示的鰭狀場效電晶體裝置400，與圖10A及10B的製程步驟相同或類似。由於剖面E-E的位置靠近虛置閘極554的錐形部分的末端，虛置閘極554可為圖示的薄帶狀物。值得注意的是為了簡化圖式，圖32至37只顯示鰭狀物450之間的虛置閘極554的部分。圖32亦顯示虛置閘極554的角落區554C，其自虛置閘極554的縱軸554A向外延伸，因此圖32中的虛置閘極554具有凹入形狀。角落區554C的形狀來自於薄化虛置閘極554的下側部分的蝕刻製程(見圖9A)，因為蝕刻製程在角落區(如角落區554C)的蝕刻速率較慢。
接著在圖33中，形成閘極填充材料953。由於類似理由(比如角落區的蝕刻速率較慢)，閘極填充材料953亦可具有類似的角落區953C。因此圖35可對應圖23A及23B的製程步驟。
接著在圖34中，沿著閘極填充材料953的側壁形成閘極間隔物1050，並形成源極/汲極區1150於鰭狀物450上。由於形成閘極間隔物1050的順應性沉積製程及/或蝕刻製程，閘極間隔物1050具有類似的角落區。
接著在圖35中，以第一蝕刻製程移除虛置閘極554，並形成凹陷1358。因此圖35可對應圖24A及24B的製程步驟。
接著在圖36中，進行第二蝕刻製程以移除閘極填充材料953的部分，且閘極填充材料953的保留部分沿著閘極間隔物1050的內側側壁。值得注意的是，由於閘極填充材料953在角落區的蝕刻速率較慢，第二蝕刻製程之後的角落區的閘極填充材料953的內側側壁953S朝凹陷1358的個別中心軸1358A彎曲。因此每一凹陷1358具有凸出的剖面形狀。圖38可對應圖25A及25B的製程步驟。
接著在圖37中，形成金屬閘極結構1254以填入凹陷1358。值得注意的是凹陷1358具有凸出形狀，因此金屬閘極結構1254亦具有凸出形狀。如此一來，金屬閘極結構1254的角落區中的兩個相鄰側部之間的角度θa大於約90度且小於約180度。由於金屬閘極結構1254的凸出形狀，金屬閘極結構1254的角落區朝金屬閘極結構1254的中心軸1254A'向內彎曲，且因此遠離源極/汲極區1150。這有利於增加金屬閘極結構1254與源極/汲極區1150之間的距離，並減少鰭狀場效電晶體裝置的漏電流(比如金屬閘極結構1254與源極/汲極區1150之間的漏電流)。相反地，若不採用此處揭露的形成方法，金屬閘極結構1254可能具有凹入的剖面，其角落區朝源極/汲極區1150向外延伸而可能增加漏電流。
圖38係一實施例中，低密度區中的鰭狀場效電晶體裝置400A的剖視圖。鰭狀場效電晶體裝置400A與圖37的鰭狀場效電晶體裝置400類似，但蝕刻製程的橫向蝕刻速率較高，因此閘極填充材料953只在角落區中。
圖39係一實施例中，低密度區中的鰭狀場效電晶體裝置400B的剖視圖。鰭狀場效電晶體裝置400B與圖37的鰭狀場效電晶體裝置400類似，差別在完全移除閘極填充材料953。值得注意的是，由於過蝕刻完全移除閘極填充材料953，閘極間隔物1050的角落區向內彎曲，再次造成金屬閘極結構1254的剖面具有凸出形狀。
圖40至43係一實施例中，高密度區中的鰭狀場效電晶體裝置400在多種製作階段的剖視圖。鰭狀場效電晶體裝置400的剖視圖，可為圖7A所示的鰭狀場效電晶體裝置300沿著剖面E-E的一部分的剖視圖。值得注意的是，剖面E-E越過虛置閘極514的下側部分514L。
圖40所示的鰭狀場效電晶體裝置400，其與圖7A及7B的製程步驟相同或類似。為了簡化圖式，圖40至43只顯示鰭狀物410之間的虛置閘極514的部分。圖40亦顯示虛置閘極514的角落區514C，其自虛置閘極514的縱軸514A向外延伸，因此圖40中的虛置閘極514的剖面具有凹入形狀。
接著在圖41中，沿著虛置閘極514的側壁形成閘極間隔物1010，並形成源極/汲極區1110於鰭狀物410上。由於採用順應性沉積製程及/或蝕刻製程形成閘極間隔物1010，閘極間隔物1010的角落區可與虛置閘極514的角落區類似。
接著在圖42中，以蝕刻製程移除虛置閘極514，並形成凹陷1318。因此圖42可對應圖20A及20B的製程步驟。
接著在圖43中，形成金屬閘極結構1214以填入凹陷1318。值得注意的是，由於凹陷1318具有凹入形狀，金屬閘極結構1214亦具有凹入形狀。如此一來，金屬閘極結構1214的角落區域中的兩個相鄰側之間的角度(如180度+角度θ B)可大於約180度。由於金屬閘極結構1214的凸出形狀，金屬閘極結構1214的角落區朝金屬閘極結構1214的中心軸向內彎曲，因此朝向源極/汲極區1110。
上述揭露的方法可控制閘極結構的輪廓。舉例來說，其產生的裝置在低密度區中不具有不合需求的小關鍵尺寸。這些小關鍵尺寸會造成裝置效能不良。控制閘極結構的輪廓可改善裝置效能。揭露的方法在產生裝置時的良率亦較高。
在本發明一實施例中，揭露半導體裝置。半導體裝置包括基板，其包括第一區與第二區。第一區中的半導體裝置包括第一鰭狀物，位於基板上並沿著第一方向延伸；第一淺溝槽隔離結構，沿著第二方向位於第一鰭狀物的側部上，並埋置第一鰭狀物的下側部分，且第二方向垂直於第一方向；以及第一閘極結構，具有下表面以接觸第一淺溝槽隔離結構的上表面的第一部分。第一淺溝槽隔離結構的上表面的第一部分，包括中間凹陷部分與橫向對準第一淺溝槽隔離結構的上表面的保留部分的多個側部。第二區中的半導體裝置包括第二鰭狀物，位於基板上並沿著第一方向延伸；第二淺溝槽隔離結構，沿著第二方向位於第二鰭狀物的側部上，並埋置第二鰭狀物的下側部分；以及第二閘極結構，具有下表面以接觸第二淺溝槽隔離結構的上表面的第一部分。第二淺溝槽隔離結構的上表面的第一部分實質上由凹陷部分所組成。
在一些實施例中，形成於第一區中的電晶體的第一密度，小於形成於第二區中的電晶體的第二密度。
在一些實施例中，第一區更包括第三閘極結構，其具有下表面以接觸第一淺溝槽隔離結構的上表面的第二部分，第二區更包括第四閘極結構，其具有下表面以接觸第二淺溝槽隔離結構的上表面的第二部分，第一淺溝槽隔離結構的上表面的第二部分，包括中間凹陷部分與橫向對準該第一淺溝槽隔離結構的上表面的保留部分的多個側部，第二淺溝槽隔離結構的上表面的第二部分實質上由凹陷部分所組成，第一閘極結構與第三閘極結構之間沿著第一方向的第一空間，大於第二閘極結構與第四閘極結構之間沿著第一方向的第二空間。
在一些實施例中，第一閘極結構包括第一高介電常數的介電層，其輪廓符合第一淺溝槽隔離結構的上表面的第一部分的輪廓，且第三閘極結構包括第二高介電常數的介電層，其輪廓符合第一淺溝槽隔離結構的上表面的第二部分的輪廓。
在一些實施例中，第二閘極結構包括第二高介電常數的介電層，其輪廓符合第二淺溝槽隔離結構的上表面的第一部分的輪廓，且第四閘極結構包括第四高介電常數的介電層，其輪廓符合第二淺溝槽隔離結構的上表面的第二部分的輪廓。
在一些實施例中，每一側部沿著第一方向的寬度為3 Å至1000 Å。
在一些實施例中，第一閘極結構與第三閘極結構各自具有朝向或遠離第一方向的多個側壁，其彼此之間隔有第一距離，且第一距離大於第一淺溝槽隔離結構的上表面的中間凹陷部分沿著第一方向的寬度。
在一些實施例中，第二閘極結構與第四閘極結構各自具有朝向或遠離第一方向的多個側壁，其彼此之間隔有第二距離，且第二距離大於第二淺溝槽隔離結構的上表面的凹陷部分沿著第一方向的寬度。
本發明另一實施例揭露半導體裝置。半導體裝置包括基板，其包含第一區與第二區。第一區中的半導體裝置包括：第一鰭狀物，形成於基板上並沿著第一方向延伸；以及第一閘極結構，越過第一鰭狀物並沿著第二方向延伸，且第二方向垂直於第一方向。第一閘極結構的下表面部分延伸至第一隔離結構中。第二區中的半導體裝置包括：第二鰭狀物，形成於基板上並沿著第一方向延伸；以及第二閘極結構，越過第二鰭狀物並沿著第二方向延伸。第二閘極結構的下表面完全延伸至第二隔離結構中。
在一些實施例中，形成於第一區中的電晶體的第一密度，大於形成於第二區中的電晶體的第二密度。
在一些實施例中，第一隔離結構沿著第二方向位於第一鰭狀物的側部上，其埋置第一鰭狀物的下側部分；以及第二隔離結構沿著第二方向位於第二鰭狀物的側部上，其埋置第二鰭狀物的下側部分。
在一些實施例中，第一閘極結構的下表面包括一側部，其未延伸至第一隔離結構中。
在一些實施例中，第一閘極結構具有朝向或遠離第一方向的側壁，以連接至第一閘極結構的下表面的側部。
在一些實施例中，沿著第一方向的側部的寬度為3 Å至1000 Å。
在一些實施例中，第二閘極結構的下表面不具有未延伸至第二隔離結構中的部分。
在一些實施例中，第二閘極結構具有朝向或遠離第一方向的側壁，以連接至第二閘極結構的下表面。
本發明又一實施例揭露半導體裝置的形成方法。方法包括分別形成第一鰭狀物與第二鰭狀物於基板的第一區與第二區中；形成第一虛置閘極結構與第二虛置閘極結構以分別越過第一鰭狀物與第二鰭狀物；形成犧牲層，其沿著第二虛置閘極結構的底部延伸；以及將第一虛置閘極結構置換成第一金屬閘極結構，並將第二虛置閘極結構與犧牲層置換成第二金屬閘極結構。
在一些實施例中，形成於第一區中的電晶體的第一密度，大於形成於第二區中的電晶體的第二密度。
在一些實施例中，將第二虛置閘極結構與犧牲層置換成二金屬閘極結構的步驟更包括：以第一蝕刻步驟蝕刻第二閘極結構；以第二蝕刻步驟蝕刻犧牲層；以及將第二金屬閘極結構的材料填入第一蝕刻步驟與第二蝕刻步驟形成的凹陷。
在一些實施例中，將第一虛置閘極結構置換成第一金屬閘極結構的步驟包括部分蝕刻第一虛置閘極結構以形成凹陷，其至少具有第一虛置閘極結構的未蝕刻部分於底部中；以及將第二金屬閘極結構的材料填入凹陷。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
θ a,θ B,θ D,θ g1,θ g2,θ g3:角度 BCD L,BCD S,TCD L,TCD S:距離 A-A,B-B,C-C,D-D,E-E:剖面 D1:深度 D2,D3:高度 HL:水平線 L 1,L 2:空間 W1:寬度 W2,W3:厚度 W4:橫向尺寸 100:鰭狀場效電晶體 102,302:基板 106,412,452:隔離區 108,1254A:閘極介電層 110,954,1254D:閘極 112D:汲極結構 112S:源極結構 200A,200B:方法 202A,202B,204A,204B,206A,206B,208B,210A,210B,212A,212B,214A,214B, 216A,216B,218A,218B:步驟 300,300A,300B,300C,400,400A,400B:鰭狀場效電晶體裝置 303:分隔線 310:高密度區 350:低密度區 406:墊氧化物層 408:墊氮化物層 409:圖案化的遮罩 104,410,410A,410B,450,450A,450B:鰭狀物 411:溝槽 412U,452U1,452U2,413,453:上表面 510,550:虛置閘極結構 512,552:虛置閘極介電層 514,554:虛置閘極 514A,554A:縱軸 514C,554C,953C:角落區 514L,554L,953L,1214L,1318L:下側部分 516,556:遮罩層 516-1,516-2,556-1,556-2:圖案 651:保護層 953:閘極填充材料 953S:內側側壁 953U,1214U,1318U:上側部分 1010,1050:閘極間隔物 1110,1150:源極/汲極區 1120,1170:第一層間介電層 1214,1254:金屬閘極結構 1214B,1254B':下表面 1219,1259:接點蝕刻停止層 1254A',1254C',1358A,1358C:中心軸 1254B:阻障層 1254B1,1254B2:部分 1254C:功函數層 1254S:側壁 1254S1:上側側壁 1254S2:下側側壁 1318,1358:凹陷 1557,2359:區域
圖1係一些實施例中，鰭狀場效電晶體的透視圖。 圖2A及2B係一些實施例中，製造非平面電晶體裝置的方法的流程圖。 圖3及4係步驟相關的剖視圖，一般用於方法200A及200B。 圖5A、5B、7A、7B、14A、14B、16A、16B、20A、20B、21A、21B、22A、22B、40至43、44A、44B、45A、45B、46A、46B、及47A至47C顯示方法200A的步驟。 圖6A、6B、8、9A至9D、10A、10B、11A、11B、12A、12B、13A、13B、15A、15B、17A、17B、18A、18B、19A至19C、23A、23B、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B、30A至30C、31A至31C、及32至39顯示方法200B的步驟。
D-D:剖面
D1:深度
W1:寬度
W4:橫向尺寸
300:鰭狀場效電晶體裝置
452:隔離區
1050:閘極間隔物
1170:第一層間介電層
1254:金屬閘極結構
1259:接點蝕刻停止層
1254B1,1254B2:部分
1557:區域

Claims (1)

  1. 一種半導體裝置，包括： 一基板，包括一第一區與一第二區； 其中該第一區中的該半導體裝置包括： 一第一鰭狀物，位於該基板上並沿著一第一方向延伸； 一第一淺溝槽隔離結構，沿著一第二方向位於該第一鰭狀物的側部上，並埋置該第一鰭狀物的下側部分，且該第二方向垂直於該第一方向；以及 一第一閘極結構，具有下表面以接觸該第一淺溝槽隔離結構的上表面的第一部分， 其中該第一淺溝槽隔離結構的上表面的第一部分，包括一中間凹陷部分與橫向對準該第一淺溝槽隔離結構的上表面的保留部分的多個側部；以及 其中該第二區中的該半導體裝置包括： 一第二鰭狀物，位於該基板上並沿著該第一方向延伸； 一第二淺溝槽隔離結構，沿著該第二方向位於該第二鰭狀物的側部上，並埋置該第二鰭狀物的下側部分；以及 一第二閘極結構，具有下表面以接觸該第二淺溝槽隔離結構的上表面的第一部分， 其中該第二淺溝槽隔離結構的上表面的第一部分實質上由凹陷部分所組成。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898040B2 (en) * 2007-06-18 2011-03-01 Infineon Technologies Ag Dual gate FinFET
US8822278B2 (en) * 2012-03-29 2014-09-02 International Business Machines Corporation Asymmetric FET formed through use of variable pitch gate for use as logic device and test structure
US9620417B2 (en) * 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices
US9633999B1 (en) * 2015-11-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor mid-end-of-line (MEOL) process
KR102514041B1 (ko) * 2015-12-09 2023-03-24 삼성전자주식회사 반도체 소자 제조 방법
US11476349B2 (en) * 2016-12-15 2022-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US10276565B2 (en) * 2017-03-23 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10083873B1 (en) * 2017-06-05 2018-09-25 Globalfoundries Inc. Semiconductor structure with uniform gate heights
US10692770B2 (en) * 2018-05-30 2020-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Geometry for threshold voltage tuning on semiconductor device
US10985254B2 (en) * 2019-06-28 2021-04-20 Nanya Technology Corporation Semiconductor device and method of manufacturing the same
US12002715B2 (en) * 2019-10-29 2024-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

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