TW202213561A - 半導體結構 - Google Patents

Abstract

提供一種半導體結構。半導體結構包含基板以及於基板上方具有至少一導孔的第一介電質層。第一介電質層包含具有第一厚度的第一部分以及具有大於第一厚度的第二厚度的第二部分。半導體結構進一步包含含有上覆於第一介電質層的第一部分的至少一第一導電線路以及上覆於第一介電質層的第二部分的至少一第二導電線的第二介電質層。至少一第一導電線路包含第一導電部以及導電蓋，且至少一第二導電線路包括第二導電部，第二導電部的頂表面與導電蓋的頂表面共平面。

Description

半導體結構

本發明實施例係有關於半導體技術，且特別是有關於半導體結構及其形成方法。

積體電路包含許多裝置，像是電晶體、電容器、電阻器、以及二極體。這些最初彼此隔離的裝置通過佈線互連在一起以形成功能電路。這種佈線是通過多個金屬化層完成的，其包括提供橫向電性連接的金屬線路，以及提供兩個相鄰堆疊的金屬化層之間垂直電性連接的複數個導孔。金屬線路和導孔通常被稱為互連結構。互連結構逐漸決定了先進的積體電路的性能和密度的極限。

根據一實施例，本揭露的一個態樣涉及一種半導體結構。半導體結構包括基板以及在基板上方具有至少一個導孔的第一介電質層。第一介電質層包括具有第一厚度的第一部分和具有第二厚度的第二部分，第二厚度大於第一厚度。半導體結構進一步包括第二介電質層。第二介電質層含有上覆於第一介電質層的第一部分的至少一第一導電線路以及上覆於第一介電質層的第二部分的至少一第二導電線路。該至少一第一導電線路包含第一導電部和導電蓋，且該至少一第二導電線路包含第二導電部，該第二導電部的頂表面與導電蓋的頂表面共平面。

根據另一實施例，本揭露的另一態樣涉及半導體結構。該半導體結構包含第一介電質層於基板上方，該第一介電質層包括複數個導孔。第一介電質層包含具有第一厚度的第一部分和具有第二厚度的第二部分，第二厚度大於第一厚度。半導體結構進一步包含第二介電質層，該第二介電質層具有上覆於第一介電質層的第一部分的複數個第一導電線路以及上覆於第一介電質層的第二部分的複數個第二導電線路。複數個第一導電線路與複數個第二導電線路中的每一個包括導電部以及導電蓋，複數個第一導電線路中的導電蓋的厚度與複數個第二導電線路中的導電蓋的厚度不同。

根據另一實施例，本揭露的另一態樣涉及一種半導體結構的形成方法。方法包含在基板上方的第一介電質層中形成至少一導孔。第一介電質層具有階梯狀形貌，其包含具有第一厚度的第一部分和具有第二厚度的第二部分，第二厚度大於第一厚度。方法進一步包含沉積導電材料層於第一介電質層和至少一導孔上方，導電材料層與第一介電質層的階梯狀形貌共形。方法進一步包含沉積導電蓋層於導電材料層上方，導電蓋層與第一介電質層的階梯狀形貌共形。方法進一步包含平坦化導電蓋層；蝕刻導電蓋層和導電材料層以形成上覆於第一介電質層的第一部分的至少一第一導電線路以及上覆於第一介電質層的第二部分的至少一第二導電線路；並形成圍繞至少一第一導電線路及至少一第二導電線路的第二介電質層。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個部件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。舉例而言，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

互連結構的效率取決於每條金屬線路的電阻和金屬線路之間產生的耦合電容。通常，為了降低電阻並提高IC性能，會使用銅互連結構。隨著IC尺寸的減縮，金屬線路之間的間距減小。此會導致金屬線路之間的耦合電容增加。金屬線路之間耦合電容的增加對訊號沿著金屬線的傳輸具有負面影響。此外，耦合電容的增加會增加積體電路的能耗。

減少電容耦合的一種方式涉及在相鄰金屬線路之間形成氣隙。氣隙可透過選擇性地非等向性地蝕刻掉一層金屬中的區域以留下金屬線路，後續以一層介電質絕緣材料覆蓋這些金屬線路以夾止金屬線路之間的空間來形成。接著執行化學機械研磨(CMP)製程以從金屬線路的頂表面移除過量的介電質絕緣材料。然而，氣隙確實存在許多整合和可靠性問題。舉例而言，當下面的含導孔層不平坦並且具有階梯狀形貌時，形成於其上的金屬線路可具有不同的高度。因此，當執行CMP以自金屬線路的頂部移除沉積的介電絕緣材料時，位於含導孔層的高表面部分上面的氣隙可能被孔穿(punched through)，導致相鄰金屬化層之間短路。結果，使積體電路的可靠性受到不利影響。

在本揭露的實施例中，提供用於形貌基座(topography rest)的方法以防止在互連金屬線路的製造期間孔穿氣隙。在形貌基座中，引入金屬蓋以補償基板不同區域中金屬線路之間的高度差，從而為後續的CMP製程提供平坦的表面。結果，防止了氣隙的孔穿，並且增加了積體電路的可靠性。

第1圖是根據一些實施例，用於製造半導體結構200的方法100的流程圖。第2A-2H圖是根據一些實施例，半導體結構200在方法100的各種階段中的橫截面圖。在第2A-2H圖中，方法100參照半導體結構200詳細描述於下。在一些實施例中，在方法100之前、期間及/或之後執行附加操作，或者替換及/或刪除所描述的某些操作。在一些實施例中，在半導體結構200加入附加的特徵部件。在一些實施例中，下面描述的一些特徵部件被替換或刪去。本領域中具有通常知識者將理解，雖然一些實施例是透過以特定順序執行的操作來討論的，但是這些操作可以另一邏輯順序來執行。

參照第1圖以及第2A圖，方法100包含操作102，其形成含導孔層210於基板202上方。第2A圖是根據一些實施例，初始半導體結構在形成含導孔層210於基板202上方之後的橫截面圖。

首先提供基板202。在一些實施例中，基板202是包含矽的塊狀半導體基板。或者或另外，在一些實施例中，塊狀半導體基板包含另一種元素半導體，例如鍺；化合物半導體，包含砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在一些實施例中，基板202包含磊晶層。舉例而言，基板202具有上覆於塊狀半導體基板上的磊晶層。進一步地，在一些實施例中，半導體202是絕緣體上覆矽(SOI)基板。舉例而言，基板202包含透過像是分離植入氧氣(separation by implanted oxygen, SIMOX)或其他合適的技術(諸如晶圓接合和研磨)的製程形成的埋藏氧化物(BOX)層。

在一些實施例中，基板202進一步包含主動裝置，像是p型場效電晶體(PFET)、n型場效電晶體(NFET)、金屬氧化物半導體(MOS)電晶體、互補式金屬氧化半導體(CMOS)電晶體、雙極電晶體、高壓電晶體、及/或高頻電晶體。在一些實施例中，電晶體為平面電晶體或立體鰭式電晶體。在一些實施例中，基板202進一步包含被動裝置，像是電阻器、電容器及/或電感器。基板202進一步包含像是淺溝槽隔離(STI)結構之隔離結構以將各種主動及/或被動裝置彼此分離。基於簡化之目的，第2A圖中未顯示任何此種電路元件。

於基板202上方設置含導孔層210。在一些實施例中且如第2A圖中所示，含導孔層210直接沉積在基板202上面且與基板202接觸。在一些實施例中，包含導孔及/或導電線路於其中的一或多個介電質層可設置於含導孔層210以及基板202之間。

含導孔層210包含介電質層212和其中的複數個導孔214。導孔214用以為相鄰的金屬化層(例如，Mx層和Mx+1層)中的導電線路提供垂直連接。在一些實施例中，含導孔層210形成有至少具有第一厚度的低表面部分210A和具有大於第一厚度的第二厚度的高表面部分210B。因此，含導孔層210具有階梯狀形貌，其中低表面部分210A中的含導孔層210的表面位於高表面部分210B中的含導孔層210的表面下方。在一些實施例中且如第2A圖中所示，導孔214位於低表面部分210A中，而高表面部分210B是非導孔區域或相較於低表面部分210A(未顯示)中的導孔214包含更多的隔離導孔的低密度導孔區域。

在一些實施例中，介電質層212包含氧化矽、氮化矽、或氮氧化矽。在一些實施例中，介電質層212包括具有介電常數(k)小於4的低k介電質材料。在一些實施例中，低k介電材料具有約3.5或更小、約3或更小、約2.8或更小、約2.5或更小、約2.0或更小、或約1.5或更小的介電常數。在一些實施例中，介電質層212包含由像是四乙基正矽酸鹽(TEOS)的氧化前驅物製成的氧化矽；未摻雜的矽酸鹽玻璃；或像是硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、磷矽玻璃(PSG)、硼摻雜矽玻璃(BSG)的摻雜矽酸鹽玻璃；及/或其他合適的介電質材料。在一些實施例中，介電質層212係透過任何合適的沉積製程沉積，像是例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)或旋塗。在一些實施例中，介電質層212透過平坦化製程平坦化(否則會出現凹陷)以提供平坦的頂表面。在一些實施例中，使用CMP製程平坦化介電質層212的頂表面。

隨後蝕刻介電質層212以形成延伸穿過介電質層212的導孔開口(未顯示)。在一些實施例中，使用光學微影和蝕刻製程蝕刻介電質層212。在一些實施例中，光學微影製程包括在介電質層212上施加光阻劑層(未顯示)，將光阻劑層曝光為圖案，執行曝光後烘烤，並將阻劑顯影以形成圖案化的光阻劑層(未顯示)。圖案化的光阻劑層暴露將要形成導孔開口的介電質層212部分。接著，蝕刻掉被圖案化的光阻劑層暴露的該部分介電質層212以形成導孔開口。在一些實施例中，使用乾蝕刻，像是，例如反應離子蝕刻(RIE)或電漿蝕刻來蝕刻介電質層212。在一些實施例中，使用濕蝕刻來蝕刻介電質層212。在形成導孔開口於介電質層212中之後，例如通過濕法剝離或電漿灰化移除圖案化的光阻劑層。或者，在一些實施例中，使用硬遮罩。硬遮罩形成於光阻劑層與介電質層212之間。據此，導孔開口圖案先透過第一次蝕刻從圖案化的光阻劑層轉移到硬遮罩，然後再透過第二次蝕刻從圖案化的硬遮罩轉移到介電質層212。

然後接著在導孔開口中填充導電金屬。可用於本揭露的導電金屬的示例包含但不限於銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、其合金或其他適合的導電金屬。在一些實施例中，導電金屬是透過適合的沉積製程，像是CVD、PECVD、濺鍍或電鍍來沉積。在沉積之後，使用像是CMP的平坦化製程來從介電質層212的頂表面移除導電金屬的過量部分。留在導孔開口中的導電金屬構成導孔214。

在一些實施例中，在沉積導電金屬之前，在導孔開口的側壁和底部上以及介電質層212的頂表面上沉積金屬襯層。在一些實施例中，金屬襯層包含防止導電金屬擴散到介電質層212中的擴散阻擋材料。在一些實施例中，金屬襯層包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、釕(Ru)、氮化釕(RuN)或其他適合的擴散阻擋材料。在一些實施例中，金屬襯層包含上述擴散阻擋材料例如Ti/TiN或Ta/TaN的堆疊物。在一些實施例中，使用共形沉積製程，像是CVD、PECVD、PVD或原子層沉積(ALD)來沉積金屬襯層。在用導電金屬填充導孔開口並移除過量的導電金屬之後，也可移除介電質層212的頂表面上的過量的金屬襯材料，例如，透過CMP，藉以形成圍繞導孔214的金屬襯層(未顯示)。

參照第1圖以及第2B圖，方法100進行到操作104，其在含導孔層210上形成包括黏膠層222、導電材料層224和導電蓋層226的多層堆疊物220。第2B圖是根據一些實施例，第2A圖的半導體結構在形成包括黏膠層222、導電材料層224和導電蓋層226的多層堆疊物220於含導孔層210上之後的橫截面圖。

黏膠層222設置於含導孔層210上。黏膠層222用於增強相鄰層，即含導孔層210與導電材料層224之間的黏著力。在一些實施例中，黏膠層222包含金屬氮化物，像是例如氮化鉭(TaN)、氮化鈦(TiN)、氮化錳(MnN)、或氮化鎢(WN)。在一些實施例中，黏膠層222使用任何適合的共形沉積方法，像是例如PVD、CVD、或ALD來沉積。共形沉積在被塗覆的表面上方形成厚度相對均勻的層，因此允許該層與下面的層的形貌共形。共形沉積導致黏膠層222會與下面的含導孔層210的階梯狀形貌相符。黏膠層222因此也具有階梯狀形貌。在一些實施例中，所形成的黏膠層222具有從約10 埃(Å)到約30 Å的厚度範圍，但也可採用更小或更大的厚度。如果黏膠層222的厚度太小，在某些情況下黏膠層222提供的粘合效果不足。如果黏膠層222的厚度過大，則會增加所形成的導電線路的接觸電阻，其會降低積體電路的性能。

導電材料層224設置於黏膠層222上。在一些實施例中，導電材料層224包含導電金屬，像是例如釕(Ru)、銥(Ir)、銠(Rh)、鉑(Pt)、鈷(Co)、鉬(Mo)、鎢(W)、銅(Cu)、鎳(Ni)、銀(Ag)、鋁(Al)、或其任意組合。在一些實施例中，導電材料層224使用任何適合的共形沉積方法，像是例如PVD、CVD、或電化學電鍍來沉積。共形沉積導致導電材料層224與下面的含導孔層210的階梯狀形貌相符。導電材料層224因此也具有階梯狀形貌。在一些實施例中，所形成的導電材料層224具有從約150 Å到約1500 Å的厚度範圍，但也可採用更小或更大的厚度。

導電蓋層226設置在導電材料層224上。導電蓋層226包括與導電材料層224的導電金屬不同的導電金屬。可用於導電蓋層226的導電金屬的示例包含但不限於Ru、Ir、Rh、Pt、Co、Mo、W、Cu、Ni、Ag、或Al。在一些實施例中，使用適合的共形沉積方法，像是例如PVD、CVD、或電化學電鍍來沉積導電蓋層226。共形沉積導致導電蓋層226與下面的含導孔層210的階梯狀形貌相符。導電蓋層226因此也具有階梯狀形貌。在一些實施例中，所形成的導電蓋層226具有從約50 Å到約500 Å的厚度範圍，但也可採用更小或更大的厚度。如果導電蓋層226的厚度太小，則後續形成的導電蓋無法補償導電線路的高度差，從而發生氣隙孔穿。如果導電蓋層226的厚度過大，則會浪費材料且增加製造成本。

參照第1圖以及第2C圖，方法100進行到操作106，其自導電材料層224的高表面部分移除導電蓋層226。第2C圖是根據一些實施例，第2B圖的半導體結構在自導電材料層224的高表面部分移除導電蓋層226之後的橫截面圖。

在一些實施例中，執行CMP製程以從導電材料層224的高表面部分，即上覆在含導孔層210的高表面部分210B的導電材料層224的部分，移除導電蓋層226。在CMP製程期間，蝕刻材料和研磨材料的組合與導電蓋層226接觸，並使用拋光墊(未顯示)研磨掉導電蓋層226直到露出導電材料層224的高表面部分。在CMP製程之後，導電蓋層226僅留在導電材料層224的低表面部分(即，上覆於含導孔層210的低表面部分210A上的導電材料層224的部分)中，且露出導電材料層224的高表面部分。導電蓋層226的頂表面與導電材料層224的高表面部分的頂面共平面。

CMP用包含研磨粒子的研磨漿研磨導電蓋層226。研磨粒子的實例包含但不限於膠態二氧化矽、氣相二氧化矽、氧化鈰、氧化鈦和氧化鋁。在一些實施例中，研磨漿包括單一類型的研磨粒子。在一些其他實施例中，研磨漿包含兩種或更多種類型的研磨粒子的混合物。研磨漿通常包含重量百分比約10%至40%的研磨粒子。在一些實施例中，研磨粒子具有不規則形狀並且通常聚集在一起以形成平均尺寸在約100 nm至約200 nm範圍內的次級粒子。

為了有助於獲得良好的研磨速率，研磨漿進一步包含化學添加劑，像是例如pH調節劑、界面活性劑、氧化劑、以及螯合劑。

pH調節劑用於將研磨漿的pH程度維持在例如約3至約10的範圍內。pH調節劑可包含鹼性物質，像是氨水、氫氧化鉀、氫氧化鈉、或水溶性有機胺。或者，pH調節劑可包含酸，像是鹽酸或硫酸。

界面活性劑可包含陰離子界面活性劑、陽離子界面活性劑、或非離子界面活性劑。在一些實施例中，界面活性劑是聚合物界面活性劑，像是聚丙烯酸或其鹽、丙烯酸酯共聚物和環氧乙烷/環氧丙烷嵌段共聚物(Pluronics)等。

氧化劑用於將導電蓋層226中的導電金屬氧化成可透過機械研磨移除的金屬氧化物。在一些實施例中，氧化劑可包含過氧化氫(H ₂O ₂)、高碘酸鉀(KIO ₄)、氯酸鈉(NaClO)、高錳酸鉀(KMnO ₄)等。

螯合劑用於與導電金屬形成錯合物(complex)，以促進氧化金屬的移除。在一些實施例中，螯合劑可包含多羧酸，像是草酸、琥珀酸、酞酸、以及1,2,4-苯三甲酸；羥基羧酸(hydroxycarboxylic acid)，像是乙醇酸、蘋果酸、檸檬酸和水楊酸；多胺羧酸(polyaminocarboxylic acid)，像是氮基三醋酸(nitrilotriacetic acid)、乙二胺四乙酸等；膦酸，像是胺基三(亞甲基膦酸)(aminotri(methylenephosphonic acid))和1-羥基亞乙基-1,1-二膦酸(1-hydroxyethylidene-1,1-diphosphon-ic acid)、烷基胺等。

在例如約30至約100的盤轉速(platen RPM)，約20至約90的研磨頭轉速(head RPM)，以及約0.5 psi至約2.5 psi的研磨頭下壓力(head down force)下進行CMP製程。使用原位渦電流監測系統(in-situ eddy current monitoring system)或光學監測系統檢測CMP製程的終點。

參照第1圖以及第2D圖，方法100進行到操作108，其沉積硬遮罩層228於多層堆疊物220的最頂表面上。第2D圖是根據一些實施例，第2C圖的半導體結構在沉積硬遮罩層228於多層堆疊物220的最頂表面上之後的橫截面圖。

硬遮罩層228設置在導電材料層224和導電蓋層226的表面上。在一些實施例中，硬遮罩層228包含介電質材料，像是例如氧化矽、氮化矽、氮氧化矽或其組合。在一些其他實施例中，硬遮罩層228包含金屬氮化物，像是TiN或MnN；或金屬碳化物，像是WC。硬遮罩層228可透過任何適合的沉積製程沉積，像是例如CVD、PECVD、或PVD。所形成的硬遮罩層228具有約30 Å至約200 Å的厚度範圍，但也可採用更小或更大的厚度。如果遮罩層的厚度太小，則可能無法實現對遮罩層的良好蝕刻。如果遮罩層的厚度太大，則後續的光學微影可能會因為自遮罩層強烈反射的光而失敗。

參照第1圖以及第2E圖，方法100進行到操作110，其圖案化多層堆疊物220以形成複數個導電線路230A以及230B。第2E圖是根據一些實施例，第2D圖的半導體結構在圖案化多層堆疊物220以形成複數個導電線路230A以及230B之後的橫截面圖。

導電線路230A、230B包含位於含導孔層210的低表面部分210A上方的複數個第一導電線路230A以及位於含導孔層210的高表面部分210B上方的一或多個第二導電線路230B。為簡單起見，第2E圖中顯示三個第一導電線路230A和單個第二導電線路230B。第一導電線路230A形成為具有例如約10 nm至約20 nm範圍內的線寬以及例如約10 nm至約20 nm範圍內的線間距的窄金屬線路。第一導電線路230A接觸含導孔層210中的相應的導孔214。第二導電線路230B形成為具有例如約40 nm到約1 μm的範圍內的線寬的寬金屬線路。每個第一導電線路230A自下而上包括黏膠部222P、導電部224P、以及導電蓋226P。第二導電線路230B包含黏膠部222P以及導電部224P。第一導電線路230A中附加的導電蓋226P補償由於含導孔層210中存在低表面部分210A以及高表面部分210B所致的第一導電線路230A與第二導電線路230B之間的高度差。據此，第一導電線路230A的最頂表面與第二導電線路230B的最頂表面共平面。

為了形成第一導電線路230A以及第二導電線路230B，首先蝕刻硬遮罩層228，使用圖案化光阻劑層(未顯示)作為蝕刻遮罩以形成圖案化硬遮罩層228P。在一些實施例中，透過在硬遮罩層228上施加光阻劑(未顯示)，將光阻劑層暴露於輻射圖案，然後使用阻劑顯影劑顯影光阻劑層來產生圖案化光阻劑層。可執行非等向性蝕刻以移除未被圖案化光阻劑層覆蓋的硬遮罩層228的部分。非等向性蝕刻可為像是RIE的乾蝕刻或對導電材料層224的導電金屬和導電蓋層226的導電金屬與硬遮罩層228的材料之移除具有選擇比的濕蝕刻。在一些實施例中，硬遮罩層228的蝕刻係透過使用例如包括NF ₃、SF ₆、CF ₄及/或CHF ₃的含氟氣體的RIE來執行。在一些其他實施例中，硬遮罩層228的蝕刻係透過使用例如稀釋的氫氟(HF)酸的濕蝕刻來執行。在圖案化硬遮罩層228之後，可透過例如灰化移除圖案化的光阻劑層。

然後使用圖案化硬遮罩層228P作為蝕刻遮罩蝕刻多層堆疊物220以形成導電線路230A以及230B。在一些實施例中，使用單個非等向性蝕刻製程來蝕刻黏膠層222、導電材料層224、以及導電蓋層226。在一些其他實施例中，黏膠層222、導電材料層224和導電蓋層226使用三種不同的蝕刻製程個別蝕刻。非等向性蝕刻可為像是RIE的乾蝕刻、濕蝕刻或其組合。蝕刻後，黏膠層222的每個剩餘部分構成黏膠部222P，導電材料層224的每個剩餘部分構成導電部224P，而導電蓋層226的每個剩餘部分構成導電蓋226P。在一些實施例中且如第2E圖所示，導電線路230A以及230B形成具有實質上垂直的側壁。在其他實施例中，導電線路230A以及230B形成有傾斜側壁(未顯示)。在一些實施例中，導電線路230A以及230B頂部的寬度大於導電線路230A以及230B底部的寬度。

參照第1圖以及第2F圖，方法100進行到操作112，其沿著介電質層212、第一導電線路230A以及第二導電線路230B、以及圖案化硬遮罩層228P的暴露表面沉積阻擋層232。第2F圖是根據一些實施例，第2E圖的半導體結構在沿著介電質層212、第一導電線路230A以及第二導電線路230B、以及圖案化硬遮罩層228P的暴露表面沉積阻擋層232之後的橫截面圖。

阻擋層232用作為第一導電線路230A以及第二導電線路230B與後續形成的介電質層之間的擴散阻擋物。在一些實施例中，阻擋層232包含：介電質材料，像是例如碳氮化矽、碳化矽、氧摻雜碳化矽(ODC)、氧化矽；或金屬氧化物，包含氧化鉿或氧化鋁，或氮氧化鋁。在一些實施例中，使用共形沉積製程，像是例如CVD、PECVD、或ALD來沉積阻擋層232。在一些實施例中，所形成的阻擋層232可具有約5 Å至約35 Å的厚度範圍，但也可採用更小或更大的厚度。如果阻擋層232的厚度太小，會發生導電金屬從導電線路230A以及230B擴散到周圍的介電質材料中的情況，其會對積體電路的可靠性產生不利的影響。另一方面，如果阻擋層232的厚度過大，其對於阻擋效果並沒有進一步的改善；但是，浪費了材料，增加了製造成本。

參照第1圖以及第2G圖，方法100進行到操作114，其形成介電質層240於阻擋層232上方。第2G圖是根據一些實施例，第2F圖的半導體結構在形成介電質層240於阻擋層232上方之後的橫截面圖。

介電質層240填充第一導電線路230A以及第二導電線路230B之間的一些或全部空間。在一些實施例中，介電質層240包含低k介電質材料，例如像是四乙基正矽酸鹽(TEOS)的氧化前驅物製成的氧化矽；未摻雜的矽酸鹽玻璃；或像是硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、磷矽玻璃(PSG)、硼摻雜矽玻璃(BSG)的摻雜矽酸鹽玻璃。在一些實施例中，介電質層240係透過任何適合的沉積製程，像是例如CVD、PECVD、PVD、或旋塗來沉積。介電質層240的厚度可為約100 nm至約300 nm，但也可採用更小或更大的厚度。

在一些實施例中且如第2G圖所示，在相鄰導電線路230A以及230B之間的介電質層240中形成氣隙242。氣隙242的存在降低了介電質層240的有效介電常數，進而降低了導電線路230A以及230B之間的電容耦合。在一些實施例中，氣隙242可在介電質層240的沉積期間自形成。在自形成製程期間，介電質層240夾止導電線路230A以及230B之間的空間。在一些其他實施例中，氣隙242可透過先在阻擋層232上方沉積犧牲材料(未顯示)以部分填充導電線路230A以及230B之間的空間，然後在犧牲材料上方沉積介電質層240以完全填充導電線路230A以及230B之間的空間來形成。隨後，例如透過紫外線曝光或熱退火移除犧牲材料，提供佔據先前由犧牲材料佔據的體積的氣隙242。

參照第1圖以及第2H圖，方法100進行到操作116，其自第一導電線路230A以及第二導電線路230B的最頂表面移除介電質層240、阻擋層232、以及圖案化硬遮罩層228P。第2H圖是根據一些實施例，第2G圖的半導體結構在自第一導電線路230A以及第二導電線路230B的最頂表面移除介電質層240、阻擋層232、以及圖案化硬遮罩層228P之後的橫截面圖。

可透過一或多個CMP製程實現自第一導電線路230A以及第二導電線路230B的最頂表面移除介電質層240、阻擋層232、以及圖案化硬遮罩層228P。在CMP之後，介電質層240和阻擋層232的頂表面與第一導電線路230A的最頂表面(即導電蓋226P的頂表面)和第二導電線路230B的最頂表面(即導電部224P的頂表面)實質上共平面。暴露個別第一導電線路230A以及第二導電線路230B的最頂表面。

在一些實施例中，執行多個CMP製程。舉例而言，執行第一CMP製程以研磨介電質層240和阻擋層232直到露出圖案化硬遮罩層228P的頂表面。控制第一CMP製程的參數，使得第一CMP製程在圖案化硬遮罩層228P上停止。第一CMP製程中使用的研磨漿包含研磨粒子、界面活性劑、pH調節劑、螯合劑，像是烷基胺、以及氧化劑，像是H ₂O ₂。研磨漿的pH值控制在例如3至10的範圍內。在例如約30至約100的盤轉速，約20至約100的研磨頭轉速，以及約0.5 psi至約2.5 psi的研磨頭下壓力下進行第一CMP製程。使用原位渦電流監測系統或光學監測系統檢測第一CMP製程的終點。

然後執行第二CMP製程以移除圖案化硬遮罩層228P並暴露個別第一導電線路230A以及第二導電線路230B的最頂表面。控制第二CMP製程的參數使第二CMP製程在導電部224P和導電蓋226P上停止。第二CMP製程中使用的研磨漿包含研磨粒子、界面活性劑、pH調節劑、金屬腐蝕抑制劑，像是苯並三唑及其衍生物、氧化劑，像是H2O2、以及螯合劑，像是烷基胺。研磨漿可為具有約3至約6的pH範圍的酸性研磨漿，或具有約9至約10的pH範圍的鹼性研磨漿。在一些實施例中，在例如約60至約90的盤轉速，約57至約85的研磨頭轉速，以及約0.5 psi至約2.0 psi的研磨頭下壓力下進行第二CMP製程。使用原位渦電流監測系統或光學監測系統檢測第二CMP製程的終點。

第3圖是根據一些實施例，可透過執行方法100形成之半導體結構300的橫截面圖。半導體結構300中與半導體結構200相同或相似的組件被賦予相同的標號，並省略其詳細說明。

參照第3圖，半導體結構300包含基板202、在基板上方且包含複數個導孔214之含導孔層210、以及包括介電質層240以及形成於其中之複數個導電線路230A以及230B的金屬化層。氣隙242形成於相鄰的導電線路230A以及230B之間。阻擋層232出現在導電線路230A以及230B的側壁上以防止導電部224P以及導電蓋226P中的一或多個導電金屬擴散至介電質層240。

與含導孔層210中的導孔214位於含導孔層210的低表面部分210A中的半導體結構200不同，在半導體結構300中，根據不同的電路設計，導孔214位於含導孔層210的高表面部分210B中。據此，在半導體結構300中，複數個導電線路包含上覆於含導孔層210的低表面部分210A的第一導電線路230A以及上覆於含導孔層210的高表面部分210B的複數個第二導電線路230B。第一導電線路230A形成為具有約40 nm到約1 μm的範圍內的線寬的寬金屬線路。第二導電線路230B形成為窄金屬線以與含導孔層210中的導孔214形成電性接觸。第二導電線路230B具有約10 nm至約20 nm範圍內的寬度以及約10 nm至約20 nm範圍內的間距。第一導電線路230A包括黏膠部222P、導電部224P以及導電蓋226P。每個第二導電線路230B包含黏膠部222P以及導電部224P。

在本揭露的半導體結構200和半導體結構300中，透過僅在第一導電線路230A中引入附加的導電蓋226P來補償覆蓋各自上覆於含導孔層210的低表面部分210A以及高表面部分210B的導電線路230A以及230B之間的高度差，防止了在平坦化上覆的含氣隙介電質層240期間由於下面的層的不均勻形貌引起的氣隙孔穿。這種附加的形貌重置方法有助於提高積體電路的可靠性。導電蓋226P與導電部224P的不同材料的選擇也能夠改善第一導電線路230A的電特性。

第4圖是根據一些實施例，用於製造半導體結構500的方法400的流程圖。第5A-5H圖是根據一些實施例，在方法400的各種階段中，半導體結構500的橫截面圖。方法400參照第5A-5H圖中的半導體結構500詳細討論於下。在一些實施例中，在方法400之前、期間及/或之後執行附加操作，或者替換及/或刪除所描述的某些操作。在一些實施例中，在半導體結構500加入附加的特徵部件。在一些實施例中，下面描述的一些特徵部件被替換或刪去。本領域中具有通常知識者將理解，雖然一些實施例是透過以特定順序執行的操作來討論的，但是這些操作可以另一邏輯順序來執行。半導體結構500中與半導體結構200相同或相似的組件被賦予相同的標號，並省略其詳細說明。

參照第4圖以及第5A圖，方法400包含操作402，其形成含導孔層210於基板202上方。第5A圖是根據一些實施例，初始半導體結構在形成含導孔層210於基板202上方之後的橫截面圖。含導孔層210包含介電質層212以及形成於介電質層212中的複數個導孔214。如第5A圖所示，含導孔層210具有階梯狀形貌，其包含低表面部分210A以及高表面部分210B。導孔214位於含導孔層210的低表面部分210A中。含導孔層210透過以上第2A圖中所述的製作製程形成。

參照第4圖以及第5B圖，方法400進行到操作404，其在含導孔層210上形成包括黏膠層222、導電材料層224和導電蓋層226的多層堆疊物220。黏膠層222、導電材料層224和導電蓋層226各透過以上第2B圖中所述的共形沉積製程形成。每個黏膠層222、導電材料層224和導電蓋層226因此與下面的含導孔層210的階梯狀形貌共形，產生其低表面部分以及高表面部分。

參照第4圖以及第5C圖，方法400進行到操作406，其平坦化導電蓋層226的頂表面以形成平坦的頂表面226S。第5C圖是根據一些實施例，第5B圖的半導體結構在平坦化導電蓋層226以形成平坦的頂表面226S之後的橫截面圖。

在一些實施例中，執行CMP製程以平坦化導電蓋層226。使用CMP平坦化導電蓋層226產生遍及基板202的實質上平坦的連續表面，即平坦的頂表面226S。在CMP之後，上覆於含導孔層210的低表面部分210A的導電蓋層226的部分具有範圍從約10 Å到約60 Å的厚度D1，而上覆於含導孔層210的高表面部分210B的導電蓋層226的部分具有範圍從約5 Å至約30 Å之間的厚度D2。CMP製程的條件在以上第2C圖中描述。

參照第4圖以及第5D圖，方法400進行到操作408，其沉積硬遮罩層228於多層堆疊物220的最頂表面上。第5D圖是根據一些實施例，第5C圖的半導體結構在沉積硬遮罩層228於多層堆疊物220的最頂表面上之後的橫截面圖。

硬遮罩層228設置在導電蓋層226的平坦頂表面226S上。硬遮罩層228的材料以及製造在以上第2D圖中描述。

參照第4圖以及第5E圖，方法400進行到操作410，其圖案化多層堆疊物220以形成複數個導電線路230A以及230B。第5E圖是根據一些實施例，第5D圖的半導體結構在圖案化多層堆疊物220以形成複數個導電線路之後的橫截面圖。

導電線路230A、230B包含位於含導孔層210的低表面部分210A上方的複數個第一導電線路230A以及位於含導孔層210的高表面部分210B上方的一或多個第二導電線路230B。為簡單起見，第5E圖中顯示三個第一導電線路230A和單個第二導電線路230B。第一導電線路230A形成為具有約10 nm至約20 nm範圍內的線寬以及約10 nm至約20 nm範圍內的線間距的窄金屬線路。第一導電線路230A接觸含導孔層210中的相應的導孔214。第二導電線路230B形成為具有約40 nm到約1 μm的範圍內的線寬的寬金屬線路。第一導電線路230A以及第二導電線路230B各自下而上包括黏膠部222P、導電部224P、以及導電蓋226P。然而，由於下面的含導孔層210的階梯狀形貌，每個第一導電線路230A中的導電蓋226P的厚度大於第二導電線路230B中的導電蓋226P的厚度。第一導電線路230A中較大厚度的導電蓋226P補償因為含導孔層210中存在低表面部分210A和高表面部分210B所致的第一導電線路230A以及第二導電線路230B之間高度差。據此，第一導電線路230A的最頂表面與第二導電線路230B的最頂表面共平面。

第一導電線路230A以及第二導電線路230B係透過先蝕刻硬遮罩層228，以提供圖案化硬遮罩層228P，然後使用圖案化硬遮罩層228P作為蝕刻遮罩蝕刻多層堆疊物220中的導電蓋層226、導電材料層224、以及黏膠層222而形成。硬遮罩層228和多層堆疊物220使用以上第2E圖中描述的製程進行蝕刻。在一些實施例中並且如第5E圖所示，導電線路230A以及230B形成為具有實質上垂直的側壁。在其他實施例中，導電線路230A以及230B形成為具有傾斜側壁(未顯示)。在一些實施例中，導電線路230A以及230B頂部的寬度大於導電線路230A以及230B底部的寬度。

參照第4圖以及第5F圖，方法400進行到操作412，其沿著介電質層212、第一導電線路230A以及第二導電線路230B、以及圖案化硬遮罩層228P的暴露表面沉積阻擋層232。第5F圖是根據一些實施例，第5E圖的半導體結構在沿著介電質層212、第一導電線路230A以及第二導電線路230B、以及圖案化硬遮罩層228P的暴露表面沉積阻擋層232之後的橫截面圖。阻擋層232接觸黏膠部222P、導電部224P、以及導電蓋226P的側壁。阻擋層232的材料以及沉積在以上第2F圖中描述。

參照第4圖以及第5G圖，方法400進行到操作414，其沉積介電質層240於阻擋層232上方。第5G圖是根據一些實施例，第5F圖的半導體結構在沉積介電質層240於阻擋層232上方之後的橫截面圖。介電質層240含有在第一導電線路230A以及第二導電線路230B之間的氣隙242。介電質層240的材料以及沉積在以上第2G圖中描述。

參照第4圖以及第5H圖，方法400進行到操作416，其自第一導電線路230A以及第二導電線路230B的最頂表面移除介電質層240、阻擋層232、以及圖案化硬遮罩層228P。第5H圖是根據一些實施例，第5G圖的半導體結構在自第一導電線路230A以及第二導電線路230B的最頂表面移除介電質層240、阻擋層232、以及圖案化硬遮罩層228P之後的橫截面圖。

可透過在以上第2H圖中描述一或多個CMP製程實現自第一導電線路230A以及第二導電線路230B的最頂表面移除介電質層240、阻擋層232、以及圖案化硬遮罩層228P。在CMP之後，介電質層240以及阻擋層232的頂表面與第一導電線路230A以及第二導電線路230B的最頂表面(即導電蓋226P的頂表面)實質上共平面。露出導電蓋226P的頂表面。

第6圖是根據一些實施例，可透過執行方法400形成之半導體結構600的橫截面圖。半導體結構600中與半導體結構500相同或相似的組件被賦予相同的標號，並省略其詳細說明。

參照第6圖，半導體結構600包含基板202、在基板上方且包含複數個導孔214之含導孔層210、以及包括介電質層240以及形成於其中之複數個導電線路230A以及230B的金屬化層。氣隙242形成於相鄰的導電線路230A以及230B之間。阻擋層232出現在導電線路230A以及230B的側壁上以防止導電部224P以及導電蓋226P中的一或多個導電金屬擴散至介電質層240。

與含導孔層210中的導孔214位於含導孔層210的低表面部分210A中的半導體結構500不同，在半導體結構600中，根據不同的電路設計，導孔214位於含導孔層210的高表面部分210B中。據此，在半導體結構600中，複數個導電線路包含上覆於含導孔層210的低表面部分210A的第一導電線路230A以及上覆於含導孔層210的高表面部分210B的複數個第二導電線路230B。第一導電線路230A形成為具有約40 nm到約1 μm的範圍內的線寬的寬金屬線路。第二導電線路230B形成為窄金屬線以與含導孔層210中的導孔214形成電性接觸。第二導電線路230B具有約10 nm至約20 nm範圍內的寬度以及約10 nm至約20 nm範圍內的間距。每個第一導電線路230A包括黏膠部222P、導電部224P以及導電蓋226P。第一導電線路230A中的導電蓋226P的厚度大於第二導電線路230B中的導電蓋226P的厚度。

在本揭露的半導體結構500和半導體結構600中，透過在第一導電線路230A以及第二導電線路230B中皆引入導電蓋226P來補償含導孔層210的低表面部分210A以及高表面部分210B的出現所致的第一導電線路230A以及第二導電線路230B之間的高度差，防止了在平坦化上覆的含氣隙介電質層240期間由於下面的層的不均勻形貌引起的氣隙孔穿。這種附加的形貌重置方法有助於提高積體電路的可靠性。導電蓋226P與導電部224P的不同材料的選擇也能夠改善第一以及第二導電線路230A以及230B的電特性。

第7圖是根據一些實施例，用於製造半導體結構800的方法700的流程圖。第8A-8H圖是根據一些實施例，在方法700的各種階段中，半導體結構800的橫截面圖。方法700參照第8A-8H圖中的半導體結構800詳細討論於下。在一些實施例中，在方法700之前、期間及/或之後執行附加操作，或者替換及/或刪除所描述的某些操作。在一些實施例中，在半導體結構800加入附加的特徵部件。在一些實施例中，下面描述的一些特徵部件被替換或刪去。本領域中具有通常知識者將理解，雖然一些實施例是透過以特定順序執行的操作來討論的，但是這些操作可以另一邏輯順序來執行。半導體結構800中與半導體結構200相同或相似的組件被賦予相同的標號，並省略其詳細說明。

參照第7圖以及第8A圖，方法700包含操作702，其形成含導孔層210於基板202上方。第8A圖是根據一些實施例，初始半導體結構在形成含導孔層210於基板202上方之後的橫截面圖。含導孔層210包含介電質層212以及形成於介電質層212中的複數個導孔214。如第8A圖所示，含導孔層210具有階梯狀形貌，其包含低表面部分210A以及高表面部分210B。導孔214位於含導孔層210的低表面部分210A中。含導孔層210透過以上第2A圖中所述的製作製程形成。

參照第7圖以及第8B圖，方法700進行到操作704，其在含導孔層210上形成包含黏膠層222以及導電材料層224的多層堆疊物220。黏膠層222以及導電材料層224各透過以上第2B圖中所述的共形沉積製程形成。黏膠層222以及導電材料層224各因此與下面的含導孔層210的階梯狀形貌共形，產生其低表面部分以及高表面部分。導電材料層224的低表面部分與高表面部分之間的階高D為約1 Å至約10 Å。不同於第2B圖的半導體結構，第8B圖中的多層堆疊物220中未提供有導電蓋層。

參照第7圖以及第8C圖，方法700進行到操作706，其平坦化導電材料層224的頂表面以形成平坦的頂表面224S。第8C圖是根據一些實施例，第8B圖的半導體結構在平坦化導電材料層224以形成平坦的頂表面224S之後的橫截面圖。

在一些實施例中，執行CMP製程以平坦化導電材料層224。使用CMP平坦化導電材料層224產生遍及基板202的實質上平坦的連續表面，即平坦的頂表面224S。CMP製程的條件在以上第2C圖中描述。

參照第7圖以及第8D圖，方法700進行到操作708，其沉積硬遮罩層228於多層堆疊物220的最頂表面上。第8D圖是根據一些實施例，第8C圖的半導體結構在沉積硬遮罩層228於多層堆疊物220的最頂表面上之後的橫截面圖。

硬遮罩層228設置在導電材料層224的平坦頂表面224S上。硬遮罩層228的材料以及製造在以上第2D圖中描述。

參照第7圖以及第8E圖，方法700進行到操作710，其圖案化多層堆疊物220以形成複數個導電線路230A以及230B。第8E圖是根據一些實施例，第8D圖的半導體結構在圖案化多層堆疊物220以形成複數個導電線路之後的橫截面圖。

導電線路230A、230B包含位於含導孔層210的低表面部分210A上方的複數個第一導電線路230A以及位於含導孔層210的高表面部分210B上方的一或多個第二導電線路230B。為簡單起見，第8E圖中顯示三個第一導電線路230A和單個第二導電線路230B。第一導電線路230A形成為具有約10 nm至約20 nm範圍內的線寬以及約10 nm至約20 nm範圍內的線間距的窄金屬線路。第一導電線路230A接觸含導孔層210中的導孔214。第二導電線路230B形成為具有約40 nm到約1 μm的範圍內的線寬的寬金屬線路。第一導電線路230A以及第二導電線路230B各自下而上包括黏膠部222P以及導電部224P。然而，由於下面的含導孔層210的階梯狀形貌，每個第一導電線路230A中的導電部224P的厚度大於第二導電線路230B中的導電部224P的厚度。第一導電線路230A中較大厚度的導電部224P補償因為含導孔層210中存在低表面部分210A和高表面部分210B所致的第一導電線路230A以及第二導電線路230B之間高度差。據此，第一導電線路230A的最頂表面與第二導電線路230B的最頂表面共平面。

第一導電線路230A以及第二導電線路230B係透過先蝕刻硬遮罩層228，以提供圖案化硬遮罩層228P，然後使用圖案化硬遮罩層228P作為蝕刻遮罩蝕刻多層堆疊物220中的導電材料層224以及黏膠層222而形成。硬遮罩層228和多層堆疊物220使用以上第2E圖中描述的製程進行蝕刻。在一些實施例中並且如第8E圖所示，導電線路230A以及230B形成為具有實質上垂直的側壁。在其他實施例中，導電線路230A以及230B形成為具有傾斜側壁(未顯示)。在一些實施例中，導電線路230A以及230B頂部的寬度大於導電線路230A以及230B底部的寬度。

參照第7圖以及第8F圖，方法700進行到操作712，其沿著介電質層212、第一導電線路230A以及第二導電線路230B、以及圖案化硬遮罩層228P的暴露表面沉積阻擋層232。第8F圖是根據一些實施例，第8E圖的半導體結構在沿著介電質層212、第一導電線路230A以及第二導電線路230B、以及圖案化硬遮罩層228P的暴露表面沉積阻擋層232之後的橫截面圖。阻擋層232接觸黏膠部222P以及導電部224P的側壁。阻擋層232的材料以及沉積在以上第2F圖中描述。

參照第7圖以及第8G圖，方法700進行到操作714，其沉積介電質層240於阻擋層232上方。第8G圖是根據一些實施例，第8F圖的半導體結構在沉積介電質層240於阻擋層232上方之後的橫截面圖。介電質層240含有在第一導電線路230A以及第二導電線路230B之間的氣隙242。介電質層240的材料以及沉積在以上第2G圖中描述。

參照第7圖以及第8H圖，方法700進行到操作716，其自第一導電線路230A以及第二導電線路230B的最頂表面移除介電質層240、阻擋層232、以及圖案化硬遮罩層228P。第8H圖是根據一些實施例，第8G圖的半導體結構在自第一導電線路230A以及第二導電線路230B的最頂表面移除介電質層240、阻擋層232、以及圖案化硬遮罩層228P之後的橫截面圖。

可透過在以上第2H圖中描述的一或多個CMP製程實現自第一導電線路230A以及第二導電線路230B的最頂表面移除介電質層240、阻擋層232、以及圖案化硬遮罩層228P。在CMP之後，介電質層240以及阻擋層232的頂表面與第一導電線路230A以及第二導電線路230B的最頂表面(即導電部224P的頂表面)實質上共平面。露出導電部224P的頂表面。

在半導體結構800中，透過在第一導電線路230A以及第二導電線路230B中提供不同厚度的導電部224P來補償因為含導孔層210中存在低表面部分210A和高表面部分210B所致的第一導電線路230A以及第二導電線路230B之間高度差，防止了在平坦化上覆的含氣隙介電質層240期間由於下面的含導孔層210不均勻的形貌引起的氣隙孔穿。這種附加的形貌重置方法有助於提高積體電路的可靠性。

應注意的是，雖然半導體結構800繪示了其中導孔214位於含導孔層210的低表面部分210A中，第一導電線路230A形成為窄線，且第二導電線路230B形成為寬線的實施例。但也涵蓋其中導孔214位於含導孔層210的高表面部分210B中，第一導電線路230A形成為寬線，且第二導電線路230B形成為窄線的實施例。

本揭露的一個態樣涉及一種半導體結構。半導體結構包括基板以及在基板上方具有至少一個導孔的第一介電質層。第一介電質層包括含有第一厚度的第一部分和具有大於第一厚度的第二厚度的第二部分。半導體結構進一步包括第二介電質層，第二介電質層含有上覆於第一介電質層的第一部分的至少一第一導電線路以及上覆於第一介電質層的第二部分的至少一第二導電線路。至少一第一導電線路包含第一導電部和導電蓋，且至少一第二導電線路包含第二導電部，第二導電部的頂表面與導電蓋的頂表面共平面。

在一實施例中，第一導電部以及第二導電部包括第一導電材料，且導電蓋包括與第一導電材料不同的第二導電材料。在一實施例中，第一導電部、第二導電部、以及導電蓋個別包括釕、銥、銠、鉑、鈷、鉬、鎢、銅、鎳、銀、鋁或其組合。在一實施例中，至少一導孔係在第一介電質層的第一部分中，至少一第一導電線路與至少一導孔電性連接。在一實施例中，至少一第一導電線路具有第一寬度，且至少一第二導電線路具有大於第一寬度的第二寬度。在一實施例中，至少一導孔係在第一介電質層的第二部分中，至少一第二導電線路與至少一導孔電性接觸。在一實施例中，至少一第一導電線路具有第一寬度，且至少一第二導電線路具有小於第一寬度的第二寬度。在一實施例中，第二介電質層進一步包括在至少一第一導電線路以及至少一第二導電線路之間的氣隙。在一實施例中，至少一第一導電線路進一步包括第一黏膠部於第一導電部下方，且至少一第二導電線路進一步包括第二黏膠部於第二導電部下方。在一實施例中，第一黏膠部以及第二黏膠部包括氮化鉭、氮化鈦、氮化錳或氮化鎢。在一實施例中，半導體結構進一步包括圍繞至少一第一導電線路以及至少一第二導電線路的阻擋層。

本揭露的另一態樣涉及半導體結構。半導體結構包含第一介電質層於基板上方，第一介電質層包括複數個導孔。第一介電質層包含具有第一厚度的第一部分和具有大於第一厚度的第二厚度的第二部分。半導體結構進一步包含第二介電質層，第二介電質層具有上覆於第一介電質層的第一部分的複數個第一導電線路以及上覆於第一介電質層的第二部分的複數個第二導電線路。複數個第一導電線路與複數個第二導電線路中的每一個包括導電部以及導電蓋，複數個第一導電線路中的導電蓋的厚度與複數個第二導電線路中的導電蓋的厚度不同。在一實施例中，導電蓋包括與導電部不同的導電材料。在一實施例中，複數個第一導電線路中的導電部與複數個第二導電線路中的導電部具有相同厚度。在一實施例中，第二介電質層進一步包括在複數個第一導電線路與複數個第二導電線路之間的氣隙。在一實施例中，半導體結構進一步包括圍繞複數個第一導電線路以及複數個第二導電線路的每一個的阻擋層。在一實施例中，阻擋層包括碳氮化矽、碳化矽、氧摻雜碳化矽、氧化鋁或氧氮化鋁。

本揭露的另一態樣涉及一種半導體結構的形成方法。方法包含在基板上方的第一介電質層中形成至少一導孔。第一介電質層具有階梯狀形貌，其包含具有第一厚度的第一部分和具有大於第一厚度的第二厚度的第二部分。方法進一步包含沉積導電材料層於第一介電質層和至少一導孔上方，導電材料層與第一介電質層的階梯狀形貌共形。方法進一步包含沉積導電蓋層於導電材料層上方，導電蓋層與第一介電質層的階梯狀形貌共形。方法進一步包含平坦化導電蓋層；蝕刻導電蓋層和導電材料層以形成上覆於第一介電質層的第一部分的至少一第一導電線路以及上覆於第一介電質層的第二部分的至少一第二導電線路；並形成圍繞至少一第一導電線路及至少一第二導電線路的第二介電質層。在一實施例中，平坦化導電蓋層包括自上覆於第一介電質層的第二部分的導電材料層的第一部分完全移除導電蓋層以暴露導電材料層的第一部分。在一實施例中，平坦化導電蓋層包括部分地移除導電蓋層以提供遍及基板的平坦的頂表面，其中上覆於第一介電質層的第一部分的導電蓋層的第一部分的厚度大於上覆於第一介電質層的第二部分的導電蓋層的第二部分的厚度。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

100,400:方法 102,104,106,108,110,112,114,116,402,404,406,408,410,412,414,416,702,704,706,708,710,712,714,716:操作 200,300,500,600,800:半導體結構 202:基板 210:含導孔層 210A:低表面部分 210B:高表面部分 212,240:介電質層 214:導孔 220:多層堆疊物 222:黏膠層 222P:黏膠部 224:導電材料層 224P:導電部 224S,226S:頂表面 226:導電蓋層 226P:導電蓋 228:硬遮罩層 228P:圖案化硬遮罩層 230A:第一導電線路 230B:第二導電線路 232:阻擋層 242:氣隙 D:階高 D1,D2:厚度

根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖是根據一些實施例，用於製造半導體結構的方法的流程圖。 第2A-2H圖是根據一些實施例，在第1圖的方法的各種階段期間，第一例示性半導體結構的橫截面圖。 第3圖是根據一些實施例，使用第1圖的方法獲得之第二例示性半導體結構的橫截面圖。 第4圖是根據一些實施例，用於製造半導體結構的方法的流程圖。 第5A-5H圖是根據一些實施例，在第4圖的方法的各種階段期間，第一例示性半導體結構的橫截面圖。 第6圖是根據一些實施例，使用第4圖的方法獲得之第二例示性半導體結構的橫截面圖。 第7圖是根據一些實施例，用於製造半導體結構的方法的流程圖。 第8A-8H圖是根據一些實施例，在第7圖的方法的各種階段期間，例示性半導體結構的橫截面圖。

200:半導體結構

202:基板

210:含導孔層

210A:低表面部分

210B:高表面部分

212,240:介電質層

214:導孔

222P:黏膠部

224P:導電部

226P:導電蓋

230A:第一導電線路

230B:第二導電線路

232:阻擋層

242:氣隙

Claims (1)

1. 一種半導體結構，包括： 一基板； 一第一介電質層，於該基板上方且包括至少一導孔，該第一介電質層包括具有一第一厚度的一第一部分以及具有一第二厚度的一第二部分，該第二厚度大於該第一厚度；以及 一第二介電質層，包括上覆於該第一介電質層的該第一部分的至少一第一導電線路以及上覆於該第一介電質層的該第二部分的至少一第二導電線路，其中該至少一第一導電線路包括一第一導電部以及一導電蓋，且該至少一第二導電線路包括一第二導電部，該第二導電部的頂表面與該導電蓋的頂表面共平面。

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