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TW202203325A - 半導體裝置的形成方法 - Google Patents

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TW202203325A
TW202203325A TW110123548A TW110123548A TW202203325A TW 202203325 A TW202203325 A TW 202203325A TW 110123548 A TW110123548 A TW 110123548A TW 110123548 A TW110123548 A TW 110123548A TW 202203325 A TW202203325 A TW 202203325A
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recess
gate
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陳思穎
薛森鴻
張惠政
育佳 楊
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置的形成方法包括：形成第一複數個鰭片在基板的第一區域中，第一凹部插入在介於基板的第一區域中的相鄰鰭片之間，第一凹部具有第一深度及第一寬度。形成第二複數個鰭片在基板的第二區域中，第二凹部插入在介於基板的第二區域中的相鄰鰭片之間，第二凹部具有第二深度及第二寬度。第二凹部的第二寬度小於第一凹部的第一寬度，且第二凹部的第二深度小於第一凹部的第一深度。形成第一介電層於第一凹部及第二凹部中。轉換在第一凹部及第二凹部中的第一介電層為經處理的介電層。

Description

半導體裝置的形成方法
本發明實施例是關於半導體裝置的形成方法，特別是關於能夠提升性能的半導體裝置的形成方法。
半導體裝置用於各種電子應用，諸如：舉例而言個人電腦、行動電話、數位相機及其他電子設備。通常藉由在半導體基板上方按照順序地沉積絕緣或介電層、導電層及半導體層的材料，並使用微影使各種材料層圖案化，以形成電路組件及元件在半導體基板上，而製造出半導體裝置。
半導體產業藉由不斷地縮減最小部件(feature)的尺寸，而持續改善各種電子組件(例如：電晶體、二極體、電阻器、電容器等)的積體密度，使得更多的組件可以被整合至指定的面積內。
一實施例是關於一種半導體裝置的形成方法。前述半導體裝置的形成方法包括：形成第一複數個鰭片(first plurality of fins)在基板的第一區域中，第一凹部插入在介於基板的第一區域中的相鄰鰭片之間，第一凹部具有第一深度及第一寬度。形成第二複數個鰭片(second plurality of fins)在基板的第二區域中，第二凹部插入在介於基板的第二區域中的相鄰鰭片之間，第二凹部具有第二深度及第二寬度。第二凹部的第二寬度小於第一凹部的第一寬度，且第二凹部的第二深度小於第一凹部的第一深度。形成第一介電層在第一複數個鰭片及第二複數個鰭片上方，其中第一介電層填充第一凹部及第二凹部。轉換(converting)在第一凹部中的第一介電層的整個厚度及在第二凹部中的第一介電層的整個厚度為經處理的(treated)介電層，其中在第一凹部中的第一介電層的第一轉換速率(first rate of conversion)大於在第二凹部中的第一介電層的第二轉換速率(second rate of conversion)。
另一實施例是關於一種半導體裝置的形成方法。前述半導體裝置的形成方法包括：蝕刻半導體基板，以形成在半導體基板的第一區域中的複數個第一鰭片(a plurality of first fins)以及在半導體基板的第二區域中的複數個第二鰭片(a plurality of second fins)。第一凹部插入在介於半導體基板的第一區域中的相鄰第一鰭片之間，且第一凹部具有第一深度。其中，第二凹部插入在介於半導體基板的第二區域中的相鄰第二鰭片之間，且第二凹部具有第二深度。其中，第一深度大於第二深度，且複數個第一鰭片的最外面的(outermost)鰭片的側壁及複數個第二鰭片的最外面的鰭片的側壁具有相同高度。形成第一介電層在第一複數個鰭片及第二複數個鰭片上方，其中第一介電層填充第一凹部及第二凹部，且第一介電層包括第一介電材料。轉換第一介電材料為第二介電材料，以形成第二介電層。其中在轉換第一介電材料為第二介電材料的期間中的第一時間點(first point of time)處，在半導體基板的第一區域中的第一介電材料的第一厚度轉換為第二介電材料，在半導體基板的第二區域中的第一介電材料的第二厚度轉換為第二介電材料，且第一厚度大於第二厚度。其中，第一時間點早於第二時間點，且前述第二時間點是在半導體基板的第一區域及半導體基板的第二區域中的第一介電材料完全轉換為第二介電材料處。
又另一實施例是關於一種半導體裝置。前述半導體裝置包括：第一複數個鰭片；凸起基底部分(raised base portion)；第二複數個鰭片及隔離層。第一複數個鰭片從基板延伸。第一複數個鰭片具有在100nm至180nm的範圍內的第一鰭片高度。凸起基底部分從基板延伸。凸起基底部分具有在10nm至60nm的範圍內的第一高度。第二複數個鰭片在凸起基底部分上。第二複數個鰭片具有第二鰭片高度，其中第二鰭片高度及第一高度的總和(sum)在100nm至180nm的範圍內。介於第一複數個鰭片的鰭片的第一側壁及第一複數個鰭片的相鄰鰭片的最接近的(nearest)側壁之間的第一寬度大於介於第二複數個鰭片的鰭片的第二側壁及第二複數個鰭片的相鄰鰭片的最接近的側壁之間的第二寬度。隔離層介於第一複數個鰭片的相鄰鰭片之間。
以下的揭露內容提供許多不同的實施例或範例，以實施本揭露的不同部件。以下敘述組件及排列方式的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，若是本揭露書敘述了將第一部件形成於第二部件上方(over)或上(on)，即表示其可能包括上述第一部件與上述第二部件是直接接觸(in direct contact)的實施例，且亦可能包括了將其他部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。另外，本揭露在不同範例中，可能重複使用元件符號及/或標記。這些重複是為了簡化與清晰的目的，並非用以限定在此所討論的不同實施例及/或配置之間有特定的關係。
再者，在本文中所用的空間相關用詞，諸如「在…下方(beneath)」、「下方(below)」、「較低的(lower)」、「之上(above)」、「上部的(upper)」及類似的用詞，是為了便於描述圖式中一個元件(element)或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在本文中使用的空間相關用詞也可據此進行相同解釋。
各種實施例包括應用於但不限於淺溝槽隔離(Shallow Trench Isolation，STI)區域的形成的方法。在形成鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)裝置的內容下討論本揭露的實施例。然而，本揭露的方法可以應用於其他類型的裝置(例如，奈米結構(包括：奈米線及全繞式閘極(gate all around))場效電晶體(NSFET)或其類似物)。這些實施例包括應用於但不限於在晶片(chip)的第一區域及晶片的第二區域中形成第一介電層的方法。在第一區域中，以第一寬度使第一對相鄰的鰭片(first pair of adjacent fins)分離，在第二區域中，以不同於第一寬度的第二寬度使第二對相鄰的鰭片(second pair of adjacent fins)分離。舉例而言，在第一區域中的鰭片密度可以小於在第二區域中的鰭片密度。隨後，在第一區域及第二區域中，應用轉換(conversion)製程以使第一介電材料轉換為第二介電材料。當第一介電材料在兩個相鄰的鰭片之間時，第一介電材料到第二介電材料的轉換效率(efficiency of conversion)以及轉換速率(rate of conversion)取決於介於兩個相鄰的鰭片的側壁之間的寬度。這可能會產生不良影響，諸如介於在第一區域中的第一介電層與在第二區域中的第一介電層之間的轉換深度不均勻。這可能對經轉換的第二介電層的品質及組分具有負面影響，並影響隨後的蝕刻製程的蝕刻速率，這可能導致在第一區域及第二區域中蝕刻不均勻，且還可能影響電性性能。本揭露的實施例描述了一種製程，前述製程使得在第一區域中的經轉換的第二介電層以及在第二區域中的經轉換的第二介電層具有更均勻的品質及組分。另外，本發明的實施例允許控制在第一區域及第二區域中的經轉換的第二介電層的厚度及深度均勻性(depth uniformity)的能力，並且允許在第一區域及第二區域之兩者中，使第一介電材料完全轉換為第二介電材料。
第1圖根據一些實施例，以三維視圖顯示的FinFET的範例。FinFET包括在基板50(例如，半導體基板)上的鰭片52或鰭片53。隔離區域56設置在基板50中，且鰭片52或鰭片53在相鄰的隔離區域56上方突出且在相鄰的隔離區域56之間突出。雖然將隔離區域56描述/顯示為與基板50分離，但是如本文所用，用語「基板(substrate)」可以用於僅指半導體基板、或包括隔離區域的半導體基板。另外，雖然鰭片52或鰭片53顯示為如同基板50的單一連續材料，但是鰭片52或鰭片53及/或基板50可包括單一材料或複數個材料。在本文中，鰭片52或鰭片53是指在相鄰的隔離區域56之間延伸的部分。
閘極介電層92沿著鰭片52或鰭片53的側壁，且在鰭片52或鰭片53的頂表面上方，且閘極電極94在閘極介電層92上方。源極/汲極區域82設置在相對於閘極介電層92及閘極電極94的鰭片52或鰭片53的兩側中。第1圖進一步顯示了在後面的圖式中使用的參考剖面。剖面AA沿著閘極電極94的縱軸，且在舉例而言，垂直於介於FinFET的源極/汲極區域82之間的電流方向的方向上。剖面BB垂直於剖面AA，且沿著鰭片52或鰭片53的縱軸，且在舉例而言，介於FinFET的源極/汲極區域82之間的電流方向上。剖面CC平行於剖面AA，並且延伸穿過FinFET的源極/汲極區域。為了清楚起見，後續圖式參考這些參考剖面。
本文討論的一些實施例是在使用閘極後製(gate-last)製程形成的FinFET的內容下來討論。在其他實施例中，可以使用閘極先製(gate-first)製程。此外，一些實施例考慮了在奈米結構(例如，奈米片(nanosheet)、奈米線(nanowire)、全繞式閘極(gate-all-around)、或其類似物)場效電晶體(nanostructure field effect transistors，NSFET)或其類似物中使用的態樣。
第2至7及8A圖、以及第9至13、14A、14B、15A、15B、16A至16D、17A、17B、18A、18B、19A、19B、20A至20C、21A、21B、22A及22B圖是根據一些實施例，在製造FinFET的中間階段的剖面圖。除了用於複數個鰭片的FinFET之外，第2至7及8A圖、以及第9至13圖顯示在第1圖所示的參考剖面AA。除了用於複數個鰭片的FinFET之外，第14A、15A、16A、17A、18A、19A、20A、21A及22A圖沿著第1圖中所示的參考剖面AA顯示，且第14B、15B、16B、17B、18B、19B、20B、20C、21B及22B沿著第1圖中所示的類似的剖面BB顯示。除了用於複數個鰭片的FinFET之外，第16C及16D圖沿著第1圖中所示的參考剖面CC顯示。
在第2圖中，提供基板50。基板50可以是半導體基板，諸如塊材(bulk)半導體，絕緣層上覆半導體(semiconductor-on-insulator，SOI)基板或其類似基板，且基板50可以是經摻雜的(例如，以p型或n型摻質)或是未摻雜的。基板50可以是晶圓(wafer)，諸如矽晶圓。一般而言，SOI基板是在絕緣層上形成的半導體材料層。絕緣層可以是舉例而言，掩置氧化物(buried oxide，BOX)層、氧化矽(silicon oxide)層或其類似物。絕緣層設置在通常為矽或玻璃基板的基板上。也可以使用其他基板，諸如多層(multi-layered)基板或漸變(gradient)基板。在一些實施例中，基板50的半導體材料可以包括矽(silicon)；鍺(germanium)；化合物半導體(compound semiconductor)，包括：碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體(alloy semiconductor)，包括：矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)及/或磷砷化鎵銦(gallium indium arsenide phosphide)；或其組合。
在第3圖中，鰭片52形成在基板50的第一區域46中。鰭片52是半導體條(strips)。在一些實施例中，可以藉由在基板50中蝕刻溝槽26，而在基板50中形成鰭片52。蝕刻可以是任何可接受的蝕刻製程中的一或多種，諸如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、其類似物或其組合。蝕刻可以是非等向性的(anisotropic)。雖然鰭片52在第3圖中顯示為具有線性(linear)邊緣，但是鰭片52可具有圓弧的(rounded)邊緣或任何其他合適的形狀。
在第4圖中，在第3圖所示的結構上方形成硬遮罩層49。硬遮罩層49可以包括氮化矽(silicon nitride)、氧氮化矽(silicon oxynitride)、 碳化矽(silicon carbide)、碳氮化矽(silicon carbo-nitride)或其類似物。在第4至5圖中，使硬遮罩層49圖案化且用作蝕刻遮罩，以進一步蝕刻基板50，並在基板50的第二區域48中形成鰭片53。結果，形成半導體基底51。雖然鰭片53在第5圖中顯示為具有線性邊緣，但是鰭片53可以具有圓弧的邊緣或任何其他合適的形狀。
在第6圖中，藉由合適的製程移除硬遮罩層49。雖然第一區域46可以與第二區域48看似相鄰，但是第一區域46可以與第二區域48物理上地分離(如藉由分隔件33所示)，且任何數量的裝置部件(例如，其他主動裝置、摻雜區域、隔離結構等)可設置在介於第一區域46及第二區域48之間。第一區域46包括鰭片52，且第二區域48包括鰭片53，其中鰭片52及鰭片53是半導體條。根據本揭露的一些實施例，第二區域48可以稱為具有冠狀(crown-shape)鰭片。第二區域48包括半導體基底51及在半導體基底51上方並且從半導體基底51向上延伸(extending upwards)的鰭片53。雖然第6圖顯示為存在兩個鰭片52及三個鰭片53，但是鰭片52及鰭片53的數量可以是任意的整數，諸如1、2、3、4、5或更大。
鰭片52及鰭片53也可以使用替代性實施例來形成。替代性實施例可以包括蝕刻基板50以形成鰭片53；形成犧牲間隔物層以覆蓋鰭片53的側壁及底部；並且將犧牲間隔物層與硬遮罩結合用作蝕刻遮罩，來進一步蝕刻基板50。結果，形成半導體基底51。鰭片52在其側壁上沒有形成犧牲間隔層，因此在其下方沒有形成半導體基底。取而代之的是，鰭片52的頂部可以與鰭片53同時形成，且當形成半導體基底51時形成鰭片52的底部。因此，鰭片52的底部可以與半導體基底51的底部實質上(substantially)共面(coplanar)。然後，移除犧牲間隔物層。也可以使用其他方法來形成鰭片52、鰭片53及半導體基底51。
可以藉由任何合適的方法來使鰭片圖案化。舉例而言，可以使用一或多種光微影製程來使鰭片52及鰭片53圖案化，前述一或多種光微影製程包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程將光微影製程及自對準製程結合，從而允許創造具有舉例而言，間距(pitches)小於使用單一且直接光微影法可獲得的間距的圖案。舉例而言，在一實施例中，形成犧牲層在基板上方，並使用光微影製程使犧牲層圖案化。使用自對準製程沿著經圖案化的犧牲層旁邊(alongside)形成間隔物。然後移除犧牲層，之後可以使用剩餘的間隔物來使鰭片圖案化。在一些實施例中，可以保留遮罩(或其他層)在鰭片52及鰭片53上。
根據本揭露的一些實施例，鰭片52可以具有高度H1，前述高度H1可以在從大約100 nm至大約180 nm的範圍內、或者在從大約100 nm至大約200 nm的範圍內的。半導體基底51可以具有高度H2，前述高度H2可以在從大約10 nm至大約60 nm的範圍內、或者在從大約10 nm至大約100 nm的範圍內，且鰭片53可以具有高度H3，前述高度H3可以在從大約40 nm至大約170 nm的範圍內、或者在從大約10 nm至大約100 nm的範圍內。在第一區域46中的相鄰鰭片52可以在介於相鄰鰭片52的側壁之間具有寬度W1，且在第二區域48中的相鄰鰭片53可以在介於相鄰鰭片53的側壁之間具有寬度W2。寬度W1可大於寬度W2。舉例而言，在第一區域46中的鰭片52的鰭片密度(fin density)可以小於在第二區域48中的鰭片53的鰭片密度。寬度W1可以在從大約40 nm至大約200 nm的範圍內，且寬度W2可以在從大約15 nm至大約40 nm的範圍內。半導體基底51可以具有寬度W3，前述寬度W3是在從大約40 nm至大約140 nm的範圍內。每個鰭片53可以具有寬度W4，前述寬度W4可以在從大約2 nm至大約20 nm的範圍內。另外，介於在第一區域46中的最外側(outermost)鰭片52的側壁與第二區域48中的最外側鰭片的側壁之間的寬度W5可以在從大約40 nm至大約100 nm的範圍內。已經觀察到的是，當鰭片52、半導體基底51及鰭片53分別具有上述高度H1、H2及H3時，且在第一區域46中的相鄰鰭片52在介於相鄰鰭片52的側壁之間具有上述寬度W1，且在第二區域48中的相鄰鰭片53在介於相鄰鰭片53的側壁之間具有上述寬度W2，可以具有優點。舉例而言，當半導體基底51具有大於10 nm的高度H2、或者鰭片53具有在從30nm至100nm的範圍內的高度H3，在將第一區域46及第二區域48中的第一介電層54轉換為第二介電層55的轉換製程(參照第8A圖)之後，可以留下(left)在第二區域48中隨後形成的第一介電層54的一部分不轉換(unconverted)。作為另一範例，當半導體基底51具有大於60nm且大於100nm的高度H2時，在將第一區域46及第二區域48中的第一介電層54轉換為第二介電層55的隨後的轉換製程(參照第8A圖)之後，介於在第二區域48中的氮的第二濃度以及在第一區域46中的氮的第一濃度之間的差值可大於第一濃度的10%。由於氮的濃度差異，在用於定義淺溝槽隔離(Shallow Trench Isolation，STI)區域(參照第11圖)的回蝕製程期間中，第二介電層55的凹入(recessing)可能不均勻。據此，可能導致製造缺陷。
藉由調整鰭片52及鰭片53的高度，可以控制在第一區域46及第二區域48中隨後轉換的第二介電層55(參照第9圖)的厚度及深度均勻性，其允許使在第一區域46及第二區域48之兩者中的第一介電層54完全地轉換(complete conversion)至第二介電層55。
在一些實施例中，鰭片53及鰭片52具有大致上(roughly)相同的高度。舉例而言，鰭片52的高度H1可以等於半導體基底51的高度H2及鰭片53的高度H3之總和。插入(interposed)在相鄰鰭片52之間的第一凹部具有深寬比(高度H1/寬度W1)，插入在相鄰鰭片53之間的第二凹部具有深寬比(高度H3/寬度W2)，且深寬比(高度H1/寬度W1)與深寬比(高度H3/寬度W2)相同或相似。在一些範例中，可以降低(lowered)或者甚至省略半導體基底51。舉例而言，鰭片53的最上表面(topmost)低於鰭片52的最上表面的同時，可以降低半導體基底51，使得相較於插入在相鄰鰭片52之間的第一凹部的深寬比(高度H1/寬度W1)，插入在相鄰鰭片53之間的第二凹部具有相同或較小的深寬比(高度H3/寬度W2)。根據本揭露的替代實施例，介於鰭片52及鰭片53之間的高度差值小於鰭片52的高度的10%。
在第7圖中，第一介電層54形成在基板50上方，且在相鄰的鰭片52及相鄰的鰭片53之間。第一介電層54可以藉由流動式化學氣相沉積(flowable chemical vapor deposition，flowable CVD，FCVD)(例如，在遠程電漿系統中執行化學氣相沉積類(CVD based)的材料沉積，並進行後固化以使其轉變為諸如氧化物的另一種材料)製程或其類似製程。在一實施例中，形成第一介電層54，使得第一介電層54的多餘介電材料覆蓋鰭片52及鰭片53。雖然第一介電層54顯示為單層，但是一些實施例可以利用多層。舉例而言，在一些實施例中，可以首先沿著基板50及鰭片52或鰭片53的表面形成襯層(未顯示)。此後，可以形成諸如上述討論的填充材料在襯層上方。
形成第一介電層54的FCVD製程可以包括將第一區域46、第二區域48及基板50暴露於含矽(silicon-containing)前驅物及含氮(nitrogen-containing)前驅物。在一些實施例中，含矽前驅物是聚矽氮烷(polysilazane)。聚矽氮烷是具有由矽原子及氮原子以交替順序組成的基本結構(basic structure)的聚合物。在聚矽氮烷中，一般而言，每個矽原子與兩個氮原子鍵結(bound)，或者每個氮原子與兩個矽原子鍵結，因此它們可以主要描述為化學式[R1 R2 Si-NR3 ]n 的分子鏈，其中R1 -R3 可以是氫原子或有機取代基。
在一些實施例中，含矽前驅物是矽烷胺(silylamine)，諸如三矽烷胺(trisilylamine，TSA)、二矽烷胺(disilylamine，DSA)或其組合。一或多種載氣亦可包括在含矽前驅物中。載氣可以包括氦(helium，He)、氬(argon，Ar)、氮(nitrogen，N2 )、其類似氣體或其組合。
含氮前驅物可以包括NH3 、N2 、其類似物或其組合。在一些實施例中，將含氮前驅物在沉積腔之外的遠程電漿系統(remote plasma system，RPS)中活化成電漿。諸如O2 或其類似物的氧源氣體(oxygen source gas)可包含在含氮前驅物中，且在RPS中活化成電漿。在一些實施例中，在RPS中產生的電漿藉由載氣攜帶到沉積腔中，其中載氣包括He、Ar、N2 、其類似氣體或其組合。
混合含矽前驅物及含氮前驅物，並使含矽前驅物及含氮前驅物反應，以在基板50上方、介於相鄰鰭片52之間及介於相鄰鰭片53之間沉積包含矽及氮的第一介電層54。
在第8A圖中，顯示用以固化或處理第一介電層54的退火製程，其中諸如藉由氧化製程來轉換第一介電層54。氧化製程可以包括在含氧環境(例如，蒸汽(steam))中的退火。轉換製程可以將第一介電層54轉換為第二介電層55，第二介電層55可以是或包括氧化矽(SiOx )。在一些實施例中，退火製程可以是在大約300℃至大約700℃的溫度範圍內執行的濕式熱退火(wet thermal anneal)製程，並且持續數小時。在一些實施例中，濕式熱退火製程可以在從大約400托(Torr)至大約760 Torr的範圍內的壓力下執行。在一些實施例中，濕式退火包括濕蒸汽，前述濕蒸汽可以藉由使用水蒸氣產生器(water vapor generator)、水蒸發器(water vaporizer)或在火炬單元(torch unit)中結合氫氣及氧氣來產生。
在一些實施例中，濕式退火製程可以幫助破壞在第一介電層54中的Si-N及Si-H鍵結，並促進Si-Si及Si-O鍵結的形成。相較於第二區域48，在第一區域46中的第一介電層54到第二介電層55的轉換效率及轉換速率可以不同。介於兩個相鄰鰭片之間的第一介電層54至第二介電層55的深度轉換速率(rate of depth conversion)可以取決於介於兩個相鄰鰭片之間的寬度，使得較大的寬度產生較大的深度轉換速率。舉例而言，第一區域46可以具有第一深度轉換速率R1，第二區域48可以具有第二深度轉換速率R2，且第一深度轉換速率R1大於第二深度轉換速率R2。第一深度轉換速率R1可以在從7.75到700 奈米/(分鐘)1/2 (nm(min)1/2 )的範圍內，且第二深度轉換速率R2可以在6.2至600 (nm(min)1/2 )的範圍內。結果，在第二區域48中的經轉換的第二介電層55的底表面可以以高度H4高於在第一區域46中的經轉換的第二介電層55的底表面。
在一些實施例中，在第一區域46及第二區域48中的第二介電層55中的氮濃度可以在從1×1019 原子/cm3 (atoms/cm3 )到1×1021 原子/cm3 的範圍內。在一些實施例中，在第二區域48中的第二介電層55中的氮濃度可以在第一區域46中的第二介電層55中的氮濃度的10%以內。
第8B圖顯示用於如上述第8A圖所示的將第一介電層54轉換為第二介電層55退火製程的第一介電層54的轉換深度與退火時間軌跡的範例。軌跡140對應於斜率A，前述斜率A描述可能在介於第一區域46中的一對相鄰鰭片(a pair of adjacent fins)之間的第一介電層54的轉換速率，同時軌跡150對應於斜率B，前述斜率B描述可能在介於第二區域48中的一對相鄰鰭片之間的第一介電層54的轉換速率。介於兩個相鄰鰭片之間的第一介電層54到第二介電層55的轉換速率可以取決於介於兩個相鄰鰭片之間的寬度，使得寬度越大，轉換速率越高。在第一區域46中的鰭片52的鰭片密度可以小於在第二區域48中的鰭片53的鰭片密度，且介於在第一區域46中的兩個相鄰鰭片52之間的寬度可以大於介於在第二區域48中的兩個相鄰鰭片53之間的寬度。介於在第一區域46中的該對相鄰鰭片52之間的第一介電層54的轉換速率(由軌跡140所示)高於介於在第二區域48中的該對相鄰鰭片53之間的第一介電層54的轉換速率(由軌跡150所示)。
第9圖顯示了在將第一介電層54完全轉換成第二介電層55的退火製程之後，在形成FinFET的中間階段的剖面圖。本揭露的實施例描述使第一區域46及第二區域48中的第二介電層55具有更均勻的介電品質及組分的製程。可以將在第一區域46中的經轉換的第二介電層55的整個厚度T1的轉換時間及在第二區域48中的經轉換的第二介電層55的整個厚度T2的轉換時間控制在10%以內。在一些實施例中，可以控制在第一區域46中的整個第一介電層54到第二介電層55的轉換、以及在第二區域48中的整個第一介電層54到第二介電層55的轉換為在相同時間結束。這是藉由使用以上在第6圖中描述的結構來實現的，其中鰭片52具有高度H1，且前述高度H1可以在從大約100 nm至大約180 nm的範圍內，或者在從大約100 nm至大約200 nm的範圍內；在第二區域48中的半導體基底51具有高度H2，且前述高度H2可以在從大約10 nm至大約60 nm的範圍內，或者在從大約10 nm至大約100 nm的範圍內；且在第二區域48中的鰭片53具有高度H3，前述高度H3可以在從大約40 nm至大約170 nm的範圍內，或在從大約10 nm至大約100 nm的範圍內。上面在第6圖中描述的結構及特定尺寸補償了介於在第一區域46中的相鄰鰭片52之間的第一介電層54的轉換速率以及介於在第二區域48中的相鄰鰭片53之間的第一介電層54的轉換速率的差值。半導體基底51以等於高度H2的量(amount)減少在第二區域48中的第一介電層的厚度，且因此減少了將在第二區域48中的整個第一介電層54轉換為第二介電層55所需的轉換時間。然後，雖然在第一區域46中的第一介電層54具有更快的轉換速率，但是將在第二區域48中的整個第一介電層54轉換為第二介電層55的經減少的轉換時間能夠匹配(match)將在第一區域46中的整個第一介電層54轉換為第二介電層55所需的轉換時間。另外，由於在第一區域46及第二區域48之兩者中將第一介電層54轉換成第二介電層55的退火製程花費相同的時間量，因此使得在第一區域46及第二區域48之間的第二介電層55達到更均勻的介電品質及組分。舉例而言，在第二區域48中的第二介電層55中的氮濃度可以在第一區域46中的第二介電層55中的氮濃度的10%以內。
在第10圖中，對第二介電層55施加移除製程，以移除鰭片52及鰭片53上方的第二介電層55的材料。在一些實施例中，可以利用諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕(etch back)製程、其組合或其類似製程的平坦化製程。平坦化製程暴露鰭片52及鰭片53，使得在平坦化製程完成之後，鰭片52及鰭片53與第二介電層55的頂表面為水平(level)。在遮罩保留在鰭片52及鰭片53上的實施例中，平坦化製程可以暴露遮罩或移除遮罩，使得在平坦化製程完成之後，遮罩或鰭片52及鰭片53的頂表面各別與第二介電層55的頂表面為水平。
在第11圖中，使第二介電層55凹入(recessed)以形成淺溝槽隔離(STI)區域56。使第二介電層55凹入，使得各別在第一區域46及第二區域48中的鰭片52及鰭片53的上部從介於相鄰的STI區域56之間突出。再者，STI區域56的頂表面可以具有如圖所示的平坦表面、凸出(convex)表面、凹入(concave)(諸如，碟狀(dishing))表面或其組合。藉由適當的蝕刻，STI區域56的頂表面可以形成為平坦的、凸出的及/或凹入的。可以使用可接受的蝕刻製程來使STI區域56凹入，諸如使用對第二介電層55的材料具有選擇性的蝕刻製程(例如，以比對鰭片52及鰭片53的材料更快的速率來蝕刻第二介電層55的材料)。舉例而言，可以使用例如稀氫氟酸(dilute hydrofluoric，dHF)來移除氧化物。在第一區域46及第二區域48中的第二介電層55的蝕刻速率是取決於在第一區域46及第二區域48的每一個中的介電層品質及組分。本揭露的實施例描述了使得在第一區域46及第二區域48中的第二介電層55具有更均勻的品質及組分的製程。這允許在第一區域46及第二區域48中的蝕刻速率均勻性及控制。結果，可以更精確地控制從STI區域56上方突出的鰭片52及鰭片53的高度，並且可以提高良率。在一些實施例中，STI區域56的頂表面可以與插入在介於第二區域48中的相鄰鰭片53之間的凹部的底部處於同一水平(level)。
第12圖顯示了根據替代實施例的在製造FinFET的中間階段的剖面圖。第12圖顯示了在基板50的第一區域122及第二區域123中的鰭片52、以及在基板50的第三區域124及第四區域126中的鰭片53。在第一區域122及第二區域123中的鰭片52可具有高度H5，前述高度H5可以在從大約100 nm至大約180 nm的範圍內，或在從大約100 nm至大約200 nm的範圍內。在第三區域124及第四區域126中的半導體基底51可以具有高度H6，前述高度H6可以在大約10 nm至大約60 nm的範圍內，或者在大約10 nm至大約100 nm的範圍內；在第三區域124及第四區域126中的鰭片53可以具有高度H7，前述高度H7可以在大約40 nm至大約170 nm的範圍內，或在大約10 nm至100 nm的範圍內。在第一區域122中的相鄰鰭片52可以在介於第一區域122中的相鄰鰭片52的側壁之間具有寬度W6，並且在第二區域123中的相鄰鰭片52可以在第二區域123中的相鄰鰭片52的側壁之間具有寬度W7。寬度W6可以在大約100 nm至大約300 nm的範圍內，且寬度W7可以在大約40 nm至大約200 nm的範圍內。在第三區域124及第四區域126中的半導體基底51可以具有寬度W8，前述寬度W8在大約40 nm至大約140 nm的範圍內。每個鰭片53可以具有寬度W9，前述寬度W9可以在大約2 nm至大約20 nm的範圍內。在第三區域124及第四區域126中的相鄰鰭片53在相鄰鰭片53的側壁之間可以具有寬度W10，前述寬度W10可以在大約15 nm至大約40 nm的範圍內。另外，介於在第三區域124中的最外面的鰭片53的側壁以及在第四區域126中的最外面的鰭片53的側壁之間的寬度W11可以在大約40 nm至大約100 nm的範圍內。
在第12圖中，使第二介電層55凹入，以形成淺溝槽隔離(STI)區域56。使第二介電層55凹入，使得在第一區域122及第二區域123中的鰭片52的上部以及在第三區域124及第四區域126中的鰭片53的上部從介於相鄰的STI區域56之間突出。在第一區域122、第二區域123、第三區域124及第四區域126中的第二介電層55的蝕刻速率取決於在第一區域122、第二區域123、第三區域124及第四區域126的每一個中的介電層品質及組分。本揭露的實施例描述了結果在第一區域122、第二區域123、第三區域124及第四區域126中的第二介電層55具有更均勻的品質及組分的製程。這允許在第一區域122、第二區域123、第三區域124及第四區域126中的蝕刻速率均勻性及控制。結果，從STI區域56上方突出的鰭片52及鰭片53的高度可以更精確的控制，且可以提高良率。
上述關於第2至7、8A、8B及9至11圖描述的製程僅僅是可以如何形成鰭片52及鰭片53的一個範例。在一些實施例中，可以藉由磊晶生長製程來形成鰭片。舉例而言，可在基板50的頂表面上方形成介電層，且溝槽可以蝕刻穿過介電層，以暴露出下層的(underlying)基板50。可以在溝槽中磊晶生長同質磊晶(homoepitaxial)結構，且可以使介電層凹入，使得同質磊晶結構從介電層突出，以形成鰭片。另外，在一些實施例中，異質磊晶(heteroepitaxial)結構可以用於鰭片52及鰭片53。舉例而言，可以使在第10圖的鰭片52及鰭片53凹入，且可以在經凹入的鰭片52及鰭片53上方磊晶生長與鰭片52及鰭片53不同的材料。在這樣的實施例中，鰭片52及鰭片53包括經凹入的材料、及設置在經凹入的材料上方的磊晶生長材料。在另一實施例中，可以在基板50的頂表面上方形成介電層，且溝槽可以蝕刻穿過介電層。然後，可以使用與基板50不同的材料在溝槽中磊晶生長異質磊晶結構，且可以使介電層凹入，使得異質磊晶結構從介電層突出，以形成鰭片52及鰭片53。在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，在生長期間中，可以原位摻雜(in situ doped)磊晶生長的材料，雖然原位摻雜及植入摻雜(implantations)可以一起使用，但原位摻雜可以消除先前及之後的植入摻雜。
更進一步地，在n型區域(例如，n型金屬氧化物半導體(N type Metal-Oxide-Semiconductor，NMOS)區域)中磊晶生長與在p型區域(例如，p型金屬氧化物半導體(P type Metal-Oxide-Semiconductor，PMOS)區域)中的材料不同的材料可能是有利的。在各個實施例中，鰭片52及鰭片53的上部可以由矽鍺(Six Ge1-x ，其中x可以在0至1的範圍內)、碳化矽、純的(pure)或實質上為純的(substantially pure)鍺、III-V族化合物半導體、II-VI族化合物半導體或其類似物來形成。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦(indium arsenide)、砷化鋁(aluminum arsenide)、砷化鎵(gallium arsenide)、磷化銦(indium phosphide)、氮化鎵(gallium nitride)、砷化銦鎵(indium gallium arsenide)、砷化銦鋁(indium aluminum arsenide)、銻化鎵(gallium antimonide)、銻化鋁(aluminum antimonide)、磷化鋁(aluminum phosphide)、磷化鎵(gallium phosphide)或其類似物。
進一步在第11圖中，可以形成適當的井區(未顯示)在鰭片52、鰭片53及/或基板50中。在具有不同井區類型的一些實施例中，可以使用光阻及/或其他遮罩(未顯示)，來實現用於n型區域(未顯示)及p型區域(未顯示)的不同植入步驟。使光阻圖案化以暴露基板50的p型區域。可以藉由使用旋轉塗布(spin-on)技術來形成光阻，且可以使用可接受的光微影技術來對光阻進行圖案化。一旦使光阻圖案化，在p型區域中可以執行n型摻質植入，且光阻可以用作遮罩，以實質上防止n型摻質植入到n型區域中。n型摻質可以是磷(phosphorus)、砷(arsenic)、銻(antimony)或其類似物，且以等於或小於1018 cm-3 的濃度植入到區域中，諸如在介於大約1016 cm-3 至大約1018 cm-3 的範圍內。在植入製程之後，諸如藉由可接受的灰化製程移除光阻。
接續p型區域的植入之後，形成光阻在p型區域(未顯示)中的鰭片52、鰭片53及STI區域56上方。使光阻圖案化以暴露基板50的n型區域(未顯示)。可以藉由使用旋轉塗布技術來形成光阻，且可以使用可接受的光微影技術來使光阻圖案化。一旦使光阻圖案化，可以在n型區域中執行p型摻質植入，且光阻可以用作遮罩，以實質上防止p型摻質植入到p型區域中。p型摻質可以是硼(boron)、氟化硼(boron fluoride)、銦(indium)或其類似物，且以等於或小於1018 cm-3 的濃度植入到區域中，諸如在介於大約1016 cm-3 至大約1018 cm-3 的範圍內。在植入製程之後，諸如藉由可接受的灰化製程移除光阻。
在n型區域(未顯示)及p型區域(未顯示)的植入之後，可以執行退火以修復植入損傷並活化已經植入的p型及/或n型摻質。在一些實施例中，在生長期間中，可以原位摻雜磊晶鰭片的生長材料，且雖然原位摻雜及植入摻雜可以一起使用，但原位摻雜可以消除植入摻雜。
第13、14A、15A、16A、17A、18A、19A、20A、21A及22A顯示了不連續的第一區域46及第二區域48。雖然第一區域46可以與第二區域48看似相鄰，但是第一區域46可以與第二區域48物理上地分離(如分隔件33所示)，並且可以設置任何數量的裝置部件(例如，其他主動裝置、摻雜區域、隔離結構等)在介於第一區域46及第二區域48之間。在第13圖中，在鰭片52及鰭片53上形成虛設介電層。虛設介電層60可以是舉例而言，氧化矽、氮化矽、其組合或其類似物，且可以根據可接受的技術沉積或熱生長虛設介電層。形成虛設閘極層62在虛設介電層60上方，且形成遮罩層64在虛設閘極層62上方。可以沉積虛設閘極層62在虛設介電層60上方，然後諸如藉由CMP平坦化。可以沉積遮罩層64在虛設閘極層62上。虛設閘極層62可以是導電或非導電材料，且可以選自包括非晶矽(amorphous silicon)、多晶矽(polycrystalline-silicon，polysilicon)、多晶矽鍺(poly-crystalline silicon germanium，poly-SiGe)、金屬氮化物(metallic nitrides)、金屬矽化物(metallic silicides)、金屬氧化物(metallic oxides)及金屬的群組。可以藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺鍍沉積或其他技術來沉積虛設閘極層62。虛設閘極層62可以由其他材料製成，且相較於例如STI區域56的隔離區域及/或虛設屆店層60的蝕刻，前述其他材料具有高蝕刻選擇性。遮罩層64可以包括舉例而言氮化矽、氮氧化矽(silicon oxynitride)或其類似物的一或多層。在此範例中，形成單一虛設閘極層62及單一遮罩層64跨越(across)鰭片52、鰭片53及基板50。應注意的是，僅用於說明目的，而顯示虛設介電層60僅覆蓋鰭片52及鰭片53。在一些實施例中，可以沉積虛設介電層60，使得虛設介電層60覆蓋STI區域56，在STI區域56上方且在介於虛設閘極層62及STI區域56之間延伸。
在第14A及14B圖中，可以使用可接受的光微影及蝕刻技術，使遮罩層64(參照第13圖)圖案化，以形成遮罩74。然後，可以將遮罩74的圖案轉移到虛設閘極層62。在一些實施例中(未顯示)，還可以藉由可接受的蝕刻技術，將遮罩74的圖案轉移到虛設介電層60上，以形成虛設閘極72。虛設閘極72覆蓋鰭片52及鰭片53的各別的通道區域58。遮罩74的圖案可以用於將每個虛設閘極72與相鄰的虛設閘極物理上地分離。虛設閘極72還可以具有實質上垂直於相應的磊晶鰭片52及鰭片53的長度方向的長度方向。
進一步在第14A及14B圖中，可以形成閘極密封間隔物80在虛設閘極72、遮罩74及/或鰭片52及鰭片53的經暴露表面上。可以進行熱氧化或沉積，然後進行非等向性蝕刻來形成閘極密封間隔物80。閘極密封間隔物80可以由氧化矽、氮化矽、氮氧化矽或其類似物來形成。
在形成閘極密封間隔物80之後，可以執行用於輕摻雜的源極/汲極(lightly doped source/drain，LDD)區域(未明確示出)的植入。在具有不同裝置類型的實施例中，類似於以上在第11圖中所討論的植入，可以在n型區域上方形成諸如光阻的遮罩，同時暴露p型區域，且可以將適當類型(例如，p型)的摻質植入到p型區域中的經暴露的鰭片52及經暴露的鰭片53中。然後可以移除遮罩。隨後，可以在p型區域上方形成諸如光阻的遮罩，同時暴露n型區域，並且可以將適當類型(例如，n型)的摻質植入到n型區域50N中的經暴露的鰭片52及經暴露的鰭片53中。然後可以移除遮罩。n型摻質可以是先前討論的任何n型摻質，且p型摻質可以是先前討論的任何p型摻質。輕摻雜的源極/汲極區域可以具有從大約1015 cm-3 到大約1019 cm-3 的摻質濃度。可以使用退火來修復植入損傷並活化經植入的摻質。
在第15A及15B圖中，沿著虛設閘極72及遮罩74的側壁在閘極密封間隔物80上形成閘極間隔物86。可以藉由共形地沉積絕緣材料且隨後對絕緣材料進行非等向性蝕刻，來形成閘極間隔物86。閘極間隔物86的絕緣材料可以是氧化矽、氮化矽、氧氮化矽、碳氮化矽、其組合或其類似物。
注意的是，以上揭露總體上描述了形成間隔物及LDD區域的製程。可以使用其他製程及順序。舉例而言，可以利用更少或額外的間隔物，可以利用不同順序的步驟(例如，可以在形成閘極間隔物86之前不蝕刻閘極密封間隔物80，從而產生「L形(L-shaped)」閘極密封間隔物；可以形成或移除間隔物；及/或其類似步驟)。再者，可以使用不同的結構及步驟來形成n型及p型裝置。舉例而言，可以在形成閘極密封間隔物80之前，形成用於n型裝置的LDD區域，同時在形成閘極密封間隔物80之後，可以形成用於p型裝置的LDD區域。
在第16A及16B圖中，形成磊晶源極/汲極區域82在鰭片52及鰭片53中。形成磊晶源極/汲極區域82在鰭片52及鰭片53中，使得每個虛設閘極72設置在介於磊晶源極/汲極區域82的各自對應的相鄰對(neighboring pairs)磊晶源極/汲極區域82之間。在一些實施例中，磊晶源極/汲極區域82可以延伸到鰭片52及鰭片53中，且亦可能穿透(penetrate through)鰭片52及鰭片53。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區域82與虛設閘極72以適當的橫向距離分離，以使得磊晶源極/汲極區域82不會使所形成的FinFET的隨後形成的閘極短路。可以選擇磊晶源極/汲極區域82的材料，以在各自的通道區域58中施加應力，從而提高性能。
可以藉由遮蔽p型區域，並蝕刻n型區域中的鰭片52及鰭片53的源極/汲極區域，以形成在n型區域中的磊晶源極/汲極區域82，來形成在鰭片52及鰭片53中的凹部。第16A及16B圖可施加至n型區域或p型區域中。然後，在凹部中磊晶生長在n型區域中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可以包括任何可接受的材料，諸如適用於n型FinFET的材料。舉例而言，如果鰭片52及鰭片53是矽，在n型區域中的磊晶源極/汲極區域82可以包括在通道區域58中施加拉伸應力的材料，諸如矽、碳化矽、磷摻雜的碳化矽(phosphorous doped silicon carbide)、磷化矽(silicon phosphide)或其類似物。在n型區域中的磊晶源極/汲極區域82可以具有從鰭片52及鰭片53的相應的表面凸起的(raised)表面，且可以具有刻面。
可以藉由遮蔽n型區域，並蝕刻在p型區域中的鰭片52及鰭片53的源極/汲極區域，以形成在p型區域中的磊晶源極/汲極區域82，來形成在鰭片52及鰭片53中的凹部。然後，在凹部中磊晶生長在p型區域中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可以包括任何可接受的材料，諸如適用於p型FinFET的材料。舉例而言，如果鰭片52及鰭片53是矽，在p型區域中的磊晶源極/汲極區域82可以包括在通道區域58中施加壓縮應力的材料，諸如矽鍺(silicon-germanium)、硼摻雜的矽鍺(boron doped silicon-germanium)、鍺(germanium)、鍺錫(germanium tin)或其類似物。在p型區域中的磊晶源極/汲極區域82可以具有從鰭片52及鰭片53的相應表面凸起的表面，且可以具有刻面。
類似於先前討論的用於形成輕摻雜源極/汲極區域，然後進行退火的製程，磊晶源極/汲極區域82及/或鰭片52及鰭片53可以植入摻質以形成源極/汲極區域。源極/汲極區域可以具有在介於大約1019 cm-3 至大約1021 cm-3 之間的摻雜濃度。用於源極/汲極區域的n型及/或p型摻質可以是先前討論的任何摻質。在一些實施例中，在生長期間中可以原位摻雜磊晶源極/汲極區域82。
作為用於形成磊晶源極/汲極區域82的磊晶製程的結果，在n型區域及p型區域中，磊晶源極/汲極區域的上表面具有刻面，且前述刻面橫向向外擴展超過(expand laterally outward beyond)鰭片52及鰭片53的側壁。在一些實施例中，如第16C圖所示，這些刻面導致相同的FinFET的相鄰的磊晶源極/汲極區域82合併(merge)。在其他實施例中，如第16D圖所示，在磊晶製程完成之後，相鄰的源極/汲極區域82保持分離。在如第16C及16D圖所示的實施例中，閘極間隔物86形成為覆蓋在STI區域56上方延伸的鰭片52及鰭片53的側壁的一部分，從而阻擋磊晶生長。在一些其他實施例中，可以調整用於形成閘極間隔物86的間隔物蝕刻以移除間隔物材料，來允許磊晶生長的區域延伸到STI區域56的表面。
在第17A及17B圖中，第一層間介電質(interlayer dielectric，ILD)88沉積在第16A及16B圖所示的結構上。第一ILD 88可以由介電材料形成，且可以藉由諸如CVD、電漿輔助(plasma-enhanced)CVD(PECVD)或FCVD的任何合適的方法來沉積。介電材料可包括磷矽酸鹽玻璃(phosphor-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphor-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate Glass，USG)或其類似物。可以使用藉由任何可接受的方法形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)87設置在介於第一ILD 88與磊晶源極/汲極區域82、遮罩74及閘極間隔物86之間。CESL 87可以包括具有比上層的(overlying)第一ILD 88的材料的蝕刻速率更低的介電材料，諸如氮化矽、氧化矽、氮氧化矽或其類似物。
在第18A及18B圖中，可以執行諸如CMP的平坦化製程，以使第一ILD 88的頂表面與虛設閘極72或遮罩74的頂表面齊平。平坦化製程還可以移除虛設閘極72上的遮罩74、以及沿著遮罩74的側壁的閘極密封間隔物80及閘極間隔物86的一部分。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86及第一ILD88的頂表面齊平。因此，虛設閘極72的頂表面藉由(through)第一ILD 88暴露。在一些實施例中，可以保留遮罩74，在這種情況下，平坦化製程使第一ILD 88的頂表面與遮罩74的頂表面齊平。
在第19A及19B圖中，在蝕刻步驟中移除虛設閘極72及遮罩74(如果存在的話)，從而形成凹部90。也可以移除在凹部90中的虛設介電層60的一部分。在一些實施例中，僅移除虛設閘極72，且保留虛設介電層60，且藉由凹部90暴露虛設介電層60。在一些實施例中，虛設介電層60從晶片的第一區域(例如，核心邏輯(core logic)區域)中的凹部90移除，並保留在晶片第二區域(例如，輸入/輸出(input/output)區域)的凹部90中。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛設閘極72。舉例而言，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，前述乾式蝕刻製程選擇性地(selectively)蝕刻虛設閘極72，且很少或沒有蝕刻第一ILD 88或閘極間隔物86。每個凹部90暴露及/或上覆(overlies)在鰭片52或鰭片53的相應的通道區域58。每個通道區域58設置在介於相鄰對的磊晶源極/汲極區域82之間。在移除期間中，當蝕刻虛設閘極72時，虛設介電層60可以用作蝕刻停止層。然後，在移除虛設閘極72之後，可以可選地(optionally)移除虛設介電層60。
在第20A及20B圖中，形成閘極介電層92及閘極電極94以取代閘極。第20C圖顯示第20B圖的區域89的詳細視圖。閘極介電層92共形地設置在凹部90中，諸如在鰭片52及鰭片53的頂表面及側壁上、以及閘極密封間隔物80/閘極間隔物86的側壁上。亦可形成閘極介電層92在第一ILD 88的頂表面上。在一些實施例中，閘極介電層92包括一或多個介電層，諸如氧化矽、氮化矽、金屬氧化物(metal oxide)、金屬矽酸鹽(metal silicate)或其類似物中的一或多層。舉例而言，在一些實施例中，閘極介電層92包括藉由熱氧化或化學氧化形成的氧化矽的介面層、以及上層的高介電常數(高k，high dielectric constant)介電材料，諸如金屬氧化物或鉿(hafnium)、鋁(aluminum)、鋯(zirconium)、鑭(lanthanum)、錳(manganese)、鋇(barium)、鈦(titanium)、鉛(lead)的矽酸鹽及其組合。閘極介電層92可以包括具有大於大約7.0的k值的介電層。閘極介電層92的形成方法可以包括分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(Atomic Layer Deposition，ALD)、PECVD及其類似製程。在其中保留虛設介電層60的一部分在凹部90中的實施例中，閘極介電層92包括虛設閘極介電層60的材料(例如，SiO2 )。
閘極電極94分別沉積在閘極介電層92上方，並填充凹部90的其餘部分。閘極電極94可以包括含金屬的材料，諸如氮化鈦(titanium nitride)、氧化鈦(titanium oxide)、氮化鉭(tantalum nitride)、碳化鉭(tantalum carbide)、鈷(cobalt)、釕(ruthenium)、鋁(aluminum)、鎢(tungsten)、其組合或其多層。舉例而言，雖然在第20B圖中顯示了單一閘極電極94，但是如第20C圖所示，閘極電極94可以包括任何數量的襯層94A、任何數量的功函數調整層94B及填充材料94C。在填充凹部90之後，可以執行諸如CMP的平坦化製程，以移除閘極介電層92的多餘部分及閘極電極94的材料，這些多餘部分在第一ILD 88的頂表面上方。因此，閘極電極94及閘極介電層92的材料的剩餘部分形成所得的FinFET的替代閘極。閘極電極94及閘極介電層92可以統稱為「閘極堆疊物(gate stack)」。閘極及閘極堆疊物可以沿著鰭片52及鰭片53的通道區域58的側壁延伸。
可以同時發生在n型區域(未顯示)及p型區域(未顯示)中的閘極介電層92的形成，使得在每個區域中的閘極介電層92由相同的材料形成，並且閘極電極94的形成可以同時發生，使得在每個區域中的閘極電極94由相同的材料形成。在一些實施例中，在每個區域中的閘極介電層92可以藉由不同的製程形成，使得閘極介電層92可以是不同的材料，及/或在每個區域中的閘極電極94可以藉由不同的製程形成，使得閘極電極94可以是不同的材料。當使用不同的製程時，可以使用各種遮罩步驟來遮蔽及暴露適當的區域。
在第21A及21B圖中，形成閘極遮罩96在閘極堆疊物(包括閘極介電層92及對應的閘極電極94)上，且閘極遮罩可以設置在閘極間隔物86的相對部分之間。在一些實施例中，形成閘極遮罩96包括使閘極堆疊物凹入，從而在閘極堆疊物上方及介於閘極間隔物86的相對部分之間形成凹部。填充包括諸如氮化矽、氮氧化矽或其類似物的介電材料的一或多層的閘極遮罩96在凹部中，然後進行平坦化製程，以移除在第一ILD 88上方延伸的介電材料的多餘部分。
亦如第21A及21B圖所示，沉積第二ILD 108在第一ILD 88上方。在一些實施例中，第二ILD 108是藉由流動式CVD方法形成的可流動膜(flowable film)。在一些實施例中，第二ILD 108是由諸如PSG、BSG、BPSG、USG或其類似物的介電材料形成，且可以藉由諸如CVD及PECVD的任何合適的方法來沉積。隨後形成的閘極接觸物110(第22A及22B圖)穿過第二ILD 108及閘極遮罩96，以接觸經凹入的閘極電極94的頂表面。
在第22A及22B圖中，根據一些實施例，穿過(through)第二ILD 108及第一ILD 88形成閘極接觸物110及源極/汲極接觸物112。形成用於源極/汲極接觸物112且穿過第一ILD 88及第二ILD 108的開口，並且形成用於閘極接觸物110且穿過第二ILD 108及閘極遮罩96的開口。可以使用可接受的光微影及蝕刻技術來形成開口。在開口中形成諸如擴散阻障層、黏著層或其類似層的襯層(未顯示)及導電材料。襯層可包括鈦(titanium)、氮化鈦(titanium nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)或其類似物。導電材料可以是銅(copper)、銅合金(copper alloy)、銀(silver)、金(gold)、鎢(tungsten)、鈷(cobalt)、鋁(aluminum)、鎳(nickel)或其類似物。可以執行諸如CMP的平坦化製程，以從第二ILD 108的表面上移除多餘材料。剩餘的襯層及導電材料形成源極/汲極接觸物112及閘極接觸物110在開口中。可以執行退火製程，以在介於磊晶源極/汲極區域82與源極/汲極接觸物112之間的介面處形成矽化物(silicide)。源極/汲極接觸物112物理上地且電性上地耦合至磊晶源極/汲極區域82，且閘極接觸物110物理上地且電性上地耦合至閘極電極94。源極/汲極接觸物112及閘極接觸物110可以以不同的製程形成，或者可以以相同的製程形成。雖然顯示為以相同的剖面形成，但是應當理解的是，源極/汲極接觸物112及閘極接觸物110中的每一個可以形成為不同的剖面，這可以避免接觸物的短路。
本揭露的實施例具有一些有利部件。所揭露的方法的使用可以產生以轉換介於具有第一寬度的第一對相鄰鰭片之間的第一介電層為第二介電層，並轉換介於具有不同於第一寬度的第二寬度的第二對相鄰鰭片之間的第一介電層為第二介電層的能力，其中第一寬度是介於第一對相鄰鰭片的側壁之間，第二寬度是介於第二對相鄰鰭片的側壁之間，使得第二介電層具有更均勻的品質及組分。在隨後的蝕刻製程期間中，這允許控制介於第一對相鄰鰭片之間的第二介電層及介於第二對相鄰鰭片之間的第二介電層的蝕刻速率以及蝕刻均勻性。另外，所揭露的方法允許控制在介於第一對相鄰鰭片之間的經轉換的第二介電層及在介於第二對相鄰鰭片之間的經轉換的第二介電層的厚度及深度均勻性之兩者。
根據一實施例，方法包括：形成第一複數個鰭片(first plurality of fins)在基板的第一區域中，第一凹部插入在介於基板的第一區域中的相鄰鰭片之間，第一凹部具有第一深度及第一寬度。形成第二複數個鰭片(second plurality of fins)在基板的第二區域中，第二凹部插入在介於基板的第二區域中的相鄰鰭片之間，第二凹部具有第二深度及第二寬度。第二凹部的第二寬度小於第一凹部的第一寬度，且第二凹部的第二深度小於第一凹部的第一深度。形成第一介電層在第一複數個鰭片及第二複數個鰭片上方，其中第一介電層填充第一凹部及第二凹部。轉換(converting)在第一凹部中的第一介電層的整個厚度及在第二凹部中的第一介電層的整個厚度為經處理的(treated)介電層，其中在第一凹部中的第一介電層的第一轉換速率(first rate of conversion)大於在第二凹部中的第一介電層的第二轉換速率(second rate of conversion)。在一實施例中，方法進一步包括：使經處理的介電層凹入(recessing)，其中在使經處理的介電層凹入之後，第一複數個鰭片及第二複數個鰭片在經處理的介電層的上表面上方突出，其中經處理的介電層的上表面與第二凹部的底表面齊平(level with)。在一實施例中，第一深度在從100nm至180nm的範圍內，且第二深度在從40nm至170nm的範圍內。在一實施例中，第一深度與第二深度之間的差值在從10nm至60nm的範圍內。在一實施例中，在轉換在第一凹部中的第一介電層的整個厚度及在第二凹部中的第一介電層的整個厚度之後，經處理的介電層具有在第一凹部中的氮的第一濃度(first concentration of nitrogen)以及在第二凹部中的氮的第二濃度，且第二濃度在第一濃度的10%以內。在一實施例中，在轉換在第一凹部中的第一介電層的整個厚度及在第二凹部中的第一介電層的整個厚度的期間中，在第一凹部中的第一介電層的第一轉換速率在從7.75至700奈米/(分鐘)1/2 (nm/(min)1/2 )的範圍內。在一實施例中，在轉換在第一凹部中的第一介電層的整個厚度及在第二凹部中的第一介電層的整個厚度的期間中，在第二凹部中的第一介電層的第二轉換速率在從6.2至600nm/(min)1/2 的範圍內。在一實施例中，轉換在第一凹部中的第一介電層的整個厚度及在第二凹部中的第一介電層的整個厚度包括：暴露第一介電層至含氧(oxygen-containing)環境中。在一實施例中，轉換在第一凹部中的第一介電層的整個厚度及在第二凹部中的第一介電層的整個厚度包括：在含氧環境中執行熱退火製程。在一實施例中，經處理的介電層包括氧化物(oxide)。
根據另一實施例，方法包括：蝕刻半導體基板，以形成在半導體基板的第一區域中的複數個第一鰭片(a plurality of first fins)以及在半導體基板的第二區域中的複數個第二鰭片(a plurality of second fins)。第一凹部插入在介於半導體基板的第一區域中的相鄰第一鰭片之間，且第一凹部具有第一深度。其中，第二凹部插入在介於半導體基板的第二區域中的相鄰第二鰭片之間，且第二凹部具有第二深度。其中，第一深度大於第二深度，且複數個第一鰭片的最外面的(outermost)鰭片的側壁及複數個第二鰭片的最外面的鰭片的側壁具有相同高度。形成第一介電層在第一複數個鰭片及第二複數個鰭片上方，其中第一介電層填充第一凹部及第二凹部，且第一介電層包括第一介電材料。轉換第一介電材料為第二介電材料，以形成第二介電層。其中在轉換第一介電材料為第二介電材料的期間中的第一時間點(first point of time)處，在半導體基板的第一區域中的第一介電材料的第一厚度轉換為第二介電材料，在半導體基板的第二區域中的第一介電材料的第二厚度轉換為第二介電材料，且第一厚度大於第二厚度。其中，第一時間點早於第二時間點，且前述第二時間點是在半導體基板的第一區域及半導體基板的第二區域中的第一介電材料完全轉換為第二介電材料處。在一實施例中，轉換第一介電材料包括在從300℃至700℃的範圍內的溫度下執行熱退火製程。在一實施例中，轉換第一介電材料包括在從400托(Torr)至760 Torr的範圍內的壓力下執行濕式退火(wet anneal)。在一實施例中，第一凹部具有大於第二凹部的第二寬度的第一寬度。在一實施例中，在轉換第一介電材料為第二介電材料之後，在第二介電材料中的氮的濃度在從1x1019 原子/公分3 (atoms/cm3 )至1x1021 atoms/cm3 的範圍內。
根據一實施例，半導體裝置包括：第一複數個鰭片；凸起基底部分(raised base portion)；第二複數個鰭片及隔離層。第一複數個鰭片從基板延伸。第一複數個鰭片具有在100nm至180nm的範圍內的第一鰭片高度。凸起基底部分從基板延伸。凸起基底部分具有在10nm至60nm的範圍內的第一高度。第二複數個鰭片在凸起基底部分上。第二複數個鰭片具有第二鰭片高度，其中第二鰭片高度及第一高度的總和(sum)在100nm至180nm的範圍內。介於第一複數個鰭片的鰭片的第一側壁及第一複數個鰭片的相鄰鰭片的最接近的(nearest)側壁之間的第一寬度大於介於第二複數個鰭片的鰭片的第二側壁及第二複數個鰭片的相鄰鰭片的最接近的側壁之間的第二寬度。隔離層介於第一複數個鰭片的相鄰鰭片之間。在一實施例中，隔離層具有等於第一高度的厚度。在一實施例中，隔離層包括介電材料，前述介電材料包括氧化物。在一實施例中，隔離層具有在從1x1019 atoms/cm3 至1x1021 atoms/cm3 的範圍內的氮濃度。在一實施例中，第二複數個鰭片的第二鰭片高度在從40nm至170nm的範圍內。
前述內文概述了各種實施例的部件，使所屬技術領域中具有通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者應可理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的各種實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者也應理解的是，這些等效的構型並未脫離本揭露的發明精神與範圍，且在不脫離本揭露的發明精神與範圍的情況下，可對本揭露進行各種改變、取代或替代。
26:溝槽 33:分隔件 46, 122:第一區域 48, 123:第二區域 49:硬遮罩層 50:基板 51:半導體基底 52, 53:鰭片 54:第一介電層 55:第二介電層 56:隔離區域 58:通道區域 60:虛設介電層 62:虛設閘極層 64:遮罩層 72:虛設閘極 74:遮罩 80:閘極密封間隔物 82:源極/汲極區域 86:閘極間隔物 87:接觸蝕刻停止層 88:第一層間介電質 89:區域 90:凹部 92:閘極介電層 94:閘極電極 94A:襯層 94B:功函數調整層 94C:填充材料 96:閘極遮罩 108:第二層間介電質 110:閘極接觸物 112:源極/汲極接觸物 124:第三區域 126:第四區域 140, 150:軌跡 H1, H2, H3, H4, H5, H6, H7:高度 T1, T2:厚度 R1:第一深度轉換速率 R2:第二深度轉換速率 W1, W2, W3, W4, W5, W6, W7, W8, W9, W10, W11:寬度
根據以下的詳細說明並配合所附圖式閱讀，能夠最好的理解本揭露的態樣。應注意的是，根據本產業的標準作業，各種部件未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖是根據一些實施例，描繪鰭式場效電晶體(Fin Field Effect Transistor，FinFET)的範例的三維視圖。 第2、3、4、5、6、7及8A圖是根據一些實施例，在製造鰭式場效電晶體的中間階段的剖面圖。 第8B圖是根據一些實施例，顯示介電層轉換深度(dielectric layer conversion depth)與(versus)用於退火製程的退火時間軌跡(anneal time traces)。 第9、10、11、12、13、14A、14B、15A、15B、16A、16B、16C、16D、17A、17B、18A、18B、19A、19B、20A、20B、20C、21A、21B、22A及22B圖是根據一些實施例，在製造鰭式場效電晶體的中間階段的剖面圖。
46:第一區域
48:第二區域
50:基板
51:半導體基底
52,53:鰭片
54:第一介電層
55:第二介電層
H4:高度
R1:第一深度轉換速率
R2:第二深度轉換速率

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 形成第一複數個鰭片在一基板的一第一區域中，一第一凹部插入在介於該基板的該第一區域中的相鄰鰭片之間，該第一凹部具有一第一深度及一第一寬度； 形成第二複數個鰭片在該基板的一第二區域中，一第二凹部插入在介於該基板的該第二區域中的相鄰鰭片之間，該第二凹部具有一第二深度及一第二寬度，該第二凹部的該第二寬度小於該第一凹部的該第一寬度，且該第二凹部的該第二深度小於該第一凹部的該第一深度； 形成一第一介電層於該第一複數個鰭片及該第二複數個鰭片上方，其中該第一介電層填充該第一凹部及該第二凹部；以及 轉換在該第一凹部中的該第一介電層的整個厚度及在該第二凹部中的該第一介電層的整個厚度為經處理的介電層，其中在該第一凹部中的該第一介電層的一第一轉換速率大於在該第二凹部中的該第一介電層的一第二轉換速率。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI888059B (zh) * 2023-03-24 2025-06-21 台灣積體電路製造股份有限公司 半導體結構及其製作方法
TWI907958B (zh) 2023-02-17 2025-12-11 日日新半導體架構股份有限公司 具有多垂直薄體的電晶體結構

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US20240405022A1 (en) * 2023-05-31 2024-12-05 Tokyo Electron Limited Non-planar transistor structures and methods of manufacturing thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
TWI647764B (zh) * 2015-07-01 2019-01-11 聯華電子股份有限公司 半導體元件及其製作方法
TWI671819B (zh) * 2015-07-01 2019-09-11 United Microelectronics Corp. 半導體裝置及其製作方法
US9520392B1 (en) * 2015-11-30 2016-12-13 International Business Machines Corporation Semiconductor device including finFET and fin varactor
US10002923B2 (en) * 2016-06-06 2018-06-19 International Business Machines Corporation Techniques for forming finFET transistors with same fin pitch and different source/drain epitaxy configurations
US10217741B2 (en) * 2016-08-03 2019-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes
US10157770B2 (en) * 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having isolation structures with different thickness and method of forming the same
CN111129142B (zh) * 2018-11-01 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10861960B1 (en) * 2019-07-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI907958B (zh) 2023-02-17 2025-12-11 日日新半導體架構股份有限公司 具有多垂直薄體的電晶體結構
TWI888059B (zh) * 2023-03-24 2025-06-21 台灣積體電路製造股份有限公司 半導體結構及其製作方法

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