TWI901165B

TWI901165B - 半導體裝置結構及其形成方法

Info

Publication number: TWI901165B
Application number: TW113120385A
Authority: TW
Inventors: 林育樟; 何柏慷; 陳亮吟; 黃才育; 志安徐
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-09-06
Filing date: 2024-05-31
Publication date: 2025-10-11
Also published as: CN119317175A; TW202512303A; US20250366126A1; US20250081572A1

Abstract

本揭露的一些實施例描述一種半導體裝置結構及其形成方法。結構包括設置於基板上方的第一半導體材料及設置於第一半導體材料上的介電層。介電層包括摻雜劑。結構進一步包括設置於介電層上的第二半導體材料、與第二半導體材料接觸的第一半導體層、及與第一半導體層接觸的第一介電間隔物，其中第一介電間隔物包括摻雜劑。

Description

半導體裝置結構及其形成方法

本揭露的一些實施例涉及一種半導體裝置結構與一種形成半導體裝置結構之方法。

半導體積體電路(integrated circuit，IC)行業已經經歷指數級增長。IC材料及設計的技術進步產生了幾代IC，每一代均具有比上一代更小且更複雜的電路。在IC發展的過程中，功能密度(即，每晶片面積的互連裝置之數目)一般增加，而幾何尺寸(即，可使用製造製程產生的最小組件(或接線))減小。這種規模縮小的過程一般藉由提高生產效率及降低相關成本來提供益處。此類規模縮小亦會增加處理及製造IC的複雜性。

因此，需要改善IC的處理及製造。

根據本揭露的一些實施例，一種半導體裝置結構包括設置於基板上方的第一半導體材料及設置於第一半導體材料上的介電層。介電層包括摻雜劑。半導體裝置結構更包括設置於介電層上的第二半導體材料、與第二半導體層接觸的第一半導體層以及與第一半導體層接觸的第一介電間隔物，其中第一介電間隔物包括摻雜劑。

根據本揭露的一些實施例，一種形成半導體裝置結構之方法包括在鰭片結構的一部分上方形成犧牲閘極堆疊，移除鰭片結構的暴露部分以暴露基板的一部分及鰭片結構的半導體層的表面，在基板的暴露部分上沉積第一半導體材料，及沉積介電層。介電層包括設置於第一半導體材料上的底部部分及設置於半導體層的表面上的側壁部分。方法更包括移除介電層的側壁部分，執行植入製程以在介電層的底部部分中植入摻雜劑，接著對介電層的底部部分執行退火製程，及在介電層的底部部分上形成第二半導體材料。

根據本揭露的一些實施例，一種形成半導體裝置結構之方法包括自基板形成鰭片結構，且鰭片結構包括複數個第一半導體層及複數個第二半導體層。方法更包括在鰭片結構上方形成犧牲閘極堆疊，在犧牲閘極堆疊上沉積閘極間隔物，移除鰭片結構的多個部分以暴露基板的一部分，凹陷第二半導體層以形成多個空腔，在空腔中形成多個介電間隔物，在基板的暴露部分上沉積第一半導體材料，及沉積介電層。介電層包括與閘極間隔物、第一半導體層、及介電間隔物接觸的側壁部分及與第一半導體材料接觸的底部部分。方法更包括移除介電層的側壁部分，執行植入製程以在介電層的底部部分中植入摻雜劑，接著對介電層的底部部分執行退火製程，及在介電層的底部部分上形成第二半導體材料。

100:半導體裝置結構

101:基板

104:堆疊

106:第一半導體層

108:第二半導體層

112:鰭片結構

114:溝槽

116:井部分

118:絕緣材料

120:隔離區

130:犧牲閘極結構

132:犧牲閘極介電層

133:氧化物層

134:犧牲閘電極層

135:氮化物層

136:遮罩層

138:第一閘極間隔物

139:第二閘極間隔物

144:介電間隔物

150:第一半導體材料

151:溝槽

152:介電層

154:遮罩層

156:第二半導體材料

162:CESL

164:ILD層

170:閘極介電層

172:閘電極層

174:閘極結構

X,Y,Z:方向

A-A:線

本揭露的一些實施例的態樣在與隨附諸圖一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的維度可為了論述清楚經任意地增大或減小。

第1圖至第5圖係根據一些實施例的製造半導體裝置結構的各個階段之透視圖。

第6圖至第18圖係根據一些實施例的沿著第5圖之線A-A截取的製造半導體裝置結構的各個階段之剖面側視圖。

以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露的一些實施例。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露的一些實施例在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。

此外，為了便於描述，在本揭露的一些實施例中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「在......上方」、「在......上」、「頂部」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本揭露的一些實施例中所使用之空間相對描述符可類似地加以相應解釋。

本揭露的一些實施例提供具有設置於源極/汲極區中的兩個半導體材料之間的介電層的半導體裝置結構。在濕式清洗製程之前，對介電層執行植入製程及退火製程。結果，介電層之濕式蝕刻速度(wet etch rate，WER)降低，且介電層的厚度增加。較厚介電層可導致減少的電流洩漏。

雖然本揭露的一些實施例係參考奈米結構通道FET，諸如閘極全環繞(gate all around，GAA)FET，舉例而言，水平閘極全環繞(Horizontal Gate All Around，HGAA)FET或垂直閘極全環繞(Vertical Gate All Around，VGAA)FET進行論述的，但本揭露的一些實施例的一些態樣之實施亦可用於其他製程及/或其他裝置，諸如平面FET、Fin-FET、及其他適合的裝置。所屬技術領域具有一般通常知識者將容易理解，設想其他修改亦在本揭露的一些實施例之範疇內。在適用閘極全環繞(gate all around，GAA)電晶體結構的情況下，GAA電晶體結構可藉由任何適合的方法進行圖案化。舉例而言，可使用一或多個光學微影術製程，包括雙重圖案化或多重圖案化製程對結構進行圖案化。一般而言，雙重圖案化或多重圖案化製程將光學微影術與自對準製程進行組合，從而允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程進行圖案化。使用自對準製程在經圖案化犧牲層旁邊形成間隔物。接著移除犧牲層，接著可使用剩餘的間隔物來對GAA結構進行圖案化。

第1圖至第18圖顯示根據本揭露的一些實施例的製造半導體裝置結構100的例示性製程。應理解，針對方法的其他實施例，可在第1圖至第18圖所示的製程之前、期間、及之後提供額外的操作，並可替換或消除以下描述的操作中之一些。操作/製程之次序不受限制並可進行互換。

第1圖至第5圖係根據一些實施例的製造半導體裝置結構100的各個階段之透視圖(沿著方向X、方向Y及方向Z)。如第1圖所示，半導體裝置結構100包括在基板101的前側上方形成的半導體層的堆疊104。基板101可係半導體基板。基板101可包括晶體半導體材料，諸如但不限於矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、磷化鎵銻(GaSbP)、銻化鎵砷(GaAsSb)及磷化銦(InP)。在一些實施例中，基板101係絕緣體上矽(silicon-on-insulator，SOI)基板，具有設置於兩個矽層之間用於增強的絕緣層(未顯示)。在一個態樣中，絕緣層係含氧層。

基板101可包括已摻雜有雜質(例如，具有p型或n型導電型的摻雜劑)的各種區。根據電路設計，摻雜劑可係，舉例而言，用於n型場效電晶體(n-type field effect transistor，NFET)的磷及用於p型場效電晶體(p-type field effect transistor，PFET)的硼。

半導體層的堆疊104包括由不同材料製成的交替半導體層，以便於在多閘極裝置中形成奈米結構通道，諸如奈米結構通道FET。在一些實施例中，半導體層的堆疊104包括第一半導體層106及第二半導體層108。在一些實施例中，半導體層的堆疊104包括交替的第一半導體層106與第二半導體層108。第一半導體層106與第二半導體層108由具有不同蝕刻選擇性及/或氧化速度的半導體材料製成。舉例而言，第一半導體層106可由Si製成，第二半導體層108可由SiGe製成。在一些實例中，第一半導體層106可由SiGe製成，第二半導體層108可由Si製成。或者，在一些實施例中，第一半導體層106、第二半導體層108中之任意者可係或包括其他材料，諸如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP、或其任意組合。

第一半導體層106及第二半導體層108藉由任何適合的沉積製程，例如磊晶術來形成。舉例而言，半導體層的堆疊104的層之磊晶生長可藉由分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程、及/或其他適合的磊晶生長製程來執行。

第一半導體層106或其部分可在後續製造階段中形成半導體裝置結構100之奈米結構通道。術語奈米結構在本揭露的一些實施例中用於表示具有奈米級、或甚至微米級維度並具有細長形狀的任何材料部分，而不管該部分的剖面形狀如何。因此，這一術語表示圓形及實質圓形剖面的細長材料部分，及包括例如圓柱形狀或實質矩形剖面的梁形或條形材料部分。半導體裝置結構100的奈米結構通道可由閘電極圍繞。半導體裝置結構100可包括奈米結構電晶體。奈米結構電晶體可稱為奈米片電晶體、奈米線電晶體、閘極全環繞(gate all around，GAA)電晶體、多橋通道(multi-bridge channel，MBC)電晶體、或具有圍繞通道的閘電極的任何電晶體。以下對使用第一半導體層106來界定半導體裝置結構100的一或多個通道進行進一步論述。

第一半導體層106的每一個可具有在約5nm與約30nm之間範圍間的厚度。第二半導體層108的每一個的厚度可等於、小於、或大於第一半導體層106的厚度。在一些實施例中，第二半導體層108的每一個具有約2nm與約50nm之間範圍間的厚度。如第1圖所示，三個第一半導體層106與三個第二半導體層108交替配置，這係出於說明的目的，並不意欲為限制申請專利範圍中具體列舉的內容。應理解，可在半導體層的堆疊104中形成任何數目的第一半導體層106及第二半導體層108，且層之數目取決於用於半導體裝置結構100的通道之預定數目。在一些實施例中，半導體層的堆疊104包括兩個第一半導體層106。在一些實施例中，半導體層的堆疊104包括三個第一半導體層106。在一些實施例中，半導體層的堆疊104包括四個第一半導體層106。

如第2圖所示，鰭片結構112由半導體層的堆疊104形成。鰭片結構112的每一個具有包括第一半導體層106、第二半導體層108的上部部分及由基板101形成的井部分116。鰭片結構112可藉由使用包括光學微影術及蝕刻製程的多重圖案化操作對形成於半導體層的堆疊104 上的硬遮罩層(未顯示)進行圖案化來形成。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching，RIE)、及/或其他適合的製程。光學微影術製程可包括在硬遮罩層上方形成光阻劑層(未顯示)，將光阻劑層暴露於圖案，執行曝光後烘烤製程，及對光阻劑層進行顯影以形成包括光阻劑層的遮蔽元件。在一些實施例中，對光阻劑層進行圖案化以形成遮蔽元件可使用電子束(e束)微影術製程來執行。蝕刻製程在未受保護的區中穿過硬遮罩層、穿過半導體層的堆疊104、並進入基板101中形成溝槽114，從而留下複數個延伸的鰭片結構112。溝槽114沿著方向X延伸。溝槽114可使用乾式蝕刻(例如，RIE)、濕式蝕刻、及/或其組合來蝕刻。

如第3圖所示，在形成鰭片結構112之後，在基板101上形成絕緣材料118。絕緣材料118填充相鄰鰭片結構112之間的溝槽114，直到鰭片結構112嵌入絕緣材料118中。接著，執行平坦化操作，諸如化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕方法，使得鰭片結構112的頂部經暴露。絕緣材料118可由氧化矽、氮化矽、氧氮化矽(SiON)、SiOCN、SiCN、氟矽玻璃(FSG)、低K介電材料、或任何適合的介電材料製成。絕緣材料118可藉由任何適合的方法，諸如低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、或可流動CVD(flowable CVD，FCVD)來形成。

如第4圖所示，凹陷絕緣材料118以形成隔離區120。絕緣材料118的凹槽暴露出鰭片結構112的部分，諸如半導體層的堆疊104。絕緣材料118的凹槽暴露出相鄰鰭片結構112之間的溝槽114。隔離區120可使用適合的製程，諸如乾式蝕刻製程、濕式蝕刻製程、或其組合來形成。絕緣材料118的頂表面可與第二半導體層108的與由基板101形成的井部分116接觸的表面平齊或低於該表面。在一些實施例中，隔離區120係淺溝槽隔離(shallow trench isolation，STI)區。

如第5圖所示，在半導體裝置結構100上方形成一或多個犧牲閘極結構130(僅顯示一個)。犧牲閘極結構130形成於鰭片結構112的一部分上方。犧牲閘極結構130的每一個可包括犧牲閘極介電層132、犧牲閘電極層134、及遮罩層136。犧牲閘極介電層132、犧牲閘電極層134、及遮罩層136可藉由順序沉積犧牲閘極介電層132之毯覆層、犧牲閘電極層134、及遮罩層136，接著將這些層圖案化為犧牲閘極結構130來形成。雖然僅顯示一個犧牲閘極結構130，但在一些實施例中，可沿著方向X配置兩個或兩個以上犧牲閘極結構130。在一些實施例中，沿著方向X配置三個犧牲閘極結構130，如第11圖至第15圖所示。

犧牲閘極介電層132可包括一或多層的介電材料，諸如基於氧化矽的材料。犧牲閘電極層134可包括諸如多晶矽或非晶矽的矽。遮罩層136可包括一個以上的層，諸如氧化物層及氮化物層。鰭片結構112的由犧牲閘極結構130的犧牲閘電極層134覆蓋的部分用作半導體裝置結構100的通道區。

第6圖至第18圖係根據一些實施例的沿著第5圖之線A-A截取的製造半導體裝置結構100的各個階段之剖面側視圖。如第6圖所示，在半導體裝置結構100的暴露表面上沉積第一閘極間隔物138。舉例而言，第一閘極間隔物138沉積於鰭片結構112、隔離區120、及犧牲閘極結構130上。第一閘極間隔物138可由介電材料製成，諸如氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN、氧碳化矽、SiCON、及/或其組合物。第一閘極間隔物138可藉由任何適合的製程形成。在一些實施例中，第一閘極間隔物138係藉由共形製程，諸如原子層沉積(atomic layer deposition，ALD)製程形成的共形層。

如第7圖所示，在第一閘極間隔物138上沉積第二閘極間隔物139。第二閘極間隔物139可包括任何適合的介電材料，諸如SiO_x、SiON、SiN、SiCON、或SiCO。第二閘極間隔物139可具有範圍自約0.5nm至約5nm的厚度。第二閘極間隔物139可藉由任何適合的製程形成。在一些實施例中，第二閘極間隔物139藉由CVD、PECVD、或電子迴旋共振CVD(electron cyclotron resonance CVD，ECR-CVD)來沉積。

如第8圖所示，第一閘極間隔物138及第二閘極間隔物139的水平部分經移除。在一些實施例中，第一閘極間隔物138及第二閘極間隔物139的水平部分藉由各向異性蝕刻製程來移除。各向異性蝕刻製程可係不實質上影響遮罩層136、半導體層的堆疊104、及隔離區120的選擇性蝕刻製程。

如第9圖所示，凹陷鰭片結構112的未由犧牲閘極結構130以及第一閘極間隔物138及第二閘極間隔物139覆蓋的部分至隔離區120的頂表面之上、之處、或之下的位準。鰭片結構112的部分的凹陷可藉由蝕刻製程來完成。蝕刻製程可係乾式蝕刻，諸如RIE、NBE、或類似者，或濕式蝕刻，諸如使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH₄OH)、或任何適合的蝕刻劑。井部分116暴露於犧牲閘極結構130的相對側上，如第9圖所示。

如第10圖所示，半導體層的堆疊104的第二半導體層108的每一個的邊緣部分沿著方向X經水平移除。第二半導體層108的邊緣部分的移除形成了空腔。在一些實施例中，第二半導體層108的部分藉由選擇性濕式蝕刻製程來移除。在第二半導體層108由SiGe製成且第一半導體層106由矽製成的情況下，可使用諸如但不限於氫氧化銨(NH₄OH)、四甲基氫氧化銨(TMAH)、乙二胺-鄰苯二酚(EDP)、或氫氧化鉀(KOH)溶液的濕式蝕刻劑選擇性地蝕刻第二半導體層108。

在移除第二半導體層108的每一個的邊緣部分之後，在空腔中沉積介電層，以形成介電間隔物144。介電間隔物144可由低K介電材料，諸如SiON、SiCN、SiOC、SiOCN、或SiN製成。介電間隔物144可藉由首先使用諸如ALD的共形沉積製程形成共形介電層，接著進行各向異性蝕刻以移除共形介電層的除介電間隔物144以外的部分來形成。在各向異性蝕刻製程期間，介電間隔物144由第一半導體層106保護。剩餘的第二半導體層108沿著方向X覆蓋於介電間隔物144之間。

如第11圖所示，溝槽151形成於相鄰半導體層的堆疊之間以及相鄰犧牲閘極結構130之間。如上所述，在一些實施例中，遮罩層136包括氧化物層133及氮化物層135。第一半導體材料150形成於位於溝槽151的底部處的暴露的井部分116上。在一些實施例中，第一半導體材料150包括無摻雜的矽或無摻雜的SiGe。第一半導體材料150可首先藉由磊晶術形成於半導體表面上，諸如暴露的井部分116上及第一半導體層106上。執行後續蝕刻製程以移除第一半導體材料150的形成於第一半導體層106上的部分。作為蝕刻製程的結果，形成於暴露的井部分116上的第一半導體材料150可形成凹形頂表面。在一些實施例中，第一半導體材料150沿著方向Z具有範圍自約5nm至約50nm的厚度。

接下來，如第11圖所示，在半導體裝置結構100上形成介電層152。介電層152形成於溝槽151中及犧牲閘極結構130以及第一閘極間隔物138及第二閘極間隔物139上方。介電層152可包括任何適合的介電材料。在一些實施例中，介電層152包括氮化矽(SiN)。介電層152可藉由任何適合的製程形成。在一些實施例中，介電層152藉由CVD形成。介電層152的形成於垂直表面上的部分可具有第一厚度T1，介電層152的形成於水平表面上的部分可具有實質上大於第一厚度T1的第二厚度T2。在一些實施例中，介電層152包括設置於溝槽151的每一個之內部的垂直表面上的側壁部分及設置於第一半導體材料150上的底部部分。舉例而言，介電層152的側壁部分可形成於介電間隔物144、第一半導體層106、以及第一閘極間隔物138及第二閘極間隔物139的垂直表面上，如第11圖所示。在一些實施例中，介電層152的側壁部分具有厚度T1，且介電層152的底部部分具有實質上大於第一厚度T1的厚度T2。在一些實施例中，溝槽151在方向X上的寬度在約22nm至約26nm的範圍間，厚度T2可大於約5nm且小於約10nm。若厚度T2大於約10nm，則介電層152可連接於溝槽151的頂部處。換言之，介電層152可用形成於其中的空隙來密封溝槽151。介電層152的底部部分可用作隔離層，從而防止經由井部分116的位於最底第二半導體層108下方的部分的電流洩漏。因此，若厚度T2小於約5nm，則介電層152的底部部分可能太薄而不能充分用作隔離層。

如第12圖所示，遮罩層154形成於介電層152上方並部分填充溝槽151。遮罩層154可係底部抗反射塗佈(bottom antireflective coating，BARC)層。遮罩層154可藉由首先形成完全填充溝槽151及犧牲閘極結構130上方的層、接著凹陷該層以形成遮罩層154來形成。在一些實施例中，可藉由不會實質上影響介電層152的選擇性蝕刻製程來凹陷遮罩層154。選擇性蝕刻製程可係乾式蝕刻、濕式蝕刻、或其組合。在一些實施例中，選擇性蝕刻製程係濕式蝕刻。遮罩層154與溝槽151中介電層152的側壁部分的第一部分接觸，而溝槽151中介電層152的側壁部分的第二部分經曝光。在一些實施例中，溝槽151中的遮罩層154的頂表面位於犧牲閘電極層134的頂表面與底表面之間的位準處，如第12圖所示。在一些實施例中，溝槽151中的遮罩層154的頂表面位於犧牲閘電極層134的底表面下方的位準處，諸如最頂第一半導體層106下方的位準處，舉例而言，在自底部起的第二個第一半導體層106的頂表面與底表面之間。介電層152的側壁部分將在後續製程中經移除，而介電層152的底部部分將保留。因此，在後續移除介電層152的側壁部分的第二部分及後續凹陷側壁部分的第一部分的期間，遮罩層154會保護介電層152的底部部分。

如第13圖所示，溝槽151的每一個中介電層152的側壁部分的暴露的第二部分以及介電層152的位於犧牲閘極結構130以及第一閘極間隔物138及第二閘極間隔物139上方的部分經移除。介電層152的部分可藉由選擇性蝕刻製程，諸如乾式蝕刻、濕式蝕刻、或其組合來移除。選擇性蝕刻製程會移除介電層152的側壁部分的暴露的第二部分，但不會實質上影響遮罩層154、第一閘極間隔物138及第二閘極間隔物139、以及遮罩層136。介電層152的位於溝槽151中的側壁部分的剩餘第一部分可包括與遮罩層154的頂表面實質上共面的頂表面，如第13圖所示。

如第14圖所示，遮罩層154及介電層152的側壁部分的第一部分經移除。遮罩層154及介電層152的側壁部分可藉由任何適合的製程來移除。在一些實施例中，首先藉由選擇性蝕刻製程凹陷介電層152的側壁部分的第一部分，且凹陷介電層152具有實質上位於遮罩層154的頂表面下方的頂表面。選擇性蝕刻製程凹陷介電層152，但不會實質上影響遮罩層136、第一閘極間隔物138及第二閘極間隔物139、以及遮罩層154。在一些實施例中，凹陷介電層152的頂表面位於最底第一半導體層106的頂表面與底表面之間的位準處。在一些實施例中，凹陷介電層152的側壁部分的第一部分的選擇性蝕刻製程與移除介電層152的側壁部分的暴露的第二部分的選擇性蝕刻製程係相同的選擇性蝕刻製程。換言之，執行單一選擇性蝕刻製程以移除介電層152的側壁部分的暴露的第二部分並凹陷介電層152的側壁部分的第一部分。

接下來，遮罩層154經移除。遮罩層154可藉由選擇性製程來移除。在一些實施例中，遮罩層154使用剝離製程，諸如使用溶劑或氧電漿來移除。移除遮罩層154的選擇性製程不會實質上影響遮罩層136、第一閘極間隔物138及第二閘極間隔物139、第一半導體層106、介電間隔物144、及介電層152。在移除遮罩層154之後，介電層152包括側壁部分及底部部分，側壁部分係側壁部分之凹陷第一部分。如上所述，介電層152的側壁部分的頂表面可位於最底第一半導體層106的頂表面與底表面之間的位準處。

接下來，執行蝕刻製程以移除介電層152的側壁部分，而介電層152的底部部分保留。如上所述，介電層152的側壁部分具有厚度T1，厚度T1實質上小於介電層152的底部部分的厚度T2。結果，蝕刻製程完全移除介電層152的側壁部分，同時介電層152的底部部分的厚度T2減小。在一些實施例中，在移除介電層152的側壁部分之後，介電層152的底部部分的厚度T2在約5nm至約8nm的範圍間。蝕刻製程可係任何適合的蝕刻製程，諸如乾式蝕刻製程、濕式蝕刻製程、或其組合。

在移除介電層152的側壁部分的蝕刻製程之後，介電層152(剩餘的底部部分)設置於第一半導體材料150上，如第14圖所示。接下來，對介電層152執行植入製程，接著進行退火製程，以降低介電層152之WER。在一些實施例中，植入製程包括在介電層152中植入摻雜劑。舉例而言，介電層152包括SiN，摻雜劑可包括Si、F、B、或任何適合的摻雜劑。在植入製程期間可使用摻雜氣體，諸如含矽氣體、含氟氣體、或含硼氣體。植入製程可具有範圍自約0.2keV至約5keV的植入能量、範圍自約-60攝氏度至約450攝氏度的植入溫度、範圍自約0度至約15 度的植入傾斜角、及範圍自約0度至約360度的基板旋轉。摻雜濃度可在約5×10²⁰cm^-3至約1×10²¹cm^-3的範圍間。如上所述，植入製程會降低介電層152之WER。因此，若介電層152之摻雜濃度小於約5×10²⁰cm^-3，則介電層152之WER不會降低，且在後續濕式清洗製程期間，介電層152的厚度實質上減小。在另一方面，若介電層152之摻雜濃度大於約1×10²¹cm^-3，則隨後形成之第二半導體材料156之品質可能會受到負面影響。在一些實施例中，介電層152之摻雜濃度在遠離第一半導體材料150的方向上增加。

在一些實施例中，介電層152在植入製程之前具有第一矽濃度。第一矽濃度在介電層152中可係實質上均勻的。在植入製程之後，在摻雜劑為矽的實施例中，介電層152具有實質上大於第一矽濃度的第二矽濃度。在一些實施例中，摻雜劑為硼(B)或氟(F)，且介電層152在植入製程之前實質上不含摻雜劑。在植入製程之後，摻雜劑具有自介電層152的底表面至介電層152的頂表面增加的濃度分佈。

在一些實施例中，暴露的層，諸如第一閘極間隔物138及第二閘極間隔物139、第一半導體層106、及介電間隔物144，亦可摻雜有來自植入製程的摻雜劑。因此，在一些實施例中，第一閘極間隔物138及第二閘極間隔物139、第一半導體層106、及介電間隔物144包括位於暴露於溝槽151中的對應表面處的摻雜劑。在一些實施例中，摻雜劑係Si，且與位於第一閘極間隔物138及第二閘極間隔物139、第一半導體層106、及介電間隔物144的其他區中的矽濃度相比，第一閘極間隔物138及第二閘極間隔物139、第一半導體層106、及介電間隔物144中在溝槽151中暴露的對應表面處及附近的矽濃度顯著更高。換言之，第一閘極間隔物138及第二閘極間隔物139、第一半導體層106、及介電間隔物144之摻雜濃度在遠離溝槽151的方向上降低。在一些實施例中，摻雜劑擴散穿過介電層152並進入第一半導體材料150中。結果，第一半導體材料150可在第一半導體材料150與介電層152之間的介面附近包括摻雜劑。

在植入製程之後，執行退火製程以排出氫，從而使介電層152緻密化。退火製程可係任何適合的退火製程。在一些實施例中，退火製程可係閃光燈退火(flash lamp annealing，FLA)、雷射尖峰退火(laser spike annealing，LSA)、或快速熱退火(rapid thermal annealing，RTA)。針對FLA或LSA，退火溫度可在約1050攝氏度至約1200攝氏度的範圍間；針對RTA，退火溫度可在約600攝氏度至約1000攝氏度的範圍間。針對FLA或LSA，退火製程之駐留時間可在約0.1ms至約40ms的範圍間；針對RTA，退火製程之駐留時間在約1s至約20s的範圍間。在退火製程期間，腔室壓力可在約1托至約760托的範圍間。

作為植入製程及退火製程的結果，第14圖中所示的介電層152具有降低的WER。在一些實施例中，WER提高了75%。如第14圖所示，在形成介電層152之前不執行植入製程及退火製程。換言之，在移除介電層152的側壁部分之後執行植入製程及退火製程。舉例而言，如第11圖所示，若在沉積介電層152之後執行植入製程及退火製程，則介電層152中的摻雜劑可能導致介電層152的側壁部分更難移除。

在植入製程及退火製程之後，執行濕式清洗製程以自半導體裝置結構100移除原生氧化物及其他污染物。濕式清洗製程可使用任何適合的溶液，諸如去離子水(de-ionized water，DI)、SC1(DI、NH₄OH、及/或H₂O₂)、SC2(DI、HCl、及/或H₂O₂)、臭氧去離子水(DIWO₃)、SPM(H₂SO4及/或H₂O₂)、SOM(H₂SO₄或O₃)、SPOM、H₃PO₄、稀氫氟酸(dilute hydrofluoric acid，DHF)、HF、HF/乙二醇(EG)、HF/HNO₃、NH₄OH、或四甲基氫氧化銨(TMAH)。介電層152不會實質上受濕式清洗製程影響，這係由於植入製程及退火製程導致的降低之WER。在沒有植入製程及退火製程的情況下，介電層152的厚度可藉由濕式清洗製程而實質上減小，這可能導致電流洩漏。在一些實施例中，若不對介電層152執行植入製程及退火製程，則濕式清洗製程可使介電層152的厚度減小1nm或更多。在一些實施例中，介電層152的厚度T2在濕式清洗製程之後在約2nm至約5nm的範圍間。在一些實施例中，介電層152 的底表面可位於與介電間隔物144的底表面相同的位準處，且介電層152的厚度T2可係介電間隔物144的厚度的約50%至約80%。若介電層152的厚度T2小於介電間隔物144的厚度的約50%，則介電層152可能太薄而不能防止電流洩漏。在另一方面，若介電層152的厚度T2大於介電間隔物144的厚度的約80%，由於介電層152過於靠近第一半導體層106，第二半導體材料156之品質可能受到負面影響。在一些實施例中，由於濕式清洗製程，介電層152具有變化的厚度。舉例而言，介電層152的與介電間隔物144相鄰的邊緣部分可比介電層152的中心部分薄。在一些實施例中，介電層152的邊緣部分的厚度在約1.5nm至約2.5nm的範圍間，而介電層152的中心部分的厚度在約3nm至約4nm的範圍間。

在一些實施例中，自最底第一半導體層106的底表面至最頂第一半導體層106的頂表面沿著方向Z的距離在約30nm至約60nm的範圍間，自最頂第一半導體層106的頂表面至氮化物層135的頂表面的距離可在約120nm至約150nm的範圍間。

如第15圖所示，在溝槽151中形成第二半導體材料156，且第二半導體材料156可自第一半導體層106磊晶生長。第二半導體材料156可垂直地及水平地生長以形成小平面，其可對應於用於第一半導體層106的材料之晶面。第二半導體材料156可係源極/汲極(source/drain，S/D)區。在本揭露的一些實施例中，源極區與汲極區可互換使用，且其結構實質上相同。此外，源極/汲極區可係指源極或汲極，單獨地或共同地取決於上下文。第二半導體材料156可由用於n通道FET的Si、SiP、SiC及SiCP或用於p通道FET的Si、SiGe、Ge的一或多個層製成。針對p通道FET，諸如硼(B)的p型摻雜劑亦可包括於第二半導體材料156中。第二半導體材料156可藉由使用CVD、ALD或MBE的磊晶生長方法來形成。

如第16圖所示，在半導體裝置結構100的暴露表面上共形地形成接觸蝕刻終止層(contact etch stop layer，CESL)162。CESL 162覆蓋第二閘極間隔物139、隔離區120、及第二半導體材料156。CESL 162可包括含氧材料或含氮材料，諸如氮化矽、碳氮化矽、氧氮化矽、氮化碳、氧化矽、氧化矽碳、或類似物、或其組合物，並可藉由CVD、PECVD、ALD、或任何適合的沉積技術來形成。在一些實施例中，CESL 162係單層，如第16圖所示。在一些實施例中，CESL 162包括兩個或兩個以上的層。接下來，在CESL 162上形成層間介電(interlayer dielectric，ILD)層164。用於ILD層164的材料可包括化合物，其包括Si、O、C、及/或H，諸如氧化矽、SiCOH、或SiOC。諸如聚合物的有機材料亦可用於ILD層164。ILD層164可藉由PECVD製程或其他適合的沉積技術來沉積。在一些實施例中，在形成ILD層164之後，可使半導體裝置結構100經受熱處理，以對ILD層164進行退火。

在形成ILD層164之後，對半導體裝置結構100執行平坦化操作，諸如CMP，直到暴露出犧牲閘電極層134，如第16圖所示。

如第17圖所示，犧牲閘極結構130及第二半導體層108經移除。犧牲閘極結構130及第二半導體層108之移除在第一閘極間隔物138之間及第一半導體層106之間形成開口。ILD層164在移除製程期間保護第二半導體材料156。犧牲閘極結構130可使用電漿乾式蝕刻及/或濕式蝕刻來移除。犧牲閘電極層134可首先藉由任何適合的製程，諸如乾式蝕刻、濕式蝕刻、或其組合來移除，接著移除犧牲閘極介電層132，這亦可藉由任何適合的製程，諸如乾式蝕刻、濕式蝕刻、或其組合來執行。在一些實施例中，可使用諸如四甲基氫氧化銨(TMAH)溶液的濕式蝕刻劑來選擇性地移除犧牲閘電極層134，但不移除第一閘極間隔物138、ILD層164、及CESL 162。

第二半導體層108可使用選擇性濕式蝕刻製程來移除。在第二半導體層108由SiGe製成且第一半導體層106由Si製成的情況下，用於選擇性濕式蝕刻製程中的化學品會移除SiGe，而不會實質上影響Si，第一閘極間隔物138、及介電間隔物144之介電材料。在一個實施例中，第二半導體層108可使用濕式蝕刻劑，諸如但不限於氫氟酸(HF)、硝酸(HNO₃)、鹽酸(HCl)、或磷酸(H₃PO₄)來移除。

如第18圖所示，在形成奈米結構通道(即，第一半導體層106的暴露部分)之後，形成閘極介電層170以圍繞第一半導體層106的暴露部分，並在閘極介電層170上形成閘電極層172。閘極介電層170與閘電極層172可統稱為閘極結構174。在一些實施例中，在閘極介電層170與第一半導體層106的暴露表面之間形成介面層(interfacial layer，IL)(未繪示)。在一些實施例中，閘極介電層170包括一或多層的介電材料，諸如氧化矽、氮化矽、或高K介電材料、其他適合的介電材料、及/或其組合物。高K介電材料之實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其他適合的高K介電材料、及/或其組合物。閘極介電層170可藉由CVD、ALD或任何適合的沉積技術來形成。閘電極層172可包括一或多層的導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料、及/或其任意組合。閘電極層172可藉由CVD、ALD、電鍍、或其他適合的沉積技術來形成。閘電極層172亦可沉積於ILD層164的上表面上方。接著藉由使用例如CMP來移除形成於ILD層164上方的閘極介電層170及閘電極層172，直到暴露出ILD層164的頂表面。

應理解，半導體裝置結構100可經歷進一步的製程，以在ILD層164中形成電連接至第二半導體材料156的導電觸點，並形成電連接至閘電極層172的導電觸點。互連結構可形成於半導體裝置結構100上方，以提供至形成於基板101上的裝置的電路徑。

本揭露的一些實施例提供一種半導體裝置結構，包括設置於第一半導體材料150與第二半導體材料156之間的介電層152。執行植入製程以將摻雜劑植入介電層152中，且植入製程亦可將摻雜劑植入第一閘極間隔物138、介電間隔物144、及第一半導體層106中。一些實施例可達成優點。舉例而言，包括摻雜劑的介電層152具有降低的WER。結果，介電層152的厚度不會實質上受濕式清洗製程的影響，這進而又會防止電流洩漏。

一個實施例係一種半導體裝置結構。半導體裝置結構包括設置於基板上方的第一半導體材料及設置於第一半導體材料上的介電層。介電層包括摻雜劑。半導體裝置結構更包括設置於介電層上的第二半導體材料、與第二半導體層接觸的第一半導體層以及與第一半導體層接觸的第一介電間隔物，其中第一介電間隔物包括摻雜劑。在一些實施例中，摻雜劑包括Si、F、或B。在一些實施例中，第一介電間隔物之一摻雜濃度在遠離第二半導體材料的方向上降低。在一些實施例中，介電層之一摻雜濃度在遠離第一半導體材料的方向上增加。在一些實施例中，半導體裝置結構更包括與第二半導體材料接觸的第二半導體層，其中第二半導體層設置於第一半導體層上方，且第一介電間隔物設置於第一半導體層與第二半導體層之間。在一些實施例中，半導體裝置結構更包括與第二半導體層接觸的第二介電間隔物，其中第二介電間隔物、第一半導體層及第二半導體層摻雜有摻雜劑。在一些實施例中，介電層之厚度為第一介電間隔物之厚度的約50%至約80%，且介電層之頂表面位於第一半導體層之底表面下方。

另一實施例係一種形成半導體裝置結構之方法。方法包括在鰭片結構的一部分上方形成犧牲閘極堆疊，移除鰭片結構的暴露部分以暴露基板的一部分及鰭片結構的半導體層的表面，在基板的暴露部分上沉積第一半導體材料，及沉積介電層。介電層包括設置於第一半導體材料上的底部部分及設置於半導體層的表面上的側壁部分。方法更包括移除介電層的側壁部分，執行植入製程以在介電層的底部部分中植入摻雜劑，接著對介電層的底部部分執行退火製程，及在介電層的底部部分上形成第二半導體材料。在一些實施例中，介電層之摻雜濃度在約5×10²⁰cm^-3至約1×10²¹cm^-3的範圍間。在一些實施例中，植入製程將摻雜劑植入沿著犧牲閘極堆疊的多個側壁形成的多個閘極間隔物中。在一些實施例中，退火製程包括閃光燈退火、雷射尖峰退火或快速熱退火。在一些實施例中，退火製程包括閃光燈退火或雷射尖峰退火，退火溫度在約1050攝氏度至約1200攝氏度的範圍間，且退火製程之駐留時間在約0.1ms至約40ms的範圍間。在一些實施例中，退火製程包括快速熱退火，退火溫度在約600攝氏度至約1000 攝氏度的範圍間，且退火製程之駐留時間在約1s至約20s的範圍間。在一些實施例中，介電層的底部部分具有中心部分及邊緣部分，中心部分具有第一厚度，邊緣部分具有實質上小於第一厚度的第二厚度。在一些實施例中，形成半導體裝置結構之方法更包括在退火製程之後且在形成第二半導體材料之前的濕式清洗製程，其中介電層的底部部分在濕式清洗製程之後的第一厚度在約2nm至約5nm的範圍間。

另一實施例係一種形成半導體裝置結構之方法。方法包括自基板形成鰭片結構，且鰭片結構包括複數個第一半導體層及複數個第二半導體層。方法更包括在鰭片結構上方形成犧牲閘極堆疊，在犧牲閘極堆疊上沉積閘極間隔物，移除鰭片結構的多個部分以暴露基板的一部分，凹陷第二半導體層以形成多個空腔，在空腔中形成多個介電間隔物，在基板的暴露部分上沉積第一半導體材料，及沉積介電層。介電層包括與閘極間隔物、第一半導體層、及介電間隔物接觸的側壁部分及與第一半導體材料接觸的底部部分。方法更包括移除介電層的側壁部分，執行植入製程以在介電層的底部部分中植入摻雜劑，接著對介電層的底部部分執行退火製程，及在介電層的底部部分上形成第二半導體材料。在一些實施例中，移除介電層的側壁部分包括在介電層上沉積遮罩層，凹陷遮罩層以暴露介電層的側壁部分的一部分，移除介電層的側壁部分的暴露的部分，凹陷介電層的剩餘側壁部分，移除遮罩層，移除剩餘側壁部分。在一些實施例中，形成半導體裝置結構之方法更包括在退火製程之後且在形成第二半導體材料之前的濕式清洗製程。在一些實施例中，藉由植入製程來降低介電層之濕式蝕刻速度。在一些實施例中，第二半導體材料自第一半導體層生長。

前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的一些實施例的態樣。熟習此項技術者應瞭解，可易於使用本揭露的一些實施例作為用於設計或修改用於實施本揭露的一些實施例中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的一些實施例的精神及範疇，且此類等效構造可在本揭露的一些實施例中進行各種改變、取代、及替代而不偏離本揭露的一些實施例的精神及範疇。