TW202209289A - 畫素陣列基板 - Google Patents
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Abstract
一種畫素陣列基板包括多條資料線、多條閘極線、多個畫素結構及多條轉接線。每一畫素結構包括一薄膜電晶體、一畫素電極及一橋接元件。多個畫素結構排成多個畫素列。每一資料線具有相對的第一側與第二側。一畫素列之一畫素結構的薄膜電晶體的源極與下一畫素列之一畫素結構的薄膜電晶體的源極電性連接至同一資料線。畫素列之畫素結構的薄膜電晶體的汲極與下一畫素列之畫素結構的薄膜電晶體的汲極位於同一資料線的第一側。畫素列之畫素結構的畫素電極與下一畫素列的畫素結構的畫素電極分別位於同一資料線的第二側及第一側。畫素列之畫素結構的橋接元件跨越同一資料線及一轉接線。
Description
本發明是有關於一種畫素陣列基板。
隨著顯示科技的發達，人們對顯示裝置的需求，不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們期待顯示裝置的邊框窄，甚至無邊框。
一般而言，顯示裝置包括設置於顯示區的畫素陣列、設置於顯示區之下方的資料驅動電路以及設置於顯示區之左側、右側或左右兩側的閘極驅動電路。為減少顯示裝置之邊框的左右兩側的寬度，可將閘極驅動電路與資料驅動電路均設置於顯示區的下側。當閘極驅動電路設置於顯示區的下側時，在水平方向上延伸的閘極線須透過在垂直方向上延伸的轉接線方能電性連接至閘極驅動電路設置。然而，當轉接線設置於主動區時，轉接線勢必會與資料線相鄰；轉接線與資料線之間的耦合效應，會使資料線上的資料訊號偏移，進而造成斜向紋的問題
本發明提供一種畫素陣列基板，性能佳且開口率高。
本發明的畫素陣列基板，包括基底、多條資料線、多條閘極線、多個畫素結構及多條轉接線。多條資料線設置於基底上且在第一方向上排列。多條閘極線設置於基底上且在第二方向上排列，其中第一方向與第二方向交錯。多個畫素結構設置於基底上，其中每一畫素結構包括一薄膜電晶體、一畫素電極及一橋接元件，薄膜電晶體的一源極及一閘極分別電性連接至對應的一資料線及對應的一閘極線，畫素電極設置於薄膜電晶體的汲極外，且橋接元件電性連接薄膜電晶體的汲極與畫素電極。多條轉接線設置於基底上，在第一方向上排列，且電性連接至多條閘極線。多個畫素結構排成多個畫素列。每一畫素列的多個畫素結構在第一方向上排列，且多個畫素列在第二方向上排列。每一資料線具有相對的第一側與第二側。一畫素列之一畫素結構的薄膜電晶體的源極與下一畫素列之一畫素結構的薄膜電晶體的源極電性連接至同一資料線。畫素列之畫素結構的薄膜電晶體的汲極與下一畫素列之畫素結構的薄膜電晶體的汲極位於同一資料線的第一側。畫素列之畫素結構的畫素電極與下一畫素列的畫素結構的畫素電極分別位於同一資料線的第二側及第一側。畫素列之畫素結構的橋接元件跨越同一資料線及一轉接線。
在本發明的一實施例中，上述的畫素陣列基板更包括第一絕緣層、共用電極層及第二絕緣層。第一絕緣層設置於多個畫素結構的多個薄膜電晶體上。共用電極層設置於第一絕緣層上。第二絕緣層設置於共用電極層上。畫素列之畫素結構的橋接元件設置於第二絕緣層上，且共用電極層設置於畫素列之畫素結構的橋接元件與轉接線之間。
在本發明的一實施例中，上述的畫素列之畫素結構的畫素電極設置於第二絕緣層上，且共用電極層設置於畫素列之畫素結構的畫素電極與轉接線之間。
在本發明的一實施例中，上述的畫素列之畫素結構的橋接元件與同一資料線交錯，下一畫素列之畫素結構的橋接元件設置於同一資料線外且不重疊於同一資料線。
在本發明的一實施例中，上述的多個畫素結構的多個畫素電極排成多個畫素電極行，每一畫素電極行的多個畫素電極在第二方向上排列，且多個畫素電極行在第一方向上排列；多個畫素電極行包括分別用以顯示紅色及藍色的第一畫素電極行及第二畫素電極行；在畫素陣列基板的俯視圖中，轉接線設置於第一畫素電極行與第二畫素電極行之間。
在本發明的一實施例中，上述的多個畫素結構的多個畫素電極排成多個畫素電極行，每一畫素電極行的多個畫素電極在第二方向上排列，且多個畫素電極行在第一方向上排列；多個畫素電極行包括分別用以顯示藍色及綠色的第二電極畫素行及第三電極畫素行；在畫素陣列基板的俯視圖中，轉接線設置於第二電極畫素行與第三畫素電極行之間。
在本發明的一實施例中，上述的多個畫素結構排成多個畫素電極行，每一畫素電極行的多個畫素電極在第二方向上排列，且多個畫素電極行在第一方向上排列；多個畫素電極行包括分別用以顯示紅色及綠色的第一畫素電極行及第三畫素電極行；在畫素陣列基板的俯視圖中，轉接線設置於第一畫素電極行與第三畫素電極行之間。
在本發明的一實施例中，上述的薄膜電晶體更包括半導體圖案，半導體圖案的不同兩區分別電性連接至源極及汲極，且半導體圖案設置於閘極與基底之間。
在本發明的一實施例中，上述的薄膜電晶體更包括半導體圖案，半導體圖案的不同兩區分別電性連接至源極及汲極，且閘極設置於半導體圖案與基底之間。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明一實施例之畫素陣列基板100的俯視示意圖。
圖2為本發明一實施例之畫素陣列基板100的剖面示意圖。圖2對應圖1的剖線І-І’。
圖3為本發明一實施例之畫素陣列基板100的剖面示意圖。圖2對應圖1的剖線II-II’。
請參照圖1、圖2及圖3，畫素陣列基板100包括基底110。在本實施例中，基底110的材質例如是玻璃。然而，本發明不限於此，根據其它實施例，基底110的材質也可以是石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷等）、或是其它可適用的材料。
請參照圖1及圖3，畫素陣列基板100更包括多條資料線DL和多條閘極線GL，設置於基底110上。請參照圖1，多條資料線DL在第一方向x上排列，多條閘極線GL第二方向y上排列，其中第一方向x與第二方向y交錯。舉例而言，在本實施例中，第一方向x與第二方向y可垂直，但本發明不以此為限。
請參照圖1、圖2及圖3，另外，資料線DL與閘極線GL屬於不同的膜層。舉例而言，在本實施例中，閘極線GL可選擇性地屬於第一金屬層，資料線DL可選擇性地屬於第二金屬層，但本發明不以此為限。
基於導電性的考量，在本實施例中，資料線DL與閘極線GL是使用金屬材料。然而，本發明不限於此，根據其他實施例，資料線DL與閘極線GL也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
請參照圖1，畫素陣列基板100更包括多個畫素結構PX，設置於基底110上。多個畫素結構PX可排成多個畫素列R。每一畫素列R的多個畫素結構PX在第一方向x上排列，且多個畫素列R在第二方向y上排列。
請參照圖1，每一畫素結構PX包括一薄膜電晶體T、一畫素電極182及一橋接元件184。請參照圖1及圖2，薄膜電晶體T包括源極Ta、汲極Tb、閘極Tc、半導體圖案Td和閘絕緣層130，閘絕緣層130設置於閘極Tc與半導體圖案Td之間，半導體圖案Td的不同兩區分別電性連接至源極Ta及汲極Tb，源極Ta及閘極Tc分別電性連接至對應的一條資料線DL及對應的一條閘極線GL。請參照圖2，在本實施例中，薄膜電晶體T還可選擇性地包括層間介電層140，其中層間介電層140設置於閘絕緣層130上且覆蓋閘極Tc，源極Ta與汲極Tb可透過層間介電層140的多個接觸窗142及閘絕緣層130的多個接觸窗132電性連接至半導體圖案Td的不同兩區。請參照圖1，畫素電極182設置於薄膜電晶體T的汲極Tb外，而橋接元件184電性連接薄膜電晶體T的汲極Tb與畫素電極182。
請參照圖2，在本實施例中，薄膜電晶體T的半導體圖案Td可選擇性地設置於閘極Tc與基底110之間。換言之，本實施例的薄膜電晶體T可為頂部閘極型薄膜電晶體（top gate TFT），但本發明不以此為限。
在本實施例中，閘極Tc可選擇性地屬於第一金屬層，源極Ta和汲極Tb可選擇性地屬於第二金屬層，但本發明不以此為限。在本實施例中，半導體圖案Td的材料例如是低溫多晶矽（LTPS）。然而，本發明不限於此，在其它實施例中，半導體圖案Td的材料也可以是非晶矽、微晶矽、單晶矽、有機半導體材料、氧化物半導體材料（例如：銦鋅氧化物、銦鎵鋅氧化物、或是其它合適的材料、或上述之組合）、或其它合適的材料。
請參照圖1及圖2，在本實施例中，畫素陣列基板100還可選擇性地包括遮光圖案SM及緩衝層120，遮光圖案SM設置於基底110上，緩衝層120覆蓋遮光圖案SM，薄膜電晶體T的半導體圖案Td可選擇性地設置於緩衝層120上且與遮光圖案SM重疊，但本發明不以此為限。
請參照圖2，在本實施例中，畫素陣列基板100更包括第一絕緣層150、共用電極層160及第二絕緣層170。請參照圖1及圖2，第一絕緣層150設置於多個畫素結構PX的多個薄膜電晶體T上，共用電極層160設置於第一絕緣層150上，第二絕緣層170設置於共用電極層160上，每一畫素結構PX的畫素電極182可設置於第二絕緣層170上且具有多個狹縫182a，且多個狹縫182a重疊於共用電極層160。
舉例而言，在本實施例中，共用電極層160可屬於第一透明導電層，其包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限；畫素電極182可屬於第二透明導電層，其包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。此外，在本實施例中，橋接元件184與畫素電極182可屬於同一膜層且直接連接，但本發明不以此為限。
請參照圖1及圖3，畫素陣列基板100更包括多條轉接線gl，設置於基底110上。請參照圖1，多條轉接線gl在第一方向x上排列且電性連接至在第二方向y上排列的多條閘極線GL。
請參照圖1、圖2及圖3，舉例而言，在本實施例中，多條閘極線GL可選擇性地屬於第一金屬層，多條轉接線gl可選擇性地屬於第二金屬層，第一金屬層與第二金屬層之間設有層間介電層140，層間介電層140具有多個接觸窗144（標示於圖1），多條轉接線gl可透過層間介電層140的多個接觸窗144電性連接至多條閘極線GL，但本發明不以此為限。
請參照圖1，每一資料線DL具有相對的第一側（例如：右側）及第二側（例如：左側），一畫素列Rn之一畫素結構PX的薄膜電晶體T的源極Ta與下一畫素列Rn+1之一畫素結構PX的薄膜電晶體T的源極Ta電性連接至同一資料線DL，畫素列Rn之畫素結構PX的薄膜電晶體T的汲極Tb與下一畫素列Rn之畫素結構PX的薄膜電晶體T的汲極Tb位於同一資料線DL的第一側（例如：右側），畫素列Rn之畫素結構PX的畫素電極182與下一畫素列Rn+1的畫素結構PX的畫素電極182分別位於同一資料線DL的第二側（例如：左側）及第一側（例如：右側），且畫素列Rn之畫素結構PX的橋接元件184跨越所述同一資料線DL及一轉接線gl。簡言之，在本實施例中，電性連接至同一資料線DL之多個畫素結構PX的多個畫素電極182大致上呈之字形（zigzag）排列。藉此，可提高畫素陣列基板100的開口率。
請參照圖1及圖3，在本實施例中，畫素列Rn之畫素結構PX的橋接元件184設置於第二絕緣層170上，且共用電極層160設置於畫素列Rn之畫素結構PX的橋接元件184與轉接線gl之間。共用電極層160可做為一屏蔽層使用，減少轉接線gl與橋接元件184之間的耦合效應，避免轉接線gl的閘極驅動訊號過度影響與橋接元件184電性連接之畫素電極182的電位。藉此，畫素陣列基板100不但具有高開口率更能兼顧斜向紋的問題改善。
在本實施例中，畫素列Rn之畫素結構PX的畫素電極182設置於第二絕緣層170上，且共用電極層160設置於畫素列Rn之畫素結構PX的畫素電極182與轉接線gl之間。換言之，共用電極層160可以是畫素電極182與轉接線gl之間的屏蔽層，以降低轉接線gl的閘極驅動訊號對畫素電極182之電位的影響。
請參照圖1，在本實施例中，畫素列Rn之畫素結構PX的橋接元件184與資料線DL交錯，下一畫素列Rn+1之畫素結構PX的橋接元件184設置於資料線DL外且不重疊於資料線DL。換言之，在本實施例中，多個畫素結構PX可分為多個第一型畫素結構PXA及多個第二型畫素結構PXB，其中每一第一型畫素結構PXA的橋接元件184跨越資料線DL，每一第二型畫素結構PXB的橋接元件184未跨越資料線DL。舉例而言，在本實施例中，奇數個畫素列R（例如：Rn）的畫素結構PX可為第一型畫素結構PXA，且偶數個畫素列R（例如：Rn＋1）的畫素結構PX可為第二型畫素結構PXB。換言之，第一型畫素結構PXA與第二型畫素結構PXB在第二方向y上交替排列。
請參照圖1，在本實施例中，多個畫素結構PX的多個畫素電極182排成多個畫素電極行C，每一畫素電極行C的多個畫素電極182在第二方向y上排列，且多個畫素電極行C在第一方向x上排列，且多個畫素電極行C包括分別用以顯示紅色、藍色及綠色的第一畫素電極行Cr、第二畫素電極行Cb及第三畫素電極行Cg。在本實施例中，於畫素陣列基板100的俯視圖中，轉接線gl可選擇性地設置在分別用以顯示紅色及藍色的第一畫素電極行Cr與第二畫素電極行Cb之間，但本發明不以此為限。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。
圖4為本發明一實施例之畫素陣列基板100A的俯視示意圖。
圖4的畫素陣列基板100A與圖1的畫素陣列基板100類似，兩者的差異在於：兩者之轉接線gl的設置位置不儘相同。
請參照圖4，具體而言，在本實施例中，於畫素陣列基板100A的俯視圖中，多條轉接線gl除了設置於用以顯示紅色及藍色的第一畫素電極行Cr與第二畫素電極行Cb之間之外，更設置於用以顯示藍色及綠色的第二電極畫素行Cb與第三畫素電極行Cg之間以及用以顯示紅色及綠色的第一畫素電極行Cr與第三畫素電極行Cg之間。
圖5為本發明一實施例之畫素陣列基板100B的俯視示意圖。
圖6為本發明一實施例之畫素陣列基板100B的剖面示意圖。圖6對應圖5的剖線III-III’。
圖7為本發明一實施例之畫素陣列基板100B的剖面示意圖。圖7對應圖5的剖線IV-IV’。
圖5、圖6及圖7的畫素陣列基板100B與圖1、圖2及圖3的畫素陣列基板100類似，兩者的差異在於：兩者的薄膜電晶體T不同。
請參照圖5、圖6及圖7，具體而言，在本實施例中，薄膜電晶體T的閘極Tc設置於薄膜電晶體T的半導體圖案Td與基底110之間。換言之，本實施例的薄膜電晶體T可為底部閘極型薄膜電晶體（bottom gate TFT）。此外，在本實施例中，薄膜電晶體T之半導體圖案Td的材料例如是非晶矽（Amorphous silicon）。
另外，在本實施例中，畫素陣列基板100B可不包括畫素陣列基板100的遮光圖案SM、緩衝層120及層間介電層140。在本實施例中，畫素陣列基板100B包括第三絕緣層190（繪於圖6及圖7），設置於轉接線gl及資料線DL所屬的第二金屬層與第一絕緣層150之間。此外，在本實施例中，畫素陣列基板100B的轉接線gl是透過閘絕緣層130的接觸窗134（繪於圖5及圖7）電性連接至閘極線GL。
畫素陣列基板100B具有與前述之畫素陣列基板100類似的功效及優點，於此便不再重述。
100、100A、100B:畫素陣列基板
110:基底
120:緩衝層
130:閘絕緣層
132、134、142、144:接觸窗
140:層間介電層
150:第一絕緣層
160:共用電極層
170:第二絕緣層
182:畫素電極
182a:狹縫
184:橋接元件
190:第三絕緣層
C:畫素電極行
Cr:第一畫素電極行
Cb:第二畫素電極行
Cg:第三畫素電極行
DL:資料線
GL:閘極線
gl:轉接線
PX:畫素結構
PXA:第一型畫素結構
PXB:第二型畫素結構
R、Rn、Rn+1:畫素列
SM:遮光圖案
T:薄膜電晶體
Ta:源極
Tb:汲極
Tc:閘極
Td:半導體圖案
x:第一方向
y:第二方向
І-І’、II-II’、III-III’、IV-IV’:剖線
圖1為本發明一實施例之畫素陣列基板100的俯視示意圖。
圖2為本發明一實施例之畫素陣列基板100的剖面示意圖。
圖3為本發明一實施例之畫素陣列基板100的剖面示意圖。
圖4為本發明一實施例之畫素陣列基板100A的俯視示意圖。
圖5為本發明一實施例之畫素陣列基板100B的俯視示意圖。
圖6為本發明一實施例之畫素陣列基板100B的剖面示意圖。
圖7為本發明一實施例之畫素陣列基板100B的剖面示意圖。
100:畫素陣列基板
144:接觸窗
182:畫素電極
182a:狹縫
184:橋接元件
C:畫素電極行
Cr:第一畫素電極行
Cb:第二畫素電極行
Cg:第三畫素電極行
DL:資料線
GL:閘極線
gl:轉接線
PX:畫素結構
PXA:第一型畫素結構
PXB:第二型畫素結構
R、Rn、Rn+1:畫素列
SM:遮光圖案
T:薄膜電晶體
Ta:源極
Tb:汲極
Tc:閘極
Td:半導體圖案
x:第一方向
y:第二方向
I-I’、II-II’:剖線
Claims (9)
- 一種畫素陣列基板，包括： 一基底； 多條資料線，設置於該基底上，且在一第一方向上排列； 多條閘極線，設置於該基底上，且在一第二方向上排列，其中該第一方向與該第二方向交錯； 多個畫素結構，設置於該基底上，其中每一該畫素結構包括一薄膜電晶體、一畫素電極及一橋接元件，該薄膜電晶體的一源極及一閘極分別電性連接至對應的一該資料線及對應的一該閘極線，該畫素電極設置於該薄膜電晶體的該汲極外，且該橋接元件電性連接該薄膜電晶體的一汲極與該畫素電極；以及 多條轉接線，設置於該基底上，在該第一方向上排列，且電性連接至該些閘極線； 該些畫素結構排成多個畫素列，每一該畫素列的多個畫素結構在該第一方向上排列，且該些畫素列在該第二方向上排列； 每一該資料線具有相對的一第一側與一第二側； 一該畫素列之一該畫素結構的該薄膜電晶體的該源極與下一該畫素列之一該畫素結構的該薄膜電晶體的該源極電性連接至同一該資料線； 一該畫素列之一該畫素結構的該薄膜電晶體的該汲極與下一該畫素列之一該畫素結構的該薄膜電晶體的該汲極位於同一該資料線的該第一側； 該畫素列之該畫素結構的該畫素電極與下一該畫素列的該畫素結構的該畫素電極分別位於同一該資料線的該第二側及該第一側； 該畫素列之該畫素結構的該橋接元件跨越同一該資料線及一該轉接線。
- 如請求項1所述的畫素陣列基板，更包括： 一第一絕緣層，設置於該些畫素結構的多個薄膜電晶體上； 一共用電極層，設置於該第一絕緣層上；以及 一第二絕緣層，設置於該共用電極層上，其中該畫素列之該畫素結構的該橋接元件設置於該第二絕緣層上，且該共用電極層設置於該畫素列之該畫素結構的該橋接元件與該轉接線之間。
- 如請求項2所述的畫素陣列基板，其中該畫素列之該畫素結構的該畫素電極設置於該第二絕緣層上，且該共用電極層設置於該畫素列之該畫素結構的該畫素電極與該轉接線之間。
- 如請求項1所述的畫素陣列基板，其中該畫素列之該畫素結構的該橋接元件與同一該資料線交錯，下一該畫素列之該畫素結構的該橋接元件設置於同一該資料線外且不重疊於該同一該資料線。
- 如請求項1所述的畫素陣列基板，其中該些畫素結構的多個畫素電極排成多個畫素電極行，每一該畫素電極行的多個畫素電極在該第二方向上排列，且該些畫素電極行在該第一方向上排列；該些畫素電極行包括分別用以顯示紅色及藍色的一第一畫素電極行及一第二畫素電極行；在該畫素陣列基板的俯視圖中，該轉接線設置於該第一畫素電極行與該第二畫素電極行之間。
- 如請求項1所述的畫素陣列基板，其中該些畫素結構的多個畫素電極排成多個畫素電極行，每一該畫素電極行的多個畫素電極在該第二方向上排列，且該些畫素電極行在該第一方向上排列；該些畫素電極行包括分別用以顯示藍色及綠色的一第二電極畫素行及一第三電極畫素行；在該畫素陣列基板的俯視圖中，該轉接線設置於該第二電極畫素行與該第三畫素電極行之間。
- 如請求項1所述的畫素陣列基板，其中該些畫素結構排成多個畫素電極行，每一該畫素電極行的多個畫素電極在該第二方向上排列，且該些畫素電極行在該第一方向上排列；該些畫素電極行包括分別用以顯示紅色及綠色的一第一畫素電極行及一第三畫素電極行；在該畫素陣列基板的俯視圖中，該轉接線設置於該第一畫素電極行與該第三畫素電極行之間。
- 如請求項1所述的畫素陣列基板，其中該薄膜電晶體更包括一半導體圖案，該半導體圖案的不同兩區分別電性連接至該源極及該汲極，且該半導體圖案設置於該閘極與該基底之間。
- 如請求項1所述的畫素陣列基板，其中該薄膜電晶體更包括一半導體圖案，該半導體圖案的不同兩區分別電性連接至該源極及該汲極，且該閘極設置於該半導體圖案與該基底之間。
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