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TW202141497A - 仿神經型態計算裝置及其操作方法 - Google Patents

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TW202141497A
TW202141497A TW110108882A TW110108882A TW202141497A TW 202141497 A TW202141497 A TW 202141497A TW 110108882 A TW110108882 A TW 110108882A TW 110108882 A TW110108882 A TW 110108882A TW 202141497 A TW202141497 A TW 202141497A
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signal
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voltage
analog
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TW110108882A
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黃榮南
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南韓商三星電子股份有限公司
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Abstract

一種仿神經型態計算裝置包括：第一記憶體單元陣列，包括多個電阻式記憶體單元且被配置成經由多條位元線或多條源極線輸出多個讀取電流；第二記憶體單元陣列，包括多個參考電阻式記憶體單元且被配置成經由至少一條參考位元線或至少一條參考源極線輸出至少一個參考電流；電流至電壓轉換電路，被配置成輸出分別與所述多個讀取電流對應的多個訊號電壓並輸出與所述至少一個參考電流對應的至少一個參考電壓；以及類比至數位轉換電路，被配置成使用所述至少一個參考電壓將所述多個訊號電壓轉換成多個數位訊號並輸出所述多個數位訊號。

Description

仿神經型態計算裝置及其操作方法
本發明概念是有關於一種仿神經型態計算裝置及所述仿神經型態計算裝置的操作方法，且更具體而言是有關於一種使用電阻式記憶體單元實行操作的仿神經型態計算裝置及所述仿神經型態計算裝置的操作方法。
包括深度學習神經網路（neural network，NN）或仿神經型態計算（例如影像辨別、自然語言處理及各種圖案匹配或分類工作）的應用可變得如通用計算一般重要。NN的核心計算元件或神經元將一組輸入訊號乘以一組權重並對乘積進行求和。因此，神經元實行向量矩陣乘積或乘法-累加（multiply-accumulate，MAC）操作。NN一般包括若干互連的神經元，且每一神經元實行MAC操作。因此，NN的操作是計算密集型的。
藉由以神經元級（neuron level）製造人工神經系統，藉由模擬由大腦處理的資訊處理方法製造的半導體電路是仿神經型態計算裝置或仿神經型態晶片且可有效地用於達成自適應於未規定環境的智慧型系統。
本揭露提供一種仿神經型態計算裝置及所述仿神經型態計算裝置的操作方法，所述操作方法將由所述仿神經型態計算裝置因電阻式記憶體單元的溫度依賴性及/或時間依賴性而產生的不精確推斷最小化。
根據本發明概念的示例性實施例，提供一種仿神經型態計算裝置，所述仿神經型態計算裝置包括：第一記憶體單元陣列，包括多個電阻式記憶體單元且被配置成經由多條位元線或多條源極線輸出多個讀取電流；第二記憶體單元陣列，包括多個參考電阻式記憶體單元且被配置成經由至少一條參考位元線或至少一條參考源極線輸出至少一個參考電流；電流至電壓轉換電路，被配置成輸出分別與所述多個讀取電流對應的多個訊號電壓並輸出與所述至少一個參考電流對應的至少一個參考電壓；以及類比至數位轉換電路，被配置成使用所述至少一個參考電壓將所述多個訊號電壓轉換成多個數位訊號並輸出所述多個數位訊號。
根據本發明概念的示例性實施例，提供一種仿神經型態計算裝置的操作方法，所述仿神經型態計算裝置包括第一記憶體單元陣列及第二記憶體單元陣列，所述第一記憶體單元陣列包括主電阻式記憶體單元，所述第二記憶體單元陣列包括參考電阻式記憶體單元，所述方法包括：啟動連接至所述第二記憶體單元陣列的所有參考字元線；基於自所述第二記憶體單元陣列輸出的至少一個參考電流而獲得至少一個參考電壓值；以及藉由使用所述至少一個參考電壓值對與自所述第一記憶體單元陣列輸出的讀取電流對應的訊號電壓值進行轉換而輸出多個數位訊號。
根據本發明概念的示例性實施例，提供一種仿神經型態計算裝置，所述仿神經型態計算裝置包括：第一電阻式記憶體單元陣列，包括設置於多條字元線與多條位元線相交的區中的多個電阻式記憶體單元；第二電阻式記憶體單元陣列，包括設置於多條參考字元線與多條參考位元線相交的區中的多個參考電阻式記憶體單元；字元線驅動器，被配置成對所述多條字元線及所述多條參考字元線進行驅動，根據輸入特徵向量的元素值啟動所述多條字元線之中的至少一條所選擇的字元線，並啟動所有所述多條參考字元線；電流至電壓轉換電路，被配置成經過包括所述多條參考位元線的電性路徑將自所述第二電阻式記憶體單元陣列輸出的多個參考電流轉換成多個參考電壓，並根據所述至少一條所選擇的字元線的所述啟動而經過包括所述多條位元線的電性路徑將自所述第一電阻式記憶體單元陣列輸出的多個讀取電流轉換成多個訊號電壓；類比至數位轉換電路，被配置成使用所述多個參考電壓作為進行類比至數位轉換的參考來將所述多個訊號電壓轉換成多個數位訊號並輸出所述多個數位訊號；以及加法器電路，被配置成藉由使用所述多個數位訊號實行累加及/或求和操作而產生至少一個輸出資料。
根據本發明概念的示例性實施例，提供一種仿神經型態計算裝置的操作方法，所述仿神經型態計算裝置包括第一記憶體單元陣列及第二記憶體單元陣列，所述第一記憶體單元陣列具有連接至多條字元線的主電阻式記憶體單元，所述第二記憶體單元陣列具有連接至多條參考字元線的參考電阻式記憶體單元，所述方法包括：根據在所述仿神經型態計算裝置的計算中使用的輸入特徵向量的元素值啟動所述多條字元線之中的所選擇的字元線；啟動所有所述多條參考字元線；以及使用與自所述第二記憶體單元陣列輸出的至少一個參考電流對應的至少一個參考電壓值，藉由根據所述所選擇的字元線的所述啟動將與自所述第一記憶體單元陣列輸出的讀取電流對應的訊號電壓值轉換成多個數位訊號而輸出所述多個數位訊號。
根據本發明概念的示例性實施例，提供一種將自交叉開關陣列（crossbar array）輸出的電流轉換成數位訊號的仿神經型態計算裝置，所述仿神經型態計算裝置包括：第一記憶體單元陣列，具有分別連接至多條字元線的多個電阻式記憶體單元；第二記憶體單元陣列，具有設置於多條參考字元線與多條參考位元線相交的區中的多個參考電阻式記憶體單元且具有與所述多個電阻式記憶體單元相同的電阻材料；以及字元線驅動器，被配置成在所述仿神經型態計算裝置的操作期間對所述多條字元線及所述多條參考字元線進行驅動且啟動所有所述多條參考字元線，且參考位元線的數目可與藉由自2的所述數位訊號的位元數目次方減去1而獲得的數目相同。
根據本發明概念的示例性實施例，一種仿神經型態電路包括：第一記憶體單元陣列，具有多個記憶體單元，所述多個記憶體單元各自連接於第一多條字元線中的相應一者與第二多條位元線中的相應一者之間；以及第二記憶體單元陣列，具有多個參考記憶體單元，所述多個參考記憶體單元各自連接於第一多條參考字元線中的相應一者與第三多條參考位元線中的相應一者之間；其中所述第三多條是每記憶體單元的位元數目自乘每位元的狀態數目次冪減一。
在下文中，將參照附圖詳細闡述本發明概念的示例性實施例。
圖1示出根據本發明概念實施例的仿神經型態計算裝置10。
仿神經型態計算裝置10可包括第一記憶體單元陣列100、第二記憶體單元陣列200、字元線驅動器150、電流至電壓轉換電路300、類比至數位轉換電路400及加法器電路500。相似地，仿神經型態電路實施例可包括：電流至電壓電路300，耦合至第一記憶體單元陣列100及第二記憶體單元陣列200；類比至數位電路400，耦合至電流至電壓電路；以及加法器電路500，耦合至類比至數位電路，但並非僅限於此。
在實施例中，如以下參照圖2A及圖2B所述，仿神經型態計算裝置10可用於對例如以下任意神經網路系統進行驅動：人工神經網路（artificial neural network，ANN）系統、卷積神經網路（convolutional neural network，CNN）系統、深度神經網路（deep neural network，DNN）系統、深度學習系統、類似系統及/或機器學習系統。舉例而言，各種服務及/或應用（例如影像分類服務、基於生物特徵資訊（biometric information）的使用者認證服務、先進駕駛輔助系統（advanced driver assistance system，ADAS）服務、語音助理服務、自動語音辨別（automatic speech recognition，ASR）服務等）可由仿神經型態計算裝置10執行及處理。在此種情形中，儲存於第一記憶體單元陣列100中的資料可為構成神經網路系統的多個層中所包括的權重，且多個讀取電流（Iread_1、Iread_2、...、Iread_M）及多個訊號電壓（Vsig_1、Vsig_2、...、Vsig_M）可指示由神經網路系統實行的乘法-累加操作的結果。換言之，第一記憶體單元陣列100可一次性（at once）實行資料儲存操作與運算操作，如稍後參照圖3B所述。示例性實施例仿神經型態電路可包括被形成為電阻式記憶體單元的第一陣列100的記憶體單元RMC及第二陣列200的參考記憶體單元RRMC。由記憶體單元RMC儲存的值可對應於將被應用於仿神經型態電路內的傳入訊號的權重。
第一記憶體單元陣列100可包括設置於多條字元線WL1、WL2、...、WLN（N是2或大於2的自然數）與多條位元線BL1、BL2、...、BLM（M是2或大於2的自然數）相交的區中的多個電阻式記憶體單元RMC。所述多個電阻式記憶體單元RMC中的每一者可包括電阻式元件RE。稍後將參照圖3A及圖3C闡述第一記憶體單元陣列100的詳細結構。
第一記憶體單元陣列100可儲存多個資料。舉例而言，可藉由使用所述多個電阻式記憶體單元RMC中的每一者中所包括的電阻式元件RE的電阻變化來將所述多個資料儲存於所述多個電阻式記憶體單元RMC中。另外，連接至第一記憶體單元陣列100的所述多條字元線WL1、WL2、...、WLN可由字元線驅動器150進行驅動。第一記憶體單元陣列100可輸出分別與所述多個訊號電壓Vsig_1、Vsig_2、...、Vsig_M對應的所述多個讀取電流Iread_1、Iread_2、...、Iread_M。舉例而言，第一記憶體單元陣列100可經過分別包括位元線BL1、BL2、...、BLM的電性路徑輸出所述多個讀取電流Iread_1、Iread_2、...、Iread_M。第一記憶體單元陣列100可將第一讀取電流Iread_1至第M讀取電流Iread_M提供至電流至電壓轉換電路300。
第二記憶體單元陣列200可包括設置於多條參考字元線RWL1、RWL2、...、RWLN與多條參考位元線RBL1、RBL2、...、RBLn（n是2或大於2的自然數）相交的區中的多個參考電阻式記憶體單元RRMC。圖1示出其中第二記憶體單元陣列200連接至所述多條參考位元線RBL1、RBL2、...、RBLn的實施例，但並非僅限於此，且舉例而言，第二記憶體單元陣列200可連接至一條參考位元線。連接至第二記憶體單元陣列200的參考位元線的數目將在以下進行闡述。所述多個參考電阻式記憶體單元RRMC中的每一者可包括電阻式元件RE。稍後將參照圖4A及圖4B闡述第二記憶體單元陣列200的具體結構。
在實施例中，第二記憶體單元陣列200中所包括的所述多個參考電阻式記憶體單元RRMC中的每一者可包含與第一記憶體單元陣列100中所包括的所述多個參考電阻式記憶體單元RMC相同的電阻材料。
另外，在實施例中，可基於以下所述數位訊號DS_1、DS_2、...、DS_M的位元數目確定連接至第二記憶體單元陣列200的參考位元線的數目。舉例而言，當數位訊號DS_1、DS_2、...、DS_M中的每一者的位元數目是k個位元時，連接至第二記憶體單元陣列200的參考位元線的數目可對應於藉由自2的k次方減去1而獲得的數目。舉例而言，當數位訊號DS_1、DS_2、...、DS_M是1個位元的數位訊號時，第二記憶體單元陣列200可連接至一條參考位元線，且當數位訊號DS_1、DS_2、...、DS_M是2個位元的數位訊號時，第二記憶體單元陣列200可連接至三條參考位元線。
第二記憶體單元陣列200可輸出分別與多個參考電壓Vref_1、Vref_2、...、Vref_n對應的多個參考電流Iref_1、Iref_2、...、Iref_n。舉例而言，第二記憶體單元陣列200可經過分別包括參考位元線RBL1、RBL2、...、RBLn的電性路徑輸出所述多個參考電流Iref_1、Iref_2、...、Iref_n。第二記憶體單元陣列200可將第一參考電流Iref_1至第n參考電流Iref_n提供至電流至電壓轉換電路300。
字元線驅動器150可對連接至第一記憶體單元陣列100的所述多條字元線WL1、WL2、...、WLN以及連接至第二記憶體單元陣列200的所述多條參考字元線RWL1、RWL2、...、RWLN進行驅動。
舉例而言，字元線驅動器150可將所述多條字元線WL1、WL2、...、WLN驅動成使得根據在仿神經型態計算裝置10的操作中使用的輸入特徵向量的元素值來啟動自所述多條字元線WL1、WL2、...、WLN選擇的至少一條字元線。舉例而言，當長度N的輸入特徵向量的元素值中的每一者為「1」或「0」時，字元線驅動器150可將所述多條字元線WL1、WL2、...、WLN驅動成使得與具有值「1」的元素的位置對應的字元線被啟動。
字元線驅動器150可將多條參考字元線RWL1、RWL2、…、RWLN驅動成使得在仿神經型態計算裝置10的操作週期期間所述多條參考字元線RWL1、RWL2、…、RWLN全部被啟動。
電流至電壓轉換電路300可將輸入電流訊號轉換成電壓訊號。舉例而言，電流至電壓轉換電路300可對第一讀取電流Iread_1進行轉換以輸出第一訊號電壓Vsig_1，對第二讀取電流Iread_2進行轉換以輸出第二訊號電壓Vsig_2，且以相同的方式對第M讀取電流Iread_M進行轉換以輸出第M訊號電壓Vsig_M。另外，舉例而言，電流至電壓轉換電路300可對第一參考電流Iref_1進行轉換以輸出第一參考電壓Vref_1，對第二參考電流Iref_2進行轉換以輸出第二參考電壓Vref_2，且以相同的方式對第n參考電流Iref_n進行轉換以輸出第n參考電壓Vref_n。為此，電流至電壓轉換電路300可包括多個電流至電壓轉換器，其中電流至電壓轉換器的數目可與輸入電流訊號的數目相同，且根據實施例可小於輸入電流訊號的數目。在後一種情形中（當電流至電壓轉換器的數目小於輸入電流訊號的數目時），電流至電壓轉換器可將輸入電流訊號依序轉換成電壓訊號。電流至電壓轉換電路300可將所述多個訊號電壓Vsig_1、Vsig_2、...、Vsig_M及所述多個參考電壓Vref_1、Vref_2、...、Vref_n提供至類比至數位轉換電路400。
類比至數位轉換電路400可使用所述多個參考電壓Vref_1、Vref_2、...、Vref_n來將所述多個訊號電壓Vsig_1、Vsig_2、...、Vsig_M分別轉換成多個數位訊號DS_1、DS_2、...、DS_M，且可輸出所述多個數位訊號DS_1、DS_2、...、DS_M。舉例而言，類比至數位轉換電路400可使用所述多個參考電壓Vref_1、Vref_2、...、Vref_n作為進行類比至數位轉換的參考來將所述多個訊號電壓Vsig_1、Vsig_2、...、Vsig_M轉換成所述多個數位訊號DS_1、DS_2、...、DS_M。為此，類比至數位轉換電路400可包括多個類比至數位轉換器，且類比至數位轉換器的數目可與輸入訊號電壓的數目相同，且根據實施例可小於輸入訊號電壓的數目。稍後將在以下參照圖7A及圖7B對此進行更詳細地闡述。類比至數位轉換電路400可將所述多個數位訊號DS_1、DS_2、...、DS_M提供至加法器電路500。
加法器電路500可藉由使用所述多個數位訊號DS_1、DS_2、...、DS_M實行累加及/或求和操作而產生輸出資料ODAT。舉例而言，加法器電路500可使用所述多個數位訊號DS_1、DS_2、...、DS_M輸出第一輸出資料ODAT_1、第二輸出資料ODAT_2至第m輸出資料ODAT_m。在實施例中，加法器電路500可包括至少一個加法器及至少一個移位暫存器。
一般而言，第一記憶體單元陣列100中所包括的所述多個電阻式記憶體單元RMC可具有溫度依賴性及時間依賴性。舉例而言，所述多個電阻式記憶體單元RMC中的每一者中所包括的電阻式元件RE可具有溫度依賴性，其中當溫度升高時電阻減小且當溫度降低時電阻增大。另外，電阻式元件RE可具有溫度依賴性，例如電阻隨著時間減小的保持特性或者在一些情形中的在寫入資料之後經過一定時間之後電阻增大的漂移特性。因此，自第一記憶體單元陣列100輸出的所述多個讀取電流Iread_1、Iread_2、...、Iread_M可取決於溫度及時間，且為達成精確的資料儲存及操作，減少或消除溫度依賴性及時間依賴性的影響可為所期望的。
仿神經型態電路實施例可包括字元線驅動器電路150，所述字元線驅動器電路150被配置成同期或實質上同時對所述第一多條字元線中的相應的一條字元線WLi與所述第一多條參考字元線中的相應的一條參考字元線RWLi進行驅動。所述多個記憶體單元可包含與所述多個參考記憶體單元實質上相同的單元材料，且所述多個記憶體單元可具有與所述多個參考記憶體單元實質上相同的溫度特性或實質上相同的時間衰減特性中的至少一者。
根據基於本發明概念實施例的仿神經型態計算裝置10，可使用藉由自第二記憶體單元陣列200輸出的所述多個參考電流Iref_1、Iref_2、...、Iref_n中的至少一者獲得的所述多個參考電壓Vref_1、Vref_2、...、Vref_n中的至少一者將所述多個訊號電壓Vsig_1、Vsig_2、...、Vsig_M轉換成所述多個數位訊號DS_1、DS_2、...、DS_M，所述第二記憶體單元陣列200包含與第一記憶體單元陣列100中所包括的電阻式元件RE相同的電阻材料。
第二記憶體單元陣列200具有與第一記憶體單元陣列100相同的溫度依賴性及/或時間依賴性，進而根據所述多個電阻式記憶體單元RMC的溫度依賴性及/或時間依賴性防止仿神經型態計算裝置10的推斷精確度降低。亦即，根據本發明概念的實施例，可增大仿神經型態計算裝置10的操作或推斷的可靠性及精確度。
圖2A及圖2B是示出根據本發明概念實施例的由仿神經型態計算裝置進行驅動的神經網路系統的實例的圖。
參照圖2A，一般神經網路的網路結構可包括輸入層IL、多個隱藏層HL1、HL2、...、HLn及輸出層OL。
輸入層IL可包括i個（其中i是自然數）輸入節點x1、x2、...、xi，且長度i的向量輸入資料IDAT可被輸入至每一輸入節點。
所述多個隱藏層HL1、HL2、...、HLn包括n個（其中n是自然數）隱藏層以及隱藏節點h1 1 、h1 2 、h1 3 、...、h1 m 、h2 1 、h2 2 、h2 3 、...、h2 m 、hn 1 、hn 2 、hn 3 、...、hn m 。舉例而言，隱藏層HL1可包括m個（其中m是自然數）隱藏節點h1 1 、h1 2 、h1 3 、...、h1 m ，隱藏層HL2可包括m個隱藏節點h2 1 、h2 2 、h2 3 、...、h2 m ，且隱藏層HLn可包括m個隱藏節點hn 1 、hn 2 、hn 3 、...、hn m 。
輸出層OL可包括與將被分類成的類別對應的j個（其中j是自然數）輸出節點y1、y2、...、yj，且可相對於輸入資料IDAT輸出每一類別的結果（例如，分數或類別分數）作為輸出資料ODAT。輸出層OL可被稱為完全連接的層，且舉例而言，輸入資料IDAT對應於車輛的機率可由數字表示。
圖2A中所示的網路結構可包括位於節點之間的分支（被示出為兩個節點之間的直線）以及在相應的分支中的每一者中使用的權重（但未示出）。此時，並不需要對一個層中的節點進行分支，且可對不同層中所包括的節點進行完全分支或局部分支。
圖2A所示每一節點（例如，h1 1 ）可接收並操作前一節點（例如，x1 ）的輸出，且可將操作的結果輸出至後一節點（例如，h2 1 ）。此時，每一節點可藉由將輸入值應用於特定函數（例如，非線性函數）來操作將被輸出的值。
一般而言，神經網路的網路結構是先前確定的，且根據節點之間的分支的權重使用具有已知正確答案的資料來運算適當的值，以確定資料所屬於的類別。具有已知正確答案的資料被稱為「學習資料」，且確定權重的過程被稱為「學習」。另外，假設能夠進行獨立學習的一組結構及權重是「模型」，且具有所確定的權重的模型預測輸入資料所屬於的類別並輸出預測值的過程被稱為「測試」過程。
參照圖2B，具體示出在圖2A所示網路結構中所包括的一個節點ND中實行的操作的實例。
當向所述一個節點ND提供N個輸入a1 、a2 、a3 、...、aN 時，節點ND可將所述N個輸入a1 、a2 、a3 、...、aN 與分別和所述輸入a1 、a2 、a3 、...、aN 對應的N個權重w1 、w2 、w3 、...、wN 相乘並求和，將偏置b加至經求和的輸入值，並將所述和作為輸入應用於特定函數σ，以產生一個輸出值（例如，z）。應理解，可將輸出z作為輸出分支成一或多個其他節點。
當圖2A中所示的網路結構中所包括的一個層包括圖2B中所示的M個節點ND時，可如以下方程式1所示獲得所述一個層的輸出值。
[方程式1]
W*A=Z
在以上方程式1中，W表示相對於所述一個層中所包括的分支的權重且可以M*N矩陣的形式實施。A表示自所述一個層接收的所述N個輸入a1 、a2 、a3 、...、aN 且可以N*1矩陣的形式實施。Z表示自所述一個層輸出的M個輸出z1 、z2 、z3 、...、zM 且可以M*1矩陣的形式實施。
圖3A、圖3B及圖3C示出根據本發明概念實施例的第一記憶體單元陣列100a及100b。圖3A至圖3C中所示的第一記憶體單元陣列100a及100b可對應於圖1所示第一記憶體單元陣列100。
參照圖3A，第一記憶體單元陣列100a可包括設置於所述多條字元線WL1、WL2、...、WLN與所述多條位元線BL1、BL2、...、BLM相交的區中的所述多個電阻式記憶體單元RMC。所述多個電阻式記憶體單元RMC中的每一者可包括電阻式元件RE且可連接至所述多條字元線WL1、WL2、...、WLN中的一者及所述多條位元線BL1、BL2、...、BLM中的一者。
可由經由所述多條字元線WL1、WL2、...、WLN及/或所述多條位元線BL1、BL2、...、BLM施加的寫入電壓來改變電阻式元件RE的電阻值。由於電阻變化，所述多個電阻式記憶體單元RMC可儲存資料。舉例而言，當向所選擇的字元線施加寫入電壓且向所選擇的位元線施加接地電壓（例如，約0伏特）時，可將資料「1」寫入至所選擇的電阻式記憶體單元，且當向字元線施加接地電壓且向所選擇的位元線施加寫入電壓時，可將資料「0」寫入至所選擇的電阻式記憶體單元。此外，當向所選擇的字元線施加讀取電壓且向所選擇的位元線施加接地電壓時，可對被寫入至所選擇的電阻式記憶體單元的資料進行讀取。
在實施例中，可藉由包括例如以下任意電阻式記憶體單元來實施所述多個電阻式記憶體單元RMC中的每一者：相變隨機存取記憶體（phase change random-access memory，PRAM）單元、電阻隨機存取記憶體（resistance random-access memory，RRAM）單元、磁性隨機存取記憶體（magnetic random-access memory，MRAM）單元、鐵電式隨機存取記憶體（ferroelectric random-access memory，FRAM）單元等。
在實施例中，電阻式元件RE可包含相變材料，所述相變材料的晶體狀態根據電流大小而發生改變。相變材料可使用各種種類的材料，例如作為2種元素化合物的GaSb、InSb、InSe、Sb2Te3及/或GeTe、作為3種元素化合物的GeSbTe、GaSeTe、InSbTe、SnSb2Te4及/或InSbGe以及作為4種元素化合物的AgInSbTe、(GeSn)SbTe、GeSb(SeTe)及/或Te81Ge15Sb2S2等。在另一實施例中，電阻式元件RE可包含鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁材料或反鐵磁材料。然而，電阻式元件RE中所包含的電阻材料並非僅限於上述材料。
參照圖3B，示出其中圖3A所示第一記憶體單元陣列100a參照圖2A及圖2B實行上述操作的實例。
每一電阻式記憶體單元RMC可對應於神經網路系統的一個突觸或分支且可儲存一個權重。因此，儲存於第一記憶體單元陣列100a中的M*N個資料可對應於以上面參照圖2A及圖2B闡述的所述一個層中所包括的M*N個矩陣的形式實施的權重矩陣，亦即以上[方程式1]所示W。
經由所述多條字元線WL1、WL2、...、WLN施加的N個輸入電壓V1、V2、...、VN可對應於自所述一個層接收的所述N個輸入a1 、a2 、...、aN 且可對應於以N*1矩陣的形式實施的輸入矩陣，亦即以上[方程式1]中的A。
經由所述多條位元線BL1、BL2、...、BLM輸出的所述M個讀取電流Iread_1、Iread_2、...、Iread_M可對應於自所述一個層輸出的所述M個輸出z1 、z2 、z3 、...、zM 且可對應於以M*1矩陣的形式實施的輸出矩陣，亦即以上[方程式1]中的Z。
換言之，在其中藉由在所述多個電阻式記憶體單元RMC中以矩陣的形式儲存多個權重來實施第一記憶體單元陣列100a的狀態中，當經由所述多條字元線WL1、WL2、...、WLN輸入與多個輸入值對應的輸入電壓V1、V2、...、VN時，經由所述多條位元線BL1、BL2、...、BLM輸出的讀取電流Iread_1、Iread_2、...、Iread_M可為由神經網路系統實行的乘法-累加操作的結果。當神經網路系統的多個層全部如上所述般實施時，可實施實行資料儲存及計算操作二者的仿神經型態計算裝置。
參照圖3C，第一記憶體單元陣列100b可包括設置於所述多條字元線WL1、WL2、...、WLN、所述多條位元線BL1、BL2、...、BLM及多條源極線SL1、SL2、…、SLM彼此相交的區中的多個電阻式記憶體單元RMC'。
所述多個電阻式記憶體單元RMC'中的每一者可包括單元電晶體CT及電阻式元件RE且可連接至所述多條字元線WL1、WL2、...、WLN中的一者、所述多條位元線BL1、BL2、...、BLM中的一者以及所述多條源極線SL1、SL2、…、SLM中的一者。舉例而言，單元電晶體CT可包括連接至所述多條源極線SL1、SL2、…、SLM中的一者的第一電極、閘極電極及連接至所述多條字元線WL1、WL2、...、WLN中的一者的第二電極。電阻式元件RE可連接於單元電晶體CT的第二電極與所述多條位元線BL1、BL2、...、BLM中的一者之間。
舉例而言，當向所選擇的字元線施加電源電壓（例如，VCC）、向所選擇的位元線施加寫入電壓且向所選擇的源極線施加接地電壓時，可將資料「1」寫入至所選擇的電阻式記憶體單元，且當向所選擇的字元線施加電源電壓、向所選擇的位元線施加接地電壓且向所選擇的源極線施加寫入電壓時，可將資料「0」寫入至所選擇的電阻式記憶體單元。另外，當向所選擇的字元線施加電源電壓、向所選擇的位元線施加讀取電壓且向所選擇的源極線施加接地電壓時，可對被寫入至所選擇的電阻式記憶體單元的資料進行讀取。
第一記憶體單元陣列100b可經過分別包括多條位元線BL1、BL2、...、BLM的電性路徑輸出所述多個讀取電流Iread_1、Iread_2、...、Iread_M。在實施例中，第一記憶體單元陣列100b可輸出經由第一位元線BL1流動且經由第一源極線SL1流出的第一讀取電流Iread_1、輸出經由第二位元線BL2流動且經由第二源極線SL2流出的第二讀取電流Iread_2且輸出經由第M位元線BLM流動且經由第M源極線SLM流出的第M讀取電流Iread_M。
另外，參照圖3A、圖3B及圖3C闡述其中第一記憶體單元陣列100a及100b被形成為二維陣列結構的情形，但本發明概念並非僅限於此，且根據實施例，第一記憶體單元陣列可被形成為三維垂直陣列結構。亦可根據實施例對電阻式記憶體單元RMC及RMC'的結構進行改變。
圖4A及圖4B示出根據本發明概念實施例的第二記憶體單元陣列200a及200b。針對圖4A及圖4B闡述的第二記憶體單元陣列200a及200b可對應於圖1所示第二記憶體單元陣列200。
參照圖4A，第二記憶體單元陣列200a可包括設置於所述多條參考字元線RWL1、RWL2、...、RWLN與所述多條參考位元線RBL1、RBL2、...、RBLn相交的區中的所述多個參考電阻式記憶體單元RRMC。所述多個參考電阻式記憶體單元RRMC中的每一者可包括電阻式元件RE且可連接至所述多條參考字元線RWL1、RWL2、...、RWLN中的一者及所述多條參考位元線RBL1、RBL2、...、RBLn中的一者。在實施例中，電阻式元件RE可包含與第一記憶體單元陣列（圖1所示100）的電阻式元件RE相同的電阻材料，且可藉由對圖1及圖3A的說明來理解對電阻式元件RE的詳細說明。
第二記憶體單元陣列200a可經過包括多條參考位元線RBL1、RBL2、...、RBLn的電性路徑輸出多個參考電流Iref_1、Iref_2、...、Iref_n。舉例而言，第二記憶體單元陣列200a可經由第一參考位元線RBL1輸出第一參考電流Iref_1，可經由第二參考位元線RBL2輸出第二參考電流Iref_2，且可經由第n參考位元線RBLn輸出第n參考電流Iref_n。
參照圖4B，第二記憶體單元陣列200b可包括設置於所述多條參考字元線RWL1、RWL2、...、RWLN與所述多條參考位元線RBL1、RBL2、...、RBLn及所述多條參考源極線RSL1、RSL2、...、RSLn相交的區中的多個參考電阻式記憶體單元RRMC'。
所述多個參考電阻式記憶體單元RRMC'中的每一者可包括單元電晶體CT及電阻式元件RE且可連接至所述多條字元線WL1、WL2、...、WLN中的一者、所述多條位元線BL1、BL2、...、BLM中的一者以及所述多條源極線SL1、SL2、…、SLM中的一者。舉例而言，單元電晶體CT可包括連接至所述多條源極線SL1、SL2、…、SLM中的一者的第一電極、閘極電極及連接至所述多條字元線WL1、WL2、...、WLN中的一者的第二電極。電阻式元件RE可連接於單元電晶體CT的第二電極與所述多條位元線BL1、BL2、...、BLM中的一者之間。可藉由對圖1及圖3C的說明理解詳細說明。
第二記憶體單元陣列200b可經過分別包括所述多條參考位元線RBL1、RBL2、...、RBLn的電性路徑輸出所述多個參考電流Iref_1、Iref_2、...、Iref_n。在實施例中，第二記憶體單元陣列200b可輸出經由第一參考位元線RBL1流動且經由第一參考源極線RSL1流出的第一參考電流Iref_1、輸出經由第二參考位元線RBL2流動且經由第二參考源極線RSL2流出的第二參考電流Iref_2且輸出經由第n參考位元線RBLn流動且經由第n參考源極線RSLn流出的第n參考電流Iref_n。
圖5示出根據本發明概念實施例的類比至數位轉換電路400的操作電壓範圍及所述多個參考電壓Vref_1、Vref_2及Vref_3。圖5示出其中由圖1所示類比至數位轉換電路400輸出的所述多個數位訊號DS_1、DS_2、...、DS_M是2個位元的數位訊號的實施例。上述數位訊號的位元數目及參考電壓的數目僅是為了便於說明的實例且並非僅限於圖5中所示的那些數目。一同參照圖1對圖5進行闡述。
類比至數位轉換電路400可使用自電流至電壓轉換電路300提供的多個參考電壓將多個訊號電壓轉換成多個數位訊號。所述多個參考電壓可用作將呈類比訊號形式的訊號電壓轉換成數位訊號的參考值。
舉例而言，當第一訊號電壓Vsig_1小於第一參考電壓Vref_1時，類比至數位轉換電路400可輸出「00」作為與第一訊號電壓Vsig_1對應的第一數位訊號DS_1。另外，舉例而言，當第一訊號電壓Vsig_1大於或等於第一參考電壓Vref_1且小於第二參考電壓Vref_2時，類比至數位轉換電路400可輸出「01」作為與第一訊號電壓Vsig_1對應的第一數位訊號DS_1。另外，舉例而言，當第一訊號電壓Vsig_1大於或等於第二參考電壓Vref_2且小於第三參考電壓Vref_3時，類比至數位轉換電路400可輸出「10」作為與第一訊號電壓Vsig_1對應的第一數位訊號DS_1。另外，舉例而言，當第一訊號電壓Vsig_1大於或等於第三參考電壓Vref_3時，類比至數位轉換電路400可輸出「11」作為與第一訊號電壓Vsig_1對應的第一數位訊號DS_1。
參照圖5，包括第一參考電壓Vref_1至第三參考電壓Vref_3在內的所述多個參考電壓可對類比至數位轉換電路400的操作電壓範圍進行實質上均等地劃分。然而，本發明概念並非僅限於此，且所述多個參考電壓可對類比至數位轉換電路400的操作電壓範圍進行不均等地劃分。將參照圖10更詳細地闡述此實施例。
圖6示出根據本發明概念實施例的第二記憶體單元陣列200及參考記憶體單元的狀態。圖6可示出其中根據圖4C所示實施例的第二記憶體單元陣列200b中的參考位元線的數目為3的實施例。具體而言，圖6可示出其中如圖5中所示般對類比至數位轉換電路400的操作電壓範圍進行實質上均等地劃分的實施例。一同參照圖1及圖5對圖6進行闡述。
第二記憶體單元陣列200可經由第一參考源極線RSL1輸出與第一參考電壓Vref_1對應的第一參考電流Iref_1。參照圖5，可藉由寫入資料來產生第一參考電壓Vref_1，使得在連接至與第一參考源極線RSL1對應的第一參考位元線RBL1的參考電阻記憶體單元中，高電阻狀態HRS的記憶體單元多於低電阻狀態LRS的記憶體單元。作為非限制性實例，就連接至第一參考位元線RBL1的參考電阻記憶體單元而言，高電阻狀態HRS的記憶體單元的數目對低電阻狀態LRS的記憶體單元的數目的比率可為8:0。
第二記憶體單元陣列200可經由第二參考源極線RSL2輸出與第二參考電壓Vref_2對應的第二參考電流Iref_2。可藉由寫入資料來產生第二參考電壓Vref_2，使得在連接至與第二參考源極線RSL2對應的第二參考位元線RBL2的參考電阻記憶體單元中，高電阻狀態HRS的記憶體單元的數目與低電阻狀態LRS的記憶體單元的數目相同。作為非限制性實例，就連接至第二參考位元線RBL2的參考電阻記憶體單元而言，高電阻狀態HRS的記憶體單元的數目對低電阻狀態LRS的記憶體單元的數目的比率可為4:4。
第二記憶體單元陣列200可經由第三參考源極線RSL3輸出與第三參考電壓Vref_3對應的第三參考電流Iref_3。可藉由寫入資料來產生第三參考電壓Vref_3，使得在連接至與第三參考源極線RSL3對應的第三參考位元線RBL3的參考電阻記憶體單元中，高電阻狀態HRS的記憶體單元少於低電阻狀態LRS的記憶體單元。作為非限制性實例，就連接至第三參考位元線RBL3的參考電阻記憶體單元而言，高電阻狀態HRS的記憶體單元的數目對低電阻狀態LRS的記憶體單元的數目的比率可為0:8。
如上所述，對於第二記憶體單元陣列200而言，為分別輸出與不同水準的參考電壓對應的參考電流，高電阻狀態HRS的記憶體單元對低電阻狀態LRS的記憶體單元的比率可不同。
圖7A示出根據本發明概念實施例的類比至數位轉換電路400a。圖7A所示類比至數位轉換電路400a可對應於圖1所示類比至數位轉換電路400。
類比至數位轉換電路400a可包括多個類比至數位轉換器，且在實施例中，類比至數位轉換器的數目可與訊號電壓Vsig_1、Vsig_2、...、Vsig_M的數目相同。
舉例而言，類比至數位轉換電路400a可包括第一類比至數位轉換器401_1a及第二類比至數位轉換器401_2a至第M類比至數位轉換器401_Ma。
第一類比至數位轉換器401_1a可藉由使用第一參考電壓Vref_1至第三參考電壓Vref_3來對第一訊號電壓Vsig_1進行轉換以輸出第一數位訊號DS_1。
第二類比至數位轉換器401_2a可藉由使用第一參考電壓Vref_1至第三參考電壓Vref_3來對第二訊號電壓Vsig_2進行轉換以輸出第二數位訊號DS_2。
相似地，第M類比至數位轉換器401_Ma可藉由使用第一參考電壓Vref_1至第三參考電壓Vref_3來對第M訊號電壓Vsig_M進行轉換以輸出第M數位訊號DS_M。
將參照圖8及圖9更詳細地闡述第一類比至數位轉換器401_1a至第M類比至數位轉換器401_Ma中的每一者。
圖7B示出根據本發明概念實施例的仿神經型態計算裝置10。圖7B示出其中在圖1所示仿神經型態計算裝置10的電流至電壓轉換電路300與類比至數位轉換電路400之間添加有多工電路350的實施例。
相較於圖1，仿神經型態計算裝置10可更包括多工電路350及多工器（multiplexer，MUX）解碼器360。
類比至數位轉換電路400b可包括多個類比至數位轉換器，且在實施例中，類比至數位轉換器的數目可小於訊號電壓Vsig_1、Vsig_2、...、Vsig_M的數目。
舉例而言，類比至數位轉換電路400b可包括第一類比至數位轉換器401_1b及第二類比至數位轉換器401_2b至第k類比至數位轉換器401_kb。此處，k是2或大於2的自然數且可小於M。
多工電路350可基於選擇訊號SEL而自所述M個訊號電壓之中選擇k個訊號電壓並將所選擇的k個訊號電壓提供至類比至數位轉換電路400b。舉例而言，多工電路350可藉由基於選擇訊號SEL而自第一訊號電壓Vsig_1至第M訊號電壓Vsig_M之中選擇第一訊號電壓Vsig_1至第k訊號電壓Vsig_k來將第一訊號電壓Vsig_1至第k訊號電壓Vsig_k提供至類比至數位轉換電路400b。
MUX解碼器360可將選擇訊號SEL輸出至多工電路350，以選擇將被輸出至類比至數位轉換電路400b的訊號電壓。
第一類比至數位轉換器401_1b可藉由使用第一參考電壓Vref_1至第三參考電壓Vref_3來對第一訊號電壓Vsig_1進行轉換以輸出第一數位訊號DS_1。
第二類比至數位轉換器401_2b可藉由使用第一參考電壓Vref_1至第三參考電壓Vref_3來對第二訊號電壓Vsig_2進行轉換以輸出第二數位訊號DS_2。
相似地，第k類比至數位轉換器401_kb可藉由使用第一參考電壓Vref_1至第三參考電壓Vref_3來對第k訊號電壓Vsig_k進行轉換以輸出第k數位訊號DS_k。
將參照圖8及圖9更詳細地闡述第一類比至數位轉換器401_1b至第k類比至數位轉換器401_kb中的每一者。
圖8示出根據本發明概念實施例的類比至數位轉換器401。圖8所示類比至數位轉換器401可對應於圖7A所示第一類比至數位轉換器401_1a至第M類比至數位轉換器401_Ma中的任一者或者圖7B所示第一類比至數位轉換器401_1b至第k類比至數位轉換器401_kb中的任一者。
類比至數位轉換器401可使用第一參考電壓Vref_1至第三參考電壓Vref_3將對應的訊號電壓Vsig轉換成數位訊號DS，以輸出數位訊號DS。舉例而言，類比至數位轉換器401可將對應的訊號電壓Vsig與第一參考電壓Vref_1至第三參考電壓Vref_3進行比較，以輸出數位訊號DS。
為此，類比至數位轉換器401可包括比較電路420及編碼電路440。
比較電路420可將訊號電壓Vsig與第一參考電壓Vref_1至第三參考電壓Vref_3進行比較，以輸出多個比較訊號CS。為此，比較電路420可包括多個比較器，如圖9中所示。比較電路420可將所述多個比較訊號CS提供至編碼電路440。
編碼電路440可基於所述多個比較訊號CS而產生與訊號電壓Vsig對應的數位訊號DS並輸出數位訊號DS。
圖9示出根據本發明概念實施例的類比至數位轉換器401。圖9可示出圖8所示類比至數位轉換器401的詳細方塊圖。
比較電路420可包括第一比較器421、第二比較器422及第三比較器423。
第一比較器421可將訊號電壓Vsig與第一參考電壓Vref_1進行比較，以輸出第一比較訊號CS1。舉例而言，當訊號電壓Vsig大於第一參考電壓Vref_1時，第一比較器421可輸出第一邏輯位準「1」的第一比較訊號CS1，且當訊號電壓Vsig不大於第一參考電壓Vref_1時，第一比較器421可輸出第二邏輯位準「0」的第一比較訊號CS1。
第二比較器422可將訊號電壓Vsig與第二參考電壓Vref_2進行比較，以輸出第二比較訊號CS2。舉例而言，當訊號電壓Vsig大於第二參考電壓Vref_2時，第二比較器422可輸出第一邏輯位準「1」的第二比較訊號CS2，且當訊號電壓Vsig不大於第二參考電壓Vref_2時，第二比較器422可輸出第二邏輯位準「0」的第二比較訊號CS2。
第三比較器423可將訊號電壓Vsig與第三參考電壓Vref_3進行比較，以輸出第三比較訊號CS3。舉例而言，當訊號電壓Vsig大於第三參考電壓Vref_3時，第三比較器423可輸出第一邏輯位準「1」的第三比較訊號CS3，且當訊號電壓Vsig不大於第三參考電壓Vref_3時，第三比較器423可輸出第二邏輯位準「0」的第三比較訊號CS3。
編碼電路440可包括編碼器442。編碼器442可接收電源供應電壓VCC作為輸入，且可自第一比較器421接收第一比較訊號CS1、且自第二比較器422接收第二比較訊號CS2並且自第三比較器423接收第三比較訊號CS3。編碼器442可基於第一比較訊號CS1、第二比較訊號CS2及第三比較訊號CS3輸出2個位元的數位訊號DS。
圖10示出根據本發明概念實施例的類比至數位轉換電路400的操作電壓範圍及所述多個參考電壓Vref_1、Vref_2及Vref_3。圖10示出其中由圖1所示類比至數位轉換電路400輸出的所述多個數位訊號DS_1、DS_2、...、DS_M是2個位元的數位訊號的實施例。上述數位訊號的位元數目及參考電壓的數目僅是為了便於說明的實例且並非僅限於圖10中所示的那些數目。參考電壓的數目可較二進制狀態（binary-stated）位元的位元數目次方少一；或者更一般而言，較位元數目自乘與多狀態位元（例如三個位準的（tri-level）位元等）的值狀態數目對應次冪少一。一同參照圖1對圖10進行闡述。
類比至數位轉換電路400可使用自電流至電壓轉換電路200提供的多個參考電壓將多個訊號電壓轉換成多個數位訊號。所述多個參考電壓可用作將呈類比訊號形式的訊號電壓轉換成數位訊號的參考值。
舉例而言，當第一訊號電壓Vsig_1小於第一參考電壓Vref_1時，類比至數位轉換電路400可輸出「00」作為與第一訊號電壓Vsig_1對應的第一數位訊號DS_1。另外，舉例而言，當第一訊號電壓Vsig_1大於或等於第一參考電壓Vref_1且小於第二參考電壓Vref_2時，類比至數位轉換電路400可輸出「01」作為與第一訊號電壓Vsig_1對應的第一數位訊號DS_1。另外，舉例而言，當第一訊號電壓Vsig_1大於或等於第二參考電壓Vref_2且小於第三參考電壓Vref_3時，類比至數位轉換電路400可輸出「10」作為與第一訊號電壓Vsig_1對應的第一數位訊號DS_1。另外，舉例而言，當第一訊號電壓Vsig_1大於或等於第三參考電壓Vref_3時，類比至數位轉換電路400可輸出「11」作為與第一訊號電壓Vsig_1對應的第一數位訊號DS_1。
參照圖10，包括第一參考電壓Vref_1至第三參考電壓Vref_3在內的所述多個參考電壓可對類比至數位轉換電路400的操作電壓範圍進行不均等地劃分。
在實施例中，所述多個參考電壓可將類比至數位轉換電路400的操作電壓範圍劃分成使得類比至數位轉換電路400的操作電壓範圍的中心附近的參考電壓之間的電壓間隔被形成為窄於操作電壓範圍的邊附近的電壓間隔。
在一般仿神經型態計算裝置中實行類比至數位轉換時，可能需要在操作電壓範圍的中心附近進行相對精密的操作。根據本發明概念實施例的仿神經型態計算裝置10可根據特定電壓範圍內所需的操作精密度而對操作電壓範圍進行不均等地量化，進而根據情況增大仿神經型態計算裝置10所需的操作精確度。
圖11示出根據本發明概念實施例的第二記憶體單元陣列200及參考記憶體單元的狀態。圖11可為其中根據圖4C所示實施例的第二記憶體單元陣列200b中的參考位元線的數目為3的實例。具體而言。圖11可示出其中如圖10中所示般對類比至數位轉換電路的操作電壓範圍進行不均等地劃分的實施例。參照圖1對圖10進行闡述且主要針對與圖6的不同之處對圖10進行闡述。
相較於圖5中所示的情形，在圖10中所示的實施例中，由於參考電壓必須進一步聚集於操作電壓範圍的中心附近，因此可以與圖6中的參考電阻式記憶體單元的寫入狀態不同的寫入狀態對參考電阻式記憶體單元進行寫入。
舉例而言，就連接至第一參考位元線RBL1的參考電阻記憶體單元而言，高電阻狀態HRS的記憶體單元的數目對低電阻狀態LRS的記憶體單元的數目的比率可為6:2。然而，本發明概念並非僅限於此，且舉例而言，根據設計或需求規範，高電阻狀態HRS的記憶體單元的數目對低電阻狀態LRS的記憶體單元的數目的比率可為7:3。
另外，舉例而言，就連接至第三參考位元線RBL3的參考電阻記憶體單元而言，高電阻狀態HRS的記憶體單元的數目對低電阻狀態LRS的記憶體單元的數目的比率可為2:6。然而，本發明概念並非僅限於此，且舉例而言，根據設計或需求規範，高電阻狀態HRS的記憶體單元的數目對低電阻狀態LRS的記憶體單元的數目的比率可為3:7。
在一般仿神經型態計算裝置10中實行類比至數位轉換時，在操作電壓範圍的中心附近可能需要相對精密的操作。根據本發明概念實施例的仿神經型態計算裝置10可根據特定電壓範圍內所需的操作精密度而對操作電壓範圍進行不均等地量化，進而根據情況增大仿神經型態計算裝置10所需的操作準確度。
圖12示出根據本發明概念實施例的第二記憶體單元陣列200。圖12可為其中將負載電阻器添加至根據圖4C所示實施例的第二記憶體單元陣列200b的實例。將主要針對與圖4C所示實施例的不同之處對圖12進行闡述。
負載電阻器可連接至第二記憶體單元陣列200的參考位元線或參考源極線。
舉例而言，第一參考源極線RSL1可連接至由讀取訊號READ進行閘控的第一源極電晶體ST1的第一端子，且第一負載電阻器Rload_1可連接於第一源極電晶體ST1的第二端子與接地節點之間。相似地，第二參考源極線RSL2可連接至由讀取訊號READ進行閘控的第二源極電晶體ST2的第一端子，且第二負載電阻器Rload_2可連接於第二源極電晶體ST2的第二端子與接地節點之間。相似地，第n參考源極線RSLn可連接至由讀取訊號READ進行閘控的第n源極電晶體STn的第一端子，且第n負載電阻器Rload_n可連接於第n源極電晶體STn的第二端子與接地節點之間。
第一負載電阻器Rload_1至第n負載電阻器Rload_n可全部具有相同的電阻值，但並非僅限於此，且可具有彼此不同的電阻值。在實施例中，第一負載電阻器Rload_1至第n負載電阻器Rload_n的電阻值是當參考電阻記憶體單元處於低電阻狀態LRS與高電阻狀態HRS時的電阻值之間的值。
如上所述，在電阻式記憶體裝置中，電阻式記憶體裝置的電阻特性隨著時間或溫度改變而發生改變，且因此，參照圖5或圖10的參考電壓Vref_1、Vref_2及Vref_3的分佈可發生改變。因此，參考電壓Vref_1、Vref_2及Vref_3中的一些參考電壓可與將被實際分類的電壓之間的邊界值重合。根據如圖12中所示的第二記憶體單元陣列200，可解決由於存在負載電阻而導致的參考電壓漂移引起的參考電壓與電壓邊界重合或偏移的問題。
圖13示出根據本發明概念實施例的類比至數位轉換器401。圖13所示類比至數位轉換器401可對應於圖7A所示第一類比至數位轉換器401_1a至第M類比至數位轉換器401_Ma或者圖7B所示第一類比至數位轉換器401_1b至第k類比至數位轉換器401_KB中的任一者。圖13示出其中相較於圖9數位訊號DS是3個位元的數位訊號的實施例。
比較電路420可包括第一比較器421至第七比較器427，且編碼器442可輸出3個位元的數位訊號DS。
可以與針對圖9闡述的方式相似的方式來實行第一比較器421至第七比較器427及編碼器442的操作。
舉例而言，第一比較器421可將訊號電壓Vsig與第一參考電壓Vref_1進行比較以輸出第一比較訊號CS1。舉例而言，當訊號電壓Vsig大於第一參考電壓Vref_1時，第一比較器421可輸出第一邏輯位準「1」的第一比較訊號CS1，且當訊號電壓Vsig不大於第一參考電壓Vref_1時，第一比較器421可輸出第二邏輯位準「0」的第一比較訊號CS1。
相似地，第二比較器422可將訊號電壓Vsig與第二參考電壓Vref_2進行比較以輸出第二比較訊號CS2，第三比較器423可將訊號電壓Vsig與第三參考電壓Vref_3進行比較以輸出第三比較訊號CS3，第四比較器424可將訊號電壓Vsig與第四參考電壓Vref_4進行比較以輸出第四訊號CS4，第五比較器425可將訊號電壓Vsig與第五參考電壓Vref_5進行比較以輸出第五比較訊號CS5，第六比較器426可將訊號電壓Vsig與第六參考電壓Vref_6進行比較以輸出第六比較訊號CS6，且第七比較器427可將訊號電壓Vsig與第七參考電壓Vref_7進行比較以輸出第七比較訊號CS7。
編碼器442可接收電源供應電壓VCC作為輸入，自第一比較器421接收第一比較訊號CS1，自第二比較器422接收第二比較訊號CS2，自第三比較器423接收第三比較訊號CS3，自第四比較器424接收第四比較訊號CS4，自第五比較器425接收第五比較訊號CS5，自第六比較器426接收第六比較訊號CS6且自第七比較器427接收第七比較訊號CS7。編碼器442可基於第一比較訊號CS1、第二比較訊號CS2、第三比較訊號CS3、第四比較訊號CS4、第五比較訊號CS5、第六比較訊號CS6及第七比較訊號CS7輸出3個位元的數位訊號DS。
圖14是根據本發明概念實施例的仿神經型態計算裝置10的操作方法的流程圖。一同參照圖1對圖14進行闡述。
仿神經型態計算裝置10可啟動連接至第二記憶體單元陣列200的所有參考字元線（S120）。舉例而言，字元線驅動器150可將所述多條參考字元線RWL1、RWL2、...、RWLN驅動成使得所述多條參考字元線RWL1、RWL2、...、RWLN全部被啟動。
仿神經型態計算裝置10可基於自第二記憶體單元陣列200輸出的參考電流Iref_1、Iref_2、...、Iref_n而獲得參考電壓值（S140）。
仿神經型態計算裝置10可使用所獲得的參考電壓值將分別與所述多個讀取電流Iread_1、Iread_2、...、Iread_M對應的所述多個訊號電壓Vsig_1、Vsig_2、...、Vsig_M轉換成所述多個數位訊號DS_1、DS_2、...、DS_M（S160）。
圖15示出根據本發明概念實施例的電子系統1000。
電子系統1000可包括處理器1010、記憶體裝置1020、連接件（connectivity）1030、輸入/輸出（input/output，I/O）裝置1040、電源供應器1050及仿神經型態計算裝置1060。電子系統1000可更包括可與視訊卡、音效卡、記憶卡、通用串列匯流排（universal serial bus，USB）裝置或其他系統進行通訊的各種埠。
處理器1010可控制電子系統1000的所有操作且可執行操作系統、應用等。記憶體裝置1020可儲存電子系統1000的操作所需的資料。連接件1030可與外部裝置進行通訊。輸入/輸出裝置1040可包括輸入構件（例如鍵盤、小鍵盤、觸控板、觸控螢幕、滑鼠、遠程控制器等）以及輸出構件（例如顯示器、揚聲器、列印機等）。電源供應器1050可供應電子系統1000的操作所需的電力。
仿神經型態計算裝置1060可驅動及/或執行神經網路系統，且可為根據參照前述圖式闡述的本發明概念的實施例的仿神經型態計算裝置。仿神經型態計算裝置1060可包括與前述各圖所示第一記憶體單元陣列100對應的主記憶體單元陣列1100、與前述各圖所示第二記憶體單元陣列200對應的參考記憶體單元陣列1200、電流至電壓轉換電路1300及類比至數位轉換電路1400。
舉例而言，主記憶體單元陣列1100可向電流至電壓轉換電路1300提供多個讀取電流Iread，且參考記憶體單元陣列1200可向電流至電壓轉換電路1300提供多個參考電流Iref。
電流至電壓轉換電路1300可藉由對所述多個讀取電流Iread進行轉換而輸出多個訊號電壓Vsig，並將所述多個訊號電壓Vsig提供至類比至數位轉換電路1400。電流至電壓轉換電路1300可藉由對所述多個參考電流Iref進行轉換而輸出多個參考電壓Vref，並將所述多個參考電壓Vref提供至類比至數位轉換電路1400。
類比至數位轉換電路1400可藉由使用所述多個參考電壓Vref作為進行類比至數位轉換的參考來將所述多個訊號電壓Vsig轉換成所述多個數位訊號DS。
儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，在不背離隨附申請專利範圍的精神及範圍的條件下，可對本文進行形式及細節上的各種改變。
10、1060:仿神經型態計算裝置 100:第一記憶體單元陣列/第一陣列 100a、100b:第一記憶體單元陣列 150:字元線驅動器/字元線驅動器電路 200:第二記憶體單元陣列/第二陣列 200a、200b:第二記憶體單元陣列 300:電流至電壓轉換電路/電流至電壓電路 350:多工電路 360:多工器（MUX）解碼器 400:類比至數位轉換電路/類比至數位電路 400a、400b、1400:類比至數位轉換電路 401:類比至數位轉換器 401_1a、401_1b:第一類比至數位轉換器 401_2a、401_2b:第二類比至數位轉換器 401_kb:第k類比至數位轉換器 401_Ma:第M類比至數位轉換器 420:比較電路 421:第一比較器 422:第二比較器 423:第三比較器 424:第四比較器 425:第五比較器 426:第六比較器 427:第七比較器 440:編碼電路 442:編碼器 500:加法器電路 1000:電子系統 1010:處理器 1020:記憶體裝置 1030:連接件 1040:輸入/輸出（I/O）裝置 1050:電源供應器 1100:主記憶體單元陣列 1200:參考記憶體單元陣列 1300:電流至電壓轉換電路 a1 、a2 、a3 、aN :輸入 b:偏置 BL1:位元線/第一位元線 BL2:位元線/第二位元線 BLM:位元線/第M位元線 CS:比較訊號 CS1:第一比較訊號 CS2:第二比較訊號 CS3:第三比較訊號 CS4:第四訊號/第四比較訊號 CS5:第五比較訊號 CS6:第六比較訊號 CS7:第七比較訊號 CT:單元電晶體 DS:數位訊號 DS_1:數位訊號/第一數位訊號 DS_2:數位訊號/第二數位訊號 DS_k:數位訊號/第k數位訊號 DS_M:數位訊號/第M數位訊號 h1 1 、h1 2 、h1 3 、h1 m 、h2 1 、h2 2 、h2 3 、h2 m 、hn 1 、hn 2 、hn 3 、hn m :隱藏節點 HL1、HL2、HLn:隱藏層 HRS:高電阻狀態 IDAT:向量輸入資料 IL:輸入層 Iread:讀取電流 Iread_1:讀取電流/第一讀取電流 Iread_2:讀取電流/第二讀取電流 Iread_M:讀取電流/第M讀取電流 Iref:參考電流 Iref_1:參考電流/第一參考電流 Iref_2:參考電流/第二參考電流 Iref_3:參考電流/第三參考電流 Iref_n:參考電流/第n參考電流 LRS:低電阻狀態 ODAT:輸出資料 ODAT_1:第一輸出資料 ODAT_2:第二輸出資料 ODAT_m:第m輸出資料 OL:輸出層 ND:節點 RBL1:參考位元線/第一參考位元線 RBL2:參考位元線/第二參考位元線 RBL3:參考位元線 RBLn:參考位元線/第n參考位元線 RE:電阻式元件 READ:讀取訊號 Rload_1:第一負載電阻器 Rload_2:第二負載電阻器 Rload_n:第n負載電阻器 RMC:記憶體單元/電阻式記憶體單元 RMC':電阻式記憶體單元 RRMC:參考記憶體單元/參考電阻式記憶體單元 RRMC':參考電阻式記憶體單元 RSL1:參考源極線/第一參考源極線 RSL2:參考源極線/第二參考源極線 RSL3:參考源極線 RSLn:參考源極線/第n參考源極線 RWL1、RWL2、RWLN:參考字元線 S120、S140、S160:操作 SEL:選擇訊號 SL1:源極線/第一源極線 SL2:源極線/第二源極線 SLM:源極線/第M源極線 ST1:第一源極電晶體 ST2:第二源極電晶體 STn:第n源極電晶體 V1、V2、V3、V4、V5、V6、V7、VN:輸入電壓 VCC:電源電壓/電源供應電壓 Vref:參考電壓 Vref_1:參考電壓/第一參考電壓 Vref_2:參考電壓/第二參考電壓 Vref_3:參考電壓/第三參考電壓 Vref_4:參考電壓/第四參考電壓 Vref_5:參考電壓/第五參考電壓 Vref_6:參考電壓/第六參考電壓 Vref_7:參考電壓/第七參考電壓 Vref_n:參考電壓/第n參考電壓 Vsig:訊號電壓 Vsig_1:訊號電壓/第一訊號電壓 Vsig_2:訊號電壓/第二訊號電壓 Vsig_k:訊號電壓/第k訊號電壓 Vsig_M:訊號電壓/第M訊號電壓 w1 、w2 、w3 、wN :權重 WL1、WL2、WLN:字元線 x1、x2、xi:輸入節點 y1、y2、yj:輸出節點 z、z1 、z2 、z3 ~zM :輸出 σ:特定函數
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1是示出根據本發明概念實施例的仿神經型態計算裝置的方塊圖。 圖2A及圖2B是示出根據本發明概念實施例的由仿神經型態計算裝置進行驅動的神經網路系統的實例的方塊圖。 圖3A、圖3B及圖3C是示出根據本發明概念實施例的第一記憶體單元陣列的電路圖。 圖4A及圖4B是示出根據本發明概念實施例的第二記憶體單元陣列的電路圖。 圖5是示出根據本發明概念實施例的類比至數位轉換電路的操作電壓範圍及多個參考電壓的回路圖（graphical diagram）。 圖6是示出根據本發明概念實施例的第二記憶體單元陣列及參考記憶體單元的狀態的電路圖。 圖7A是示出根據本發明概念實施例的類比至數位轉換電路的方塊圖。 圖7B是示出根據本發明概念實施例的仿神經型態計算裝置的方塊圖。 圖8是示出根據本發明概念實施例的類比至數位轉換器的方塊圖。 圖9是示出根據本發明概念實施例的類比至數位轉換器的方塊圖。 圖10是示出根據本發明概念實施例的類比至數位轉換電路的操作電壓範圍及多個參考電壓的回路圖。 圖11是示出根據本發明概念實施例的第二記憶體單元陣列及參考記憶體單元的狀態的電路圖。 圖12是示出根據本發明概念實施例的第二記憶體單元陣列的電路圖。 圖13是示出根據本發明概念實施例的類比至數位轉換器的方塊圖。 圖14是根據本發明概念實施例的仿神經型態計算裝置的操作方法的流程圖。 圖15是示出根據本發明概念實施例的電子系統的方塊圖。
10:仿神經型態計算裝置
100:第一記憶體單元陣列/第一陣列
150:字元線驅動器/字元線驅動器電路
200:第二記憶體單元陣列/第二陣列
300:電流至電壓轉換電路/電流至電壓電路
400:類比至數位轉換電路/類比至數位電路
500:加法器電路
BL1:位元線/第一位元線
BL2:位元線/第二位元線
BLM:位元線/第M位元線
DS_1:數位訊號/第一數位訊號
DS_2:數位訊號/第二數位訊號
DS_M:數位訊號/第M數位訊號
Iread_1:讀取電流/第一讀取電流
Iread_2:讀取電流/第二讀取電流
Iread_M:讀取電流/第M讀取電流
Iref_1:參考電流/第一參考電流
Iref_2:參考電流/第二參考電流
Iref_n:參考電流/第n參考電流
ODAT:輸出資料
ODAT_1:第一輸出資料
ODAT_2:第二輸出資料
ODAT_m:第m輸出資料
RBL1:參考位元線/第一參考位元線
RBL2:參考位元線/第二參考位元線
RBLn:參考位元線/第n參考位元線
RE:電阻式元件
RMC:記憶體單元/電阻式記憶體單元
RRMC:參考記憶體單元/參考電阻式記憶體單元
RWL1、RWL2、RWLN:參考字元線
Vref_1:參考電壓/第一參考電壓
Vref_2:參考電壓/第二參考電壓
Vref_n:參考電壓/第n參考電壓
Vsig_1:訊號電壓/第一訊號電壓
Vsig_2:訊號電壓/第二訊號電壓
Vsig_M:訊號電壓/第M訊號電壓
WL1、WL2、WLN:字元線

Claims (20)

  1. 一種仿神經型態計算裝置，包括： 第一記憶體單元陣列，包括多個電阻式記憶體單元且被配置成經由多條位元線或多條源極線輸出多個讀取電流； 第二記憶體單元陣列，包括多個參考電阻式記憶體單元且被配置成經由至少一條參考位元線或至少一條參考源極線輸出至少一個參考電流； 電流至電壓轉換電路，被配置成輸出分別與所述多個讀取電流對應的多個訊號電壓並輸出與所述至少一個參考電流對應的至少一個參考電壓；以及 類比至數位轉換電路，被配置成使用所述至少一個參考電壓將所述多個訊號電壓轉換成多個數位訊號並輸出所述多個數位訊號。
  2. 如請求項1所述的仿神經型態計算裝置，其中所述多個參考電阻式記憶體單元與所述多個電阻式記憶體單元包含相同的電阻材料。
  3. 如請求項1所述的仿神經型態計算裝置，其中所述至少一條參考位元線的數目與藉由自2的所述多個數位訊號中的每一者的位元數目次方減去1而獲得的數目相同。
  4. 如請求項1所述的仿神經型態計算裝置，其中所述至少一條參考位元線包括第一參考位元線及第二參考位元線，且 其中所述多個參考電阻式記憶體單元之中連接至所述第一參考位元線的第一參考記憶體單元的處於高電阻狀態的記憶體單元的數目對處於低電阻狀態的記憶體單元的數目的比率不同於所述多個參考電阻式記憶體單元之中連接至所述第二參考位元線的第二參考記憶體單元的處於所述高電阻狀態的記憶體單元的數目對處於所述低電阻狀態的記憶體單元的數目的比率。
  5. 如請求項1所述的仿神經型態計算裝置，其中所述至少一個參考電壓對所述類比至數位轉換電路的操作電壓範圍進行均等地量化，且 其中連接至所述至少一條參考位元線中的每一者的電阻式記憶體單元具有用於形成所述至少一個參考電壓之中的對應的參考電壓的電阻狀態分佈。
  6. 如請求項1所述的仿神經型態計算裝置，其中所述至少一個參考電壓對所述類比至數位轉換電路的操作電壓範圍進行不均等地量化，其中與操作電壓範圍的中心相鄰的量化間隔窄於與所述操作電壓範圍的邊相鄰的量化間隔，且 其中連接至所述至少一條參考位元線中的每一者的電阻式記憶體單元具有用於形成所述至少一個參考電壓之中的對應的參考電壓的電阻狀態分佈。
  7. 如請求項1所述的仿神經型態計算裝置，其中所述類比至數位轉換電路包括多個類比至數位轉換器，所述多個類比至數位轉換器對應於所述多個訊號電壓中的每一者且被配置成將對應的訊號電壓轉換成數位訊號。
  8. 如請求項1所述的仿神經型態計算裝置，更包括多工電路，所述多工電路被配置成自所述多個訊號電壓之中選擇訊號電壓並輸出所選擇的所述訊號電壓， 其中所述類比至數位轉換電路包括多個類比至數位轉換器，所述多個類比至數位轉換器被配置成將所選擇的所述訊號電壓轉換成數位訊號，其中類比至數位轉換器的數目小於訊號電壓的數目。
  9. 如請求項1所述的仿神經型態計算裝置，其中所述類比至數位轉換電路包括多個類比至數位轉換器，所述多個類比至數位轉換器被配置成將所述多個訊號電壓之中的對應的訊號電壓轉換成數位訊號，且 其中所述多個類比至數位轉換器中的每一者被配置成藉由將所述對應的訊號電壓與所述至少一個參考電壓進行比較而輸出與所述對應的訊號電壓對應的數位訊號。
  10. 如請求項9所述的仿神經型態計算裝置，其中所述多個類比至數位轉換器中的每一者包括： 比較電路，被配置成藉由將所述對應的訊號電壓與所述至少一個參考電壓進行比較而輸出至少一個比較訊號；以及 編碼電路，被配置成基於所述至少一個比較訊號而輸出與所述對應的訊號電壓對應的所述數位訊號。
  11. 如請求項1所述的仿神經型態計算裝置，其中在所述至少一條參考源極線與接地節點之間，連接有負載電阻器，所述負載電阻器具有處於所述多個參考電阻式記憶體單元的低電阻狀態與高電阻狀態之間的電阻值。
  12. 如請求項1所述的仿神經型態計算裝置，更包括字元線驅動器，所述字元線驅動器被配置成對連接至所述第一記憶體單元陣列的多條字元線進行驅動，對連接至所述第二記憶體單元陣列的多條參考字元線進行驅動，並將所述多條參考字元線驅動成使得在所述仿神經型態計算裝置的運算操作的期間中所有所述多條參考字元線被啟動。
  13. 如請求項12所述的仿神經型態計算裝置，其中與在所述仿神經型態計算裝置的所述運算操作中使用的權重矩陣的元素對應的狀態被寫入至所述多個電阻式記憶體單元，且 其中所述字元線驅動器被配置成根據所述仿神經型態計算裝置的所述運算操作中的輸入特徵向量的元素值來啟動所述多條字元線之中的至少一條字元線。
  14. 如請求項13所述的仿神經型態計算裝置，更包括加法器電路，所述加法器電路被配置成藉由使用所述多個數位訊號實行累加及/或求和操作而產生輸出資料。
  15. 一種仿神經型態計算裝置的操作方法，所述仿神經型態計算裝置包括第一記憶體單元陣列及第二記憶體單元陣列，所述第一記憶體單元陣列包括主電阻式記憶體單元，所述第二記憶體單元陣列包括參考電阻式記憶體單元，所述方法包括： 啟動連接至所述第二記憶體單元陣列的所有參考字元線； 基於自所述第二記憶體單元陣列輸出的至少一個參考電流而獲得至少一個參考電壓值；以及 藉由使用所述至少一個參考電壓值對與自所述第一記憶體單元陣列輸出的讀取電流對應的訊號電壓值進行轉換而輸出多個數位訊號。
  16. 如請求項15所述的方法，其中所述參考電阻式記憶體單元中的每一者包含與所述主電阻式記憶體單元的材料相同的電阻材料。
  17. 如請求項15所述的方法，其中輸出所述多個數位訊號包括： 藉由將所述訊號電壓值之中的第一訊號電壓值與所述至少一個參考電壓值進行比較而產生至少一個比較訊號；以及 基於所述至少一個比較訊號而輸出與所述第一訊號電壓值對應的第一數位訊號。
  18. 如請求項15所述的方法，更包括：藉由使用所述多個數位訊號實行累加及/或求和操作而產生輸出資料。
  19. 一種仿神經型態計算裝置，包括： 第一電阻式記憶體單元陣列，包括設置於多條字元線與多條位元線相交的區中的多個電阻式記憶體單元； 第二電阻式記憶體單元陣列，包括設置於多條參考字元線與多條參考位元線相交的區中的多個參考電阻式記憶體單元； 字元線驅動器，被配置成對所述多條字元線及所述多條參考字元線進行驅動，根據輸入特徵向量的元素值啟動所述多條字元線之中的至少一條所選擇的字元線，並啟動所有所述多條參考字元線； 電流至電壓轉換電路，被配置成經過包括所述多條參考位元線的電性路徑將自所述第二電阻式記憶體單元陣列輸出的多個參考電流轉換成多個參考電壓，並根據所述至少一條所選擇的字元線的啟動而經過包括所述多條位元線的電性路徑將自所述第一電阻式記憶體單元陣列輸出的多個讀取電流轉換成多個訊號電壓； 類比至數位轉換電路，被配置成使用所述多個參考電壓作為進行類比至數位轉換的參考來將所述多個訊號電壓轉換成多個數位訊號並輸出所述多個數位訊號；以及 加法器電路，被配置成藉由使用所述多個數位訊號實行累加及/或求和操作而產生至少一個輸出資料。
  20. 如請求項19所述的仿神經型態計算裝置，其中所述多個參考電阻式記憶體單元中的每一者包含與所述多個電阻式記憶體單元的材料相同的電阻材料，且 其中參考位元線的數目對應於藉由自2的所述多個數位訊號中的每一者的位元數目次方減去1而獲得的數目。
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