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KR102732276B1 - 다수 개의 시냅스 셀들을 가진 시냅스를 포함하는 뉴로모픽 소자 - Google Patents

다수 개의 시냅스 셀들을 가진 시냅스를 포함하는 뉴로모픽 소자 Download PDF

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KR102732276B1
KR102732276B1 KR1020170015560A KR20170015560A KR102732276B1 KR 102732276 B1 KR102732276 B1 KR 102732276B1 KR 1020170015560 A KR1020170015560 A KR 1020170015560A KR 20170015560 A KR20170015560 A KR 20170015560A KR 102732276 B1 KR102732276 B1 KR 102732276B1
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synaptic
transistors
synapse
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이형동
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Abstract

프리-시냅틱 회로; 포스트-시냅틱 회로; 및 상기 프리-시냅틱 회로 및 상기 포스트-시냅틱 회로와 전기적으로 연결된 시냅스를 포함하는 뉴로모픽 소자가 설명된다. 상기 시냅스는 각각 다수 개의 로우 라인들을 통하여 상기 프리-시냅틱 회로와 연결되고 및 하나의 공통 컬럼 라인을 통하여 상기 포스트-시냅틱 회로와 전기적으로 연결된 다수 개의 시냅스 셀들을 포함할 수 있다.

Description

다수 개의 시냅스 셀들을 가진 시냅스를 포함하는 뉴로모픽 소자{Neuromorphic Device Including A Synapse Having a Plurality of Synapse Cells}
본 발명은 뉴로모픽 소자에 관한 것으로서, 특히 다수 개의 시냅스 셀들을 가진 시냅스를 포함하는 뉴로모픽 소자에 관한 것이다.
최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 뉴로모픽 기술은 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 뉴로모픽 기술에 이용되는 뉴로모픽 소자는 학습된 상태에 따라 다양한 레벨, 크기, 또는 시간에 따른 펄스 또는 스파이크를 출력한다.
본 발명이 해결하고자 하는 과제는 다수 개의 시냅스 셀들을 가진 시냅스를 포함하는 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 서로 다른 전류 구동 효율을 가진 시냅스 셀들을 포함하는 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 다수 개의 시냅스 셀들이 하나의 시냅스로 이용될 수 있는 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 회로; 포스트-시냅틱 회로; 및 상기 프리-시냅틱 회로 및 상기 포스트-시냅틱 회로와 전기적으로 연결된 시냅스를 포함할 수 있다. 상기 시냅스는 각각 다수 개의 로우 라인들을 통하여 상기 프리-시냅틱 회로와 연결되고 및 하나의 공통 컬럼 라인을 통하여 상기 포스트-시냅틱 회로와 전기적으로 연결된 다수 개의 시냅스 셀들을 포함할 수 있다.
상기 다수 개의 시냅스 셀들은 각각 적어도 하나 이상의 트랜지스터 및 하나 이상의 멤리스터를 포함할 수 있다.
상기 하나의 시냅스에 포함된 상기 다수 개의 시냅스 셀들의 트랜지스터들은 서로 다른 전류 구동 효율들을 가질 수 있다.
상기 트랜지스터들은, 각각, 상기 다수 개의 로우 라인들과 전기적으로 연결될 수 있다.
상기 트랜지스터들의 드레인 전극들은, 각각, 상기 다수 개의 로우 라인들과 전기적으로 연결될 수 있다. 상기 트랜지스터들의 소스 전극들은, 각각, 해당하는 상기 멤리스터와 전기적으로 연결될 수 있다.
상기 각 멤리스터는 상기 다수 개의 로우 라인들 및 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결될 수 있다. 상기 트랜지스터들의 소스 전극들은 상기 공통 컬럼 라인과 전기적으로 연결될 수 있다.
상기 트랜지스터들의 게이트 전극들은, 각각, 상기 다수 개의 로우 라인들과 전기적으로 연결될 수 있다. 상기 트랜지스터들의 드레인 전극들은, 각각, 기준 전압 노드와 전기적으로 연결될 수 있다.
상기 다수 개의 시냅스 셀들은, 각각, 서로 다른 개수의 트랜지스터들을 포함할 수 있다.
상기 동일한 시냅스 셀의 상기 트랜지스터들은 서로 병렬로 연결될 수 있다.
상기 동일한 시냅스 셀의 상기 트랜지스터들의 게이트 전극들은 공통으로 전기적으로 연결될 수 있다.
상기 트랜지스터들의 게이트 전극들은, 각각, 상기 시냅스 셀과 연결된 상기 로우 라인과 공통으로 연결될 수 있다.
상기 트랜지스터들의 드레인 전극들은 기준 전압 노드와 전기적으로 연결될 수 있다.
상기 다수 개의 시냅스 셀들은, 각각, 트랜지스터 및 멤리스터를 포함할 수 있다. 상기 각 시냅스 셀들의 상기 멤리스터들은 서로 다른 고정 저항 값들을 가질 수 있다.
본 발명의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 회로; 포스트-시냅틱 회로; 및 상기 프리-시냅틱 회로 및 상기 포스트-시냅틱 회로와 전기적으로 연결된 시냅스를 포함할 수 있다. 상기 시냅스는 서로 다른 전류 구동 효율을 갖는 다수 개의 시냅스 셀들을 포함할 수 있다.
상기 다수 개의 시냅스 셀들은, 각각, 트랜지스터 및 멤리스터를 포함할 수 있다. 상기 각 시냅스 셀의 상기 각 트랜지스터는 서로 다른 채널 사이즈를 가질 수 있다.
상기 다수 개의 시냅스 셀들은, 각각, 서로 다른 개수의 트랜지스터들 및 하나의 멤리스터를 포함할 수 있다.
상기 다수 개의 시냅스 셀들은, 각각, 트랜지스터 및 멤리스터를 포함할 수 있다. 상기 각 시냅스 셀의 상기 각 멤리스터는 서로 다른 고정 저항 값을 가질 수 있다.
상기 다수 개의 시냅스 셀들은 다수 개의 로우 라인들을 통하여 독립적으로 상기 프리-시냅틱 회로와 전기적으로 연결될 수 있고, 및 공통 컬럼 라인을 통하여 공통적으로 상기 포스트-시냅틱 회로와 전기적으로 연결될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의하면 다수 개의 시냅스 셀을 하나의 시냅스로 이용하므로 하나의 셀을 이용하는 기술보다 시냅스 기술 구현이 수월하고 시냅스의 데이터가 정확하다.
본 발명의 기술적 사상에 의하면 시냅스 셀들에 기입 및 저장될 데이터는 미리 결정될 수 있으므로 별도의 학습 과정이 필요 없고, 정확한 데이터가 기입 및 저장될 수 있다.
본 발명의 기술적 사상에 의하면 시냅스 셀들의 수에 따라 더욱 다양한 멀티 레벨의 데이터들을 저장할 수 있다.
본 발명의 기술적 사상에 의하면 디지털적인 메모리 소자의 구조를 이용하므로 아날로그적인 시냅스 구조를 가질 경우보다 뉴로모픽 소자가 구현되기 수월하다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록다이아그램이다.
도 2는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스를 상세하게 도시한 개념적인 블록 다이아그램이다.
도 3a 내지 3e는 본 발명의 다양한 실시예들에 의한 다수 개의 시냅스 셀들을 갖는 시냅스들을 개념적으로 도시한 블록 다이아그램들이다.
도 4 내지 7은 본 발명의 다양한 실시예들에 의한 다수 개의 시냅스 셀들을 갖는 뉴로모픽 소자의 시냅스들을 개념적으로 도시한 블록 다이아그램들이다.
도 8은 본 발명의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록 다이아그램이다.
도 9는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스를 상세하게 도시한 개념적인 블록 다이아그램이다.
도 10 및 11은 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자들의 시냅스들을 개념적으로 도시한 블록 다이아그램이다.
도 7은 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.
도 12는 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록 다이아그램이다. 도 1을 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자(neuromorphic device)는 프리-시냅틱 뉴런 회로(10)(pre-synaptic neuron circuit), 포스트-시냅틱 뉴런 회로(20)(post-synaptic neuron circuit), 및 시냅스들(30)(synapses)을 포함할 수 있다. 시냅스들(30)은 프리-시냅틱 뉴런 회로(10)로부터 로우 방향으로 연장하는 로우 라인들(R)(row lines) 및 포스트-시냅틱 뉴런 회로(20)로부터 컬럼 방향으로 연장하는 컬럼 라인들(C)(column lines)의 교차점들 상에 배치될 수 있다. 하나의 시냅스(30)는 다수 개의 로우 라인들(R) 및 하나의 컬럼 라인(C)과 전기적으로 연결될 수 있다.
프리-시냅틱 뉴런 회로(10)는 학습 모드 (learning mode), 리셋 모드(reset mode), 또는 독출 모드 (reading mode) 에서 로우 라인들(R)을 통하여 시냅스들(30)로 전기적 펄스들(pulses)을 전송할 수 있다.
포스트-시냅틱 뉴런 회로(20)는 학습 모드 또는 리셋 모드에서 컬럼 라인들(C)을 통하여 시냅스들(30)로 전기적 펄스를 전송할 수 있고, 및 독출 모드에서 컬럼 라인들(C)을 통하여 시냅스들(30)로부터 전기적 펄스를 수신할 수 있다.
시냅스들(30)은 멀티 저항 레벨을 갖는 가변 저항 소자를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)를 상세하게 도시한 개념적인 블록 다이아그램이다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)는 다수 개의 시냅스 셀들(SC1~SCn)을 포함할 수 있다. 다수 개의 시냅스 셀들(SC1~SCn)은 각각 다수 개의 프리-시냅스 회로들(10_1~10_n)과 다수 개의 로우 라인들(R1~Rn)을 통하여 전기적으로 연결될 수 있다. 다수 개의 시냅스 셀들(SC1~SCn)은 하나의 컬럼 라인(C)과 공통으로 연결될 수 있다. 즉, 다수 개의 시냅스 셀들(SC1~SCn)이 하나의 시냅스(30)를 구성할 수 있다.
각 시냅스 셀들(SC1~SCn)은 서로 다른 정보량을 저장할 수 있다. 예를 들어, 각 시냅스 셀들(SC1~SCn)을 통하여 공통 포스트-시냅틱 회로(20)로 출력되는 전류 량은 멀티 레벨을 가질 수 있고, 따라서 시냅스(30)의 정보를 다양화 시킬 수 있다.
학습 모드(learning mode) 또는 기입 모드(writing mode)에서, 프리-시냅틱 회로들(10_1~10_n)은 각각 해당하는 시냅스 셀들(SC1~SCn)을 독립적으로 학습시키거나 데이터를 기입할 수 있다.
독출 모드(reading mode)에서, 시냅스 셀들(SC1~SCn) 내의 데이터들은 동시에 공통 포스트-시냅틱 회로(20)로 출력될 수 있다. 즉, 각 시냅스 셀들(SC1~SCn)로부터 출력된 전류들이 합해져서 공통 포스트-시냅틱 회로(20)로 출력될 수 있다. 공통 포스트-시냅틱 회로(20)는 시냅스 셀들(SC1~SCn)로부터 출력되는 총 전류 값을 감지 또는 적분하여 정보 값을 선택 및 출력할 수 있다.
도 3a 내지 3e는 본 발명의 다양한 실시예들에 의한 다수 개의 시냅스 셀들(SC1~SCn)을 갖는 시냅스들(30a-30n)을 개념적으로 도시한 블록 다이아그램들이다.
도 3a 내지 3e를 참조하면, 본 발명의 다양한 실시예들에 의한 시냅스들(30a~30n)은 다수 개의 시냅스 셀들(SC1~SCn)을 포함할 수 있다. 각 시냅스 셀들(SC1~SCn)은 트랜지스터(T1~Tn) 및 멤리스터(M1~Mn)를 포함할 수 있다.
트랜지스터들(T1~Tn)은 서로 다른 채널 사이즈 및 전류 구동 효율(current driving efficiency)을 가질 수 있다. 구체적으로, 제1 트랜지스터(T1)는 기본 채널 사이즈 및 기본 전류 구동 효율을 가질 수 있고, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 두 배의 채널 사이즈 및 전류 구동 효율을 가질 수 있다. 제3 트랜지스터(T3)는 제2 트랜지스터(T2)의 두 배의 채널 사이즈 및 전류 구동 효율을 가질 수 있다. 제4 트랜지스터(T4)는 제3 트랜지스터(T3)의 두 배의 채널 사이즈 및 전류 구동 효율을 가질 수 있다. 제5 트랜지스터(T5)는 제4 트랜지스터(T4)의 두 배의 채널 사이즈 및 전류 구동 효율을 가질 수 있다. 따라서, n번째 트랜지스터(Tn)는 n-1 번째 트랜지스터(Tn-1)의 두 배의 채널 사이즈 및 전류 구동 효율을 가질 수 있다. 즉, 제1 트랜지스터(T1)의 기본 채널 사이즈를 W이라 가정 하면, 제2 트랜지스터(T2)는 2W의 채널 사이즈를 가질 수 있고, 제3 트랜지스터(T3)는 4W의 채널 사이즈를 가질 수 있고, 제4 트랜지스터(T4)는 8W의 채널 사이즈를 가질 수 있고, 제5 트랜지스터(T5)는 16W의 채널 사이즈를 가질 수 있고, 및 n번째 트랜지스터(Tn)은 (2n- 1)W의 채널 사이즈를 가질 수 있다. 예를 들어, 채널 사이즈는 채널의 길이에 대한 채널의 폭의 비율, 즉 채널의 폭을 채널의 길이로 나눈 값으로 정의될 수 있다.
멤리스터들(M1~Mn)은 고정 저항 또는 가변 저항을 가질 수 있다. 일 실시예에서, 멤리스터들(M1~Mn)은 커패시터를 포함할 수도 있다. 본 발명의 다른 실시예들에서, 트랜지스터들(T1~Tn)은 동일한 채널 사이즈 및 전류 구동 효율을 가질 수 있고, 및 멤리스터들(M1~Mn)이 서로 다른 고정 저항 값들을 가질 수 있다. 따라서, 시냅스 셀들(SC1~SCn)은 서로 다른 전류 값들을 출력할 수 있다. 또한, 본 발명의 다른 실시예들에서, 멤리스터들(M1~Mn)은 병렬로 연결된 다수 개의 고정 저항기들을 가질 수 있다. 따라서, 멤리스터들(M1~Mn)은 서로 다른 총 저항 값들을 가질 수 있고, 및 시냅스 셀들(SC1~SCn)은 서로 다른 전류 값들을 출력할 수 있다.
시냅스 셀들(SC1~SCn)은 각각 독립적으로 기입될 수 있고, 및 동시에 독출될 수 있다. 예를 들어, 시냅스 셀들(SC1~SCn)은 각각 독립적으로 프리-시냅틱 회로들(10_1~10_n)과 연결되어 있으므로, 독립적으로 데이터가 기입될 수 있다. 상세하게, 시냅스들(30, 30a~30n)에 기입 및 저장될 데이터는 소프트웨어 등을 이용하여 미리 결정될 수 있고, 결정된 데이터는 각 시냅스들(30, 30a~30n)의 시냅스 셀들(SC1~SCn) 내에 독립적으로 기입 및 저장될 수 있다. 따라서, 시냅스 셀들(SC1~SCn)은 학습 과정을 거치지 않는다. 또한, 시냅스 셀들(SC1~SCn)은 동시에 턴-온되어 공통 컬럼 라인(C)으로 데이터를 출력할 수 있다. 상세하게, 시냅스 셀들(SC1~SCn)이 각각 출력하는 전류 값들이 합해져서 공통 포스트-시냅틱 회로(20)로 출력될 수 있다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30a)는 네 단계의 정보 레벨들을 가질 수 있다. 구체적으로, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 각각 독립적으로 온/오프 됨에 따라 시냅스 셀들(SC1~SC2)이 출력할 수 있는 전류 량은 네 단계의 레벨들을 가질 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 온/오프 상태의 조합에 따른 전류 레벨들이 표 1에 설명되었다.
전류 레벨 T1 T2 채널 사이즈
0 Off Off 0
1 On Off W
2 Off On 2W
3 On On 3W
도 3b를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30b)는 여덟 단계의 정보 레벨들을 가질 수 있다. 구체적으로, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)가 각각 독립적으로 온/오프 됨에 따라 시냅스 셀들(SC1~SC3)이 출력할 수 있는 전류 량은 여덟 단계의 정보 레벨들을 가질 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)의 온/오프 상태의 조합에 따른 전류 레벨들이 표 2에 설명되었다. 전류 레벨이 0 내지 3인 경우는 제3 트랜지스터(T3)가 오프 상태인 경우이고, 따라서 표 1을 참조하여 이해될 수 있다.
전류 레벨 T1 T2 T3 채널 사이즈
4 Off Off On 4W
5 On Off On 5W
6 Off On On 6W
7 On On On 7W
마찬가지로, 도 3c 내지 3e를 참조하면, 본 발명의 다양한 실시예들에 의한 시냅스들(30c~30n)은 트랜지스터들(Tn)의 수에 따라 2n 단계의 정보 레벨들을 가질 수 있다. (n은 양의 정수) 구체적으로, 두 개의 트랜지스터들(T1-T2)을 갖도록 두 개의 시냅스 셀들(SC1-SC2)을 포함하는 시냅스(30a)는 22 = 4 단계의 정보 레벨들을 가질 수 있고, 세 개의 트랜지스터들(T1-T3)을 갖도록 세 개의 시냅스 셀들(SC1-SC3)을 포함하는 시냅스(30b)는 23 = 8 단계의 정보 레벨들을 가질 수 있고, 네 개의 트랜지스터들(T1-T4)을 갖도록 네 개의 시냅스 셀들(SC1-SC4)을 포함하는 시냅스(30c)는 24 = 16 단계의 정보 레벨들을 가질 수 있고, 다섯 개의 트랜지스터들(T1-T5)을 갖도록 다섯 개의 시냅스 셀들(SC1-SC5)을 포함하는 시냅스(30d)는 25 = 32 단계의 정보 레벨들을 가질 수 있고, 및 n개의 트랜지스터들(T1-Tn)을 갖도록 n개의 시냅스 셀들(SC1-SCn)을 포함하는 시냅스(30n)는 2(n-1) 단계의 정보 레벨들을 가질 수 있다. 예시적으로, 제1 내지 제4 트랜지스터들(T1-T4)의 온/오프 상태의 조합에 따른 전류 레벨들이 표 3에 설명되었다. 제4 트랜지스터(T4)가 오프인 경우는 표 1 및 표 2로 설명될 수 있으므로 생략되었다.
전류 레벨 T1 (1W) T2 (2W) T3 (4W) T4 (8W) 채널 사이즈
8 Off Off Off On 8W
9 On Off Off On 9W
10 Off On Off On 10W
11 On On Off On 11W
12 Off Off On On 12W
13 On Off On On 13W
14 Off On On On 14W
15 On On On On 15W
다섯 개 이상의 트랜지스터들(T1~Tn)을 갖는 시냅스 셀들(SC1~SCn)에 대한 전류 레벨의 예는 생략된다.
도 4 내지 도 7은 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자들의 시냅스들을 상세하게 도시한 개념적인 블록 다이아그램들이다.
도 4는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)는 로우 라인들(R1-Rn)과 연결된 멤리스터들(M1~Mn) 및 공통 컬럼 라인(C)과 연결된 트랜지스터들(T1~Tn)을 포함할 수 있다. 즉, 도 3a 내지 3e에 도시된 시냅스들(30a~30n)과 비교하여, 트랜지스터들(T1~Tn)과 멤리스터들(M1~Mn)의 위치가 바뀔 수 있다. 즉, 도 3a 내지 3e에 도시된 시냅스들(30a~30n)의 기술적 사상들은 도 4의 시냅스(30)에도 적용될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30)는 다수 개의 시냅스 셀들(SC1~SCn)을 포함할 수 있고, 각 시냅스 셀들(SC1~SCn)은 적어도 하나 이상의 트랜지스터들(T1~Tn) 및 하나의 멤리스터(M1~Mn)를 포함할 수 있다. 구체적으로, 시냅스 셀들(SC1~SCn)은 서로 다른 개수의 트랜지스터들(T1~Tn)을 포함할 수 있다. 예를 들어, 제1 시냅스 셀(SC1)은 하나의 트랜지스터(T1) 및 하나의 멤리스터(M1)를 포함할 수 있고, 제2 시냅스 셀(SC2)은 두 개의 트랜지스터들(T1, T2) 및 하나의 멤리스터(M2)를 포함할 수 있고, 및 n번째 시냅스 셀(SCn)은 n개의 트랜지스터들(T1~Tn) 및 하나의 멤리스터(Mn)를 포함할 수 있다. 본 발명의 일 실시예에서, 트랜지스터들(T1~Tn)은 동일한 채널 사이즈 및 전류 구동 효율을 가질 수 있다. 따라서, 시냅스 셀들(SC1~SCn)은 트랜지스터들(T1~Tn)의 수에 따라 다양한 전류 레벨들을 갖는 전류들을 전달할 수 있다. 트랜지스터들(T1~Tn)은 병렬로 연결될 수 있다. 동일한 시냅스 셀들(SC1~SCn)의 트랜지스터들(T1~Tn)의 게이트 전극들은 서로 전기적으로 연결될 수 있다. 즉, 동일한 시냅스 셀들(SC1~SCn)의 트랜지스터들(T1~Tn)은 동시에 턴-온 및 턴-오프 될 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 시냅스(30)는 다수 개의 시냅스 셀들(SC1~SCn)을 포함할 수 있고, 각 시냅스 셀들(SC1~SCn)은 전위 트랜지스터들(Tf1~Tfn), 멤리스터들(M1~Mn), 및 후위 트랜지스터들(Tr1~Trn)를 포함할 수 있다. 전위 트랜지스터들(Tf1~Tfn)의 드레인 전극들은 로우 라인들(R1~Rn)을 통하여 프리-시냅틱 회로들(10_1~10_n)과 각각 전기적을 연결될 수 있고, 및 후위 트랜지스터들(Tr1~Trn)의 소스 전극들은 공통 컬럼 라인(C)을 통하여 공통 포스트-시냅틱 회로(20)와 전기적으로 연결될 수 있다. 도 3a 내지 3e를 참조하여, 전위 트랜지스터들(Tf1~Tfn)은 서로 다른 채널 사이즈 및 전류 구동 효율을 가질 수 있고, 및 후위 트랜지스터들(Tr1~Trn)도 서로 다른 채널 사이즈 및 전류 구동 효율을 가질 수 있다. 동일한 시냅스 셀들(SC1~SCn)의 전위 트랜지스터들(Tf1~Tfn) 및 후위 트랜지스터들(Tr1~Trn)의 게이트 전극들은 공통적으로 서로 연결될 수 있다. 즉, 동일한 시냅스 셀들(SC1~SCn)의 전위 트랜지스터들(Tf1~Tfn) 및 후위 트랜지스터들(Tr1~Trn)은 동시에 턴-온 및 턴-오프될 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 의한 시냅스(30)는 다수 개의 시냅스 셀들(SC1~SC)을 포함할 수 있고, 각 시냅스 셀들(SC1~SCn)은 적어도 하나 이상의 전위 트랜지스터(Tf1~Tfn), 하나의 멤리스터(M1~Mn), 및 적어도 하나 이상의 후위 트랜지스터(Tr1~Trn)를 포함할 수 있다. 본 실시예의 기술적 사상은 도 5 및 도 6을 참조하면 구체적으로 이해될 수 있을 것이다.
도 8은 본 발명의 일 실시예에 의한 뉴로모픽 소자를 개념적으로 도시한 블록 다이아그램이다. 도 8을 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자는 도 1의 뉴로모픽 소자와 비교하여, 각 시냅스들(30)과 전기적으로 연결된 기준 전압 노드들(Vr)을 더 포함할 수 있다. 기준 전압 노드들(Vr)은 전원 전압(Vdd: power voltage) 또는 접지 전압(Vss: ground voltage)을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)를 상세하게 도시한 개념적인 블록 다이아그램이다. 도 9를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)는 도 2의 시냅스(30)와 비교하여, 각 시냅스 셀들(SC1~SCn)과 전기적으로 연결된 단위 기준 전압 노드들(Vr1~Vrn)을 포함할 수 있다.
도 10 및 11은 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자들의 시냅스들(30)을 개념적으로 도시한 블록 다이아그램이다.
도 10을 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)의 시냅스 셀들(SC1~SCn)은 트랜지스터들(T1~Tn) 및 멤리스터들(M1~Mn)을 포함할 수 있다. 트랜지스터들(T1~Tn)의 게이트 전극들은 로우 라인들(R1~Rn)을 통하여 프리-시냅틱 회로들(10_1~10_n)과 전기적으로 연결될 수 있다. 트랜지스터들(T1~Tn)의 드레인 전극들은 각각 기준 전압 노드(Vr1~Vrn)와 전기적으로 연결될 수 있다. 트랜지스터들(T1~Tn)의 소스 전극들은 각각 멤리스터들(M1~Mn)의 제1 전극들과 전기적으로 연결될 수 있다. 멤리스터들(M1~Mn)의 제2 전극들은 공통 컬럼 라인(C)을 통하여 공통 포스트-시냅틱 회로(20)와 전기적으로 연결될 수 있다. 따라서, 트랜지스터들(T1~Tn)의 온/오프에 따라 기준 전압 노드들(Vr1~Vrn)로부터 멤리스터들(M1~Mn)로 각각 전류가 공급될 수 있다. 또는, 트랜지스터들(T1~Tn)의 온/오프에 따라 멤리스터들(M1~Mn)로부터 기준 전압 노드들(Vr1~Vrn)로 각각 전류가 배출될 수 있다. 본 발명의 다른 실시예에서, 트랜지스터들(T1~Tn)과 멤리스터들(M1~Mn)의 위치는 바뀔 수 있다. 도 3a 내지 3e를 더 참조하여, 트랜지스터들(T1~Tn)은 서로 다른 채널 사이즈 및 전류 구동 효율을 가질 수 있다. 도 4를 더 참조하여, 트랜지스터들(T1~Tn)과 멤리스터들(M1~Mn)의 위치는 바뀔 수 있다.
도 11을 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)의 시냅스 셀들(SC1~SCn)은 각각 적어도 하나 이상의 트랜지스터(T1~Tn) 및 하나의 멤리스터(M1~Mn)를 포함할 수 있다. 예를 들어, 제1 시냅스 셀(SC1)은 하나의 트랜지스터(T1) 및 하나의 멤리스터(M1)를 포함할 수 있고, 제2 시냅스 셀(SC2)은 두 개의 트랜지스터들(T1, T2) 및 하나의 멤리스터(M2)를 포함할 수 있고, 및 n번째 시냅스 셀(SCn)은 n개의 트랜지스터들(T1~Tn) 및 하나의 멤리스터(Mn)를 포함할 수 있다.
본 발명의 일 실시예에서, 트랜지스터들(T1~Tn)은 동일한 채널 사이즈 및 전류 구동 효율을 가질 수 있다. 따라서, 시냅스 셀들(SC1~SCn)은 트랜지스터들(T1~Tn)의 수에 따라 다양한 전류 레벨들을 갖는 전류들을 전달할 수 있다. 트랜지스터들(T1~Tn)은 병렬로 연결될 수 있다. 동일한 시냅스 셀들(SC1~SCn)의 트랜지스터들(T1~Tn)의 게이트 전극들은 서로 전기적으로 연결될 수 있다. 즉, 동일한 시냅스 셀들(SC1~SCn)의 트랜지스터들(T1~Tn)은 동시에 턴-온 및 턴-오프 될 수 있다.
트랜지스터들(T1~Tn)의 드레인 전극들은 각각 기준 전압 노드(Vr1~Vrn)와 전기적으로 연결될 수 있고, 트랜지스터들(T1~Tn)의 소스 전극들은 각각 멤리스터들(M1~Mn)의 제1 전극들과 전기적으로 연결될 수 있고, 및 멤리스터들(M1~Mn)의 제2 전극들은 공통 컬럼 라인(C)을 통하여 공통 포스트-시냅틱 회로(20)와 전기적으로 연결될 수 있다. 본 실시예의 기술적 사상은 도 5 및 도 10을 참조하여 이해될 수 있을 것이다.
도 12는 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 블록다이아그램이다. 예를 들어, 상기 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다. 중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다.
상기 중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다.
메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다.
통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다.
출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다.
입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다.
아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다.
뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 10_1-10_n: 프리-시냅틱 회로
20: 포스트-시냅틱 회로
30, 30a~30n: 시냅스
SC1~SCn: 시냅스 셀
T1~Tn: 트랜지스터
M1~Mn: 멤리스터
R, R1~Rn: 로우 라인
C: 컬럼 라인

Claims (18)

  1. 프리-시냅틱 회로;
    포스트-시냅틱 회로; 및
    상기 프리-시냅틱 회로 및 상기 포스트-시냅틱 회로와 전기적으로 연결된 시냅스를 포함하고,
    상기 시냅스는 각각 복수 개의 로우 라인들을 통하여 상기 프리-시냅틱 회로와 연결되고 및 하나의 공통 컬럼 라인을 통하여 상기 포스트-시냅틱 회로와 전기적으로 연결된 복수 개의 시냅스 셀들을 포함하고,
    상기 복수 개의 시냅스 셀들은 각각 적어도 하나 이상의 트랜지스터 및 하나 이상의 멤리스터를 포함하고,
    상기 복수 개의 시냅스 셀들은, 각각, 서로 다른 개수의 트랜지스터들을 포함하는 뉴로모픽 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 트랜지스터들은, 각각, 상기 복수 개의 로우 라인들과 전기적으로 연결된 뉴로모픽 소자.
  5. 제4항에 있어서,
    상기 트랜지스터들의 드레인 전극들은, 각각, 상기 복수 개의 로우 라인들과 전기적으로 연결되고, 및
    상기 트랜지스터들의 소스 전극들은, 각각, 해당하는 상기 멤리스터와 전기적으로 연결된 뉴로모픽 소자.
  6. 제4항에 있어서,
    상기 각 멤리스터는 상기 복수 개의 로우 라인들 및 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결되고, 및
    상기 트랜지스터들의 소스 전극들은 상기 공통 컬럼 라인과 전기적으로 연결되는 뉴로모픽 소자.
  7. 제4항에 있어서,
    상기 트랜지스터들의 게이트 전극들은, 각각, 상기 복수 개의 로우 라인들과 전기적으로 연결되고, 및
    상기 트랜지스터들의 드레인 전극들은, 각각, 기준 전압 노드와 전기적으로 연결된 뉴로모픽 소자.
  8. 삭제
  9. 제1항에 있어서,
    상기 복수 개의 시냅스 셀들 중 일부는 복수의 트랜지스터들을 포함하고,
    상기 동일한 시냅스 셀의 상기 복수의 트랜지스터들은 서로 병렬로 연결된 뉴로모픽 소자.
  10. 제9항에 있어서,
    상기 동일한 시냅스 셀의 상기 복수의 트랜지스터들의 게이트 전극들은 공통으로 전기적으로 연결된 뉴로모픽 소자.
  11. 제1항에 있어서,
    상기 트랜지스터들의 게이트 전극들은, 각각, 상기 시냅스 셀과 연결된 상기 로우 라인과 공통으로 연결된 뉴로모픽 소자.
  12. 제11항에 있어서,
    상기 트랜지스터들의 드레인 전극들은 기준 전압 노드와 전기적으로 연결된 뉴로모픽 소자.
  13. 제1항에 있어서,
    상기 멤리스터들은 서로 다른 고정 저항 값들을 갖는 뉴로모픽 소자.
  14. 프리-시냅틱 회로;
    포스트-시냅틱 회로; 및
    상기 프리-시냅틱 회로 및 상기 포스트-시냅틱 회로와 전기적으로 연결된 시냅스를 포함하고,
    상기 시냅스는 제1 시냅스 셀 및 제2 시냅스 셀을 포함하고,
    상기 제1 시냅스 셀은 제1 트랜지스터 및 제1 멤리스터를 포함하고,
    상기 제2 시냅스 셀은 제2 트랜지스터 및 제2 멤리스터를 포함하고, 및
    상기 제1 트랜지스터의 채널의 길이에 대한 채널의 폭의 비율과 상기 제2 트랜지스터의 채널의 길이에 대한 채널의 폭의 비율은 서로 다른 뉴로모픽 소자.
  15. 삭제
  16. 삭제
  17. 제14항에 있어서,
    상기 제1 및 제2 멤리스터들은 서로 다른 고정 저항 값을 갖는 뉴로모픽 소자.
  18. 제14항에 있어서,
    상기 제1 및 제2 시냅스 셀들은 제1 및 제2 로우 라인들을 통하여 독립적으로 상기 프리-시냅틱 회로와 전기적으로 연결되고, 및 공통 컬럼 라인을 통하여 공통적으로 상기 포스트-시냅틱 회로와 전기적으로 연결되는 뉴로모픽 소자.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190156883A1 (en) * 2017-11-20 2019-05-23 Macronix International Co., Ltd. Neuromorphic computing device
JP2019179499A (ja) * 2018-03-30 2019-10-17 ソニー株式会社 半導体装置及び積和演算装置
US11250316B2 (en) * 2018-08-10 2022-02-15 International Business Machines Corporation Aggregate adjustments in a cross bar neural network
US11487990B2 (en) * 2019-06-14 2022-11-01 International Business Machines Corporation Resistive crossbar arrays with reduced numbers of elements
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KR102504522B1 (ko) * 2020-06-19 2023-02-27 포항공과대학교 산학협력단 저항 변화 메모리 어레이 기반의 가중 시냅스를 이용한 뉴럴 네트워크
KR102507770B1 (ko) * 2020-08-26 2023-03-07 국민대학교산학협력단 시냅스 및 시냅스 어레이와, 이를 이용한 컴퓨팅 시스템 및 그 구동 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8315079B2 (en) 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
KR102230784B1 (ko) * 2013-05-30 2021-03-23 삼성전자주식회사 Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템
US10650308B2 (en) * 2015-09-23 2020-05-12 Politecnico Di Milano Electronic neuromorphic system, synaptic circuit with resistive switching memory and method of performing spike-timing dependent plasticity
US9514818B1 (en) * 2016-05-04 2016-12-06 Tower Semiconductor Ltd. Memristor using parallel asymmetrical transistors having shared floating gate and diode

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
D. Garbin 등. "HfO2-Based OxRAM Devices as Synapses for Convolutional Neural Networks". IEEE Transactions on Electron Devices*
Z. Wang 등. "A 2-transistor/1-resistor artificial synapse capable of communication and stochastic learning in neuromorphic systems". Frontiers in Neuroscience*

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