[go: up one dir, main page]

TW202147461A - 具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法 - Google Patents

具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法 Download PDF

Info

Publication number
TW202147461A
TW202147461A TW110118006A TW110118006A TW202147461A TW 202147461 A TW202147461 A TW 202147461A TW 110118006 A TW110118006 A TW 110118006A TW 110118006 A TW110118006 A TW 110118006A TW 202147461 A TW202147461 A TW 202147461A
Authority
TW
Taiwan
Prior art keywords
dielectric layer
layer
gate
gate electrode
electrode
Prior art date
Application number
TW110118006A
Other languages
English (en)
Other versions
TWI780713B (zh
Inventor
吳詠捷
何彥忠
魏惠嫻
游嘉榕
許秉誠
禮修 馬
林仲德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/216,747 external-priority patent/US11757047B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202147461A publication Critical patent/TW202147461A/zh
Application granted granted Critical
Publication of TWI780713B publication Critical patent/TWI780713B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6706—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing leakage current 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H10W20/074—

Landscapes

  • Thin Film Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

一種半導體裝置包括：第一介電層；閘極電極，嵌置於第一介電層內；層堆疊，包括閘極介電層；通道層，包括半導電金屬氧化物材料；及第二介電層；以及源極電極及汲極電極，嵌置於第二介電層中且接觸通道層的頂表面的相應部分。閘極電極、閘極介電層、通道層、源極電極及汲極電極的組合形成電晶體。上覆於閘極電極上的通道層的底表面的周邊的總長度等於閘極電極的寬度或者閘極電極的寬度的兩倍，且閘極電極材料在通道層的側壁上的再濺鍍被最小化。

Description

具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法
半導體裝置用於各種電子應用（例如個人電腦、手機、數位相機及其他電子裝備）中。半導體裝置通常是藉由以下方式製作而成：在半導體基板之上依序沈積絕緣層或介電層、導電層、及半導體材料層；以及使用微影將各種材料層圖案化以在上面圖案化出電路組件及元件。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在…之下（beneath）」、「在…下方（below）」、「下部的（lower）」、「在…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。除非另有明確陳述，否則具有相同參考編號的每一元件被認為具有相同的材料成分且具有相同厚度範圍內的厚度。
本揭露是有關於半導體裝置，且具體而言，是有關於可為薄膜電晶體（TFT）裝置的背部/底部閘極半導電金屬氧化物電晶體裝置以及形成所述背部/底部閘極半導電金屬氧化物電晶體裝置的方法。
一般而言，本揭露的結構及方法可用於以精確的方式將TFT的底部閘極圖案化，以防止在將半導電金屬氧化物TFT裝置的源極/汲極區及通道區圖案化時金屬材料的側壁再沈積。在半導電金屬氧化物TFT裝置的製作期間，由於金屬材料的側壁再沈積，可能在TFT的底部閘極與源極/汲極區之間形成洩漏路徑。當AlOx /IGZO/AlOx 材料被蝕刻時，由於底部閘極的飛濺，可能出現金屬材料的再沈積。因此，所得TFT裝置的可靠性可能由於金屬材料的側壁再沈積而降低。在本文揭露的各種實施例中，可將TFT的底部閘極圖案化以防止再沈積。圖案化底部閘極可嵌置於介電層中。圖案化底部閘極的頂表面可與介電層的頂表面共面。介電層可設置有開口，以界定TFT的圖案化底部閘極的位置及尺寸。可在介電材料之上形成導電材料，以填充介電層中所界定的開口。可局部地移除導電材料，以顯露出介電層的頂表面。
以此種方式，可精確地控制TFT的圖案化底部閘極的尺寸及圖案化。可容易地控制底部閘極及源極/汲極區的上覆。另外，由於底部閘極可被AlOx /IGZO/AlOx 材料覆蓋，因此當實行AlOx /IGZO/AlOx 材料的圖案化製程時，可防止金屬材料的側壁再沈積。由於底部閘極可被AlOx /IGZO/AlOx 材料覆蓋，因此當實行AlOx /IGZO/AlOx 材料的圖案化製程時，可防止底部閘極的飛濺。
圖1是根據本揭露實施例的在形成互補金屬氧化物半導體（CMOS）電晶體及介電層中所形成的金屬內連線結構之後的示例性下部層階裝置結構100的垂直剖視圖。參照圖1，示例性下部層階裝置結構100包括基板9，基板9可為半導體基板，例如可商購的矽基板。可在基板9的上部部分中形成包括例如氧化矽等介電材料的淺溝渠隔離結構720。可在由淺溝渠隔離結構720的一部分在側向上包圍的每一區域內形成合適的經摻雜的半導體阱（例如p型阱及n型阱）。可在基板9的頂表面之上形成有場效電晶體701。舉例而言，每一場效電晶體701可包括源極區732、汲極區738、包括基板9的在源極區732與汲極區738之間延伸的表面部分的半導體通道735、以及閘極結構750。每一閘極結構750可包括閘極介電質752、閘極電極754、閘極頂蓋介電質758、及介電閘極間隔件756。可在每一源極區732上形成源極側金屬-半導體合金區742，且可在每一汲極區738上形成汲極側金屬-半導體合金區748。形成於基板9的頂表面上的裝置可包括互補金屬氧化物半導體（CMOS）電晶體及可選的附加半導體裝置（例如電阻器、二極體、電容器等），且被統稱為CMOS電路系統700。
隨後可在基板9及裝置（例如場效電晶體701）之上形成介電層中所形成的各種金屬內連線結構。介電層可包括例如接觸層階的介電層（contact-level dielectric layer）601、第一層間介電（interlayer dielectric，ILD）層610、第二ILD層620、第三ILD層630及第四ILD層640。金屬內連線結構可包括形成於接觸層階的介電層601中且接觸CMOS電路系統700的相應組件的裝置接觸通孔結構612、形成於第一ILD層610中的第一金屬線618、形成於第二ILD層620的下部部分中的第一金屬通孔結構622、形成於第二ILD層620的上部部分中的第二金屬線628、形成於第三ILD層630的下部部分中的第二金屬通孔結構632、形成於第三ILD層630的上部部分中的第三金屬線638、形成於第四ILD層640的下部部分中的第三金屬通孔結構642、以及形成於第四ILD層640的上部部分中的第四金屬線648。在一個實施例中，第二金屬線628可包括連接至用於記憶體元件的陣列的源極側電源的源極線。
介電層（601、610、620、630、640）中的每一者可包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體、或其組合。金屬內連線結構（612、618、622、628、632、638、642、648）中的每一者可包括至少一種導電材料，所述至少一種導電材料可為金屬襯墊層（例如金屬氮化物或金屬碳化物）與金屬填充材料的組合。每一金屬襯墊層可包括TiN、TaN、WN、TiC、TaC及WC，並且每一金屬填充材料部分可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。亦可使用本揭露預期範圍內的其他合適的材料。在一個實施例中，第一金屬通孔結構622及第二金屬線628可藉由雙鑲嵌製程而被形成為積體的線及通孔結構，第二金屬通孔結構632及第三金屬線638可被形成為積體的線及通孔結構，及/或第三金屬通孔結構642及第四金屬線648可被形成為積體的線及通孔結構。儘管本揭露是使用其中記憶胞的陣列形成於第四ILD層640之上的實施例進行闡述，但本文中明確預期其中記憶胞的陣列可形成於不同的金屬內連線層階處的實施例。
圖1中所示的下部層階結構100可用作基底（base），在所述基底上可形成本揭露的至少一個薄膜電晶體。儘管本揭露是使用其中下部層階裝置結構100包括用於在上面形成至少一個薄膜電晶體的四個金屬線層階的實施例進行闡述，但本文中明確預期其中基板100包括可形成於附加的介電層中的不同數目的金屬線層階的實施例。
圖2A是根據本揭露各種實施例的薄膜電晶體（TFT）半導體裝置10的垂直剖視圖。圖2B是在以下實施例中沿著圖2A所示水平面X–X’的水平剖視圖：在所述實施例中，TFT半導體裝置10被配置成不與另一TFT半導體裝置共享閘極電極120的獨立的TFT半導體裝置。所選擇的上覆結構的輪廓以虛線示出。圖2C是在以下實施例中沿著圖2A所示水平面X–X’的水平剖視圖：在所述實施例中，TFT半導體裝置10被配置成與另一TFT半導體裝置共享閘極電極120。所選擇的上覆結構的輪廓以虛線示出。圖2D是在以下實施例中沿著圖2A所示水平面X–X’的水平剖視圖：在所述實施例中，TFT半導體裝置10被配置成包括具有台階式金字塔的相應的水平橫截面輪廓的源極區及汲極區。所選擇的上覆結構的輪廓以虛線示出。
根據本揭露的態樣，在下部層階裝置結構100上可形成有至少一個TFT半導體裝置10。下部層階裝置結構100可包括至少一個內連線層階的介電層。金屬內連線結構使用可提供低介電常數的許多介電材料。此種介電材料可包括有機矽酸鹽玻璃及其多孔衍生物。先進的低k介電材料正在不斷發展，並作為介電層結合於後道（back-end-of-line）結構中。遺憾的是，大多數低k介電材料在高於400攝氏度的溫度下會分解。此外，金屬（例如銅）的遷移在高溫下會加速。同時，使用元素半導體材料或III-V族化合物半導體材料激活場效電晶體中的電性摻雜劑要求在高於700攝氏度的溫度下進行熱退火。因此，在半導體行業中，在金屬內連線結構內使用元素半導體材料或III-V族化合物半導體材料形成場效電晶體在以前是不可能的。
根據本揭露的態樣，在金屬內連線層階中形成薄膜電晶體使得能夠達成增加的裝置密度。在其中薄膜電晶體形成於金屬內連線層階中的此種實施例中，薄膜電晶體可使用其中電性摻雜劑可在介於100攝氏度至300攝氏度的範圍內的低退火溫度下被激活的半導電金屬氧化物材料。換言之，半導電金屬氧化物材料中的電性摻雜劑的激活不要求在高於400攝氏度的溫度下進行熱退火。此外，半導電金屬氧化物材料中的電性摻雜劑的激活不會引起可能結合至後道金屬配線層階中的低介電常數材料的熱分解。因此，可形成於基板100上的TFT半導體裝置10可增加總的面裝置密度（areal device density）。換言之，藉由形成本揭露的各種實施例的TFT半導體裝置10，除了使用半導體材料層9的部分作為半導體通道的場效電晶體之外，亦可將更多的電晶體交換機結合至半導體晶粒中。
一般而言，可將實施例薄膜電晶體10的多個例子（instance）用於一個金屬內連線層階中或多個金屬內連線層階中。儘管本揭露是使用其中TFT半導體裝置10形成於單個金屬內連線層階中的實施例進行闡述，但本文中明確預期其中實施例TFT半導體裝置10可形成於多個金屬內連線層階之上的實施例。一般而言，薄膜電晶體10可形成於半導體晶粒的任何區域中。在一些實施例中，TFT半導體裝置10可作為存取或選擇電晶體形成於記憶體晶粒的記憶陣列區中。在一些其他實施例中，實施例TFT半導體裝置10可形成於周邊區中或邏輯區中，以提供邏輯電路。本文中明確預期薄膜電晶體對於各種類型的已知半導體電路的應用。
除了基板100中的前道（front-end-of-line，FEOL）場效電晶體701所提供的電路交換能力之外，本揭露的實施例TFT半導體裝置10亦提供電路交換能力。因此，可增加交換裝置的面密度。此外，與場效電晶體701相比，實施例TFT半導體裝置10可提供低的漏電流。然而，應注意，場效電晶體701可提供每一裝置面積的高導通電流。實施例薄膜電晶體10及場效電晶體701的該些特性可有利地用於提供增強的電路功能。舉例而言，場效電晶體701可用於提供高電流裝置，且TFT半導體裝置10可用於提供低洩漏裝置。
參照圖2A，在可形成本揭露的實施例TFT半導體裝置10的示例性製造序列中，可在下部層階裝置結構100上設置層間介電層（interlayer dielectric layer，ILD）102。可藉由任何合適的製程（例如沈積製程或熱氧化製程）來形成ILD 102。ILD 102可由例如二氧化矽（SiO2 ）等氧化物材料形成。
可在ILD 102上設置第一蝕刻停止層110。第一蝕刻停止層110可抵抗蝕刻製程。第一蝕刻停止層110可包括介電材料，例如含矽介電材料（例如氮化矽、氮氧化矽、碳化矽或碳氮化矽）。其他合適的材料處於本揭露的預期範圍內。可藉由共形的或非共形的沈積製程來形成第一蝕刻停止層110。在一個實施例中，可藉由化學氣相沈積（chemical vapor deposition，CVD）、原子層沈積（atomic layer deposition，ALD）或物理氣相沈積（physical vapor deposition，PVD）來形成第一蝕刻停止層110。第一蝕刻停止層110的厚度可介於2奈米至20奈米（例如3奈米至12奈米）的範圍內，但亦可使用更小及更大的厚度。
在一些實施例中，可在第一蝕刻停止層110上形成可選的第二蝕刻停止層112。第一蝕刻停止層110與可選的第二蝕刻停止層112可由不同的介電材料形成。第二蝕刻停止層112可包括介電金屬氧化物材料，例如氧化鋁、氧化鉿、氧化鈦、氧化鉭、氧化釔及/或氧化鑭。其他合適的材料處於本揭露的預期範圍內。可藉由共形的或非共形的沈積製程來沈積第二蝕刻停止層112。在一個實施例中，可藉由化學氣相沈積（CVD）、原子層沈積（ALD）或物理氣相沈積（PVD）來形成可選的第二蝕刻停止層112。第二蝕刻停止層112的厚度可介於2奈米至20奈米（例如3奈米至12奈米）的範圍內，但亦可使用更小及更大的厚度。在一些實施例中，第二蝕刻停止層112可具有較第一蝕刻停止層110低的耐蝕刻性（etching resistance）。
可在第一蝕刻停止層110或第二蝕刻停止層112上設置薄膜電晶體（TFT）130及第一介電層104。TFT 130可包括設置於第一介電層104中的圖案化閘極電極120。TFT 130亦可包括閘極介電層132、具有通道區136C的通道層136、頂蓋層134、源極電極122及汲極電極124。可在源極電極122及汲極電極124之上設置第三介電層108。
通道層136可包括半導電金屬氧化物材料。半導電金屬氧化物材料是能夠在適當摻雜電性摻雜劑（所述電性摻雜劑可為p型摻雜劑或n型摻雜劑）時提供介於1.0西門子/米至1.0 × 105 西門子/米的範圍內的導電率的金屬氧化物材料。在固有狀態下或在低水準的電性摻雜的條件下，半導電金屬氧化物材料可為半導電或絕緣的，且可具有一般介於1.0 × 10-10 西門子/米至1.0 × 10西門子/米的範圍內的導電率。可用於通道層136的示例性半導電金屬氧化物材料包括但不限於氧化銦鎵鋅（IGZO）、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦、經摻雜的氧化鎘以及由其衍生的各種其他經摻雜的變體。在一個實施例中，半導電金屬氧化物材料層可包括氧化銦鎵鋅。
通道層136可包括多晶半導電金屬氧化物材料或者非晶半導電金屬氧化物材料，所述非晶半導電金屬氧化物材料可隨後退火成具有更大平均顆粒大小的多晶半導電金屬氧化物材料。可藉由物理氣相沈積來沈積通道層136。半導電金屬氧化物材料層的厚度可介於1奈米至100奈米（例如2奈米至50奈米及/或4奈米至15奈米）的範圍內，但亦可使用更小及更大的厚度。在一個實施例中，可藉由沈積非晶半導電金屬氧化物材料以及藉由將非晶半導電金屬氧化物材料轉化為多晶半導電金屬氧化物材料的隨後的退火製程來形成通道層136。
與使用單晶半導體通道的場效電晶體相比，包括多晶半導電金屬氧化物的通道層136的厚度可相對薄。因此，使用包括多晶半導電金屬氧化物的通道區136的電晶體被稱為薄膜電晶體。
可使用任何合適的製程由導電性材料來形成閘極電極120、源極電極122及汲極電極124。舉例而言，閘極電極120、源極電極122及汲極電極124可由導電性材料（例如鋁（Al）、銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）、金（Au）、鉑（Pt）及/或其組合）形成。其他合適的材料處於本揭露的預期範圍內。
第一介電層104、第二介電層106及第三介電層108可由任何合適的介電材料（例如氧化矽（SiO2 ）、氮化矽等）形成且可藉由任何合適的製程（例如物理氣相沈積（PVD）、濺鍍、化學氣相沈積（CVD）、原子層沈積（ALD）、電漿增強型化學氣相沈積（plasma-enhanced chemical vapor deposition ，PECVD）或其組合）來形成。在一些實施例中，第二介電層106可在源極電極122及汲極電極124的形成期間作為「硬罩幕」進行操作。
如本文所用，介電常數或「k值」是指材料在室溫下在1千赫的頻率下的相對電容率（permittivity）。在以上條件下，材料的相對電容率是藉由施加電壓而儲存於材料中的電能的量相對於儲存於真空中的電能的量的比率。換言之，材料的相對電容率亦是使用所述材料作為介電質的電容器的電容相比於具有真空作為其介電質的類似電容器的電容的比率。在以上條件下，二氧化矽具有3.9的k值。本揭露的高介電常數（高k）材料可具有大於3.9的k值。
舉例而言，閘極介電層132可由例如以下等高k材料形成：二氧化鋯（ZrO2 ）、氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、矽酸鋯、鋁酸鋯、氮化矽、氮氧化矽、氧化鈦、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）合金、其組合等。在一些實施例中，頂蓋層134亦可由高k材料形成，所述高k材料可與閘極介電層132的高k材料相同或不同。
可藉由例如以下等沈積製程來形成頂蓋層134及閘極介電層132：物理氣相沈積（PVD）、濺鍍、化學氣相沈積（CVD）、原子層沈積（ALD）、電漿增強型化學氣相沈積（PECVD）或其組合。
通道層136可設置於閘極介電層132與頂蓋層134之間。通道層136可由任何合適的半導體材料形成。舉例而言，可藉由使用任何合適的沈積製程沈積非晶矽、微晶矽或多晶矽的薄膜來形成通道層136。在其他實施例中，如上所述，通道層136可由化合物半導體材料（例如氧化銦鎵鋅（IGZO）、硒化鎘等）形成。其他合適的通道層材料處於本揭露的預期範圍內。在一些實施例中，通道層136可由IGZO形成且閘極介電層132及頂蓋層134可由氧化鋁形成。因此，閘極介電層132、通道層136及頂蓋層134可形成AlOx /IGZO/AlOx 材料層。
一般而言，可首先形成第一介電層104，且可在第一介電層104中所形成的空腔內形成閘極電極120。閘極電極120可沿著第一水平方向hd1具有均勻的寬度，且可沿著垂直於第一水平方向hd1的第二水平方向hd2在側向上延伸。閘極電極120的寬度可介於10奈米至200奈米（例如20奈米至100奈米）的範圍內，但亦可使用更小及更大的寬度。
一般而言，閘極電極120在側向上延伸至通道層136的區域的外部。閘極電極120可具有大致矩形的水平橫截面形狀。通道層136亦可具有矩形水平橫截面形狀、或者圓角矩形的水平橫截面形狀。通道層136可具有沿著第一水平方向hd1在側向上延伸的一對縱向側壁以及沿著第二水平方向hd2在側向上延伸的一對橫向側壁。
源極電極122及汲極電極124可與通道層136的相對側電性耦合。具體而言，源極電極122及汲極電極124可設置於第二介電層106及頂蓋層134中所形成的開口中。在各種實施例中，源極電極122及汲極電極124可與閘極電極120的相對的相應邊緣交疊。
一般而言，可藉由在第二介電層106及頂蓋層134內蝕刻一對空腔來形成源極電極122及汲極電極124。然後，可在所述一對蝕刻空腔內沈積至少一種導電材料。可在每一空腔的底部處在實體上暴露出通道層136的頂表面的一部分。根據本揭露的態樣，每一蝕刻空腔的形狀可被設計成將空腔的圖案與閘極電極120的圖案之間的交疊變化的影響最小化。
在一個實施例中，可藉由使用一對源極電極122與汲極電極124來達成沿著第一水平方向hd1的上覆變化的影響的減小，所述一對源極電極122與汲極電極124具有相應的梯形（trapezoidal）水平橫截面形狀，如圖2B及圖2C中所示。通道長度（即，源極電極122與汲極電極124之間沿著第一水平方向hd1的分隔距離）由微影圖案化固定，所述微影圖案化形成源極電極122及汲極電極124隨後填充的空腔。在此種實施例中，可藉由以下方式將通道層136與源極電極122及汲極電極124中的每一者之間的電容耦合的變化最小化：藉由對源極電極122及汲極電極124中的每一者使用梯形水平橫截面形狀而減小與通道層136交疊的源極電極122的尺寸及汲極電極124的尺寸。
此外，對於源極電極122的水平橫截面形狀及汲極電極124的水平橫截面形狀，可使用替代形狀。圖2D示出其中源極電極122及汲極電極124中的每一者具有台階式金字塔的相應水平橫截面形狀的配置。源極電極122及汲極電極124中的每一者的側向尺寸在與閘極電極120交疊的近端部分中較在不與閘極電極120交疊的遠端部分中小。
一般而言，閘極電極120在側向上延伸至通道層136的區域的外部，以使得能夠被閘極接觸通孔結構652G接觸，閘極接觸通孔結構652G可為隨後形成的金屬通孔結構（參見例如圖7）中的一者。在平面圖（即，沿著垂直方向的視圖）中，閘極電極120可跨越通道層136的縱向邊緣中的沿著第一水平方向hd1在側向上延伸的一者。如圖2B至圖2D中所示，通道層136的邊緣與第二介電層106的邊緣在垂直方向上重合。在一個實施例中，TFT半導體裝置10可被形成為獨立的TFT半導體裝置10。在此實施例中，閘極電極120可被配置成僅沿著被通道層136的周邊包圍的區域的一側自被通道層136的周邊包圍的區域（例如自通道層136的沿著第一水平方向hd1在側向上延伸的縱向側壁之下）在側向上向外延伸，如圖2B及圖2D中所示。作為另外一種選擇，TFT半導體裝置10可為被佈置成列且共享公共閘極電極120的多個TFT半導體裝置10中的一者。在此實施例中，閘極電極120可被配置成沿著被通道層136的周邊包圍的區域的兩個側自被通道層136的周邊包圍的區域（例如，自通道層136的沿著第一水平方向hd1在側向上延伸的兩個縱向側壁之下）在側向上向外延伸，如圖2C中所示。
根據本揭露的態樣，本揭露的閘極電極120被圖案化以提供與通道層136的區域的交疊區域，所述交疊區域僅是通道層136的區域的一個區段。舉例而言，在平面圖中，閘極電極120與通道層136之間的交疊面積對通道層136的總面積的比率可介於0.02至0.4（例如0.04至0.2）的範圍內，但亦可使用更小及更大的比率。
在圖2B及圖2D所示配置中，通道層136的側壁的上覆在閘極電極120上的邊緣（及第二介電層106的在垂直方向上重合的邊緣）的總長度可與閘極電極120沿著第一水平方向的寬度相同。在圖2C所示配置中，通道層136的側壁的上覆在閘極電極120上的邊緣的總長度可與閘極電極120沿著第一水平方向hd1的寬度的兩倍相同。本揭露的圖案化閘極電極120可被配置成避免其中閘極電極與通道層136的整個區域交疊，以及通道層136的整個周邊與閘極電極交疊的配置。
根據本揭露的態樣，將通道層136的邊緣的總長度減小到閘極電極120沿著第一水平方向hd1的寬度或者閘極電極120沿著第一水平方向hd1的寬度的兩倍會提供使其中在第二介電層106的圖案化期間閘極電極120的導電材料的再濺鍍可潛在地出現的區的總面積減小的優點。因此，相對於使用較大閘極圖案的先前技術裝置，在本揭露的實施例中，閘極材料再濺鍍區GMRR的總面積減小。使閘極材料再濺鍍區GMRR的總面積減小會提供使本揭露的TFT半導體裝置內的電性短路（即，非預期的電性耦合）減少的優點。
第三介電層108可設置於源極電極122及汲極電極上以及第二介電層106上。第一介電層104的部分可暴露於TFT 130的外部。所述部分可包括閘極電極120的用於探測TFT 130的操作的接墊（未示出）。
在第三介電層108上可設置有保護層140且保護層140可覆蓋第二介電層106的側壁、頂蓋層134的側壁、通道層136的側壁及閘極介電層132的側壁。保護層140亦可覆蓋且直接接觸第一介電層104的被暴露出的部分。
圖3是根據本揭露各種實施例的TFT半導體裝置20的剖視圖。TFT半導體裝置20可類似於圖2A至圖2D所示TFT半導體裝置10，因此本文中將詳細論述TFT半導體裝置20與TFT半導體裝置10之間的差異。
參照圖3，半導體裝置20包括可延伸至第二蝕刻停止層112中的閘極電極120。具體而言，閘極電極120可形成於延伸穿過第一介電層104且局部穿過第二蝕刻停止層112的開口中。換言之，閘極電極120的底表面可設置於第二蝕刻停止層112內。
圖4是根據本揭露各種實施例的TFT半導體裝置30的剖視圖。TFT半導體裝置30可類似於圖2A至圖2D所示TFT半導體裝置10及圖3所示TFT半導體裝置20，因此本文中將詳細論述TFT半導體裝置30與TFT半導體裝置10及TFT半導體裝置20之間的差異。
參照圖4，TFT半導體裝置30包括完全延伸穿過第二蝕刻停止層112的閘極電極120。具體而言，閘極電極120可形成於完全延伸穿過第一介電層104及第二蝕刻停止層112二者的開口中。換言之，閘極電極120的底表面直接設置於第一蝕刻停止層110的頂表面上。
圖5是根據本揭露各種實施例的TFT半導體裝置40的剖視圖。TFT半導體裝置40可類似於圖2A至圖2D所示TFT半導體裝置10、圖3所示TFT半導體裝置20及圖4所示TFT半導體裝置30，因此本文中將詳細論述TFT半導體裝置40與TFT半導體裝置10、TFT半導體裝置20及TFT半導體裝置30之間的差異。
參照圖5，TFT半導體裝置40包括第一蝕刻停止層110，但不包括第二蝕刻停止層112。另外，TFT半導體裝置40包括TFT 130A，TFT 130A包括閘極介電層132。閘極介電層132包括設置於閘極介電層132與閘極電極120之間的第一閘極介電層32A及第二閘極介電層32B。
圖6是根據本揭露各種實施例的TFT半導體裝置50的剖視圖。TFT半導體裝置50可類似於圖5所示TFT半導體裝置40，因此本文中將詳細論述TFT半導體裝置50與TFT半導體裝置40之間的差異。
參照圖6，TFT半導體裝置50包括延伸至第一蝕刻停止層110中的閘極電極120。具體而言，閘極電極120可形成於延伸穿過第一介電層104且局部穿過第一蝕刻停止層110的溝渠中。換言之，閘極電極的底表面可設置於第一蝕刻停止層110內。閘極電極120可經由金屬內連線結構（例如，612、618、622、628、632、638、642、648）耦合至TFT半導體裝置50下方的FEOL電晶體或經由金屬內連線結構（例如，652G、658、662、668）耦合至TFT半導體裝置50上方的節點。
參照圖7，示出在下部層階裝置結構100上形成附加的介電層及金屬內連線結構之後的示例性結構。舉例而言，可在至少一個TFT半導體裝置（10、20、30、40、50）（其可包括TFT半導體裝置10的陣列）之上沈積TFT層階的介電層190。TFT層階的介電層190可包括可用於介電層（601、610、620、630、640、650、660）的內連線層階的介電材料中的任意者。位於ILD 102與TFT層階的介電層190之間以及包括ILD 102及TFT層階的介電層190的所有介電層的組合構成第五ILD層650。可在第五ILD層650內形成第四金屬通孔結構652及第五金屬線658。
舉例而言，可在第五ILD層650之上施加第一光阻層（未示出），且可以微影方式將將第一光阻層圖案化以形成線形溝渠或接墊形溝渠的圖案。可實行第一非等向性蝕刻製程，以在第五ILD層650的上部部分中形成線溝渠及/或接墊溝渠。線溝渠及/或接墊溝渠可上覆於TFT半導體裝置（10、20、30、40、50）的相應節點上。可移除第一光阻層，且可在第五ILD層650之上施加第二光阻層。可以微影方式將將第二光阻層圖案化以形成位於線溝渠及/或接墊溝渠的區域內的離散開口。可實行第二非等向性蝕刻製程，以在第二光阻層中的開口之下的區域中形成通孔空腔。通孔空腔中的每一者可在垂直方向上延伸至TFT半導體裝置10的相應節點，TFT半導體裝置10的相應節點可包括閘極電極120、源極電極122或汲極電極124。舉例而言，通孔空腔的第一子集可在垂直方向上延伸至源極電極122中的相應一者的頂表面。通孔空腔的第二子集可在垂直方向上延伸至汲極電極124中的相應一者的頂表面。通孔空腔的第三子集可在垂直方向上延伸至閘極電極120中的相應一者的頂表面。隨後可例如藉由灰化來移除第二光阻層。可在第五ILD層650中形成積體的線及通孔空腔以及可選的接墊空腔。每一積體的線及通孔空腔可包括線空腔及至少一個通孔空腔。每一接墊空腔可包括被配置成在其中形成金屬接墊的空隙。隨後形成第六ILD層660。可在第六ILD層660內形成第五金屬通孔結構662及第六金屬線668。
可在第五ILD層650中的空腔中的每一者中沈積至少一種導電材料（例如導電金屬氮化物襯墊與導電金屬填充材料層的組合）。舉例而言，導電金屬氮化物襯墊可包括導電金屬材料，例如TiN、TaN及/或WN。導電金屬填充材料層可包括金屬填充材料，例如W、Ti、Ta、Mo、Ru、Co、Cu、另一種元素金屬或金屬間合金。可自包括第五ILD層650的頂表面的水平面上方移除所述至少一種導電材料的多餘部分。所述至少一種導電材料的剩餘部分包括第四金屬通孔結構652及第五金屬線658。第五金屬線658與至少一個第四金屬通孔結構652的每一連續組合形成積體的線及通孔結構（652、658）。第四金屬通孔結構652可包括可電性連接至TFT的源極接觸通孔結構652S、汲極接觸通孔結構652D及閘極接觸通孔結構652G。
圖8A至圖8K是示出根據本揭露各種實施例的可在形成圖2A至圖2D所示半導體裝置10的方法中形成的各種操作及中間結構的剖視圖。參照圖8A，可在基板100之上依序沈積ILD 102、第一蝕刻停止層110、可選的第二蝕刻停止層112、第一介電層104。
ILD 102可包括例如氧化矽等介電材料，且可具有介於30奈米至300奈米（例如60奈米至150奈米）的範圍內的厚度，但亦可使用更小及更大的厚度。可例如藉由化學氣相沈積在下部裝置結構100上沈積ILD 102。
第一蝕刻停止層110包括介電材料，所述介電材料在隨後的非等向性蝕刻製程期間可提供較第一介電層104的材料高的蝕刻電阻率。第一蝕刻停止層110可包括氮化矽或介電金屬氧化物（例如氧化鋁、氧化鉿、氧化鈦等）。其他合適的材料處於本揭露的預期範圍內。第一蝕刻停止層110的厚度可介於5奈米至30奈米的範圍內，但亦可使用更小或更大的厚度。可例如藉由化學氣相沈積來沈積第一蝕刻停止層110。
第二蝕刻停止層112可包括介電材料，所述介電材料在隨後的非等向性蝕刻製程期間提供較第一介電層104的材料高的蝕刻電阻率。第二蝕刻停止層112可包括氮化矽、碳氮化矽或介電金屬。一般而言，第二蝕刻停止層112包括與第一蝕刻停止層112的蝕刻停止材料不同的蝕刻停止材料。第二蝕刻停止層112的厚度可介於5奈米至30奈米的範圍內，但亦可使用更小或更大的厚度。可例如藉由化學氣相沈積來沈積第二蝕刻停止層112。
第一介電層104包括介電材料，例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。第一介電層104的厚度可介於30奈米至300奈米（例如60奈米至150奈米）的範圍內，但亦可使用更小及更大的厚度。可例如藉由化學氣相沈積來沈積第一介電層104。
參照圖8B，可在第一介電層104上沈積光阻材料。然後可藉由光微影技術將光阻材料圖案化以形成光阻圖案PR。光阻圖案PR可掩蔽第一介電層104的部分且暴露出第一介電層104的一部分。
參照圖8B及圖8C，可使用光阻圖案PR作為罩幕來蝕刻第一介電層104，以在第一介電層104中形成閘極通道GC開口。閘極通道GC開口可延伸穿過第一介電層104，以暴露出第二蝕刻停止層112的一部分。如上所述，在一些實施例中，用於形成閘極通道GC開口的蝕刻製程可繼續，直至第二蝕刻停止層112的頂表面可被暴露出（參見圖2A至圖2D中的半導體裝置10）。在其他實施例中，用於形成閘極通道GC開口的蝕刻製程可繼續，直至第二蝕刻停止層112的部分可被蝕刻（參見圖3中的半導體裝置20）。在又一些其他實施例中，用於形成閘極通道GC開口的蝕刻製程可繼續，直至第一蝕刻停止層110的頂表面可被暴露出（參見圖4中的半導體裝置30）。
參照圖8C及圖8D，可在第一介電層104上沈積至少一種導電材料（即，至少一種導電性材料），以在閘極通道GC開口中形成閘極電極120。可使用如上所述的任何合適的沈積製程來沈積所述至少一種導電性材料。導電性材料可包括例如鋁（Al）、銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）、金（Au）、鉑（Pt）、鈦鋁（TiAl）、氮化鈦（TiN）、氮化鉭（TaN）及/或其組合等材料。其他合適的材料處於本揭露的預期範圍內。
然後，可實行例如化學機械拋光（chemical mechanical polishing，CMP）製程等拋光製程，以自包括第一介電層104的頂表面的水平面上方移除所述至少一種導電材料的多餘部分。所述至少一種導電材料的填充閘極空腔的剩餘部分構成閘極電極120。閘極電極120的頂表面與第一介電層104的頂表面可共面。一般而言，第一蝕刻停止層110可位於基板100與第一介電層104之間。閘極電極120的底表面可接觸第一蝕刻停止層110的表面，第一蝕刻停止層110的所述表面是第一蝕刻停止層110的最頂部表面或凹陷表面。
參照圖8E，可在閘極電極120與第一介電層104的實質上共面的表面之上沈積高k的閘極介電層132。閘極介電層132可由例如以下等高k材料形成：二氧化鋯（ZrO2 ）、氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、矽酸鋯、鋁酸鋯、氮化矽、氮氧化矽、氧化鈦、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）合金、其組合等。
可在閘極介電層132上沈積通道層136。通道層136可由任何合適的半導體材料形成。舉例而言，可藉由使用任何合適的沈積製程沈積非晶矽、微晶矽或多晶矽的薄膜來形成通道層136。在其他實施例中，通道層136可由化合物半導體材料（例如氧化銦鎵鋅（IGZO）、硒化鎘等）形成。其他合適的通道層材料處於本揭露的預期範圍內。
可在通道層136上沈積頂蓋層134。在一些實施例中，頂蓋層134亦可由高k材料形成，所述高k材料可與閘極介電層132的高k材料相同或不同。在一些實施例中，通道層136可由IGZO形成且閘極介電層132及頂蓋層134可由氧化鋁形成。因此，閘極介電層132、通道層136及頂蓋層134可形成AlOx /IGZO/AlOx 材料層。
藉由利用如上所述的一或多個沈積製程，可在頂蓋層134上沈積第二介電層106。
參照圖8F，可在第二介電層106上沈積光阻材料且藉由光微影技術將光阻材料圖案化以形成光阻圖案PR。光阻圖案可掩蔽第二介電層106的部分且暴露出第二介電層106的其他部分。
參照圖8F及圖8G，可使用光阻圖案PR作為罩幕來實行例如濕式蝕刻製程或乾式蝕刻製程等蝕刻製程，以形成源極開口SC及汲極開口DC。源極開口及汲極開口（SC、DC）可延伸穿過第二介電層106的經由光阻圖案PR暴露出的部分及頂蓋層134的經由光阻圖案PR暴露出的部分，且可暴露出通道層136的部分。然後可例如藉由灰化來移除光阻圖案PR。
參照圖8H，可在第二介電層106上沈積導電性層，以便分別在源極開口SC及汲極開口DC中形成源極電極122及汲極124。可使用如上所述的任何合適的沈積製程來沈積導電性材料。
然後可實行CMP製程，以將第二介電層106以及源極電極122及汲極電極124平坦化為共面。因此，源極電極122的頂表面及汲極電極124的頂表面可位於包括第二介電層106的頂表面的水平面內。源極電極122的頂表面的周邊及汲極電極124的頂表面的周邊可完全位於通道層136的區域內。
參照圖8I，可在第二介電層106以及源極電極122及汲極電極124之上沈積第三介電層108。可在第三介電層108上沈積光阻材料，且藉由光微影技術將光阻材料圖案化以形成光阻圖案PR。
參照圖8I及圖8J，可使用光阻圖案PR作為罩幕來實行例如反應性離子蝕刻製程等蝕刻製程，以便蝕刻第三介電層108的被暴露出的部分以及第二介電層106的下伏部分、頂蓋層134的下伏部分、通道層136的下伏部分及閘極介電層132的下伏部分。非等向性蝕刻製程會蝕刻第三介電層108的未掩蔽部分、第二介電層106的未掩蔽部分、頂蓋層134的未掩蔽部分、通道層136的未掩蔽部分及閘極介電層132的未掩蔽部分，且使第一介電層的表面區的未掩蔽部分在垂直方向上凹陷。第一介電層104的凹陷水平表面104R可在實體上暴露於光阻圖案PR的區域的外部。在此實施例中，第一介電層104包括接觸閘極介電層132的頂部水平表面及不位於閘極介電層132之下的凹陷水平表面104R。向第一介電層104中的凹陷深度可介於1奈米至30奈米（例如3奈米至10奈米）的範圍內，但亦可使用更小及更大的凹陷深度。凹陷深度端視非等向性蝕刻期間最終過蝕刻步驟的持續時間而定。光阻圖案PR的區域會界定薄膜電晶體130的區域。
第一介電層104的一組側壁段104S將第一介電層104的接觸閘極介電層132的頂部水平表面接合至第一介電層104的凹陷水平表面104R。一般而言，第三介電層108的圖案化部分的側壁、第二介電層106的圖案化部分的側壁、頂蓋層134的圖案化部分的側壁、通道層136的圖案化部分的側壁、閘極介電層132的圖案化部分的側壁及第一介電層104的圖案化部分的側壁可形成於同一垂直平面內。在一個實施例中，光阻圖案PR可具有矩形水平橫截面形狀或圓角矩形的水平橫截面形狀，包括光阻圖案PR的側壁的四個垂直平面可包括第三介電層108的圖案化部分的側壁、第二介電層106的圖案化部分的側壁、頂蓋層134的圖案化部分的側壁、通道層136的圖案化部分的側壁、閘極介電層132的圖案化部分的側壁及第一介電層104的圖案化部分的側壁。在此實施例中，第三介電層108的圖案化部分的側壁、第二介電層106的圖案化部分的側壁、頂蓋層134的圖案化部分的側壁、通道層136的圖案化部分的側壁、閘極介電層132的圖案化部分的側壁及第一介電層104的圖案化部分的側壁可在垂直方向上重合。若第二表面上覆於第一表面上或位於第一表面之下且第一表面與第二表面包括於同一垂直平面內，則第一表面與第二表面在垂直方向上重合。
在此實施例中，第一介電層104的所述一組側壁段104S及第三介電層108的圖案化部分的側壁、第二介電層106的圖案化部分的側壁、頂蓋層134的圖案化部分的側壁、通道層136的圖案化部分的側壁、閘極介電層132的圖案化部分的側壁及第一介電層104的圖案化部分的側壁可位於同一組垂直平面內。包括通道層136的側壁的每一垂直平面可包括第三介電層108的側壁、第二介電層106的側壁、頂蓋層134的側壁、閘極介電層132的側壁及第一介電層104的側壁段104S（即，第一介電層104的在包括第一介電層104的凹陷水平表面104R的水平面上方突出的一部分的側壁）。
參照圖8K，可使用如上所述的任何合適的沈積製程在EFT 130上沈積保護層140。保護層140可覆蓋TFT 130的頂表面及側壁。保護層140亦可覆蓋且直接接觸第一介電層104的環繞TFT 130的被暴露出的部分。蝕刻製程可使第一介電層104的未掩蔽部分並行地凹陷。在此實施例中，第一介電層104的凹陷側壁可具有與閘極介電層132的側壁重合的上邊緣。
參照圖8K，可在實體上被暴露出的表面上沈積可選的保護層140，以提供裝置包封。舉例而言，保護層140可包括氮化矽。在一個實施例中，保護層140可沈積於TFT 130上、第二介電層106的側壁上以及第一介電層104的被暴露出的部分上。隨後，可沈積TFT層階的介電層190，且可形成包括源極接觸通孔結構652S、汲極接觸通孔結構652D及閘極接觸通孔結構652G的各種金屬內連線結構。每一源極接觸通孔結構652S可形成於相應的源極電極122的頂表面上。每一汲極接觸通孔結構652D可形成於相應的汲極電極124的頂表面上。每一閘極接觸通孔結構652G（如圖2B至圖2D中所示）可形成於相應的閘極電極120的頂表面上。
圖9A至圖9K是示出根據本揭露各種實施例的形成圖5所示半導體裝置40的替代實施例方法的剖視圖。參照圖9A，替代實施例方法類似於上述方法，此乃因所述方法包括在基板100上沈積ILD 102的操作。實施例方法更包括在ILD 102上沈積第一蝕刻停止層110的操作。與以上參照圖2A至圖2D、圖3、圖4及圖8A至圖8K闡述的實施例方法相反，本實施例方法省略了在第一蝕刻停止層110上沈積第二蝕刻停止層112。反而，本實施例方法包括在第一蝕刻停止層110上沈積第一介電層104的操作。
可藉由例如以下等任何合適的沈積製程來沈積層102、110、104：物理氣相沈積（PVD）、濺鍍、化學氣相沈積（CVD）、原子層沈積（ALD）、電漿增強型化學氣相沈積（PECVD）或其組合。
參照圖9B，可在第一介電層104上沈積光阻材料。然後可藉由光微影技術將光阻材料圖案化以形成光阻圖案PR。光阻圖案PR可掩蔽第一介電層104的部分且暴露出第一介電層104的另一部分。
參照圖9B及圖9C，可例如使用光阻圖案PR作為罩幕藉由使用濕式蝕刻製程或乾式蝕刻製程來蝕刻第一介電層104，以在第一介電層104中形成閘極空腔GC。閘極空腔GC可延伸穿過第一介電層104，以暴露出第一蝕刻停止層110的一部分。
參照圖9C及圖9D，可在第一介電層104上沈積至少一種導電性材料，以在閘極空腔GC中形成閘極電極120。可使用如上所述的任何合適的沈積製程來沈積導電性材料。然後可實行拋光製程（例如化學機械拋光（CMP）製程），以自第一介電層104的表面移除所述至少一種導電材料的多餘部分。所述至少一種導電材料的填充閘極空腔的剩餘部分構成閘極電極120。閘極電極120的頂表面與第一介電層104的頂表面可共面。一般而言，第一蝕刻停止層110可位於基板100與第一介電層104之間。閘極電極120的底表面可接觸第一蝕刻停止層110的表面，第一蝕刻停止層110的所述表面是第一蝕刻停止層110的最頂部表面或凹陷表面。
參照圖9E，可在閘極電極120及第一介電層104上沈積第一閘極介電層32A。可在第一閘極介電層32A上沈積第二閘極介電層32B。第一閘極介電層32A與第二閘極介電層32B的堆疊包括閘極介電層132。可在第二閘極介電層32B上沈積通道層136。可在通道層136上沈積頂蓋層134。可在頂蓋層134上沈積第二介電層106。可使用如上所述的一或多個沈積製程來沈積第一閘極介電層32A、第二閘極介電層32B、通道層136、頂蓋層134及第二介電層106中的每一者。
參照圖9F，可在第二介電層106上沈積光阻材料，且然後藉由光微影技術將光阻材料圖案化以形成光阻圖案PR。光阻圖案PR可掩蔽第二介電層106的部分，同時暴露出第二介電層106的其他部分。
參照圖9F及圖9G，可實行例如濕式蝕刻製程或乾式蝕刻製程等蝕刻製程，以形成源極空腔SC及汲極空腔DC。源極空腔SC及汲極空腔DC可延伸穿過第二介電層106及頂蓋層134的經由光阻圖案PR暴露出的部分，且可暴露出通道層136的部分。然後可例如藉由灰化來移除光阻圖案PR。
參照圖9H，可在第二介電層106上沈積導電性層，以便在源極通道空腔SC及汲極通道空腔DC中形成源極電極122及汲極電極124。然後可實行CMP製程，以將第二介電層106以及源極電極122及汲極電極124平坦化，進而使得第二介電層106、源極電極122及汲極電極124共面。因此，源極電極122的頂表面及汲極電極124的頂表面可位於包括第二介電層106的頂表面的水平面內。源極電極122的頂表面的周邊及汲極電極124的頂表面的周邊可完全位於通道層136的區域內。
參照圖9I，可在第二介電層106以及源極電極122及汲極電極124上沈積第三介電層108。可在第三介電層108上沈積光阻材料，且然後藉由光微影技術將光阻材料圖案化以形成光阻圖案PR。
參照圖9I及圖9J，可使用光阻圖案PR作為罩幕來實行例如反應性離子蝕刻製程等蝕刻製程，以便蝕刻第三介電層108的被暴露出的部分以及第二介電層106的下伏部分、頂蓋層134的下伏部分、通道層136的下伏部分及閘極介電層132的下伏部分。非等向性蝕刻製程會蝕刻第三介電層108的未掩蔽部分、第二介電層106的未掩蔽部分、頂蓋層134的未掩蔽部分、通道層136的未掩蔽部分及閘極介電層132的未掩蔽部分，且使第一介電層的表面區的未掩蔽部分在垂直方向上凹陷。第一介電層104的凹陷水平表面104R可在實體上暴露於光阻圖案PR的區域的外部。在此實施例中，第一介電層104包括接觸閘極介電層132的頂部水平表面及不位於閘極介電層132之下的凹陷水平表面104R。向第一介電層104中的凹陷深度可介於1奈米至30奈米（例如3奈米至10奈米）的範圍內，但亦可使用更小及更大的凹陷深度。凹陷深度端視非等向性蝕刻製程期間最終過蝕刻步驟的持續時間而定。光阻圖案PR的區域會界定薄膜電晶體130A的區域。
第一介電層104的一組側壁段104S將第一介電層104的接觸閘極介電層132的頂部水平表面接合至第一介電層104的凹陷水平表面104R。一般而言，第三介電層108的圖案化部分的側壁、第二介電層106的圖案化部分的側壁、頂蓋層134的圖案化部分的側壁、通道層136的圖案化部分的側壁、閘極介電層132的圖案化部分的側壁及第一介電層104的圖案化部分的側壁可形成於同一垂直平面內。在一個實施例中，光阻圖案PR可具有矩形水平橫截面形狀或圓角矩形的水平橫截面形狀，包括光阻圖案PR的側壁的四個垂直平面可包括第三介電層108的圖案化部分的側壁、第二介電層106的圖案化部分的側壁、頂蓋層134的圖案化部分的側壁、通道層136的圖案化部分的側壁、閘極介電層132的圖案化部分的側壁及第一介電層104的圖案化部分的側壁。在此實施例中，第三介電層108的圖案化部分的側壁、第二介電層106的圖案化部分的側壁、頂蓋層134的圖案化部分的側壁、通道層136的圖案化部分的側壁、閘極介電層132的圖案化部分的側壁及第一介電層104的圖案化部分的側壁可在垂直方向上重合。若第二表面上覆於第一表面上或位於第一表面之下，且第一表面與第二表面包括於同一垂直平面內，則第一表面與第二表面在垂直方向上重合。
在實施例中，第一介電層104的所述一組側壁段104S以及第三介電層108的圖案化部分的側壁、第二介電層106的圖案化部分的側壁、頂蓋層134的圖案化部分的側壁、通道層136的圖案化部分的側壁、閘極介電層132的圖案化部分的側壁及第一介電層104的圖案化部分的側壁可位於同一組垂直平面內。包括通道層136的側壁的每一垂直平面可包括第三介電層108的側壁、第二介電層106的側壁、頂蓋層134的側壁、閘極介電層132的側壁及第一介電層104的側壁段104S（即，第一介電層104的在包括第一介電層104的凹陷水平表面104R的水平面上方突出的一部分的側壁）。
參照圖9K，可在實體上被暴露出的表面上沈積可選的保護層140，以提供裝置包封。舉例而言，保護層140可包括氮化矽。在一個實施例中，可在TFT 130上、第二介電層106的側壁上以及第一介電層104的環繞薄膜電晶體130A的被暴露出的部分上沈積保護層140。隨後，可沈積TFT層階的介電層190，且可形成包括源極接觸通孔結構652S、汲極接觸通孔結構652D及閘極接觸通孔結構652G的各種金屬內連線結構。每一源極接觸通孔結構652S可形成於相應的源極電極122的頂表面上。每一汲極接觸通孔結構652D可形成於相應的汲極電極124的頂表面上。每一閘極接觸通孔結構652G（如圖2B至圖2D中所示）可形成於相應的閘極電極120的頂表面上。
再次參照圖9C及圖9D，在一些實施例中，第一介電層104的蝕刻可包括局部地蝕刻第一蝕刻停止層110。因此，閘極通道GC開口可延伸至第一蝕刻停止層110中。導電材料沈積及平坦化可導致閘極電極120延伸至第一蝕刻停止層110中，如圖6中所示。換言之，閘極電極120的底表面可設置於第一蝕刻停止層110中所形成的通道中。
參照圖10，流程圖示出可用於形成本揭露的薄膜電晶體裝置的一組處理步驟。參照步驟1010以及圖1、圖8A及圖9A，可在基板100之上沈積第一介電層104。參照步驟1020以及圖8B、圖8C、圖9B及圖9C，可藉由將第一介電層104圖案化來形成閘極空腔GC。參照步驟1030以及圖8D及圖9D，可藉由使用至少一種導電材料填充閘極空腔GC的體積來形成閘極電極120。參照步驟1040以及圖8E及圖9E，可在第一介電層104及閘極電極120之上形成閘極介電層132、通道層136及第二介電層106。參照步驟1050以及圖8F至圖8H及圖9F至圖9H，可在第二介電層106中在通道層136的藉由閘極電極120的區域在側向上間隔開的部分之上形成源極電極122及汲極電極124。參照步驟1060以及圖8I至圖8K及圖9I至圖9K，可使用非等向性蝕刻製程來將至少第二介電層106、通道層136及閘極介電層132圖案化。通道層136的圖案化部分的周邊包括上覆於第一介電層104上的第一部分及上覆於閘極電極120上的第二部分。
在一個實施例中，可藉由以下方法來形成閘極電極120：將所述至少一種導電材料沈積於閘極空腔GC中及第一介電層104的頂表面之上；以及藉由實行化學機械平坦化製程來移除所述至少一種導電材料的上覆於包括第一介電層104的頂表面的水平面上的部分。所述至少一種導電材料的填充閘極空腔GC的體積的剩餘部分構成閘極電極120。
在一個實施例中，可藉由以下方法來形成閘極空腔GC：在第一介電層104上沈積第一光阻材料層；將第一光阻材料層圖案化以形成第一光阻圖案；以及使用第一光阻圖案作為罩幕來蝕刻第一介電層以形成閘極空腔GC。形成源極電極122及汲極電極124包括：在第二介電層106之上沈積第二光阻材料層；將第二光阻材料層圖案化以形成第二光阻圖案；使用第二光阻圖案作為罩幕來蝕刻第二介電層以形成源極空腔SC及汲極空腔DC；以及使用至少一種導電材料來填充源極空腔SC及汲極空腔DC以形成源極電極122及汲極電極124。
參照所有圖式且根據本揭露的各種實施例，提供一種半導體結構，所述半導體結構包括：第一介電層104，位於基板100之上；閘極電極120，嵌置於第一介電層104內；層堆疊，包括閘極介電層132；通道層136，包括半導電金屬氧化物材料；及第二介電層106；以及源極電極122及汲極電極124，嵌置於第二介電層106中且接觸通道層136的頂表面的相應部分，其中閘極電極120、閘極介電層132、通道層136、源極電極122及汲極電極124的組合包括薄膜電晶體；且上覆於閘極電極122上的通道層136的底表面的周邊的總長度大於或等於閘極電極120的寬度。
在一個實施例中，閘極介電層132、通道層136及第二介電層106具有包括於同一垂直平面內的一組在垂直方向上重合的側壁。
在一個實施例中，通道層136包括沿著第一水平方向hd1在側向上延伸的一對縱向側壁及沿著第二水平方向hd2在側向上延伸的一對橫向側壁；且閘極電極120在側向上具有一對閘極電極邊緣，所述一對閘極電極邊緣沿著第二水平方向hd2在側向上延伸且彼此間隔開閘極電極120的寬度。
在一個實施例中，在平面圖中，選自通道層136的所述一對縱向側壁中的第一縱向側壁與閘極電極120交疊；在平面圖中，選自通道層的所述一對縱向側壁中的第二縱向側壁不與閘極電極120交疊；且上覆於閘極電極120上的通道層136的底表面的周邊的總長度等於閘極電極120的寬度，如圖2B及圖2D中所示。
在一個實施例中，在平面圖中，選自通道層136的所述一對縱向側壁中的每一縱向側壁與閘極電極120交疊；且上覆於閘極電極120上的通道層136的底表面的周邊的總長度等於閘極電極寬度的兩倍，如圖2C中所示。
在一個實施例中，基板100包括：單晶半導體材料層（實施成半導體材料層9）；半導體裝置，位於單晶半導體材料層上；以及至少一個介電層（601、610、620、630、640、650、660），嵌置連接至半導體裝置的相應的電性節點的金屬內連線結構，如圖7中所示。在一個實施例中，半導體裝置包括場效電晶體701；且薄膜電晶體120的選自閘極電極120、源極電極122及汲極電極124中的至少一個節點經由所述金屬內連線結構的子集電性連接至場效電晶體701中的一者。
在一個實施例中，半導電金屬氧化物包括選自氧化銦鎵鋅（IGZO）、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦、經摻雜的氧化鎘中的材料。
根據本揭露的另一態樣，提供一種電晶體裝置，所述電晶體裝置包括：蝕刻停止層（110及/或112），設置於基板100上；第一介電層104，設置於蝕刻停止層（110及/或112）上且在第一介電層104中嵌置閘極電極120，閘極電極120具有與第一介電層104的頂表面共面的頂表面；閘極介電層132，上覆於第一介電層104及閘極電極120上；通道層136，包括半導電金屬氧化物材料且位於閘極介電層132上；以及第二介電層106，嵌置源極電極122及汲極電極124且上覆於通道層136上，其中源極電極122及汲極電極124接觸通道層136的頂表面的相應部分，其中閘極介電層132的頂表面的周邊與通道層136的底表面的周邊重合，且通道層136的底表面的周邊與第一介電層104的頂表面的周邊重合。
在一個實施例中，通道層136包括沿著第一水平方向hd1在側向上延伸的一對縱向側壁及沿著第二水平方向hd2在側向上延伸的一對橫向側壁；且在平面圖中，閘極電極120的整個區域不與通道層136的所述一對橫向側壁的任何部分交疊。
在一個實施例中，通道層136的每一側壁與第二介電層106的相應側壁在垂直方向上重合。在一個實施例中，源極電極12的頂表面及汲極電極14的頂表面位於包括第二介電層106的頂表面的水平面內。
在一個實施例中，第一介電層104包括接觸閘極介電層136的頂部水平表面及不位於閘極介電層136之下的凹陷水平表面104R；第一介電層104的一組側壁段104S將第一介電層104的頂部水平表面接合至第一介電層104的凹陷水平表面104R；且第一介電層104的所述一組側壁段104S與通道層136的側壁位於同一組垂直平面內。
本揭露的各種實施例提供一種電晶體裝置，所述電晶體裝置包括：第一介電層104，包括閘極空腔GC；閘極電極120，設置於閘極空腔GC中，閘極電極120具有與第一介電層104的頂表面共面的頂表面；閘極介電層132，設置於第一介電層104及閘極電極120上；通道層136，設置於閘極介電層132上；第二介電層106，設置於通道層136之上且包括暴露出通道層136的相應部分的源極空腔SC及汲極空腔DC；以及源極電極122及汲極電極124，分別設置於源極通道空腔SC及汲極通道空腔DC中且具有與第二介電層106的頂表面共面的頂表面。
本揭露的各種實施例提供一種電晶體裝置，所述電晶體裝置包括：蝕刻停止層110，設置於基板100上；第一介電層104，設置於蝕刻停止層110上且包括閘極空腔GC；閘極電極120，設置於閘極空腔GC中，閘極電極120具有與第一介電層104的頂表面共面的頂表面；第一閘極介電層32A，覆蓋第一介電層104及閘極電極120；第二閘極介電層32B，覆蓋第一閘極介電層32A；通道層136，設置於第二閘極介電層32B上；第二介電層106，包括暴露出通道層136的相應部分的源極通道空腔SC及汲極通道空腔DC；源極電極122及汲極電極124，分別設置於源極通道空腔SC及汲極通道空腔DC中且具有與第二介電層106的頂表面共面的頂表面；以及第三介電層108，覆蓋第二介電層106以及源極電極122及汲極電極124。
本揭露的各種實施例提供一種形成電晶體裝置的方法，所述方法包括：在基板100之上沈積第一蝕刻停止層110；在第一蝕刻停止層110上沈積第一介電層104；將第一介電層104圖案化以形成閘極空腔GC；在閘極空腔GC中沈積閘極電極120；將閘極電極120及第一介電層104平坦化，以在閘極電極120與第一介電層104之間形成共面表面；在閘極電極120及第一介電層104上沈積閘極介電層132；在閘極介電層132之上沈積通道層136；在通道層136上沈積第二介電層106；將第二介電層106圖案化以在第二介電層106中形成源極通道空腔SC及汲極通道空腔DC；分別在源極通道空腔SC及汲極通道空腔DC中沈積源極電極122及汲極電極124；在源極電極122及汲極電極124以及第二介電層106上沈積第三介電層108；以及藉由蝕刻第三介電層108以暴露出第一介電層104的一部分來界定薄膜電晶體裝置（10、20、30、40、50）。
本揭露的TFT半導體裝置（10、20、30、40、50）不使用位於通道層136的整個區域之下的任何全域底部閘極電極。在本揭露的TFT半導體裝置（10、20、30、40、50）中，閘極電極120的面積小於通道層136的面積。上覆於閘極電極120上的第二介電層106的周邊具有等於閘極電極120沿著第一水平方向hd1的寬度的總長度（如圖2A及圖2D所示配置中所示）或者具有等於閘極電極120沿著第一水平方向hd1的寬度的兩倍的總長度（如圖2C所示配置中所示）。因此，閘極材料再濺鍍區GMRR具有小的面積，且可將在第二介電層106的圖案化期間由閘極電極120的導電材料的再濺鍍引起的電性短路（即，非預期的電性耦合）的可能性最小化。因此，由於在對第二介電層106及通道層136進行蝕刻期間減少了導電材料的再沈積，在全域底部閘極電極與源極/汲極區電極之間可能出現電流洩漏路徑。
根據各種實施例，提供包括圖案化底部閘極電極120的TFT半導體裝置10、20、30、40、50，圖案化底部閘極電極120進行操作以防止由於再沈積導致的電流洩漏的出現。圖案化底部閘極電極120嵌置於第一介電層104中，且圖案化底部閘極電極的頂表面與第一介電層104的頂表面共面。
閘極電極120可沿著第二水平方向hd1以沿著第一水平方向hd1的均勻寬度在側向上延伸。上覆於閘極電極120上的通道層136的圖案化部分的周邊的總長度可等於閘極電極120的寬度（沿著第一水平方向hd1）或閘極電極120的寬度的兩倍。
根據各種實施例，可形成第一介電層104，第一介電層104具有被圖案化以界定TFT半導體裝置10、20、30、40、50的底部閘極電極120的位置及尺寸的閘極通道空腔GC。可在第一介電層104上沈積導電材料，以填充閘極通道空腔GC。然後，將所得結構平坦化，以自第一介電層104的頂表面移除導電材料且將底部閘極電極120平坦化。
根據各種實施例，可精確地控制TFT半導體裝置10、20、30、40、50的圖案化底部閘極電極120的尺寸及位置。此外，可容易地控制底部閘極電極120及源極電極122/汲極電極124的上覆。由於底部閘極電極120可被AlOx /IGZO/AlOx 層完全覆蓋，因此當蝕刻AlOx /IGZO/AlOx 層時，可防止金屬材料的側壁再沈積。由於底部閘極電極120可被AlOx /IGZO/AlOx 層完全覆蓋及保護，因此可防止底部閘極電極120的飛濺。
本揭露的各種實施例可用於減小閘極材料再濺鍍區GMRR的面積，在閘極材料再濺鍍區GMRR中，閘極電極120的在實體上暴露出的表面靠近包括半導電金屬氧化物材料的通道層136的側壁。由於半導電金屬氧化物材料的導電率非常低，因此甚至金屬材料自閘極電極120的少量再沈積亦可能導致有害的電性短路。藉由將薄膜電晶體的閘極電極120圖案化，將穿行過閘極電極的區域的通道區136的底表面的周邊最小化。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
9:基板 10:薄膜電晶體 20、30、40、50:半導體裝置 32A:第一閘極介電層 32B:第二閘極介電層 100:下部層階裝置結構 102:層間介電層 104:第一介電層 104R:凹陷水平表面 104S:側壁段 106:第二介電層 108:第三介電層 110:第一蝕刻停止層 112:第二蝕刻停止層 120:閘極電極 122:源極電極 124:汲極電極 130、130A:薄膜電晶體（TFT） 132:閘極介電層 134:頂蓋層 136:通道層 136C:通道區 140:保護層 190:TFT層階的介電層 601:介電層 610:第一層間介電（ILD）層 612:裝置接觸通孔結構 618:第一金屬線 620:第二ILD層 622:第一金屬通孔結構 628:第二金屬線 630:第三ILD層 632:第二金屬通孔結構 638:第三金屬線 640:第四ILD層 642:第三金屬通孔結構 648:第四金屬線 650:第五ILD層 652:第四金屬通孔結構 652D:汲極接觸通孔結構 652G:閘極接觸通孔結構 652S:源極接觸通孔結構 658:第五金屬線 660:第六ILD層 662:第五金屬通孔結構 668:第六金屬線 700:CMOS電路系統 701:場效電晶體 720:淺溝渠隔離結構 732:源極區 735:半導體通道 738:汲極區 742:源極側金屬-半導體合金區 748:汲極側金屬-半導體合金區 750:閘極結構 752:閘極介電質 754:閘極電極 756:介電閘極間隔件 758:閘極頂蓋介電質 1010、1020、1030、1040、1050、1060:步驟 DC:汲極通道空腔 GC:閘極通道空腔 GMRR:閘極材料再濺鍍區 hd1:第一水平方向 hd2:第二水平方向 PR:光阻圖案 SC:源極通道空腔 X–X’:水平面
結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本揭露實施例的在形成互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）電晶體及介電層中所形成的金屬內連線結構之後的示例性結構的垂直剖視圖。
圖2A是根據本揭露各種實施例的薄膜電晶體（thin-film-transistor，TFT）半導體裝置10的垂直剖視圖。
圖2B是在以下實施例中沿著圖2A所示水平面X–X’的水平剖視圖：在所述實施例中，TFT半導體裝置10被形成為不與另一TFT半導體裝置共享閘極電極120的獨立的TFT半導體裝置。所選擇的上覆結構的輪廓以虛線示出。
圖2C是在以下實施例中沿著圖2A所示水平面X–X’的水平剖視圖：在所述實施例中，TFT半導體裝置10被配置成與另一TFT半導體裝置共享閘極電極120。所選擇的上覆結構的輪廓以虛線示出。
圖2D是在以下實施例中沿著圖2A所示水平面X–X’的水平剖視圖：在所述實施例中，TFT半導體裝置10被配置成使得源極區及汲極區具有台階式金字塔的相應的水平橫截面輪廓。所選擇的上覆結構的輪廓以虛線示出。
圖3是根據本揭露各種實施例的半導體裝置20的剖視圖。
圖4是根據本揭露各種實施例的半導體裝置30的剖視圖。
圖5是根據本揭露各種實施例的半導體裝置40的剖視圖。
圖6是根據本揭露各種實施例的半導體裝置50的剖視圖。
圖7是根據本揭露實施例的在形成上部層階的金屬內連線結構之後的示例性結構的垂直剖視圖。
圖8A至圖8K是示出根據本揭露各種實施例的形成圖2A至圖2D所示半導體裝置10的方法的剖視圖。
圖9A至圖9K是示出根據本揭露各種實施例的形成圖5所示半導體裝置40的方法的剖視圖。
圖10是示出根據本揭露實施例的用於形成半導體結構的一組處理步驟的流程圖。
10:薄膜電晶體
100:下部層階裝置結構
102:層間介電層(ILD)
104:第一介電層
106:第二介電層
108:第三介電層
110:第一蝕刻停止層
112:第二蝕刻停止層
120:閘極電極
122:源極電極
124:汲極電極
130:薄膜電晶體
132:閘極介電層
134:頂蓋層
136:通道層
136C:通道區
140:保護層
X-X’:水平面

Claims (20)

  1. 一種半導體結構，包括： 第一介電層； 閘極電極，嵌置於所述第一介電層內； 閘極介電層； 通道層，包括半導電金屬氧化物材料； 第二介電層；以及 源極電極及汲極電極，嵌置於所述第二介電層中且接觸所述通道層的頂表面的相應部分， 其中所述閘極電極、所述閘極介電層、所述通道層、所述源極電極及所述汲極電極的組合形成電晶體，且 其中上覆於所述閘極電極上的所述通道層的底表面的周邊的總長度大於或等於所述閘極電極的寬度。
  2. 如請求項1所述的半導體結構，其中所述閘極介電層、所述通道層及所述第二介電層具有包括於同一垂直平面內的一組在垂直方向上重合的側壁。
  3. 如請求項1所述的半導體結構，其中： 所述通道層包括沿著第一水平方向在側向上延伸的一對縱向側壁以及沿著第二水平方向在側向上延伸的一對橫向側壁；且 所述閘極電極在側向上具有一對閘極電極邊緣，所述一對閘極電極邊緣沿著所述第二水平方向在側向上延伸且彼此間隔開所述閘極電極的所述寬度。
  4. 如請求項3所述的半導體結構，其中： 在平面圖中，選自所述通道層的所述一對縱向側壁中的第一縱向側壁與所述閘極電極交疊； 在所述平面圖中，選自所述通道層的所述一對縱向側壁中的第二縱向側壁不與所述閘極電極交疊；且 上覆於所述閘極電極上的所述通道層的所述底表面的所述周邊的所述總長度等於所述閘極電極的所述寬度。
  5. 如請求項3所述的半導體結構，其中： 在平面圖中，選自所述通道層的所述一對縱向側壁中的每一縱向側壁與所述閘極電極交疊；且 上覆於所述閘極電極上的所述通道層的所述底表面的所述周邊的所述總長度等於所述閘極電極的所述寬度的兩倍。
  6. 如請求項1所述的半導體結構，其中所述第一介電層設置於下部層階裝置結構上，所述下部層階裝置結構包括： 單晶半導體材料層； 半導體裝置，位於所述單晶半導體材料層上；以及 至少一個介電層，嵌置連接至所述半導體裝置的相應的電性節點的金屬內連線結構。
  7. 如請求項6所述的半導體結構，其中： 所述半導體裝置包括場效電晶體；且 所述電晶體的選自所述閘極電極、所述源極電極及所述汲極電極中的至少一個節點經由所述金屬內連線結構的子集電性連接至所述場效電晶體中的一者。
  8. 如請求項1所述的半導體結構，其中： 所述第一介電層包括接觸所述閘極介電層的頂部水平表面及不位於所述閘極介電層之下的凹陷水平表面；且 所述第一介電層的一組側壁段將所述第一介電層的所述頂部水平表面接合至所述第一介電層的所述凹陷水平表面。
  9. 如請求項8所述的半導體結構，其中所述第一介電層的所述一組側壁段與所述通道層的側壁位於同一組垂直平面內。
  10. 如請求項1所述的半導體結構，更包括位於所述基板與所述第一介電層之間的第一蝕刻停止層，其中所述閘極電極的底表面接觸所述第一蝕刻停止層的表面，所述第一蝕刻停止層的所述表面是所述第一蝕刻停止層的最頂部表面或凹陷表面。
  11. 如請求項1所述的半導體結構，其中： 所述源極電極的頂表面與所述汲極電極的頂表面位於包括所述第二介電層的頂表面的水平面內；且 所述源極電極的所述頂表面的周邊及所述汲極電極的所述頂表面的周邊完全位於所述通道層的區域內。
  12. 如請求項1所述的半導體結構，其中所述半導電金屬氧化物包括選自氧化銦鎵鋅（IGZO）、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦、經摻雜的氧化鎘中的材料。
  13. 一種電晶體，包括： 蝕刻停止層，設置於層間介電層上； 第一介電層，設置於所述蝕刻停止層上且所述第一介電層中嵌置有閘極電極，所述閘極電極具有與所述第一介電層的頂表面共面的頂表面； 閘極介電層，上覆於所述第一介電層及所述閘極電極上； 通道層，包括半導電金屬氧化物材料且位於所述閘極介電層上；以及 第二介電層，嵌置源極電極及汲極電極且上覆於所述通道層上， 其中所述源極電極及所述汲極電極接觸所述通道層的頂表面的相應部分，並且 其中所述閘極介電層的頂表面的周邊與所述通道層的底表面的周邊重合，且所述通道層的底表面的周邊與所述第一介電層的頂表面的周邊重合。
  14. 如請求項13所述的電晶體，其中： 所述通道層包括沿著第一水平方向在側向上延伸的一對縱向側壁及沿著第二水平方向在側向上延伸的一對橫向側壁；且 在平面圖中，所述閘極電極的整個區域不與所述通道層的所述一對橫向側壁的任何部分交疊。
  15. 如請求項13所述的電晶體，其中所述通道層的每一側壁與所述第二介電層的相應側壁在垂直方向上重合。
  16. 如請求項13所述的電晶體，其中所述源極電極的頂表面及所述汲極電極的頂表面位於包括所述第二介電層的頂表面的水平面內。
  17. 如請求項13所述的電晶體，其中： 所述第一介電層包括接觸所述閘極介電層的頂部水平表面及不位於所述閘極介電層之下的凹陷水平表面； 所述第一介電層的一組側壁段將所述第一介電層的所述頂部水平表面接合至所述第一介電層的所述凹陷水平表面；且 所述第一介電層的所述一組側壁段與所述通道層的側壁位於同一組垂直平面內。
  18. 一種形成電晶體裝置的方法，所述方法包括： 在下部層階裝置結構之上沈積第一介電層； 藉由將所述第一介電層圖案化來形成閘極空腔； 藉由使用至少一種導電材料填充所述閘極空腔的體積來形成閘極電極； 在所述第一介電層及所述閘極電極之上沈積閘極介電層、通道層及第二介電層； 在所述第二介電層中在所述通道層的藉由所述閘極電極的區域在側向上間隔開的部分之上形成源極電極及汲極電極；以及 使用非等向性蝕刻製程將至少所述第二介電層、所述通道層及所述閘極介電層圖案化，所述通道層的圖案化部分的周邊包括上覆於所述第一介電層上的第一部分及上覆於所述閘極電極上的第二部分。
  19. 如請求項18所述的方法，其中形成所述閘極電極包括： 將所述至少一種導電材料沈積於所述閘極空腔中及所述第一介電層的頂表面之上；以及 藉由實行化學機械平坦化製程來移除所述至少一種導電材料的上覆於包括所述第一介電層的頂表面的水平面上的部分，其中所述至少一種導電材料的填充所述閘極空腔的所述體積的剩餘部分構成所述閘極電極。
  20. 如請求項18所述的方法，其中： 形成所述閘極空腔，包括： 在所述第一介電層上沈積第一光阻材料層； 將所述第一光阻材料層圖案化以形成第一光阻圖案；以及 使用所述第一光阻圖案作為罩幕來蝕刻所述第一介電層，以形成所述閘極空腔；以及 形成所述源極電極及所述汲極電極，包括： 在所述第二介電層之上沈積第二光阻材料層； 將所述第二光阻材料層圖案化以形成第二光阻圖案； 使用所述第二光阻圖案作為罩幕來蝕刻所述第二介電層，以形成源極空腔及汲極空腔；以及 使用至少一種導電材料填充所述源極空腔及所述汲極空腔，以形成所述源極電極及所述汲極電極。
TW110118006A 2020-05-29 2021-05-19 具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法 TWI780713B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031720P 2020-05-29 2020-05-29
US63/031,720 2020-05-29
US17/216,747 2021-03-30
US17/216,747 US11757047B2 (en) 2020-05-29 2021-03-30 Semiconducting metal oxide transistors having a patterned gate and methods for forming the same

Publications (2)

Publication Number Publication Date
TW202147461A true TW202147461A (zh) 2021-12-16
TWI780713B TWI780713B (zh) 2022-10-11

Family

ID=77575091

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110118006A TWI780713B (zh) 2020-05-29 2021-05-19 具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法

Country Status (5)

Country Link
US (2) US12125921B2 (zh)
KR (1) KR102611247B1 (zh)
CN (1) CN113380899B (zh)
DE (1) DE102021108764A1 (zh)
TW (1) TWI780713B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12432979B2 (en) 2021-09-15 2025-09-30 Intel Corporation Gate dielectric for thin film oxide transistors
US12137573B2 (en) 2021-12-09 2024-11-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multilayer spacer matrix for high-density transistor arrays and methods for forming the same
US12369325B2 (en) * 2022-06-15 2025-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-last tri-gate FeFET
US20250132190A1 (en) * 2023-10-20 2025-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation Structures in Semiconductor Devices

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285477B1 (en) * 2006-05-16 2007-10-23 International Business Machines Corporation Dual wired integrated circuit chips
JP2008270313A (ja) * 2007-04-17 2008-11-06 Matsushita Electric Ind Co Ltd 半導体記憶素子
JP5504008B2 (ja) 2009-03-06 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
KR101283008B1 (ko) * 2010-12-23 2013-07-05 주승기 트렌치형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법
CN102437059B (zh) * 2011-12-06 2013-12-25 北京大学 一种顶栅自对准氧化锌薄膜晶体管的制备方法
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
US9362413B2 (en) * 2013-11-15 2016-06-07 Cbrite Inc. MOTFT with un-patterned etch-stop
WO2017006207A1 (en) * 2015-07-08 2017-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI653686B (zh) * 2015-08-26 2019-03-11 聯華電子股份有限公司 半導體結構與其製作方法
KR20170096956A (ko) * 2016-02-17 2017-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기
US10847415B2 (en) * 2016-03-15 2020-11-24 Imec Vzw Self-aligned gate contact
DE112017005330T5 (de) 2016-10-21 2019-08-08 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US10224407B2 (en) * 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
US20190109199A1 (en) * 2017-10-05 2019-04-11 United Microelectronics Corp. Oxide semiconductor device
CN107978560B (zh) * 2017-11-21 2019-12-03 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
WO2019132895A1 (en) 2017-12-27 2019-07-04 Intel Corporation Air gap for thin film transistors
US20200091274A1 (en) 2018-09-18 2020-03-19 Abhishek Sharma Non-linear gate dielectric material for thin-film transistors
US11527656B2 (en) * 2018-09-25 2022-12-13 Intel Corporation Contact electrodes for vertical thin-film transistors
US11757047B2 (en) * 2020-05-29 2023-09-12 Taiwan Semiconductor Manufacturing Company Limited Semiconducting metal oxide transistors having a patterned gate and methods for forming the same

Also Published As

Publication number Publication date
CN113380899B (zh) 2024-09-24
US20240363762A1 (en) 2024-10-31
CN113380899A (zh) 2021-09-10
KR20210148931A (ko) 2021-12-08
DE102021108764A1 (de) 2021-12-02
KR102611247B1 (ko) 2023-12-06
TWI780713B (zh) 2022-10-11
US12125921B2 (en) 2024-10-22
US20230361221A1 (en) 2023-11-09

Similar Documents

Publication Publication Date Title
US10074655B2 (en) Memory device with manufacturable cylindrical storage node
TWI807218B (zh) 積體電路元件及其製造方法
TWI780713B (zh) 具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法
US20220384487A1 (en) Memory device and method of forming the same
TWI517405B (zh) 半導體裝置及其製造方法
US11757047B2 (en) Semiconducting metal oxide transistors having a patterned gate and methods for forming the same
CN112582407B (zh) 集成电路器件及其制造方法
CN102222668A (zh) 半导体器件及其形成方法
US20250253231A1 (en) Semiconductor device with integrated metal-insulator-metal capacitors
TW202131452A (zh) 半導體裝置
TW202145561A (zh) 電晶體
US12125920B2 (en) Dual-layer channel transistor and methods of forming same
US10923575B2 (en) Low resistance contact for transistors
US20250183040A1 (en) Semiconductor devices and methods of manufacturing
US20200058593A1 (en) Replacement metal cap by an exchange reaction
US20250228148A1 (en) Resistive memory device, semiconductor device including the same, and method for manufacturing the same
US11688684B2 (en) Semiconductor structure and method for fabricating the same
TWI768670B (zh) 互連結構及其製造方法
US12133473B2 (en) Contact structure formation for memory devices
TW202547295A (zh) 電晶體結構和用於形成其的方法
TW202450068A (zh) 半導體裝置及其形成方法
TW202505633A (zh) 半導體裝置及其製造方法
CN120379249A (zh) 半导体装置和集成电路存储器装置
TW202306176A (zh) 電晶體結構

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent