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TWI768670B - 互連結構及其製造方法 - Google Patents

互連結構及其製造方法 Download PDF

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TWI768670B
TWI768670B TW110102344A TW110102344A TWI768670B TW I768670 B TWI768670 B TW I768670B TW 110102344 A TW110102344 A TW 110102344A TW 110102344 A TW110102344 A TW 110102344A TW I768670 B TWI768670 B TW I768670B
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林伯俊
林毓超
李東穎
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台灣積體電路製造股份有限公司
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Abstract

實施例係關於一種方法，其包括在遮罩層中形成開口，此開口暴露遮罩層下方之導電特徵；使用無電沉積製程在開口中形成導電材料，此導電材料形成導電通孔；移除遮罩層；在導電通孔之頂表面及側壁上形成保形阻障層；在保形阻障層及導電通孔之上形成介電層；自導電通孔之頂表面移除保形阻障層；以及形成在導電通孔之上且電耦接至導電通孔之導電接線。

Description

互連結構及其製造方法
本揭露有關於互連結構及其製造方法。
半導體積體電路(integrated circuit,IC)行業已經歷了指數式增長。IC材料及設計之技術進步已產生數代IC，其中每一代具有比前一代更小且更複雜之電路。在IC演進過程中，功能密度(例如，單位晶片面積的互連元件之數目)大體已增大，而幾何形狀大小(例如，可使用製造製程產生之最小部件(或接線))已減小。此縮小過程大體藉由增大生產效率及降低相關聯成本而提供了益處。
伴隨著元件縮小，製造商已開始使用新且不同的材料及/或材料組合來促進元件的縮小。單獨地及與不同的新材料組合地縮小亦導致了前幾代元件較大的幾何形狀上可能未曾出現之挑戰。
本揭露之一實施方式有關於一種製造互連結構的方法。一種製造互連結構的方法包括：在遮罩層中形成開口，開口暴露遮罩層下方之導電特徵；使用無電沉積製程 在開口中形成導電材料，導電材料形成導電通孔；移除遮罩層；在導電通孔之頂表面及側壁上形成保形阻障層；在保形阻障層及導電通孔之上形成介電層；自導電通孔之頂表面移除保形阻障層；以及形成在導電通孔之上且電耦接至導電通孔之導電接線。
本揭露之一實施方式有關於一種製造互連結構的方法。一種製造互連結構的方法包括：在基板上形成第一元件，第一元件包括在基板上之閘電極，其中源極/汲極區域在閘電極之相對側上；在第一元件及基板之上形成第一介電層；形成在第一介電層中且電耦接至第一元件之閘電極及源極/汲極區域的導電接觸件；在第一介電層及等導電接觸件之上形成光阻劑；在光阻劑內形成第一開口，等導電接觸件暴露於等第一開口中；執行無電沉積製程以在第一開口中形成導電材料，第一開口中之導電材料在第一開口中形成導電通孔；移除光阻劑；在導電通孔之頂表面及側壁上保形地沉積阻障層；在導電通孔之上形成第二介電層；移除阻障層之部分以暴露導電通孔之頂表面；以及形成在等導電通孔之頂表面之上且耦接至導電通孔之頂表面的導電接線。
本揭露之一實施方式有關於一種互連結構。一種互連結構包括導電特徵、第一介電層、導電通孔、阻障層、第二介電層以及導電接線。導電特徵在基板上。第一介電層在導電特徵及基板之上。導電通孔延伸穿過第一介電層並電性接觸且物理接觸導電特徵。阻障層係沿導電通孔之 側壁及第一介電層之底表面。阻障層為保形層。阻障層、導電通孔及第一介電層具有共面的頂表面。第二介電層在第一介電層、導電通孔及阻障層之上。導電接線延伸穿過第二介電層並電性接觸且物理接觸導電通孔。
50:基板
54:源極及汲極區域
58:鰭片
60:鰭片式場效應電晶體(FinFET)元件
62:淺溝槽隔離(STI)區域
64:閘極層
66:介電層
68:閘極結構
72:間隔物
74:接觸插塞
76:第一層間介電(ILD)層
78:第二ILD層
100:晶圓
108:光阻劑
110:通孔開口
112:導電通孔
112A:第一金屬層
112B:第二金屬層
114:阻障層
116:介電層
118:介電層
120:開口
122:阻障層
124:種晶層
126:導電材料
128:導電接線
140:溝槽開口
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭露之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖至第12圖根據一些實施例繪示積體電路之互連結構的形成中之中間階段的橫截面圖。
第13圖至第14圖根據一些實施例繪示積體電路之互連結構的形成中之中間階段的橫截面圖。
第15圖至第17圖根據一些實施例繪示積體電路之互連結構的形成中之中間階段的橫截面圖。
以下揭示內容提供用於實施本揭露之一實施方式之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭露。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外 特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
根據一些實施例，提供導電特徵(諸如，互連結構中之導電通孔、導電接線及金屬化層)及其形成方法。特定而言，使用與導電接線分開之圖案及導電材料形成製程來形成導電通孔。單獨的圖案允許用於導電通孔之更寬的縫隙填充窗口，且亦允許在導電通孔之底表面上無阻障層的情況下形成導電通孔。因此，單獨的圖案及形成製程允許改良金屬縫隙填充並降低導電通孔之接觸電阻。在一些實施例中，相比於習知形成之導電通孔，接觸電阻降低了50%或更多。另外，所揭示製程不需要蝕刻終止層，因為阻障層並不沉積在通孔及/或接線開口中之蝕刻終止層的側壁上，所以此可提高阻障層之完整性。
第1圖至第12圖根據一些實施例繪示積體電路之導電特徵及互連結構的形成中之各種中間階段的橫截面圖。
第1圖根據一些實施例繪示包括基板50(例如，半導體基板)之晶圓100上的半導體結構之橫截面圖，其中各種電子元件可形成在基板50之上。可在各種電子元件及基板50之上形成多層級互連系統。大體而言，如以下將更詳細地論述，第1圖繪示形成在基板50上之鰭片式場效應電晶體(FinFET)元件60。然而，平面電晶體、環繞式閘極(GAA)電晶體及其他類型之元件在本揭露之預期範圍內。
大體而言，第1圖中所繪示之基板50可包括塊體半導體基板或絕緣層上矽晶(silicon-on-insulator,SOI)基板。SOI基板包括在薄半導體層下方之絕緣體層，此薄半導體層為SOI基板之主動層。主動層之半導體及塊體半導體通常包括結晶半導體材料矽，但可包括一或更多種其他半導體材料，諸如，鍺、矽-鍺合金、化合物半導體(例如，GaAs、AlAs、InAs、GaN、AlN及其類似者)或其合金(例如，GaxAl1-xAs、GaxAl1-xN、InxGa1-xAs及其類似者)、氧化物半導體(例如，ZnO、SnO2、TiO2、Ga2O3及其類似者)或其組合。半導體材料可為摻雜的或未摻雜的。可使用之其他基板包括多層基板、梯度基板或混合定向基板。
第1圖中所繪示之FinFET元件60為三維半導 體上金屬場效應電晶體(MOSFET)結構，其形成在稱作鰭片58之半導體突起的鰭片狀條帶中。第1圖中所示之橫截面係沿鰭片之縱軸在平行於源極及汲極區域54之間的電流的方向之方向上截取的。可藉由使用光微影及蝕刻技術來圖案化基板而形成鰭片58。舉例而言，可使用間隔物影像轉印(spacer image transfer,SIT)圖案化技術。在此方法中，犧牲層形成在基板之上並使用適當的光微影及蝕刻製程圖案化以形成心軸。使用自對準製程在此些心軸旁邊形成間隔物。接著藉由適當的選擇性蝕刻製程移除犧牲層。每一剩餘間隔物可接著用作硬遮罩，以藉由使用(例如)反應性離子蝕刻(RIE)在基板50中蝕刻溝槽來圖案化相應鰭片58。第1圖繪示出單個鰭片58，儘管基板50可包括任何數目個鰭片。
第1圖中繪示出沿鰭片58之相對側壁形成的淺溝槽隔離(shallow trench isolation,STI)區域62。可藉由沉積一或更多種介電材料(例如，氧化矽)以完全填充鰭片周圍之溝槽並接著使介電材料之頂表面凹陷而形成STI區域62。可使用高密度電漿化學氣相沉積(HDP-CVD)、低壓CVD(LPCVD)、低於大氣壓CVD(SACVD)、可流動CVD(FCVD)、旋塗，及/或其類似者或其組合來沉積STI區域62之介電材料。在沉積之後，可執行退火製程或固化製程。在一些情形下，STI區域62可包括內襯，諸如，藉由使矽表面氧化而生長之熱氧化物內襯。凹陷製程可使用(例如)平坦化製程(例如， 化學機械研磨(CMP))，之後為選擇性蝕刻製程(例如，濕式蝕刻，或乾式蝕刻，或其組合)，其可使STI區域62中之介電材料的頂表面凹陷，以使得鰭片58之上部部分自周圍的絕緣STI區域62突出。在一些情形下，亦可藉由平坦化製程移除用以形成鰭片58之圖案化的硬遮罩。
在一些實施例中，第1圖中所繪示之FinFET元件60的閘極結構68為高介電常數的金屬閘極(HKMG)閘極結構，其可使用閘極最後的製程流程而形成。在閘極最後的製程流程中，在形成STI區域62之後，形成犧牲虛設閘極結構(未示出)。虛設閘極結構可包括虛設閘極介電質、虛設閘電極及硬遮罩。首先，可沉積虛設閘極介電材料(例如，氧化矽、氮化矽、氧氮化矽，或其類似者)。接下來，可在虛設閘極介電質之上沉積虛設閘極材料(例如，非晶矽、多晶矽，或其類似者)並接著(例如，藉由CMP)平坦化。可在虛設閘極材料之上形成硬遮罩層(例如，氮化矽、碳化矽，或其類似者)。接著藉由圖案化硬遮罩及使用適當的光微影及蝕刻技術將彼圖案轉印至虛設閘極介電質及虛設閘極材料而形成虛設閘極結構。虛設閘極結構可沿突起鰭片58之多個側延伸並在STI區域62之表面之上在鰭片58之間延伸。如以下更詳細地描述，可由如第1圖中所繪示之閘極結構68替換虛設閘極結構。在第1圖中右側所繪示之閘極結構68(在鰭片58之頂部上所見)係(例如)沿在STI區域62上方突起之鰭片58的側壁並在此鰭片58的部分之上延伸之主動閘極結構的 實例。在第1圖中左側之閘極結構68係在STI區域62之上(諸如，在相鄰鰭片58之間)延伸的實例閘極結構。可使用任何適當方法來沉積用以形成虛設閘極結構及硬遮罩之材料，諸如，CVD、電漿增強CVD(PECVD)、原子層沉積(ALD)、電漿增強ALD(PEALD)或其類似者，或藉由半導體表面之熱氧化，或其組合。
FinFET 60之源極及汲極區域54及間隔物72(在第1圖中繪示)形成為(例如)與虛設閘極結構自對準。可藉由在虛設閘極圖案化完成之後所執行之間隔物介電層的沉積及各向異性蝕刻來形成間隔物72。間隔物介電層可包括一或更多種介電質，諸如，氧化矽、氮化矽、氧氮化矽、碳化矽、碳氮化矽、其類似者，或其組合。各向異性蝕刻製程自虛設閘極結構的頂部之上移除間隔物介電層，留下間隔物72沿虛設閘極結構之側壁橫向地延伸至鰭片58之表面的一部分(如在第1圖之右側所繪示)或STI區域62之表面(如在第1圖之左側所繪示)上。
源極及汲極區域54為與鰭片58接觸之半導體區域。在一些實施例中，源極及汲極區域54可包括重度摻雜區域及相對輕度摻雜的汲極(lightly-doped drain,LDD)延伸部。大體上，使用間隔物72將重度摻雜區域與虛設閘極結構分隔開，而LDD區域可在形成間隔物72之前形成，且因而在間隔物72之下延伸，且在一些實施例中進一步延伸至半導體之在虛設閘極結構下方的一部分中。可(例如)藉由使用離子佈植製程佈植摻雜劑(例如，As、 P、B、In或其類似者)來形成LDD區域。
源極及汲極區域54可包括磊晶生長區域。舉例而言，在形成LDD區域之後，可形成間隔物72，且隨後重度摻雜之源極及汲極區域可形成為與間隔物72自對準。特定而言，可藉由首先蝕刻鰭片以形成凹槽並接著藉由選擇性磊晶生長(selective epitaxial growth,SEG)製程在此凹槽中沉積結晶半導體材料來形成重度摻雜之源極及汲極區域，此選擇性磊晶生長(SEG)製程可填充凹槽且通常延伸超過鰭片之原始表面並在鰭片之原始表面上方延伸以形成凸起的源極-汲極結構，如第1圖中所繪示。結晶半導體材料可為元素(例如，Si，或Ge，或其類似者)或合金(例如，Si1-xCx，或Si1-xGex、Si1-x-yGexCy，或其類似者)。SEG製程可使用任何適當的磊晶生長方法，諸如，汽/固/液相磊晶(VPE、SPE、LPE)，或金屬-有機CVD(MOCVD)，或分子束磊晶(MBE)，或其類似者。可在SEG期間原位地或藉由在SEG之後執行的離子佈植製程或藉由其組合將高劑量(例如，自1014cm-2至1016cm-2)的摻雜劑引入重度摻雜的源極及汲極區域54中。可藉由其他製程(諸如，摻雜劑之離子佈植，及其類似者)形成源極及汲極區域54。
仍參考第1圖，在結構之上沉積第一層間介電(interlayer dielectric,ILD)層76。在一些實施例中，可在沉積ILD材料之前沉積適當介電質(例如，氮化矽、碳化矽，或其類似者，或其組合)之接觸蝕刻終止層 (contact etch stop layer,CESL)(未示出)。可執行平坦化製程(例如，CMP)，以自虛設閘極之上移除過量的ILD材料及任何剩餘的硬遮罩材料以形成頂表面，其中虛設閘極材料之頂表面被暴露且可與第一ILD層76之頂表面共面(在製程變化範圍內)。
可接著藉由首先使用一或更多種蝕刻技術移除虛設閘極結構而形成HKMG閘極結構68(在第1圖中繪示)，藉此在相應間隔物72之間產生凹槽。接下來，可沉積包括一或更多種介電質之替換閘極介電層66，之後沉積包括一或更多種導電材料之替換導電閘極層64，以完全填充凹槽。閘極介電層66包括(例如)高介電常數的介電材料，諸如，金屬之氧化物及/或矽酸鹽(例如，Hf、Al、Zr、La、Mg、Ba、Ti及其他金屬之氧化物及/或矽酸鹽)、氮化矽、氧化矽及其類似者、其組合，或其多層。在一些實施例中，導電閘極層64可為多層的金屬閘極堆疊，其包括依次形成在閘極介電層66之頂部上的阻障層、功函數層及閘極填充層。用於阻障層之實例材料包括TiN、TaN、Ti、Ta或其類似者，或其多層的組合。功函數層可包括用於p型FET之TiN、TaN、Ru、Mo、Al，及用於n型FET之Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可使用其他適當的功函數材料，或組合，或其多層。填充凹槽之其餘部分的閘極填充層可包括金屬，諸如，Cu、Al、W、Co、Ru或其類似者，或其組合，或其多層。可藉由任何適當方法來沉積用於形成閘極結構之材料，例 如，CVD、PECVD、物理氣相沉積(PVD)、ALD、PEALD、電化學電鍍(ECP)、無電電鍍及/或其類似者。可使用(例如)CMP製程自第一ILD層76之頂表面之上移除閘極結構的閘極層64及介電層66的過量部分。如第1圖中所繪示，所得結構可為共面表面(在製程變化範圍內)，其包括第一ILD層76之已暴露頂表面、間隔物72，及鑲嵌在相應間隔物72之間的HKMG閘極層(亦即，閘極結構的閘極層64及介電層66)之剩餘部分。
如第1圖中所繪示，可在第一ILD層76之上沉積第二ILD層78。在一些實施例中，用以形成第一ILD層76及第二ILD層78之絕緣材料可包括氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)、低介電常數(低k)介電質(諸如，氟矽酸鹽玻璃(FSG))、氧碳化矽(SiOCH)、摻碳氧化物(CDO)、可流動氧化物，或多孔氧化物(例如，乾凝膠/氣凝膠)等，或其類似者，或其組合。可使用任何適當方法沉積用以形成第一ILD層76及第二ILD層78之介電材料，諸如，CVD、PVD、ALD、PEALD、PECVD、SACVD、FCVD、旋塗及/或其類似者，或其組合。在一些實施例中，亦可在所繪示ILD層上方及/或下方的結構之上形成一或更多個蝕刻終止層(未具體繪示出)。
如第1圖中所繪示，形成在基板50中之電子元件的電極可使用形成為穿過中間的介電層之導電連接件(例 如，接觸插塞74)電連接至第一互連層級(隨後在後面諸圖中形成)之導電特徵。在第1圖中所繪示之實例中，接觸插塞74與FinFET 60之源極及汲極區域54進行電連接。通常在STI區域62之上形成至閘電極之接觸插塞74。單獨的閘極層64(在第1圖中左邊示出)繪示出此些接觸件。接觸插塞74可使用光微影技術形成。舉例而言，已圖案化遮罩可形成在第二ILD層78之上，且用以蝕刻延伸穿過第二ILD層78之開口以暴露閘極層64之在STI區域62之上的一部分，以及在鰭片58之上蝕刻開口，此些開口進一步延伸穿過第一ILD層76及在第一ILD層76下方之CESL(未示出)內襯以暴露源極及汲極區域54的部分。在一些實施例中，可使用各向異性乾式蝕刻製程，其中蝕刻係在兩個連續步驟中執行的。相對於對導電閘極層64及CESL中所使用之材料(其可內襯源極及汲極區域54之重度摻雜的區域之頂表面)的蝕刻速率，蝕刻製程之第一步驟中所使用的蝕刻劑對第一ILD層76及第二ILD層及78之材料具有更高的蝕刻速率。一旦蝕刻製程之第一步驟暴露了CESL，則可執行蝕刻製程之第二步驟，其中蝕刻劑可切換為選擇性地移除CESL。雖然繪示出兩個ILD層(例如，第一ILD層76及第二ILD層78)，但僅具有單個ILD層或具有三個或更多個ILD層之實施例在本揭露之預期範疇內。
在一些實施例中，可在第一ILD層76及第二ILD層78中之開口中形成導電內襯。隨後，用導電填充材料來 填充開口。內襯包括阻障金屬，此些阻障金屬用以減少導電材料自接觸插塞74至周圍介電材料中之向外擴散。在一些實施例中，內襯可包括兩個阻障金屬層。第一阻障金屬與源極及汲極區域54中之半導體材料接觸，且可隨後與源極及汲極區域54中之重度摻雜半導體化學地反應以形成低電阻歐姆接觸，其後可移除未反應金屬。舉例而言，若源極及汲極區域54中之重度摻雜半導體為矽或矽-鍺合金半導體，則第一阻障金屬可包括Ti、Ni、Pt、Co、其他適當金屬，或其合金。導電內襯之第二阻障金屬層可另外包括其他金屬(例如，TiN、TaN、Ta，或其他適當金屬，或其合金)。可使用任何可接受的沉積技術(例如，CVD、ALD、PEALD、PECVD、PVD、ECP、無電電鍍、其類似者，或其任何組合)在導電內襯層之上沉積導電填充材料(例如，W、Al、Cu、Ru、Ni、Co、此些之合金、其類似者，或其任何組合)，以填充接觸開口。接下來，可使用平坦化製程(例如，CMP)以自第二ILD層78之表面之上移除所有導電材料之過量部分。所得導電插塞延伸至第一ILD層76及第二ILD層78中並構成接觸插塞74，從而與電子元件(諸如，三閘極FinFET)之電極進行物理連接及電連接，如第1圖中所繪示。在一些實施例中，自接觸插塞74之頂表面至接觸插塞74之底表面，接觸插塞74之寬度變小。換言之，在一些實施例中，接觸插塞74自頂表面至底表面逐漸變細。在此實例中，使用相同處理步驟同時地形成與STI區域62之上的電極及與鰭片 58之上的電極之接觸件。然而，在其他實施例中，此些兩種類型之接觸件可單獨地形成。
在第2圖中，在FinFET 60及其他電子元件、第二ILD層78及接觸插塞74之上形成光阻劑108。光阻劑108可形成有在自50nm至150nm之範圍中(諸如，100nm)的厚度。接著圖案化光阻劑108以在接觸插塞74之上形成通孔開口110。在一些實施例中，通孔開口110之側壁垂直於(在製程變化範圍內)基板50之主表面。
如第3圖中所繪示，在通孔開口110中形成金屬材料。在一些實施例中，用金屬材料填充通孔開口110。金屬材料可藉由(例如)電鍍製程而形成，諸如，無電電鍍製程或其類似者。無電電鍍製程亦可稱作無電沉積(ELD)製程。形成在通孔開口110中之金屬材料可為銅、鈷、鎳、其類似者，或其組合。在金屬材料形成之後，可執行諸如化學機械研磨(CMP)製程之平坦化製程，以移除金屬材料之過量部分，此些過量部分係在光阻劑108之表面之上。在一些實施例中，可省去平坦化製程，因為可能不存在金屬材料之過量部分或過量部分可能在允許容限內。金屬材料形成在通孔開口110中形成了導電通孔112。導電通孔112用以提供與接觸插塞74之電連接。在平坦化製程之後，導電通孔112具有與光阻劑108之頂表面共面(在製程變化範圍內)的頂表面。在一些實施例中，導電通孔112之側壁垂直於(在製程變化範圍內)基板50之主表面，且接 觸插塞74之側壁並不垂直於基板50之主表面。換言之，導電通孔112自頂表面至底表面具有相同寬度，且接觸插塞自頂表面至底表面逐漸變細。
在一些實施例中，導電通孔112具有小於或等於100nm之高度，諸如，在自40nm至100nm之範圍中。在一些實施例中，導電通孔112具有小於或等於20nm之寬度，諸如，在自8nm至20nm之範圍中。
如第4圖中所繪示，在形成導電通孔112之後，移除光阻劑108。可藉由可接受的灰化或剝離製程來移除光阻劑108，諸如，使用氧電漿或其類似者。
在第5圖中，在導電通孔112之頂表面及側壁上且沿第二ILD層78之頂表面形成阻障層114。阻障層114充當導電通孔112與隨後形成的介電層116之間的阻障(例如，參見第6圖)。作為實例，阻障層114可幫助防止導電通孔112之金屬材料擴散至周圍的介電層116中。在一些實施例中，阻障層114可形成為保形層，例如，其中水平部分及垂直部分之厚度具有小於水平厚度的百分之十的差。根據一些實施例，阻障層114之形成可包括ALD、PVD、其類似者，或其組合。阻障層114可由鉭、鈦、氮化鉭、氮化鈦、其類似者或其組合形成。在一些實施例中，阻障層114形成有小於或等於5nm之厚度，諸如，在自2nm至5nm之範圍中。
在第6圖中，介電層116形成在第二ILD層78之上，且阻障層114在導電通孔112之頂部及側壁上。介 電層116提供導電通孔112之間的電隔離，且亦為上覆結構提供結構支撐。介電層116可藉由旋塗塗佈製程或其類似者而形成。介電層116可為由具有低於3.0的介電常數值之低介電常數介電材料形成的層。介電層116可為由具有低於2.5的介電常數值之極低介電常數(ELK)介電材料形成的層。在一些實施例中，介電層116可由含氧及/或含碳之低介電常數介電材料、氫矽矽氧烷(Hydrogen SilsesQuioxane，HSQ)、甲基矽氧烷(MethylSilsesQuioxane，MSQ)或其類似者形成。
如第7圖中所繪示，執行平坦化製程(例如，CMP製程)，以平坦化晶圓100之頂表面並暴露導電通孔112之頂表面。在實施例中，執行CMP製程以移除介電層116之過量部分及阻障層114之在導電通孔112之上的部分，以暴露導電通孔112之頂表面。在平坦化製程之後，阻障層114、導電通孔112及介電層116之頂表面為共面的(在製程變化範圍內)。另外，阻障層114、導電通孔112及介電層116之底表面為共面的(在製程變化範圍內)。
第8圖繪示介電層118在介電層116及導電通孔112之上的沉積及圖案化。介電層118提供隨後形成的導電接線128之間的電隔離，且亦為上覆結構提供結構支撐。介電層118可為由具有低於3.0的介電常數值之低介電常數介電材料形成的層。介電層118可為由具有低於2.5的介電常數值之極低介電常數(ELK)介電材料形成的層。在一些實施例中，介電層118可由含氧及/或含碳之低介電常 數介電材料、氫矽矽氧烷(HSQ)、甲基矽氧烷(MSQ)或其類似者形成。舉例而言，此介電層可藉由CVD製程形成。
在介電層118形成之後，在導電通孔112之上的介電層118中形成溝槽開口120，以暴露導電通孔112。舉例而言，溝槽開口120可藉由圖案化及蝕刻製程形成。
在第9圖中，阻障層122形成在晶圓100之已暴露表面上(例如，在介電層118上)及溝槽開口120之側壁及底表面上。阻障層122充當隨後形成的導電接線128與介電層116及118之間的阻障(例如，參見第12圖)。作為實例，阻障層122可幫助防止導電接線128之(若干)金屬材料擴散至周圍的介電層116及118中。根據一些實施例，阻障層122之形成可包括ALD、PVD、其類似者，或其組合。阻障層114可由鉭、鈦、氮化鉭、氮化鈦、其類似者或其組合形成。在一些實施例中，阻障層114形成有小於或等於5nm之厚度，諸如，在自2nm至5nm之範圍中。
第10圖繪示種晶層124在形成於介電層118上及溝槽開口120之側壁及底表面上的阻障層122上的形成。種晶層124為用以形成導電材料126之後續電鍍製程提供導電材料(例如，參見第11圖)。根據一些實施例，種晶層124之形成可包括ALD、CVD、PVD、其類似者，或其組合。種晶層124可包括銅或銅合金。在一些實施例中，種晶層可形成為具有小於或等於10nm之厚度，諸如，在自4nm至10nm之範圍中。
在第11圖中，將導電材料126填充至種晶層124之上的開口120中。亦可能沿種晶層124之頂表面形成過量的導電材料126。導電材料126可為金屬材料，包括金屬或金屬合金，諸如，銅、銀、金、鎢、鈷、鋁或其合金。可使用電鍍製程(諸如，高電壓電鍍)來填充開口120。在其他實施例中，可使用CVD、PVD、ALD或無電電鍍來填充開口120。
在第12圖中，可執行平坦化製程，以移除導電材料126、種晶層124、阻障層122之過量部分，藉此在開口120中形成導電接線128。平坦化製程可為拋光或CMP，且可經執行而使得導電材料126、種晶層124、阻障層122及介電層之頂表面共面(在製程變化範圍內)。導電接線128包括導電材料126之剩餘部分，及種晶層124及阻障層122之沿導電材料126的側壁及底部延伸之剩餘部分。導電接線128因此物理連接且電學連接至導電通孔112。在一些實施例中，導電接線128具有小於或等於100nm之高度，諸如，在自40nm至100nm之範圍中。在一些實施例中，導電接線128具有小於或等於30nm之寬度，諸如，在自14nm至30nm之範圍中。
可重複第2圖至第12圖中之形成導電通孔112及導電接線128的製程，以視積體電路所需要及/或要求而形成為互連結構之許多層。
第1圖至第12圖中所描述之製程及結構實現了優勢。特定而言，使用與導電接線128分開之圖案及導電材 料形成製程來形成導電通孔112。單獨的圖案允許用於導電通孔112之更寬的縫隙填充窗口，且亦允許在導電通孔112之底表面上無阻障層的情況下形成導電通孔112。因此，單獨的圖案及形成製程允許改良金屬縫隙填充並降低導電通孔112之接觸電阻。另外，所揭示製程不需要蝕刻終止層，因為阻障層114/122並不沉積在通孔及/或接線開口中之蝕刻終止層的側壁上，所以此可提高阻障層114/122之完整性。
儘管在第2圖至第12圖中將形成導電通孔112及導電接線128的製程描述為形成在耦接至電晶體之閘電極及源極/汲極區域的接觸插塞74之上，但形成導電通孔112及導電接線128之製程可應用於其他結構。舉例而言，可替代於接觸插塞74而利用形成導電通孔112及導電接線128之製程，以使導電通孔112與閘電極及源極/汲極區域進行連接。又，可應用形成導電通孔112及導電接線128之製程以與基板50中之特徵連接。
第13圖及第14圖根據一些實施例繪示積體電路之導電特徵及互連結構的形成中之各種中間階段。此實施例類似於先前實施例，不同之處在於在此實施例中，導電通孔112為導電材料之多層堆疊。本文中將不再重複關於此實施例之細節，其類似於先前所述實施例之彼些細節。
第13圖為處理之中間階段，其類似於以上在第3圖中繪示並描述之彼階段，且本文中將不再重複實現製程之此中間階段的細節。
在第13圖中，在通孔開口110中形成金屬材料之多層堆疊。由於(例如)金屬之多層堆疊中的頂層充當封蓋層並防止上覆金屬層電子遷移至通孔中，因此多層堆疊通孔可具有改良的可靠性。在一些實施例中，通孔開口110填充有金屬材料之多層堆疊，諸如，第一金屬層112A及在第一金屬層112A之上的第二金屬層112B。金屬材料之多層堆疊可藉由(例如)多種電鍍製程形成，諸如，多次無電電鍍製程(ELD製程)或其類似者。形成在通孔開口110中之金屬材料可為銅、鈷、鎳、其類似者，或其組合。在特定實例中，第一金屬層112A為藉由第一ELD製程沉積之銅層，且第二金屬層112B為藉由第二ELD製程沉積之鈷層。在此特定實施例中，鈷層充當封蓋層，且可防止上覆層電子遷移至導電通孔112中，且因此可改良互連結構之可靠性。第一金屬層112A可形成為部分地填充通孔開口110，且接著第二金屬層112B可形成在第一金屬層112A上以填充通孔開口110之剩餘部分。
在金屬層形成之後，可執行諸如CMP製程之平坦化製程，以移除第二金屬層112B之過量部分，此些過量部分係在光阻劑108之表面之上。在一些實施例中，可省去平坦化製程，因為可能不存在金屬層之過量部分或過量部分可能在允許容限內。
第14圖繪示在對第13圖之結構進行後續處理之後的結構。第13圖及第14圖之間的處理步驟類似於以上在第3圖至第12圖中繪示並描述之彼些處理步驟，且本文 中不再重複其描述。
第15圖至第17圖根據一些實施例繪示積體電路之導電特徵及互連結構的形成中之各種中間階段。此實施例類似於先前實施例，不同之處在於在此實施例中，省去介電層118，且導電通孔112及導電接線128係形成在介電層116中。此實施例允許移除介電層116之平坦化步驟及介電層118之形成步驟。本文中將不再重複關於此實施例之細節，其類似於先前所述實施例之彼些細節。
第15圖為處理之中間階段，其類似於以上在第6圖中繪示並描述之彼階段，且本文中將不再重複實現製程之此中間階段的細節。在一些實施例中，介電層116可形成有小於或等於150nm之厚度，諸如，在自80nm至150nm之範圍中。
在第16圖中，繪示溝槽開口140之形成。溝槽開口140(類似於上述溝槽開口120)形成在介電層116中，以暴露導電通孔112之頂表面。在一些實施例中，溝槽開口140具有小於或等於80nm之高度，諸如，在自30nm至80nm之範圍中。
第17圖繪示在對第16圖之結構進行後續處理之後的結構。第16圖及第17圖之間的處理步驟類似於以上在第8圖至第12圖中繪示並描述之彼些處理步驟，且本文中不再重複其描述。
在一些實施例中，可將用以形成導電通孔112之製程應用於導電接線128的形成，以使得可利用以上針對 導電通孔112所描述之製程來形成互連結構中之所有(或多達所需要的)導電特徵。
實施例可實現優勢。根據一些實施例，提供導電特徵(諸如，互連結構中之導電通孔、導電接線及金屬化層)及其形成方法。特定而言，使用與導電接線分開之圖案及導電材料形成製程來形成導電通孔。單獨的圖案允許用於導電通孔之更寬的縫隙填充窗口，且亦允許在導電通孔之底表面上無阻障層的情況下形成導電通孔。因此，單獨的圖案及形成製程允許改良金屬縫隙填充並降低導電通孔之接觸電阻。在一些實施例中，相比於習知形成之導電通孔，接觸電阻降低了50%或更多。另外，所揭示製程不需要蝕刻終止層，因為阻障層並不沉積在通孔及/或接線開口中之蝕刻終止層的側壁上，所以此可提高阻障層之完整性。
本揭露之一實施方式有關於一種製造互連結構的方法。一種製造互連結構的方法包括：在遮罩層中形成開口，開口暴露遮罩層下方之導電特徵；使用無電沉積製程在開口中形成導電材料，導電材料形成導電通孔；移除遮罩層；在導電通孔之頂表面及側壁上形成保形阻障層；在保形阻障層及導電通孔之上形成介電層；自導電通孔之頂表面移除保形阻障層；以及形成在導電通孔之上且電耦接至導電通孔之導電接線。在一些實施方式中，導電接線物理接觸導電通孔之頂表面及保形阻障層。在一些實施方式中，形成保形阻障層包括：執行原子層沉積製程，原子層沉積製程形成保形阻障層。在一些實施方式中，保形阻障 層不在導電通孔與導電特徵之間。在一些實施方式中，形成導電接線包括：在介電層中形成第二開口，其中形成第二開口將保形阻障層自導電通孔之頂表面移除；在第二開口中形成第二阻障層；在第二阻障層上形成種晶層；以及在第二開口中之種晶層上形成第二導電材料。在一些實施方式中，製造互連結構的方法進一步包括：平坦化介電層、保形阻障層及導電通孔以暴露導電通孔之頂表面，其中平坦化介電層將保形阻障層自導電通孔之頂表面移除；在平坦化的介電層、平坦化的保形阻障層及平坦化的導電通孔之上形成第二介電層；在第二介電層中形成第二開口，導電通孔之頂表面暴露在第二開口中；以及在第二開口中形成導電接線。在一些實施方式中，導電通孔之導電材料包括銅。在一些實施方式中，使用無電沉積製程在開口中形成導電材料進一步包括：執行第一無電沉積製程以在開口中形成第一導電材料，第一導電材料部分地填充開口；以及執行第二無電沉積製程以在開口中之第一導電材料上形成第二導電材料，第一導電材料與第二導電材料不同。在一些實施方式中，第一導電材料為銅，且第二導電材料為鈷。
本揭露之一實施方式有關於一種製造互連結構的方法。一種製造互連結構的方法包括：在基板上形成第一元件，第一元件包括在基板上之閘電極，其中源極/汲極區域在閘電極之相對側上；在第一元件及基板之上形成第一介電層；形成在第一介電層中且電耦接至第一元件之閘電 極及源極/汲極區域的導電接觸件；在第一介電層及等導電接觸件之上形成光阻劑；在光阻劑內形成第一開口，等導電接觸件暴露於等第一開口中；執行無電沉積製程以在第一開口中形成導電材料，第一開口中之導電材料在第一開口中形成導電通孔；移除光阻劑；在導電通孔之頂表面及側壁上保形地沉積阻障層；在導電通孔之上形成第二介電層；移除阻障層之部分以暴露導電通孔之頂表面；以及形成在等導電通孔之頂表面之上且耦接至導電通孔之頂表面的導電接線。在一些實施方式中，阻障層自第一介電層延伸至導電接線。在一些實施方式中，阻障層不在導電接觸件與導電通孔之間。在一些實施方式中，執行無電沉積製程以在等第一開口中形成導電材料進一步包括：執行第一無電沉積製程以在第一開口中形成第一導電材料，第一導電材料部分地填充第一開口；以及執行第二無電沉積製程以在第一開口中之第一導電材料上形成第二導電材料，第一導電材料與第二導電材料不同。在一些實施方式中，第一導電材料為銅，且第二導電材料為鈷。在一些實施方式中，形成導電接線包括：在第二介電層中形成多個第二開口，其中形成第二開口將阻障層移除以暴露導電通孔之頂表面；在第二開口中形成第二阻障層；在第二阻障層上形成種晶層；以及在第二開口中之種晶層上形成第二導電材料。在一些實施方式中，製造互連結構的方法進一步包括平坦化第二介電層、阻障層及導電通孔以暴露導電通孔之頂表面，其中平坦化第二介電層將阻障層移除以暴露導電 通孔之頂表面；在平坦化的第二介電層、平坦化的阻障層及平坦化的導電通孔之上形成第三介電層；在第三介電層中形成第二開口，導電通孔之頂表面暴露在第二開口中；以及在第二開口中形成導電接線。在一些實施方式中，導電接觸件自頂表面至底表面逐漸變細，且導電通孔自頂表面至底表面具有相同寬度。
本揭露之一實施方式有關於一種互連結構。一種互連結構包括導電特徵、第一介電層、導電通孔、阻障層、第二介電層以及導電接線。導電特徵在基板上。第一介電層在導電特徵及基板之上。導電通孔延伸穿過第一介電層並電性接觸且物理接觸導電特徵。阻障層係沿導電通孔之側壁及第一介電層之底表面。阻障層為保形層。阻障層、導電通孔及第一介電層具有共面的頂表面。第二介電層在第一介電層、導電通孔及阻障層之上。導電接線延伸穿過第二介電層並電性接觸且物理接觸導電通孔。在一些實施方式中，互連結構進一步包括第一元件、第三介電層以及多個導電接觸件。第一元件在基板上。第一元件包括在基板上之閘電極。多個源極/汲極區域在閘電極之相對側上。第三介電層在第一元件及基板之上。第一介電層在第三介電層之上。導電接觸件在第三介電層中且電耦接至第一元件之閘電極及源極/汲極區域。在一些實施方式中，導電通孔包括在銅層之上的鈷層。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解， 他們可容易地使用本揭露作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下在本文作出各種改變、代替及替換。
50:基板
54:源極及汲極區域
58:鰭片
60:鰭片式場效應電晶體(FinFET)元件
62:淺溝槽隔離(STI)區域
64:閘極層
66:介電層
68:閘極結構
72:間隔物
74:接觸插塞
76:第一層間介電(ILD)層
78:第二ILD層
100:晶圓
112:導電通孔
114:阻障層
116:介電層
118:介電層
122:阻障層
124:種晶層
126:導電材料
128:導電接線

Claims (10)

  1. 一種製造互連結構的方法，包括：在一第一介電層上形成一遮罩層，其中一導電特徵設置於該第一介電層中；在該遮罩層中形成一開口，該開口暴露該遮罩層下方之該導電特徵；使用一無電沉積製程在該開口中形成一導電材料，該導電材料形成一導電通孔；移除該遮罩層；在該導電通孔之一頂表面及側壁上且沿著該第一介電層的一頂表面形成一保形阻障層；在該保形阻障層及該導電通孔之上形成一第二介電層；自該導電通孔之該頂表面移除該保形阻障層；以及形成在該導電通孔之上且電耦接至該導電通孔之一導電接線。
  2. 如請求項1所述之方法，其中該導電接線物理接觸該導電通孔之頂表面及該保形阻障層。
  3. 如請求項1所述之方法，其中形成該導電接線包括：在該第二介電層中形成一第二開口，其中形成該第二開口將該保形阻障層自該導電通孔之該頂表面移除；在該第二開口中形成一第二阻障層；在該第二阻障層上形成一種晶層；以及在該第二開口中之該種晶層上形成一第二導電材料。
  4. 如請求項1所述之方法，進一步包括：平坦化該第二介電層、該保形阻障層及該導電通孔以暴露該導電通孔之該頂表面，其中平坦化該第二介電層將該保形阻障層自該導電通孔之該頂表面移除；在該平坦化的該第二介電層、該平坦化的保形阻障層及平坦化的該導電通孔之上形成一第三介電層；在該第三介電層中形成一第二開口，該導電通孔之該頂表面暴露在該第二開口中；以及在該第二開口中形成該導電接線。
  5. 如請求項1所述之方法，其中使用一無電沉積製程在該開口中形成該導電材料進一步包括：執行一第一無電沉積製程以在該開口中形成一第一導電材料，該第一導電材料部分地填充該開口；以及執行一第二無電沉積製程以在該開口中之該第一導電材料上形成一第二導電材料，該第一導電材料與該第二導電材料不同。
  6. 一種製造互連結構的方法，包括：在一基板上形成一第一元件，該第一元件包括在該基板上之一閘電極，其中多個源極/汲極區域在該閘電極之相對側上；在該第一元件及該基板之上形成一第一介電層；形成在該第一介電層中且電耦接至該第一元件之該閘電極及該些源極/汲極區域的多個導電接觸件；在該第一介電層及該些導電接觸件之上形成一光阻劑； 在該光阻劑內形成多個第一開口，該些導電接觸件暴露於該些第一開口中；執行一無電沉積製程以在該些第一開口中形成一導電材料，該些第一開口中之該導電材料在該些第一開口中形成多個導電通孔；移除該光阻劑；在該些導電通孔之頂表面及側壁上且沿著該第一介電層的一頂表面保形地沉積一阻障層；在該第一介電層和該些導電通孔之上形成一第二介電層；移除該阻障層之一部分以暴露該些導電通孔的多個頂表面；以及形成在該些導電通孔之該些頂表面之上且耦接至該些導電通孔之該些頂表面的多個導電接線。
  7. 如請求項6所述之方法，其中執行該無電沉積製程以在該些第一開口中形成該導電材料進一步包括：執行一第一無電沉積製程以在該些第一開口中形成一第一導電材料，該第一導電材料部分地填充該些第一開口；以及執行一第二無電沉積製程以在該些第一開口中之該第一導電材料上形成一第二導電材料，該第一導電材料與該第二導電材料不同。
  8. 如請求項6所述之方法，其中該些導電接觸件自一頂表面至一底表面逐漸變細，且其中該些導電通孔 自一頂表面至一底表面具有一相同寬度。
  9. 一種互連結構，包括：一導電特徵，在一基板上；一第一介電層，在該導電特徵及該基板之上；一導電通孔，延伸穿過該第一介電層並電性接觸且物理接觸該導電特徵；一阻障層，係沿該導電通孔之側壁及該第一介電層之一底表面，該阻障層為一保形層，該阻障層、該導電通孔及第一介電層具有共面的頂表面；一第二介電層，在該第一介電層、該導電通孔及該阻障層之上；以及一導電接線，延伸穿過該第二介電層並電性接觸且物理接觸該導電通孔。
  10. 如請求項9所述之互連結構，進一步包括：一第一元件，在該基板上，該第一元件包括在該基板上之一閘電極，其中多個源極/汲極區域在該閘電極之相對側上；一第三介電層，在該第一元件及該基板之上，該第一介電層在該第三介電層之上；以及多個導電接觸件，在該第三介電層中且電耦接至該第一元件之該閘電極及該些源極/汲極區域，該導電特徵為該些導電接觸件其中之一。
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