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TW202147414A - 半導體裝置及其形成方法 - Google Patents

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TW202147414A
TW202147414A TW110119045A TW110119045A TW202147414A TW 202147414 A TW202147414 A TW 202147414A TW 110119045 A TW110119045 A TW 110119045A TW 110119045 A TW110119045 A TW 110119045A TW 202147414 A TW202147414 A TW 202147414A
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drain
region
layer
semiconductor
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王冠人
張雲閔
黃玉蓮
傅勁逢
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台灣積體電路製造股份有限公司
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Abstract

揭露一種半導體裝置及其形成方法，其包括的源極/汲極接觸件延伸至源極∕汲極區中並低於源極∕汲極區的最頂表面。在一實施例中，一種半導體裝置包括：半導體基底；第一通道區，在半導體基底的上方；第一閘極堆疊物，在半導體基底的上方並圍繞第一通道區的四邊；第一磊晶源極/汲極區，相鄰於第一閘極堆疊物及第一通道區；以及第一源極/汲極接觸件，耦接於第一磊晶源極/汲極區，第一源極/汲極接觸件的最底表面延伸至低於第一通道區的最頂表面。

Description

半導體裝置及其形成方法
本發明實施例是關於一種半導體裝置及其形成方法，特別是關於一種奈米結構場效電晶體及其形成方法。
半導體裝置用於各式各樣的電子應用中，例如個人電腦、手機、數位相機與其他電子設備。半導體裝置的製造一般是透過於半導體基板上依序沉積絕緣或介電層、導電層以及半導體層的材料，並利用微影圖形化各種材料層以於半導體基板上形成電路構件與元件。
半導體產業藉由不斷地減少最小部件尺寸持續改良各種電子構件（例如，電晶體、二極體、電阻、電容等）的積集密度，而使得更多構件得以整合至一給定面積。然而，隨著最小部件尺寸減少，額外需解決的問題也隨之出現。
一實施例是關於一種半導體裝置，包括：一半導體基底；一第一通道區，在上述半導體基底的上方；一第一閘極堆疊物，在上述半導體基底的上方並圍繞上述第一通道區的四邊；一第一磊晶源極/汲極區，相鄰於上述第一閘極堆疊物及上述第一通道區；以及一第一源極/汲極接觸件，耦接於上述第一磊晶源極/汲極區，上述第一源極/汲極接觸件的一最底表面延伸至低於上述第一通道區的一最頂表面。
另一實施例是關於一種半導體裝置的形成方法，包括：在一半導體基底的上方形成一閘極堆疊物；在上述半導體基底磊晶成長一第一源極/汲極區而相鄰於上述閘極堆疊物，上述第一源極/汲極區的磊晶成長包括：磊晶成長一第一半導體材料；在上述第一半導體材料的上方磊晶成長一第二半導體材料；及在上述第二半導體材料的上方磊晶成長一第三半導體材料，其中在上述第一半導體材料的摻雜物的原子濃度是介於在上述第三半導體材料的摻雜物的原子濃度與在上述第二半導體材料的摻雜物的原子濃度之間；蝕刻上述第一源極/汲極區以在上述第一源極/汲極區形成一第一凹部，其中上述第一凹部延伸穿過上述第三半導體材料並部分地穿過上述第二半導體材料，上述第一凹部的一最底表面設置在高於上述第二半導體材料的一最底表面處，其中蝕刻上述第一源極/汲極區包括使用一第一蝕刻製程與一第二蝕刻製程反覆蝕刻上述第一源極/汲極區，上述第二蝕刻製程所具有的蝕刻劑與上述第一蝕刻製程不同；以及在上述第一凹部形成一第一源極/汲極接觸件且上述第一源極/汲極接觸件耦接於上述第一源極/汲極區。
又另一實施例是關於一種半導體裝置，包括：一鰭狀物，在一半導體基底的上方；一閘極堆疊物，在上述鰭狀物的上方；一磊晶源極/汲極區，在上述鰭狀物的上方且相鄰於上述閘極堆疊物；以及一源極/汲極接觸件，耦接於上述磊晶源極/汲極區，其中上述源極/汲極接觸件的一最底表面延伸至低於上述鰭狀物的一頂表面達一第一距離，其中上述第一距離對比於上述磊晶源極/汲極區的高度的比例是從1:3至1:2。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能會在各種範例重複使用相同的元件符號。這樣的重複是為了敘述上的簡化與明確，而非意指所討論的不同實施例及/或結構之間的關係。
此外，其中可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
各種實施例提供了半導體裝置及其形成方法，其中源極/汲極接觸件的延伸經過磊晶源極/汲極區的頂表面並至磊晶源極/汲極區中。在特定的實施例中，可形成複數個第一凹部而穿過一層間介電質，以暴露出上述磊晶源極/汲極區的頂表面。然後，可使用二循環的電漿蝕刻而將複數個第二凹部蝕刻至磊晶源極/汲極區中，到達從相鄰的通道區的頂表面起算大於約15 nm的深度。然後，可以以一導體材料填充上述第一凹部與上述第二凹部，以形成源極/汲極接觸件。形成延伸至磊晶源極/汲極區中的上述源極/汲極接觸件，可以減少半導體裝置的上述源極/汲極接觸件與上述通道區之間的距離，而可以降低源極/汲極接觸電阻（Rcsd ）並改善上述半導體裝置的電性表現。
第1圖是根據一些實施例，繪示出奈米結構（舉例而言：奈米片（nanosheet）、奈米線（nanowire）或全繞式閘極（gate-all-around）等）場效電晶體（nanostructure field effect transistors；NSFETs）的一範例。上述奈米結構場效電晶體包括在一基底50（舉例而言：半導體基底）的上方的奈米結構55。奈米結構55包括第二半導體層54A-54C，其作為奈米結構55的通道區。淺溝槽隔離（shallow trench isolation；STI）區58設置於基底50中，且奈米結構55設置於鄰近的淺溝槽隔離區58之間及鄰近的淺溝槽隔離區58之上。雖然將淺溝槽隔離區58描述/繪示為與基底50分離，但此處所使用的用詞「基底」可指的是單獨的半導體基底或半導體基底與淺溝槽隔離區的組合。
閘極介電層100是沿著奈米結構55的頂表面、側壁與底表面，例如位於第二半導體層54A-54C的頂表面、側壁與底表面上，且沿著部分基底50的頂表面與側壁。閘極電極102位於閘極介電層100的上方。磊晶源極∕汲極區92設置於奈米結構50、閘極介電層100與閘極電極102的兩側。第1圖更繪示出用於後續圖式的參考剖面。剖面A-A’是沿著閘極電極102的縱軸方向，例如，垂直於上述奈米結構場效電晶體的磊晶源極∕汲極區92間的電流方向。剖面B-B’垂直於剖面A-A’並沿著奈米結構55的縱軸方向，例如，所述方向是上述奈米結構場效電晶體的磊晶源極∕汲極區92間的電流方向。剖面C-C’與剖面A-A’平行並延伸穿過上述奈米結構場效電晶體的磊晶源極∕汲極區92。為了清楚起見，後續圖式將參照這些參考剖面。
在此討論的一些實施例是在利用閘極後製（gate-last）製程形成奈米結構場效電晶體與鰭狀場效電晶體（FinFET）的背景下進行討論。在其他實施例中，也可使用閘極先製（gate-first）製程。一些實施例亦將用於例如平面場效電晶體等的平面裝置之態樣納入考量。
第2至23B圖是根據一些實施例，繪示出製造奈米結構場效電晶體過程中的中間階段剖面圖。第2至5、6A、13A、14A、15A、16A、17A、18A、22A與23A圖繪示出第1圖中所示的參考剖面A-A’。第6B、7B、8B、9B、10B、11B、11C、12B、12D、13B、14B、15B、16B、17B、18B、19B、20B、21B、21D、21E、22B、22F與23B圖繪示出第1圖中所示的參考剖面B-B’。第7A、8A、9A、10A、11A、12A、12C、13C、18C、19A、20A、21A、21C、22C、22D與22E繪示出第1圖中所示的參考剖面C-C’。
在第2圖，提供用於形成奈米結構場效電晶體的一基底50。基底50可為半導體基底，如塊狀（bulk）半導體、絕緣體上覆半導體（semiconductor-on-insulator；SOI）基底或類似基底，可為已摻雜（舉例而言：以p型或n型摻雜物摻雜）或未摻雜。基底50可為一晶圓如一矽晶圓。一般而言，一絕緣體上覆半導體基底為形成於絕緣層上的一層半導體材料。例如，上述絕緣層可為一埋入式氧化（buried oxide；BOX）層、氧化矽層或類似膜層。上述絕緣層係提供於一基底上，上述基底一般為矽或玻璃基底。也可使用其他基底如多層（multi-layered）或漸變（gradient）基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及∕或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化鎵銦及∕或磷砷化鎵銦；或上述之組合。
基底50具有一區域50N與一區域50P。區域50N可用於形成n型裝置，例如n型金屬─氧化物─半導體（N metal-oxide-semiconductor；NMOS）電晶體（舉例而言：n型鰭狀場效電晶體）。區域50P可用於形成p型裝置，例如p型金屬─氧化物─半導體電晶體（舉例而言：p型鰭狀場效電晶體）。區域50N可與區域50P物理性隔離（如分隔符號51所示），且在區域50N與區域50P之間可設置任何數量的裝置部件（舉例而言：其他主動元件、摻雜區、隔離結構等）。
可利用p型不純物或n型不純物來輕摻雜基底50。可對基底50的上部分進行抗擊穿（anti-punch-through；APT）佈植以形成一抗擊穿區53。在上述抗擊穿佈植的期間，可於區域50N與區域50P中佈植摻雜物。摻雜物可具有與將形成於各個區域50N與區域50P中的源極∕汲極區（例如磊晶源極∕汲極區92，下文針對第15A-15C圖所作討論）相反的導電形態。抗擊穿區53可於所製得的奈米結構場效電晶體中後續形成的源極∕汲極區下延伸，奈米結構場效電晶體將於後續製程中形成。抗擊穿區53可用以減少從源極∕汲極區至基底50的漏電。在一些實施例中，抗擊穿區53的摻雜濃度可為約1x1018 原子/cm3 至約1x1019 原子/cm3 之間。為了簡明易讀起見，於後續圖式中不繪示出抗擊穿區53。
再者，於第2圖中，於基底50的上方形成一多層堆疊物56。多層堆疊物56包括不同半導體材料交替的第一半導體層52與第二半導體層54。第一半導體層52可由第一半導體材料所形成，上述第一半導體材料可包括如矽鍺（SiGe）或類似材料。第二半導體層54可由第二半導體材料所形成，上述第二半導體材料可包括如矽（Si）、矽碳（silicon carbon；SiC）或類似材料。在其他實施例中，第一半導體層52可由上述第二半導體材料所形成，且第二半導體層54可由上述第一半導體材料所形成。為了說明的目的，多層堆疊物56包括三層的第一半導體層52（舉例而言：第一半導體層52A-52C）及三層的第二半導體層54（舉例而言：第二半導體層54A-54C）。在其他實施例中，多層堆疊物56可包括任何數量的第一半導體層52與第二半導體層54。可利用例如化學氣相沉積（chemical vapor deposition；CVD)、原子層沉積（atomic layer deposition；ALD）、氣相磊晶（vapor phase epitaxy；VPE）、分子束磊晶（molecular beam epitaxy；MBE）或類似方法等的一製程，磊晶成長多層堆疊物56的各個膜層。
為了說明的目的，將以第二半導體層54來描述形成完整的奈米結構場效電晶體中的通道區。第一半導體層52可為犧牲層，後續將被移除。然而，在一些實施例中，第二半導體層54A-54C可形成完整的奈米結構場效電晶體中的通道區，而第一半導體層52A-52C可為犧牲層。
在第3圖，於多層堆疊物56中形成奈米結構55並蝕刻基底50。在一些實施例中，可透過在多層堆疊物56與基底50中蝕刻出溝槽來形成奈米結構55。上述蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻（reactive ion etch；RIE）、中性粒子束蝕刻（neutral beam etch；NBE）、類似方法或上述之組合。上述蝕刻可為非等向性（anisotropic）。
可利用任何合適的方法來圖形化奈米結構55與基底50。例如，可利用一或多種光學微影（photolithography）製程來圖形化奈米結構55與基底50，上述光學微影製程包括雙重圖形化（double-patterning）或多重圖形化（multi-patterning）製程。一般而言，雙重圖形化或多重圖形化製程結合光學微影與自對準（self-aligned）製程，產生具有如節距（pitch）小於使用單一、直接的光學微影製程可獲得的節距之圖案。例如，在一實施例中，一犧牲層形成於一基底的上方並利用一光學微影製程加以圖形化。利用一自對準製程在圖形化的犧牲層一旁形成間隔物。接著移除上述犧牲層，且留下來的間隔物接著可用以圖形化奈米結構55與基底50。在一些實施例中，一遮罩（或其他膜層）在圖形化奈米結構55與基底50之後可於奈米結構55上保留。
在第4圖，將淺溝槽隔離區58形成為相鄰於奈米結構55與已圖形化部分的基底50。可藉由於基底50的上方以及鄰近的奈米結構55∕已圖形化部分的基底50之間形成一絕緣材料（未個別繪示）來形成淺溝槽隔離區58。上述絕緣材料可為例如氧化矽等的氧化物、氮化物、類似物或前述之組合，且可利用高密度電漿化學氣相沉積（high density plasma chemical vapor deposition；HDP-CVD）、流動式化學氣相沉積（flowable CVD；FCVD，例如於遠程（remote）電漿系統中利用化學氣相沉積所沉積（CVD-based）的材料，並進行後固化（post curing）使其轉換成另一材料，例如為氧化物）等或前述之組合所形成。可使用利用任何可接受的製程所形成的其他絕緣材料。在所示實施中，上述絕緣材料為氧化矽，為利用流動式化學氣相沉積所形成。一旦形成上述絕緣材料後，可進行退火（anneal）製程。在一實施例中，形成上述絕緣材料使得過量的絕緣材料覆蓋奈米結構55。上述絕緣材料可包括單一膜層或可使用多個膜層。例如，在一些實施例中，可先沿著基底50與奈米結構55的表面形成一襯層（liner）（未個別繪示）。接著，可於襯層的上方形成如以上所討論的一填充材料。
接著，對上述絕緣材料進行一移除製程以移除奈米結構55之上過多的絕緣材料。在一些實施例中，可使用一平坦化製程，例如化學機械研磨（chemical mechanical polish；CMP）、回蝕刻（etch-back）製程等、上述之組合或類似方法。上述平坦化製程可平坦化上述絕緣材料與奈米結構55。上述平坦化製程暴露出奈米結構55，使得完成上述平坦化製程後，奈米結構55的頂表面與上述絕緣材料的頂表面齊平。
接著，如第4圖中所示，將上述絕緣材料凹陷以形成淺溝槽隔離區58。將上述絕緣材料凹陷使得奈米結構55與基底50的上部分從鄰近的淺溝槽隔離區58之間突出。再者，淺溝槽隔離區58的頂表面可具有如圖所示的平坦表面、凸（convex）表面、凹（concave）表面（如碟狀（dishing））或上述之組合。可利用適當的蝕刻方式來形成淺溝槽隔離區58的頂表面，使其為平坦狀、凸狀以及∕或凹狀。可利用可接受的蝕刻製程使淺溝槽隔離區58凹陷，例如對上述絕緣材料具有選擇性的蝕刻製程（舉例而言：相較於奈米結構55與基底50的材料，以較快的速率蝕刻上述絕緣材料的材料）。例如，可使用氧化物移除的方法，氧化物移除可使用例如稀釋的氫氟酸（diluted hydrofluoric；dHF）。
關於第2至4圖所述的上述製程僅是奈米結構55可如何形成的一個範例。在一些實施例中，可利用磊晶成長製程來形成奈米結構55。例如，介電層可形成於基底50的頂表面的上方，且可蝕刻出溝槽而穿過上述介電層，以露出下方的基底50。可於上述溝槽中磊晶成長磊晶結構，且可將上述介電層凹陷，使得上述磊晶結構從上述介電層突出而形成奈米結構55。在奈米結構55中，上述磊晶結構可包括上述第一半導體材料與上述第二半導體材料的交替膜層。基底50可包括磊晶結構，其可為同質磊晶（homoepitaxial）結構或異質磊晶（heteroepitaxial）結構。接著，可將上述介電層凹陷而使奈米結構55與部分的基底50從上述介電層突出。在磊晶成長奈米結構55與部分的基底50的實施例中，成長期間可於原位（in-situ）摻雜磊晶成長的材料，如此可不需要先行佈植（implantation）與後續佈植步驟，儘管可一同使用原位與佈植摻雜。
再者，於區域50N（舉例而言：n型金屬─氧化物─半導體區）中磊晶成長與區域50P（舉例而言：p型金屬─氧化物─半導體區）不同的材料可能是有利的。在各種實施例中，可使用矽鍺（Six Ge1-x ，其中x可在0至1的範圍）、碳化矽、純鍺或實質上為純鍺、III-V族化合物半導體、II-VI族化合物半導體或類似物來形成基底50的上部分。例如，形成III-V族化合物半導體可使用的材料包括砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵或類似物，但並非以此為限。
再者，第4圖中，適當的井區（well，未個別繪示）可形成於奈米結構55及∕或基底50中。在一些實施例中，P型井可形成於區域50N中，且N型井可形成於區域50P中。在進一步的實施例中，P型井或N型井可形成於各個區域50N與區域50P。
在包括不同井區型態的實施例中，可利用光阻或其他遮罩（未個別繪示）進行區域50N與區域50P的不同佈植步驟。例如，可於區域50N中的奈米結構55、基底50與淺溝槽隔離區58的上方形成光阻。圖形化上述光阻以露出基底50的區域50P。可利用旋轉塗佈（spin-on）技術形成上述光阻，且可利用可接受的光學微影技術來圖形化上述光阻。上述光阻一旦圖形化後，於區域50P中進行n型不純物的摻雜，且上述光阻可作為一遮罩以實質上防止n型不純物佈植至區域50N中。上述n型不純物可為磷、砷、銻等，於上述區域中佈植至小於或等於1x1018 原子/cm3 的濃度，例如約1x1016 原子/cm3 至約1x1018 原子/cm3 間。佈植後，利用例如可接受的灰化（ashing）製程來移除上述光阻。
佈植區域50P後，於區域50P中的奈米結構55、基底50與淺溝槽隔離區58的上方形成光阻。圖形化上述光阻以露出基底50的區域50N。可利用旋轉塗佈技術來形成上述光阻，且可利用可接受的光學微影技術來圖形化上述光阻。上述光阻一旦圖形化後，於區域50N可進行p型不純物的摻雜，且上述光阻可作為一遮罩以實質上防止p型不純物佈植至區域50P中。p型不純物可為硼、氟化硼或銦等，於上述區域中佈植至小於或等於1x1018 原子/cm3 的濃度，例如約1x1016 原子/cm3 至約1x1018 原子/cm3 間。佈植後，可利用例如可接受的灰化製程來移除上述光阻。
佈植區域50N與50P之後，可進行退火來修復佈植損傷及活化所佈植的p型及∕或n型不純物。在一些實施例中，成長期間可於原位摻雜磊晶鰭狀物的成長材料，如此可不需要佈植步驟，儘管可一同使用原位與佈植摻雜。
在第5圖，於奈米結構55與基底50上形成虛置（dummy）介電層60。例如，虛置介電層60可為氧化矽、氮化矽、上述之組合或類似物，且可根據可接受的技術沉積或加熱成長虛置介電層60。於虛置介電層60的上方形成一虛置閘極層62，且於虛置閘極層62的上方形成一遮罩層64。可於虛置介電層60的上方沉積虛置閘極層62，並接著利用例如化學機械研磨等的一製程來平坦化虛置閘極層62。遮罩層64可沉積於虛置閘極層62的上方。虛置閘極層62可為導電材料或非導電材料，且可選自於以下所組成的群組，包括：非晶（amorphous）矽、多晶矽（polycrstalline-silicon, polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物與金屬。可利用物理氣相沉積、化學氣相沉積、濺射（sputter）沉積或本發明所屬技術領域中具有通常知識者所熟知用於沉積所選擇材料的其他技術來沉積虛置閘極層62。虛置閘極層62可由相對於淺溝槽隔離區58具有高蝕刻選擇性的其他材料所形成。遮罩層64可包括例如氮化矽、氮氧化矽或類似物。在此範例中，形成橫跨區域50N與區域50P的單一虛置閘極層62與單一遮罩層64。應注意的是，僅是為了說明的目的，虛置介電層60被繪示為只覆蓋奈米結構55與基底50。在一些實施例中，可沉積虛置介電層60使其覆蓋淺溝槽隔離區58，且於虛置閘極層62與淺溝槽隔離區58之間延伸。
第6A至23B繪示出製造裝置實施例中的各種額外的步驟。第6B至23B繪示出區域50N或區域50P中的部件。例如，第6B至23B圖中所示的結構可應用於區域50N與區域50P兩者。本文中搭配各圖式敘述區域50N與區域50P的結構差異（若有的話）。
在第6A與6B圖，可利用可接受的光學微影與蝕刻技術來圖形化遮罩層64（請參考第5圖），以形成遮罩74。可利用可接受的蝕刻技術將遮罩74的圖案轉移至虛置閘極層62，以形成虛置閘極72。在一些實施例中，亦可將遮罩74的圖案轉移至虛置介電層60。虛置閘極72覆蓋奈米結構55個別的通道區。在一實施例中，可於包括上述第二半導體材料的第二半導體層54A-54C中形成通道區。遮罩74的圖案可用以物理性隔離每個虛置閘極72與鄰近的虛置閘極72。虛置閘極72可具有縱向方向，其實質上垂直於個別的奈米結構55的縱向方向。
在第7A與7B圖，一第一間隔物層80與一第二間隔物層82形成於第6A與6B圖中所示的結構的上方。在第7A與7B圖，第一間隔物層80形成於淺溝槽隔離區58的頂表面上、奈米結構55與遮罩74的頂表面與側壁上以及基底50、虛置閘極72與虛置介電層60的側壁上。第二間隔物層82沉積於第一間隔物層80的上方。可利用加熱氧化的方式形成第一間隔物層80，或可利用化學氣相沉積、原子層沉積或類似方法來沉積第一間隔物層80。第一間隔物層80可由氧化矽、氮化矽、氮氧化矽或類似物所形成。可利用化學氣相沉積、原子層沉積或類似方法來沉積第二間隔物層82。第二間隔物層82可由氧化矽、氮化矽、氮氧化矽或類似物所形成。
在第8A與8B圖，蝕刻第一間隔物層80與第二間隔物層82，以形成第一間隔物81與第二間隔物83。可使用合適的蝕刻製程例如一等向性蝕刻製程（舉例而言：濕式蝕刻製程）、一非等向性蝕刻製程（舉例而言：乾式蝕刻製程）或類似方法來蝕刻第一間隔物層80與第二間隔物層82。如第8A圖中所示，第一間隔物81與第二間隔物83設置於奈米結構55與基底50的側壁上。如第8B圖中所示，可從鄰近於遮罩74、虛置閘極72與虛置介電層60的第一間隔物層80之上移除第二間隔物層82，且第一間隔物81設置於遮罩74、虛置閘極72與虛置介電層60的側壁上。
形成第一間隔物81與第二間隔物83之後，可進行輕摻雜源極∕汲極（lightly doped source/drain；LDD）區（未個別繪示）的佈植。在不同裝置型態的實施例中，與第4圖中以上所討論的佈植相似，例如為光阻的遮罩可形成於區域50N的上方而露出區域50P，且可佈植適當型態（舉例而言：p型）的不純物至區域50P中露出的奈米結構55與基底50之中。接著，可移除上述遮罩。之後，例如為光阻的遮罩可形成於區域50P的上方而露出區域50N，且可佈植適當型態（舉例而言：n型）的不純物至區域50N中露出的奈米結構55與基底50之中。接著，可移除上述遮罩。n型不純物可為先前討論的任何n型不純物，且p型不純物可為先前討論的任何p型不純物。輕摻雜源極∕汲極區可具有約1x1015 原子/cm3 至約1x1019 原子/cm3 間的不純物濃度。可使用退火來修復佈植損傷及活化佈植的不純物。
應注意的是，上述的實施例總體上描述間隔物與輕摻雜源極∕汲極區的形成製程。可使用其他製程及順序。例如，可使用較少或額外的間隔物，可使用不同步驟順序（舉例而言：可於形成第二間隔物83之前形成第一間隔物81），及/或可形成及移除額外的間隔物等。再者，可利用不同結構與步驟來形成上述n型裝置與上述p型裝置。
在第9A與9B圖，於奈米結構55與基底50中形成第一凹部（recess）86。第一凹部86可延伸穿過第一半導體層52A-52C與第二半導體層54A-54C至基底50之中。如第9A圖中所示，淺溝槽隔離區58的頂表面可與基底50的頂表面齊平。在各種實施例中，第一凹部86可延伸至基底50的頂表面而不需要蝕刻基底50，或可蝕刻基底50而使得第一凹部86的底表面設置於淺溝槽隔離區58的頂表面之下，或是類似情況。可透過使用非等向性蝕刻製程來蝕刻奈米結構55與基底50而形成第一凹部86，上述非等向性蝕刻製程例如反應性離子蝕刻、中性粒子束蝕刻或類似方法。在用以形成第一凹部86的蝕刻製程的期間，第一間隔物81、第二間隔物83與遮罩74遮蔽部分的奈米結構55與基底50。可使用單一蝕刻製程來蝕刻多層堆疊56的各層。在其他實施例中，可使用多重蝕刻製程來蝕刻多層堆疊物56的各層。在第一凹部86達到所欲的深度後，可使用定時（timed）蝕刻製程來停止蝕刻第一凹部86。
在第10A與10B圖，蝕刻上述第一半導體材料所形成的多層堆疊物56的膜層側壁由第一凹部86所露出的部分，以形成側壁凹部88。儘管在第10B圖是將第一半導體層52A-52C的側壁繪示成其為筆直，但是上述側壁可以是內凹或外凸。可使用等向性蝕刻製程例如濕式蝕刻或類似方法來蝕刻上述側壁。用以蝕刻第一半導體層52A-52C的蝕刻劑可對上述第一半導體材料具有選擇性，使得第二半導體層54A-54C及基底50與第一半導體層52A-52C相比仍維持相對未蝕刻的狀態。在第一半導體層52A-52C包括例如SiGe且第二半導體層54A-54C包括例如Si或SiC的一實施例中，可使用四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）、氫氧化銨（NH4 OH）或類似物來蝕刻多層堆疊物56的側壁。在進一步的實施例中，可使用濕式蝕刻製程來蝕刻多層堆疊物56的膜層。可使用氟化氫或另一氟基（fluorine-based）氣體來蝕刻多層堆疊物56的側壁。
在第11A-11C圖，於側壁凹部88中形成第一內間隔物90。可透過在第10A與10B圖中所示的結構的上方沉積一內間隔物層（未個別繪示）來形成第一內間隔物90。可利用共形的(conformal)沉積製程例如化學氣相沉積、原子層沉積或類似方法來沉積上述內間隔物層。上述內間隔物層可包括如氮化矽或氮氧化矽的材料，儘管可使用任何合適的材料，例如介電常數值低於約3.5的低介電常數（low-k）材料。接著，可蝕刻上述內間隔物層以形成第一內間隔物90。儘管在第11B圖是將第一內間隔物90的外側壁繪示為齊平於第二半導體層54A-54C的側壁，但是第一內間隔物90的外側壁可延伸而超出第二半導體層54A-54C的側壁或是從第二半導體層54A-54C的側壁凹陷。還有儘管在第11B圖是將第一內間隔物90的外側壁繪示成其為筆直，但是第一內間隔物90的外側壁可以是內凹或外凸。作為一範例，第11C圖繪示第二半導體層54A-54C的側壁為內凹、第一內間隔物90的外側壁為內凹、以及第一內間隔物90從第二半導體層54A-54C的側壁凹陷的一實施例。可利用一非等向性蝕刻製程例如反應性離子蝕刻、中性粒子束蝕刻或類似方法來蝕刻上述內間隔物層。第一內間隔物90可用以防止後續形成的源極∕汲極區（舉例而言：磊晶源極∕汲極區92，後文針對第12A-12C圖所作討論）受到後續蝕刻製程的傷害。
在第12A至12C圖，於第一凹部86中形成磊晶源極∕汲極區92以對奈米結構55的第二半導體層54A-54C施加應力，進而改善性能。如第12B圖中所示，磊晶源極∕汲極區92形成於第一凹部86中，使得各個虛置閘極72設置於個別鄰近的一對磊晶源極∕汲極區92之間。磊晶源極∕汲極區92可以具有高度H1 ，其為約40 nm至約60 nm，例如約50 nm。在一些實施例中，第一間隔物81用於以一適當的橫向距離隔離磊晶源極∕汲極區92與虛置閘極72，使磊晶源極∕汲極區92不會與所製得的奈米結構場效電晶體後續所形成的閘極短路。第一內間隔物90用於以適當的橫向距離隔離磊晶源極∕汲極區92與第一半導體層52A-52C，以防止磊晶源極∕汲極區92與所製得的奈米結構場效電晶體後續所形成的閘極之間造成短路。
可透過遮蔽區域50P例如p型金屬─氧化物─半導體區而於區域50N中形成磊晶源極∕汲極區92，區域50N例如n型金屬─氧化物─半導體區。接著，磊晶源極∕汲極區92磊晶成長於第一凹部86中。磊晶源極∕汲極區92可包括任何可接受的材料，例如適合n型奈米結構場效電晶體的材料。例如，若第二半導體層54A-54C為矽，磊晶源極∕汲極區92可包括對第二半導體層54A-54C施加張應變（tensile strain）的材料，例如矽、碳化矽、摻磷的碳化矽、磷化矽或類似物。磊晶源極∕汲極區92可具有從多層堆疊物56的個別表面抬升之表面，且可具有刻面（facet）。
可透過遮蔽區域50N例如n型金屬─氧化物─半導體區，而於區域50P中形成磊晶源極∕汲極區92，區域50P如p型金屬─氧化物─半導體區。接著，磊晶源極∕汲極區92磊晶成長於第一凹部86中。磊晶源極∕汲極區92可包括任何可接受的材料，例如適合p型奈米結構場效電晶體的材料。例如，若第二半導體層54A-54C為矽，磊晶源極∕汲極區92可包括對第二半導體層54A-54C施加壓應變（compressive strain）的材料，例如矽鍺、摻硼的矽鍺、鍺、鍺錫或類似物。磊晶源極∕汲極區92可具有從多層堆疊物56的個別表面抬升之表面，且可具有刻面。
可使用摻雜物來佈植磊晶源極∕汲極區92、第二半導體層54A-54C以及∕或基底50，以形成源極∕汲極區，上述步驟與先前討論形成輕摻雜源極∕汲極區的製程相似，接著進行退火。在一些實施例中，可在成長時於原位摻雜磊晶源極∕汲極區92。上述源極∕汲極區可具有約1x1019 原子/cm3 與約1x1021 原子/cm-3 之間的不純物濃度。源極∕汲極區的n型及∕或p型不純物可為先前討論的任何不純物。
由於磊晶製程用以形成區域50N與區域50P中的磊晶源極∕汲極區92，磊晶源極∕汲極區92的上表面具有刻面，其超出奈米結構55的側壁而向外橫向擴展。在一些實施例中，這些刻面使得相同奈米結構場效電晶體的鄰近磊晶源極∕汲極區92相互合併，如第12A圖所示。在其他實施例中，如第12C圖所示，完成磊晶製程後，鄰近的磊晶源極∕汲極區92保持分離。在第12A與12C圖中所示的實施例中，可形成第一間隔物81使其覆蓋奈米結構55與基底50側壁於淺溝槽隔離區58之上延伸的部分，因而阻擋磊晶成長。在一些其他的實施例中，可調整用於形成第一間隔物81的間隔物蝕刻以移除間隔物材料，使得磊晶成長區延伸至淺溝槽隔離區58的表面。
磊晶源極∕汲極區92可包括一或多個半導體材料層。例如，磊晶源極∕汲極區92可包括一第一半導體材料層92A、一第二半導體材料層92B與一第三半導體材料層92C。磊晶源極∕汲極區92可以使用任何數量的半導體材料層。第一半導體材料層92A、第二半導體材料層92B與第三半導體材料層92C的每一個可以以不同的半導體材料形成且可被摻雜為不同的摻雜物濃度。在一些實施例中，第一半導體材料層92A所具有的摻雜物濃度可以低於第二半導體材料層92B的摻雜物濃度且大於第三半導體材料層92C的摻雜物濃度。在磊晶源極∕汲極區92包括三個半導體材料層的實施例中，可以沉積第一半導體材料層92A、可以將第二半導體材料層92B沉積在第一半導體材料層92A的上方以及可以將第三半導體材料層92C沉積在第二半導體材料層92B的上方。
第12D圖繪示第二半導體層54A-54C的側壁圍內凹、第一內間隔物90的外側壁圍內凹以及第一內間隔物90從第二半導體層54A-54C的側壁凹陷的一實施例。如第12D圖所示，可以將磊晶源極∕汲極區92形成為與第一內間隔物90接觸，磊晶源極∕汲極區92可以延伸通過第二半導體層54A-54C的側壁。
在第13A至13C圖，一第一層間介電質（interlayer dielectric, ILD）96分別沉積於第6A、12B與12A圖中所示的結構的上方（第7A-12C的製程不會改變第6A圖中所示的剖面）。第一層間介電質96可由介電材料所形成，且可利用任何合適的方法沉積第一層間介電質96，合適的方法例如化學氣相沉積、電漿輔助化學氣相沉積（plasma-enhanced CVD；PECVD）或流動式化學氣相沉積。介電材料可包括磷矽酸鹽玻璃（phospho-silicate glass；PSG）、硼矽酸鹽玻璃（boro-silicate glass；BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped PSG；BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）或類似物。可使用利用任何可接受的製程所形成的其他絕緣材料。在一些實施例中，一第一接觸蝕刻停止層（contact etch stop layer；CESL）94設置於第一層間介電質96與磊晶源極∕汲極區92、遮罩74及第一間隔物81之間。接觸蝕刻停止層94可包括一介電材料，例如氮化矽、氧化矽、氮氧化矽或類似物，其具有與上方的第一層間介電質96之材料不同的蝕刻速率。
在第14A至14C圖，可進行例如化學機械研磨的一平坦化製程，使第一層間介電質96的頂表面與虛置閘極72或遮罩74的頂表面齊平。上述平坦化製程亦可移除虛置閘極72上的遮罩74，以及第一間隔物81沿著遮罩74側壁的部分。上述平坦化製程後，虛置閘極72、第一間隔物81與第一層間介電層96的頂表面位於相同水平。因此，虛置閘極72的頂表面經由第一層間介電質96而露出。在一些實施例中，可保留遮罩74，在此情況下，上述平坦化製程使第一層間介電質96的頂表面與遮罩74及第一間隔物81的頂表面齊平。
在第15A與15B圖，於一或多道蝕刻步驟中移除虛置閘極72以及遮罩74（若存在），使第二凹部98得以形成。也可移除虛置介電層60於第二凹部98中的部分。在一些實施例中，僅移除虛置閘極72而保留虛置介電層60，且虛置介電層60藉由第二凹部98而露出。在一些實施例中，從位於一晶粒（die）的一第一區（舉例而言：核心邏輯區（core logic region））中的第二凹部98移除虛置介電層60，且在位於上述晶粒的一第二區（舉例而言：輸入∕輸出區（input∕output region））的第二凹部98中保留虛置介電層60。在一些實施例中，利用一非等向性乾式蝕刻製程來移除虛置閘極72。例如，上述蝕刻製程可包括一乾式蝕刻製程，其使用與第一層間介電層96或第一間隔物81相比以較快速率選擇性蝕刻虛置閘極72的反應氣體。各個第二凹部98露出及∕或覆蓋部分的多層堆疊物56，其作為後續完成的奈米結構場效電晶體中的通道區。作為通道區之部分的多層堆疊物56設置於鄰近一對的磊晶源極∕汲極區92之間。在移除過程中，蝕刻虛置閘極72時，虛置介電層60可作為一蝕刻停止層。移除虛置閘極72後，接著可視需要地移除虛置介電層60。
在第16A與16B圖，移除延伸於第二凹部98的第一半導體層52A-52C。可利用例如濕式蝕刻等的一等向性蝕刻製程來移除第一半導體層52A-52C。可使用對第一半導體層52A-52C材料具有選擇性的蝕刻劑來移除第一半導體層52A-52C，而第二半導體層54A-54C、基底50及淺溝槽隔離區58與第一半導體層52A-52C相比仍維持相對未蝕刻的狀態。在第一半導體層52A-52C包括例如SiGe且第二半導體層54A-54C包括例如Si或SiC的一實施例中，可使用四甲基氫氧化銨（TMAH）或氫氧化銨（NH4 OH）等來移除第一半導體層52A-52C。
在第17A與17B圖，形成閘極介電層100與閘極電極102為取代閘極。閘極介電層100共形地沉積於第二凹部98中，例如位於基底50的頂表面與側壁上以及第二半導體層54A-54C的頂表面、側壁與底表面上。閘極介電層100亦可沉積於第一層間介電層96、接觸蝕刻停止層94、第一間隔物81與淺溝槽隔離區58的頂表面上。根據一些實施例，閘極介電層100包括氧化矽、氮化矽或前述的多層。在一些實施例中，閘極介電層100包括一高介電常數介電材料，且在這些實施例中，閘極介電層100可具有大於約7.0的介電常數值，且可包括金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛與前述之組合的矽酸鹽。閘極介電層100的形成方法可包括分子束沉積（molecular-beam deposition；MBD）、原子層沉積、電漿輔助化學氣相沉積或類似方法。
閘極電極102分別沉積於閘極介電層100的上方，並填充第二凹部98的其餘部分。閘極電極102可包括一含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、前述之組合或前述之多層。例如，雖然第20A與20B圖中繪示出單一層的閘極電極102，閘極電極102可包括任何數量的襯層（liner layer）、任何數量的功函數調整層（work function tuning layer）與填充材料。組成閘極電極102的任何膜層組合，可沉積於各個第二半導體層54A-54C之間以及第二半導體層54A與基底50之間的區域。填充第二凹部98之後，可進行例如化學機械研磨的一平坦化製程，以移除閘極介電層100與閘極電極102材料過多的部分，過多的部分位於第一層間介電層96的頂表面的上方。閘極電極102與閘極介電層100的材料的留下來的部分因此形成了所製得的奈米結構場效電晶體的取代閘極。閘極電極102與閘極介電層100可一同視為「閘極堆疊物」。
可同時形成區域50N與區域50P中的閘極介電層100，使每個區域中的閘極介電層100由相同材料所形成，且可同時形成閘極電極102，使每個區域中的閘極電極102由相同材料所形成。在一些實施例中，可利用不同的製程形成每個區域中的閘極介電層100，使閘極介電層100可為不同的材料，及∕或可利用不同的製程形成每個區域中的閘極電極102，使閘極電極102可為不同的材料。使用不同的製程時，可使用各種遮蔽步驟遮蔽且露出適當的區域。
在第18A至18C圖，於第一層間介電層96的上方沉積一第二層間介電層106。在一些實施例中，第二層間介電層106是由流動式化學氣相沉積所形成的流動式薄膜。在一些實施例中，第二層間介電層106是由一介電材料所形成，此介電材料例如為磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃或類似物，且可利用任何合適的方法，例如化學氣相沉積、電漿輔助化學氣相沉積或類似方法來沉積第二層間介電層106。根據一些實施例，在形成第二層間介電層106之前，將上述閘極堆疊（包括閘極介電層100與下方對應的閘極電極102）凹陷，使一凹部直接形成於上述閘極堆疊的上方及第一間隔物81的兩側部分之間。包括一或多層介電材料的一閘極遮罩104填充於上述凹部中，上述介電材料例如為氮化矽、氮氧化矽或類似物，接著進行一平坦化製程，以移除上述介電材料於第一層間介電層96的上方延伸的過多部分。後續形成的閘極接觸件（例如閘極接觸件114，後文針對第23A與23B圖所作討論）穿過閘極遮罩104以接觸已凹陷的閘極電極102的頂表面。
在第19A與第19B圖，對第二層間介電層106、第一層間介電質96與接觸蝕刻停止層94進行蝕刻，以形成第三凹部108，第三凹部108暴露磊晶源極∕汲極區92的表面。可使用例如反應性離子蝕刻、中性粒子束蝕刻或類似方法等的一非等向性蝕刻製程，藉由蝕刻而形成第三凹部108。在一些實施例中，第三凹部108的蝕刻，可以使用一第一蝕刻製程而蝕穿第二層間介電層106與第一層間介電質96，而然後可以使用一第二蝕刻製程而蝕穿接觸蝕刻停止層94。可以在第二層間介電層106的上方形成例如一光阻等的一遮罩並將上述遮罩圖形化，以遮蔽部分的第二層間介電層106而不受上述第一蝕刻製程及上述第二蝕刻製程的作用。
在第20A與20B圖，在第三凹部108的側壁上形成第三間隔物110。可以在第二層間介電層106的頂表面上、磊晶源極∕汲極區92的頂表面上、第二層間介電層106的側壁上、第一層間介電質96的側壁上以及接觸蝕刻停止層94的側壁上，形成一第三間隔物層（未個別繪示）。上述第三間隔物層可藉由加熱氧化而形成或是藉由化學氣相沉積、原子層沉積或類似方法而沉積。可以使用一適當的蝕刻製程例如非等向性蝕刻（舉例而言：一乾式蝕刻製程）或類似方法來蝕刻上述第三間隔物層，以形成第三間隔物110。如第20A與20B圖所示，第三間隔物110可留在第三凹部108中的第二層間介電層106的側壁上、第一層間介電質96的側壁上以及接觸蝕刻停止層94的側壁上。第三間隔物110可具有的厚度為約2 nm至約5 nm，例如約3 nm，且可將第三間隔物110用來保護第二層間介電層106的側壁、第一層間介電質96的側壁以及接觸蝕刻停止層94的側壁，以免於受到後續對磊晶源極∕汲極區92施行的蝕刻的作用。在一些實施例中，可以以氮化矽來形成第三間隔物110，且可以將第三間隔物110用來避免來自後續形成的源極/汲極接觸件（例如後文針對第22A至22F圖所作討論的源極/汲極接觸件112）的漏電，而且可以將第三間隔物110用來改善崩潰電壓（breakdown voltage；Vbd ）的可靠度議題，藉此增進效能及減少裝置缺陷。
在第21A至21E圖，將磊晶源極∕汲極區92蝕刻，以使第三凹部108延伸。可藉由例如反應性離子蝕刻、中性粒子束蝕刻或類似方法等的一非等向性蝕刻製程，蝕刻磊晶源極∕汲極區92。可藉由一反覆的蝕刻製程來蝕刻磊晶源極∕汲極區92，上述反覆的蝕刻製程包括一第三蝕刻製程後接一第四蝕刻製程。上述第三蝕刻製程及上述第四蝕刻製程可以不同於用來蝕刻第一層間介電質96、第二層間介電層106及接觸蝕刻停止層94的上述第一蝕刻製程及上述第二蝕刻製程。上述反覆的蝕刻製程可以重複5次更迭至20次更迭，例如5次更迭。上述反覆的蝕刻製程可以重複至第三凹部108低於第三半導體層54C的頂表面的一深度D1 大於約15 nm或為約10 nm至約20 nm例如約15 nm為止。第三凹部108低於磊晶源極∕汲極區92的頂表面的一深度D2 可以大於約18 nm或為約13 nm至約23 nm例如約18 nm。第三凹部108的深度D2 對比於磊晶源極∕汲極區92的高度H1 的比例可以是約1:3至約1:2例如約2:5。可以將第三凹部108的最底表面設置為高於、低於或齊平於第二半導體層54A的最底表面。部分的閘極介電層100及部分的閘極電極102可以延伸至低於第三凹部108的最底表面。例如，如第21B、21D與21E圖所示，閘極介電層100及閘極電極102形成於基底50與第二半導體層54A之間的部分，可以延伸至低於第三凹部108的最底表面。在一些實施例中，閘極介電層100及閘極電極102形成於第二半導體層54A與第二半導體層54B之間的部分，可以延伸至低於第三凹部108的最底表面。若將第三凹部108蝕刻至前述的深度，會減少後續形成的源極/汲極接觸件（例如後文針對第22B至22F圖所作討論的源極/汲極接觸件112）與第二半導體層54A-54C之間的距離，而減少源極∕汲極接觸電阻（Rcsd ）並改善奈米結構場效電晶體的裝置效能。若將第三凹部108蝕刻至過大的深度，可能會衝擊磊晶源極∕汲極區92的效能，降低裝置效能並使裝置發生缺陷。如第21A與21B圖所示，磊晶源極∕汲極區92的側壁可能會與第三間隔物110的側壁鄰近。在其他實施例中，如第21C與21D圖所示，第三凹部108可能會在第三間隔物110的下方底切磊晶源極∕汲極區92。
第21E圖顯示根據一些實施例的第三凹部108的一輪廓。如繪示於第21E圖的實施例所示，磊晶源極∕汲極區92相鄰於第三凹部108的側壁可能會與第三間隔物110的側壁鄰近。磊晶源極∕汲極區92的側壁相鄰於第三凹部108的部分可以是實質上筆直並可以傾斜至一個圓化的點。如在第21E圖的進一步的繪示，第三凹部108可以延伸穿過第三半導體材料層92C並部分地穿過第二半導體材料層92B。然而，在一些實施例中，第三凹部108可能：延伸而部分地穿過第三半導體材料層92C；延伸而穿過第三半導體材料層92C、穿過第二半導體材料層92B並部分地穿過第一半導體材料層92A；或是類似情況。
上述第三蝕刻製程可以使用一第三蝕刻氣體與一第四蝕刻氣體。上述第三蝕刻氣體可以包括氟甲烷（CH3 F）、二氟甲烷（CH2 F2 ）或類似物，上述第四蝕刻氣體可以包括氫（H2 ）或類似物。上述第三蝕刻氣體的流量率可以是約10 sccm至約40 sccm例如約15 sccm，上述第四蝕刻氣體的流量率可以是約150 sccm至約300 sccm例如約200 sccm。上述第三蝕刻製程可以在約10 mTorr至約30 mTorr例如約15 mTorr的壓力及約30 ˚C至約60 ˚C例如約40 ˚C的溫度施行。可以使用一電漿產生器在約100 W至約300 W例如約200 W的功率，從上述第三蝕刻氣體及上述第四蝕刻氣體產生電漿。在上述第三蝕刻製程的期間，有基底50置於其上的一基底支架（substrate holder）受到約200 V至約400 V例如約 300 V的電壓的偏壓作用。
上述第四蝕刻製程可以使用一第五蝕刻氣體與一第六蝕刻氣體。上述第五蝕刻氣體可以包括氮（N2 ）、氬（Ar）或類似物，上述第六蝕刻氣體可以包括氫（H2 ）或類似物。上述第五蝕刻氣體的流量率可以是約100 sccm至約300 sccm例如約150 sccm，上述第六蝕刻氣體的流量率可以是約150 sccm至約300 sccm例如約200 sccm。上述第四蝕刻製程可以在約10 mTorr至約30 mTorr例如約15 mTorr的壓力及約30 ˚C至約60 ˚C例如約40 ˚C的溫度施行。可以使用一電漿產生器在約100 W至約300 W例如約150 W的功率，從上述第五蝕刻氣體及上述第六蝕刻氣體產生電漿。在上述第四蝕刻製程的期間，有基底50置於其上的一基底支架受到約200 V至約400 V例如約 250 V的電壓的偏壓作用。
使用上述第三蝕刻製程來蝕刻磊晶源極∕汲極區92，可以得到一副產物聚合物形成在相鄰於磊晶源極∕汲極區92的第三凹部108的底部的結果。然後可以使用上述第四蝕刻製程來移除上述副產物聚合物。上述第四蝕刻可以是非等向性，且可以是從第三凹部108的底表面移除上述副產物聚合物的速率高於上述第二蝕刻製程從第三凹部108的側面移除上述副產物聚合物的速率。如此一來，上述第三蝕刻製程與上述第四蝕刻製程可以用來對磊晶源極∕汲極區92進行非等向性蝕刻。
在第22A至22F圖，形成源極/汲極接觸件112。源極/汲極接觸件112是形成在第三凹部108中。在第三凹部108形成一襯層與一導體材料，上述襯層例如為一擴散阻障層、一黏結層或類似物。上述襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似物。可藉由一共形沉積製程來沉積上述襯層，例如原子層沉積（atomic layer deposition；ALD）、化學氣相沉積（chemical vapor deposition；CVD）、物理氣相沉積（physical vapor deposition；PVD）或類似方法。在一些實施例中，上述襯層可包括一黏結層，並可以對此黏結層的至少一部分進行處理以形成一擴散阻障層。例如，可以對上述黏結層施行氮化製程，例如包括氮電漿製程，以將至少部分的上述黏結層轉換成上述擴散阻障層。在一些實施例中，可以將上述黏結層完全轉換而未留下任何黏結層，而上述擴散阻障層是一黏結/阻障層。在一些實施例中，上述黏結層的一部分維持未被轉換，結果留下部分的上述黏結層，而上述擴散阻障層則在上述黏結層上。
可藉由使磊晶源極∕汲極區92相鄰於上述襯層的部分與上述襯層發生反應，形成相鄰於磊晶源極∕汲極區92的矽化物區。可施行退火例如快速熱退火（rapid thermal anneal；RTA），以促進磊晶源極∕汲極區92與上述襯層的上述反應。
上述導體材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可藉由原子層沉積、化學氣相沉積、物理氣相沉積或類似方法來沉積上述導體材料。在形成上述襯層與上述導體材料之後，可施行例如化學機械研磨等的一平坦化製程，以從第二層間介電層106的表面移除多餘的材料。留下來的上述襯層與上述導體材料則在第三凹部108中形成源極/汲極接觸件112。源極/汲極接觸件112物理性且電性耦接於磊晶源極∕汲極區92。
源極/汲極接觸件112的底表面可以齊平於第二半導體層54A的底表面、設置為高於第二半導體層54A的底表面或設置為低於第二半導體層54A的底表面。源極/汲極接觸件112的底表面亦設設置為低於第二半導體層54B與54C的底表面並低於第二半導體層54A-54C的頂表面。源極/汲極接觸件112的底表面與第二半導體層54A的底表面之間的垂直距離D3 ，可以是約10 nm至約14 nm例如約12 nm。源極/汲極接觸件112可以與第二半導體層54A-54C橫向分離達一距離D4 ，其為約4 nm至約8 nm例如約6 nm。源極/汲極接觸件112的底表面可以延伸至磊晶源極∕汲極區92中而達低於磊晶源極∕汲極區92的頂表面的一深度D9 ，其可大於約18 nm或為約13 nm至約23 nm例如約18 nm。源極/汲極接觸件112的深度D9 對比於磊晶源極∕汲極區92的高度H1 的比例可以是約1:3至約1:2例如約2:5。根據這個比例來形成磊晶源極∕汲極區92與源極/汲極接觸件112，會使源極/汲極接觸電阻（Rcsd ）最小化，同時確保留下足夠的磊晶源極∕汲極區92的材料以有效地發揮作為一源極∕汲極區的功能。部分的閘極介電層100與閘極電極102可延伸至低於源極/汲極接觸件112的底表面。例如，如第22B與22F圖所示，閘極介電層100與閘極電極102形成在基底50與第二半導體層54A之間的部分，可以延伸至低於源極/汲極接觸件112的底表面。在一些實施例中，閘極介電層100與閘極電極102形成在第二半導體層54A與第二半導體層54B之間的部分，可以延伸至低於源極/汲極接觸件112的底表面。
對磊晶源極∕汲極區92蝕刻以形成第三凹部108以及在第三凹部108形成源極/汲極接觸件112，會減少源極/汲極接觸件112與會在已完成的奈米結構場效電晶體作為通道區的第二半導體層54A-54C之間的距離。例如，第二半導體層54A-54C的任一個與源極/汲極接觸件112之間的最大距離可以是約4 nm至約8 nm例如約6 nm。這樣會減少源極/汲極接觸電阻（Rcsd ），其改善藉由前述的方法形成的奈米結構場效電晶體的裝置效能。
第22D與22E圖繪示具有源極/汲極接觸件112的其他實施例的剖面C-C’。如第22D與22E圖所示，源極/汲極接觸件112可以接觸相鄰的複數對已合併的磊晶源極∕汲極區92。源極/汲極接觸件112可以接觸磊晶源極∕汲極區92並可以在複數對已合併的磊晶源極∕汲極區92之間延伸到較大的深度。源極/汲極接觸件112可具有如第22D所示的較為方正的輪廓，或是如第22E圖所示的較為波浪狀的輪廓。源極/汲極接觸件112的底表面可以設置為高於淺溝槽隔離區58，或是可以延伸至淺溝槽隔離區58。磊晶源極∕汲極區92可以接觸如前文所述的源極/汲極接觸件112的矽化物區。形成源極/汲極接觸件112而使其接觸相鄰的複數對已合併的磊晶源極∕汲極區92，會在源極/汲極接觸件112與磊晶源極∕汲極區92之間得到大接觸面積，如此進一步降低源極/汲極接觸電阻（Rcsd ）。
第22F圖顯示源極/汲極接觸件112的一輪廓，其是根據繪示於第21E圖的實施例。如由繪示於第22F圖的實施例所示，源極/汲極接觸件112可已具有傾斜的側壁，其在相鄰於第三側壁110之處與相鄰於磊晶源極∕汲極區92之處實質上為筆直，而延伸至一圓化的點。磊晶源極∕汲極區92可以接觸源極/汲極接觸件112的矽化物區。在一些實施例中，源極/汲極接觸件112可以延伸穿過第三半導體材料層92C且部分地穿過第二半導體材料層92B。然而，在一些實施例中，磊晶源極∕汲極區92可能：僅部分地穿過第三半導體材料層92C；穿過第三半導體材料層92C、穿過第二半導體材料層92B並部分地穿過第一半導體材料層92A；或是類似情況。
在第23A與23B圖，形成閘極接觸件114。將用於閘極接觸件114的開口形成為穿過第二層間介電質106與閘極遮罩104。可以使用可接受的光學微影及蝕刻技術來形成上述開口。在上述開口形成一襯層與一導體材料，上述襯層例如為一擴散阻障層、一黏結層或類似物。上述襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似物。上述導體材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可施行例如化學機械研磨等的一平坦化製程，以從第二層間介電層106的表面移除多餘的材料。留下來的上述襯層與上述導體材料則在上述開口中形成閘極接觸件114。閘極接觸件114物理性且電性耦接於閘極電極102。在不同的實施例中，可以藉由與在形成源極/汲極接觸件112的同時的相同製程或是藉由在形成源極/汲極接觸件112之前或之後的不同製程，來形成閘極接觸件114。儘管在圖式中顯示為源極/汲極接觸件112與閘極接觸件114是形成在相同的剖面，但要瞭解的是，源極/汲極接觸件112與閘極接觸件114可以各自形成在不同的剖面，而可以避免接觸件的短路。
第24至41B圖顯示將前述的教示應用於鰭式場效電晶體（fin field effect transistors；FinFETs）的實施例。第24圖顯示根據一些實施例的鰭式場效電晶體的一例。此鰭式場效電晶體包括在一基底250（舉例而言：半導體基底）上的複數個鰭狀物255。複數個淺溝槽隔離（shallow trench isolation；STI）區258設置於基底250中，且鰭狀物255從鄰近的淺溝槽隔離區258之間突出並突出於鄰近的淺溝槽隔離區258之上。雖然將淺溝槽隔離區258描述/繪示為與基底250分離，但此處所使用的用詞「基底」可指的是單獨的半導體基底或一半導體基底與淺溝槽隔離區的組合。還有，儘管將鰭狀物255繪示為與基底250為單一、連續的材料，鰭狀物255及/或基底250可包括一單一的材料或複數種材料。在本說明書中，將鰭狀物255稱為在鄰近的淺溝槽隔離區258之間延伸的部分。
閘極介電層300是沿著鰭狀物255的側壁以及在鰭狀物255的一頂表面的上方，閘極電極302則在閘極介電層300的上方。磊晶源極∕汲極區292設置於鰭狀物255、閘極介電層300與閘極電極302的兩側。第24圖更繪示出用於後續圖式的參考剖面。剖面A-A’是沿著閘極電極302的縱軸方向，例如，垂直於上述鰭式場效電晶體的磊晶源極∕汲極區292間的電流方向。剖面B-B’垂直於剖面A-A’並沿著一鰭狀物255的縱軸方向，例如，所述方向是上述鰭式場效電晶體的磊晶源極∕汲極區292間的電流方向。剖面C-C’與剖面A-A’平行並延伸穿過上述鰭式場效電晶體的磊晶源極∕汲極區292。為了清楚起見，後續圖式將參照這些參考剖面。
第25至41B圖是根據一些實施例，繪示出製造鰭式場效電晶體過程中的中間階段剖面圖。第25至28圖繪示出第24圖中所示的參考剖面A-A’。 第29A、34A、35A、36A、37A、38A與41A圖繪示出第24圖中所示的參考剖面A-A’。第29B、30B、31B、32B、33B、34B、35B、36B、37B、38B、39B、39C、40B、40C與41B圖繪示出第24圖中所示的參考剖面B-B’。第30A、31A、32A、33A、33C、34C、38C、39A與40A繪示出第24圖中所示的參考剖面C-C’。
在第25圖，一基底250。基底250可為半導體基底，例如塊狀（bulk）半導體、絕緣體上覆半導體（semiconductor-on-insulator；SOI）基底或類似基底，可為已摻雜（舉例而言：以p型或n型摻雜物摻雜）或未摻雜。基底250可為一晶圓例如一矽晶圓。一般而言，一絕緣體上覆半導體基底為形成於一絕緣層上的一層半導體材料。例如，上述絕緣層可為一埋入式氧化（buried oxide；BOX）層、氧化矽層或類似膜層。上述絕緣層是提供於一基底上，上述基底一般為矽或玻璃基底。也可使用其他基底例如多層（multi-layered）或漸變（gradient）基底。在一些實施例中，基底250的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及∕或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化鎵銦及∕或磷砷化鎵銦；或上述之組合。
基底250具有一區域250N與一區域250P。區域250N可用於形成n型裝置，例如n型金屬─氧化物─半導體（N metal-oxide-semiconductor；NMOS）電晶體（舉例而言：n型鰭狀場效電晶體）。區域250P可用於形成p型裝置，例如p型金屬─氧化物─半導體電晶體（舉例而言：p型鰭狀場效電晶體）。區域250N可與區域250P物理性隔離（如分隔符號251所示），且在區域250N與區域250P之間可設置任何數量的裝置部件（舉例而言：其他主動元件、摻雜區、隔離結構等）。
在第26圖，在基底250形成複數個鰭狀物255。鰭狀物255為半導體條（semiconductor strips）。在一些實施例中，可藉由在基底250中蝕刻出複數個溝槽而在基底250形成鰭狀物255。上述蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻（reactive ion etch；RIE）、中性粒子束蝕刻（neutral beam etch；NBE）、類似方法或上述之組合。上述蝕刻可為非等向性（anisotropic）。
可利用任何合適的方法來圖形化鰭狀物255。例如，可利用一或多種光學微影（photolithography）製程來圖形化鰭狀物255，上述光學微影製程包括雙重圖形化（double-patterning）或多重圖形化（multi-patterning）製程。一般而言，雙重圖形化或多重圖形化製程結合光學微影與自對準（self-aligned）製程，產生具有如節距（pitch）小於使用單一、直接的光學微影製程可獲得的節距之圖案。例如，在一實施例中，一犧牲層形成於一基底的上方並利用一光學微影製程加以圖形化。利用一自對準製程在圖形化的犧牲層一旁形成間隔物。接著移除上述犧牲層，且留下來的間隔物接著可用以圖形化鰭狀物255。在一些實施例中，一遮罩（或其他膜層）可於鰭狀物255上保留。
在第27圖，將淺溝槽隔離區258形成為相鄰於鰭狀物255。可藉由於基底250的上方以及鄰近的鰭狀物255之間形成一絕緣材料（未個別繪示）來形成淺溝槽隔離區258。上述絕緣材料可為例如氧化矽等的氧化物、氮化物、類似物或前述之組合，且可利用高密度電漿化學氣相沉積（high density plasma chemical vapor deposition；HDP-CVD）、流動式化學氣相沉積（flowable CVD；FCVD，例如於遠程（remote）電漿系統中利用化學氣相沉積所沉積（CVD-based）的材料，並進行後固化（post curing）使其轉換成另一材料，例如為氧化物）等或前述之組合所形成。可使用利用任何可接受的製程所形成的其他絕緣材料。在所示實施中，上述絕緣材料為氧化矽，為利用流動式化學氣相沉積所形成。一旦形成上述絕緣材料後，可進行一退火（anneal）製程。在一實施例中，形成上述絕緣材料使得過量的絕緣材料覆蓋鰭狀物255。上述絕緣材料可包括單一膜層或可使用多個膜層。例如，在一些實施例中，可先沿著基底250與鰭狀物255的表面形成一襯層（liner）（未個別繪示）。接著，可於上述襯層的上方形成如以上所討論的一填充材料。
接著，對上述絕緣材料進行一移除製程以移除鰭狀物255的上方的過多的絕緣材料。在一些實施例中，可使用一平坦化製程，例如化學機械研磨（chemical mechanical polish；CMP）、回蝕刻（etch-back）製程等、上述之組合或類似方法。上述平坦化製程可平坦化上述絕緣材料與鰭狀物255。上述平坦化製程暴露出鰭狀物255，使得完成上述平坦化製程後，鰭狀物255的頂表面與上述絕緣材料的頂表面齊平。
接著，如第27圖中所示，將上述絕緣材料凹陷以形成淺溝槽隔離區258。將上述絕緣材料凹陷使得鰭狀物255的上部分從鄰近的淺溝槽隔離區258之間突出。再者，淺溝槽隔離區258的頂表面可具有如圖所示的平坦表面、凸（convex）表面、凹（concave）表面（如碟狀（dishing））或上述之組合。可利用適當的蝕刻方式來形成淺溝槽隔離區258的頂表面，使其為平坦狀、凸狀以及∕或凹狀。可利用可接受的蝕刻製程使淺溝槽隔離區258凹陷，例如對上述絕緣材料具有選擇性的蝕刻製程（舉例而言：相較於鰭狀物255與基底250的材料，以較快的速率蝕刻上述絕緣材料的材料）。例如，可使用氧化物移除的方法，氧化物移除可使用例如稀釋的氫氟酸（diluted hydrofluoric；dHF）。
關於第25至27圖所述的上述製程僅是鰭狀物255可如何形成的一個範例。在一些實施例中，可利用磊晶成長製程來形成鰭狀物255。例如，介電層可形成於基底250的頂表面的上方，且可蝕刻出溝槽而穿過上述介電層，以露出下方的基底250。可於上述溝槽中磊晶成長同質磊晶結構，且可將上述介電層凹陷，使得上述同質磊晶結構從上述介電層突出而形成鰭狀物255。此外，在一些實施例中，可以對鰭狀物255使用異質磊晶結構。例如，可將第27圖中的鰭狀物255凹陷，可以在凹陷後的鰭狀物255的上方磊晶成長不同於鰭狀物255的一材料。在這樣的實施例中，鰭狀物255同時包括上述凹陷後的材料以及至於上述凹陷後的材料的上方的磊晶成長的材料。在又另一實施例中，一介電層可形成於基底250的頂表面的上方，且可蝕刻出溝槽而穿過上述介電層。然後，可使用不同於基底250的一材料於上述溝槽中磊晶成長異質磊晶結構，且可將上述介電層凹陷，使得上述異質磊晶結構從上述介電層突出而形成鰭狀物255。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，成長期間可於原位（in-situ）摻雜磊晶成長的材料，如此可不需要先行佈植（implantation）與後續佈植步驟，儘管可一同使用原位與佈植摻雜。
再者，於區域250N（舉例而言：n型金屬─氧化物─半導體區）中磊晶成長與區域250P（舉例而言：p型金屬─氧化物─半導體區）不同的材料可能是有利的。在各種實施例中，可使用矽鍺（Six Ge1-x ，其中x可在0至1的範圍）、碳化矽、純鍺或實質上為純鍺、III-V族化合物半導體、II-VI族化合物半導體或類似物來形成鰭狀物255的上部分。例如，形成III-V族化合物半導體可使用的材料包括砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵或類似物，但並非以此為限。
再者，第27圖中，適當的井區（well，未個別繪示）可形成於鰭狀物255及∕或基底250中。在一些實施例中，P型井可形成於區域250N中，且N型井可形成於區域250P中。在進一步的實施例中，P型井或N型井可形成於各個區域250N與區域250P。
在包括不同井區型態的實施例中，可利用光阻或其他遮罩（未個別繪示）進行區域250N與區域250P的不同佈植步驟。例如，可於區域250N中的鰭狀物255與淺溝槽隔離區258的上方形成光阻。圖形化上述光阻以露出基底250的區域250P，例如為一p型金屬─氧化物─半導體區。可利用旋轉塗佈（spin-on）技術形成上述光阻，且可利用可接受的光學微影技術來圖形化上述光阻。上述光阻一旦圖形化後，於區域250P中進行n型不純物的摻雜，且上述光阻可作為一遮罩以實質上防止n型不純物佈植至例如為一n型金屬─氧化物─半導體區等的區域250N中。上述n型不純物可為磷、砷、銻或類似物，於上述區域中佈植至小於或等於1x1018 原子/cm3 的濃度，例如約1x1016 原子/cm3 至約1x1018 原子/cm3 間。佈植後，利用例如可接受的灰化（ashing）製程來移除上述光阻。
佈植區域250P後，於區域250P中的鰭狀物255與淺溝槽隔離區258的上方形成光阻。圖形化上述光阻以露出基底250的區域250N，例如為一n型金屬─氧化物─半導體區。可利用旋轉塗佈技術來形成上述光阻，且可利用可接受的光學微影技術來圖形化上述光阻。上述光阻一旦圖形化後，於區域250N可進行p型不純物的摻雜，且上述光阻可作為一遮罩以實質上防止p型不純物佈植至例如為一p型金屬─氧化物─半導體區等的區域50P中。p型不純物可為硼、氟化硼或銦等，於上述區域中佈植至小於或等於1x1018 原子/cm3 的濃度，例如約1x1016 原子/cm3 至約1x1018 原子/cm3 間。佈植後，可利用例如可接受的灰化製程來移除上述光阻。
佈植區域250N與250P之後，可進行退火來修復佈植損傷及活化所佈植的p型及∕或n型不純物。在一些實施例中，成長期間可於原位摻雜磊晶鰭狀物的成長材料，如此可不需要佈植步驟，儘管可一同使用原位與佈植摻雜。
在第28圖，於鰭狀物255與基底250上形成虛置（dummy）介電層260。例如，虛置介電層260可為氧化矽、氮化矽、上述之組合或類似物，且可根據可接受的技術沉積或加熱成長虛置介電層260。於虛置介電層260的上方形成一虛置閘極層262，且於虛置閘極層262的上方形成一遮罩層264。可於虛置介電層260的上方沉積虛置閘極層262，並接著利用例如化學機械研磨等的一製程來平坦化虛置閘極層262。遮罩層264可沉積於虛置閘極層262的上方。虛置閘極層262可為導電材料或非導電材料，且可選自於以下所組成的群組，包括：非晶（amorphous）矽、多晶矽（polycrstalline-silicon, polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物與金屬。可利用物理氣相沉積、化學氣相沉積、濺射（sputter）沉積或本發明所屬技術領域中具有通常知識者所熟知用於沉積所選擇材料的其他技術來沉積虛置閘極層262。虛置閘極層262可由相對於淺溝槽隔離區258具有高蝕刻選擇性的其他材料所形成。遮罩層264可包括例如氮化矽、氮氧化矽或類似物。在此範例中，形成橫跨區域250N與區域250P的單一虛置閘極層262與單一遮罩層264。應注意的是，僅是為了說明的目的，虛置介電層260被繪示為只覆蓋鰭狀物255與基底250。在一些實施例中，可沉積虛置介電層260使其覆蓋淺溝槽隔離區258，且於虛置閘極層262與淺溝槽隔離區258之間延伸。
第29A至41B繪示出製造裝置實施例中的各種額外的步驟。第29B至41B繪示出區域250N或區域250P中的部件。例如，第29B至41B圖中所示的結構可應用於區域250N與區域250P兩者。本文中搭配各圖式敘述區域250N與區域250P的結構差異（若有的話）。
在第29A與29B圖，可利用可接受的光學微影與蝕刻技術來圖形化遮罩層264（請參考第28圖），以形成遮罩274。可利用可接受的蝕刻技術將遮罩274的圖案轉移至虛置閘極層262，以形成虛置閘極272。在一些實施例中，亦可將遮罩274的圖案轉移至虛置介電層260。虛置閘極272覆蓋鰭狀物255個別的通道區268。遮罩274的圖案可用以物理性隔離每個虛置閘極272與鄰近的虛置閘極272。虛置閘極272可具有縱向方向，其實質上垂直於個別的鰭狀物255的縱向方向。
在第30A與30B圖，一第一間隔物層280與一第二間隔物層282形成於第29A與29B圖中所示的結構的上方。在第30A與30B圖，第一間隔物層280形成於淺溝槽隔離區258的頂表面上、鰭狀物255與遮罩274的頂表面與側壁上以及虛置閘極272與虛置介電層260的側壁上。第二間隔物層282沉積於第一間隔物層280的上方。可利用加熱氧化的方式形成第一間隔物層280，或可利用化學氣相沉積、原子層沉積或類似方法來沉積第一間隔物層280。第一間隔物層280可由氧化矽、氮化矽、氮氧化矽或類似物所形成。可利用化學氣相沉積、原子層沉積或類似方法來沉積第二間隔物層282。第二間隔物層282可由氧化矽、氮化矽、氮氧化矽或類似物所形成。
在第31A與31B圖，蝕刻第一間隔物層280與第二間隔物層282，以形成第一間隔物281與第二間隔物283。可使用合適的蝕刻製程例如一等向性蝕刻製程（舉例而言：濕式蝕刻製程）、一非等向性蝕刻製程（舉例而言：乾式蝕刻製程）或類似方法來蝕刻第一間隔物層280與第二間隔物層282。如第31A圖中所示，第一間隔物281與第二間隔物283設置於鰭狀物255的側壁上。如第31B圖中所示，可從鄰近於遮罩274、虛置閘極272與虛置介電層260的第一間隔物層280之上移除第二間隔物層282，且第一間隔物281設置於遮罩274、虛置閘極272與虛置介電層260的側壁上。
形成第一間隔物281與第二間隔物283之後，可進行輕摻雜源極∕汲極（lightly doped source/drain；LDD）區（未個別繪示）的佈植。在不同裝置型態的實施例中，與第27圖中以上所討論的佈植相似，例如為光阻的遮罩可形成於區域250N的上方而露出區域250P，且可佈植適當型態（舉例而言：p型）的不純物至區域250P中露出的鰭狀物255與基底250之中。接著，可移除上述遮罩。之後，例如為光阻的遮罩可形成於區域250P的上方而露出區域250N，且可佈植適當型態（舉例而言：n型）的不純物至區域50N中露出的鰭狀物255與基底250之中。接著，可移除上述遮罩。n型不純物可為先前討論的任何n型不純物，且p型不純物可為先前討論的任何p型不純物。輕摻雜源極∕汲極區可具有約1x1015 原子/cm3 至約1x1019 原子/cm3 間的不純物濃度。可使用退火來修復佈植損傷及活化佈植的不純物。
應注意的是，上述的實施例總體上描述間隔物與輕摻雜源極∕汲極區的形成製程。可使用其他製程及順序。例如，可使用較少或額外的間隔物，可使用不同步驟順序（舉例而言：可於形成第二間隔物283之前形成第一間隔物281），及/或可形成及移除額外的間隔物等。再者，可利用不同結構與步驟來形成上述n型裝置與上述p型裝置。
在第32A與32B圖，於鰭狀物255與基底250中形成第一凹部（recess）286。如第32A圖中所示，淺溝槽隔離區258的頂表面可與基底250的頂表面齊平。可蝕刻基底250而使得第一凹部286的底表面設置於高於或低於淺溝槽隔離區258的頂表面。可透過使用非等向性蝕刻製程來蝕刻鰭狀物255與基底250而形成第一凹部286，上述非等向性蝕刻製程例如反應性離子蝕刻、中性粒子束蝕刻或類似方法。在用以形成第一凹部286的蝕刻製程的期間，第一間隔物281、第二間隔物283與遮罩274遮蔽部分的鰭狀物255與基底250。可使用一單一蝕刻製程或多重蝕刻製程來形成第一凹部286。在第一凹部286達到所欲的深度後，可使用定時（timed）蝕刻製程來停止蝕刻第一凹部286。
在第33A至33C圖，於第一凹部286中形成磊晶源極∕汲極區292以對鰭狀物255的通道區268施加應力，進而改善性能。如第33B圖中所示，磊晶源極∕汲極區292形成於第一凹部286中，使得各個虛置閘極272設置於個別鄰近的一對磊晶源極∕汲極區292之間。磊晶源極∕汲極區292可以具有高度H2 ，其為約40 nm至約60 nm，例如約50 nm。在一些實施例中，第一間隔物281用於以一適當的橫向距離隔離磊晶源極∕汲極區292與虛置閘極272，使磊晶源極∕汲極區292不會與所製得的鰭式場效電晶體後續所形成的閘極短路。
可透過遮蔽區域250P例如p型金屬─氧化物─半導體區而於區域250N中形成磊晶源極∕汲極區292，區域250N例如n型金屬─氧化物─半導體區。接著，磊晶源極∕汲極區292磊晶成長於第一凹部286中。磊晶源極∕汲極區292可包括任何可接受的材料，例如適合n型鰭式場效電晶體的材料。例如，若鰭狀物255為矽，磊晶源極∕汲極區292可包括對鰭狀物255施加張應變（tensile strain）的材料，例如矽、碳化矽、摻磷的碳化矽、磷化矽或類似物。磊晶源極∕汲極區292可具有從鰭狀物255的個別表面抬升之表面，且可具有刻面（facet）。
可透過遮蔽區域250N例如n型金屬─氧化物─半導體區，而於區域250P中形成磊晶源極∕汲極區292，區域250P如p型金屬─氧化物─半導體區。接著，磊晶源極∕汲極區292磊晶成長於第一凹部286中。磊晶源極∕汲極區292可包括任何可接受的材料，例如適合p型鰭式場效電晶體的材料。例如，若鰭狀物255為矽，磊晶源極∕汲極區292可包括對鰭狀物255施加壓應變（compressive strain）的材料，例如矽鍺、摻硼的矽鍺、鍺、鍺錫或類似物。磊晶源極∕汲極區292可具有從鰭狀物255的個別表面抬升之表面，且可具有刻面。
可使用摻雜物來佈植磊晶源極∕汲極區292、鰭狀物255及∕或基底50，以形成源極∕汲極區，上述步驟與先前討論形成輕摻雜源極∕汲極區的製程相似，接著進行退火。在一些實施例中，可在成長時於原位摻雜磊晶源極∕汲極區292。上述源極∕汲極區可具有約1x1019 原子/cm3 與約1x1021 原子/cm-3 之間的不純物濃度。源極∕汲極區的n型及∕或p型不純物可為先前討論的任何不純物。
由於磊晶製程用以形成區域250N與區域250P中的磊晶源極∕汲極區292，磊晶源極∕汲極區292的上表面具有刻面，其超出鰭狀物255的側壁而向外橫向擴展。在一些實施例中，這些刻面使得相同鰭式場效電晶體的鄰近磊晶源極∕汲極區292相互合併，如第33A圖所示。在其他實施例中，如第33C圖所示，完成磊晶製程後，鄰近的磊晶源極∕汲極區292保持分離。在第33A與33C圖中所示的實施例中，可形成第一間隔物281使其覆蓋鰭狀物255側壁於淺溝槽隔離區258之上延伸的部分，因而阻擋磊晶成長。在一些其他的實施例中，可調整用於形成第一間隔物281的間隔物蝕刻以移除間隔物材料，使得磊晶成長區延伸至淺溝槽隔離區258的表面。
磊晶源極∕汲極區292可包括一或多個半導體材料層。例如，磊晶源極∕汲極區292可包括一第一半導體材料層292A、一第二半導體材料層292B與一第三半導體材料層292C。磊晶源極∕汲極區292可以使用任何數量的半導體材料層。第一半導體材料層292A、第二半導體材料層292B與第三半導體材料層292C的每一個可以以不同的半導體材料形成且可被摻雜為不同的摻雜物濃度。在一些實施例中，第一半導體材料層292A所具有的摻雜物濃度可以低於第二半導體材料層292B的摻雜物濃度且大於第三半導體材料層292C的摻雜物濃度。在磊晶源極∕汲極區292包括三個半導體材料層的實施例中，可以沉積第一半導體材料層292A、可以將第二半導體材料層292B沉積在第一半導體材料層292A的上方以及可以將第三半導體材料層292C沉積在第二半導體材料層292B的上方。
在第34A至34C圖，一第一層間介電質（interlayer dielectric, ILD）296分別沉積於第29A、33B與33A圖中所示的結構的上方（第20A-33C的製程不會改變第29A圖中所示的剖面）。第一層間介電質296可由介電材料所形成，且可利用任何合適的方法沉積第一層間介電質296，合適的方法例如化學氣相沉積、電漿輔助化學氣相沉積（plasma-enhanced CVD；PECVD）或流動式化學氣相沉積。介電材料可包括磷矽酸鹽玻璃（phospho-silicate glass；PSG）、硼矽酸鹽玻璃（boro-silicate glass；BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped PSG；BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）或類似物。可使用利用任何可接受的製程所形成的其他絕緣材料。在一些實施例中，一接觸蝕刻停止層（contact etch stop layer；CESL）294設置於第一層間介電質296與磊晶源極∕汲極區292、遮罩274及第一間隔物281之間。接觸蝕刻停止層294可包括一介電材料，例如氮化矽、氧化矽、氮氧化矽或類似物，其具有與上方的第一層間介電質296之材料不同的蝕刻速率。
在第35A至35C圖，可進行例如化學機械研磨的一平坦化製程，使第一層間介電質296的頂表面與虛置閘極272或遮罩274的頂表面齊平。上述平坦化製程亦可移除虛置閘極272上的遮罩74，以及第一間隔物281沿著遮罩274側壁的部分。上述平坦化製程後，虛置閘極272、第一間隔物281與第一層間介電層296的頂表面位於相同水平。因此，虛置閘極272的頂表面經由第一層間介電質296而露出。在一些實施例中，可保留遮罩274，在此情況下，上述平坦化製程使第一層間介電質296的頂表面與遮罩274及第一間隔物281的頂表面齊平。
在第36A與36B圖，於一或多道蝕刻步驟中移除虛置閘極272以及遮罩274（若存在），使第二凹部298得以形成。也可移除虛置介電層260於第二凹部298中的部分。在一些實施例中，僅移除虛置閘極272而保留虛置介電層260，且虛置介電層260藉由第二凹部298而露出。在一些實施例中，從位於一晶粒（die）的一第一區（舉例而言：核心邏輯區（core logic region））中的第二凹部298移除虛置介電層260，且在位於上述晶粒的一第二區（舉例而言：輸入∕輸出區（input∕output region））的第二凹部298中保留虛置介電層260。在一些實施例中，利用一非等向性乾式蝕刻製程來移除虛置閘極272。例如，上述蝕刻製程可包括一乾式蝕刻製程，其使用與第一層間介電層296或第一間隔物281相比以較快速率選擇性蝕刻虛置閘極272的反應氣體。各個第二凹部298露出及∕或覆蓋鰭狀物255的各自的通道區268。每個通道區268設置於鄰近一對的磊晶源極∕汲極區292之間。在移除過程中，蝕刻虛置閘極272時，虛置介電層260可作為一蝕刻停止層。移除虛置閘極272後，接著可視需要地移除虛置介電層260。
在第37A與37B圖，形成閘極介電層300與閘極電極302為取代閘極。閘極介電層300共形地沉積於第二凹部298中，例如位於鰭狀物255的頂表面與側壁上。閘極介電層300亦可沉積於第一層間介電層296、接觸蝕刻停止層294、第一間隔物281與淺溝槽隔離區258的頂表面上。根據一些實施例，閘極介電層300包括氧化矽、氮化矽或前述的多層。在一些實施例中，閘極介電層300包括一高介電常數介電材料，且在這些實施例中，閘極介電層300可具有大於約7.0的介電常數值，且可包括金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛與前述之組合的矽酸鹽。閘極介電層300的形成方法可包括分子束沉積（molecular-beam deposition；MBD）、原子層沉積、電漿輔助化學氣相沉積或類似方法。
閘極電極302分別沉積於閘極介電層300的上方，並填充第二凹部298的其餘部分。閘極電極302可包括一含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、前述之組合或前述之多層。例如，雖然第37A與37B圖中繪示出單一層的閘極電極302，閘極電極302可包括任何數量的襯層（liner layer）、任何數量的功函數調整層（work function tuning layer）與填充材料。填充第二凹部298之後，可進行例如化學機械研磨的一平坦化製程，以移除閘極介電層300與閘極電極302材料過多的部分，過多的部分位於第一層間介電層296的頂表面的上方。閘極電極302與閘極介電層300的材料的留下來的部分因此形成了所製得的鰭式場效電晶體的取代閘極。閘極電極302與閘極介電層300可一同視為「閘極堆疊物」。
可同時形成區域250N與區域250P中的閘極介電層300，使每個區域中的閘極介電層300由相同材料所形成，且可同時形成閘極電極302，使每個區域中的閘極電極302由相同材料所形成。在一些實施例中，可利用不同的製程形成每個區域中的閘極介電層300，使閘極介電層300可為不同的材料，及∕或可利用不同的製程形成每個區域中的閘極電極302，使閘極電極302可為不同的材料。使用不同的製程時，可使用各種遮蔽步驟遮蔽且露出適當的區域。
在第38A至38C圖，於第一層間介電層296的上方沉積一第二層間介電層306。在一些實施例中，第二層間介電層306是由流動式化學氣相沉積所形成的流動式薄膜。在一些實施例中，第二層間介電層306是由一介電材料所形成，此介電材料例如為磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃或類似物，且可利用任何合適的方法，例如化學氣相沉積、電漿輔助化學氣相沉積或類似方法來沉積第二層間介電層306。根據一些實施例，在形成第二層間介電層306之前，將上述閘極堆疊（包括閘極介電層300與下方對應的閘極電極302）凹陷，使一凹部直接形成於上述閘極堆疊的上方及第一間隔物281的兩側部分之間。包括一或多層介電材料的一閘極遮罩304填充於上述凹部中，上述介電材料例如為氮化矽、氮氧化矽或類似物，接著進行一平坦化製程，以移除上述介電材料於第一層間介電層96的上方延伸的過多部分。後續形成的閘極接觸件（例如閘極接觸件314，後文針對第41A與41B圖所作討論）穿過閘極遮罩304以接觸已凹陷的閘極電極302的頂表面。
在第39A與第39B圖，對第二層間介電層306、第一層間介電質296與接觸蝕刻停止層294進行蝕刻，以形成第三凹部308，第三凹部308暴露磊晶源極∕汲極區292的表面。可使用例如反應性離子蝕刻、中性粒子束蝕刻或類似方法等的一非等向性蝕刻製程，藉由蝕刻而形成第三凹部308。在一些實施例中，第三凹部308的蝕刻，可以使用一第一蝕刻製程而蝕穿第二層間介電層306與第一層間介電質296，而然後可以使用一第二蝕刻製程而蝕穿接觸蝕刻停止層294。可以在第二層間介電層306的上方形成例如一光阻等的一遮罩並將上述遮罩圖形化，以遮蔽部分的第二層間介電層306而不受上述第一蝕刻製程及上述第二蝕刻製程的作用。
還是在第39A與39B圖，在第三凹部308的側壁上形成第三間隔物310。可以在第二層間介電層306的頂表面上、磊晶源極∕汲極區292的頂表面上、第二層間介電層306的側壁上、第一層間介電質296的側壁上以及接觸蝕刻停止層294的側壁上，形成一第三間隔物層（未個別繪示）。上述第三間隔物層可藉由加熱氧化而形成或是藉由化學氣相沉積、原子層沉積或類似方法而沉積。可以使用一適當的蝕刻製程例如非等向性蝕刻（舉例而言：一乾式蝕刻製程）或類似方法來蝕刻上述第三間隔物層，以形成第三間隔物310。如第39A與39B圖所示，第三間隔物310可留在第三凹部308中的第二層間介電層306的側壁上、第一層間介電質296的側壁上以及接觸蝕刻停止層294的側壁上。第三間隔物310可具有的厚度為約2 nm至約5 nm，例如約3 nm，且可將第三間隔物310用來保護第二層間介電層306的側壁、第一層間介電質296的側壁以及接觸蝕刻停止層294的側壁，以免於受到後續對磊晶源極∕汲極區292施行的蝕刻的作用。在一些實施例中，可以以氮化矽來形成第三間隔物310，且可以將第三間隔物310用來避免來自後續形成的源極/汲極接觸件（例如後文針對第40A至40C圖所作討論的源極/汲極接觸件312）的漏電，而且可以將第三間隔物310用來改善崩潰電壓（breakdown voltage；Vbd ）的可靠度議題，藉此增進效能及減少裝置缺陷。
仍是在第39A至39C圖，將磊晶源極∕汲極區292蝕刻，以使第三凹部308延伸。可藉由例如反應性離子蝕刻、中性粒子束蝕刻或類似方法等的一非等向性蝕刻製程，蝕刻磊晶源極∕汲極區292。可藉由一反覆的蝕刻製程來蝕刻磊晶源極∕汲極區292，上述反覆的蝕刻製程包括一第三蝕刻製程後接一第四蝕刻製程。上述第三蝕刻製程及上述第四蝕刻製程可以不同於用來蝕刻第一層間介電質296、第二層間介電層306及接觸蝕刻停止層294的上述第一蝕刻製程及上述第二蝕刻製程。上述反覆的蝕刻製程可以重複5次更迭至20次更迭，例如5次更迭。上述反覆的蝕刻製程可以重複至第三凹部308低於鰭狀物255的通道區258的頂表面的一深度D5 大於約13 nm或為約8 nm至約18 nm例如約14 nm為止。第三凹部308低於磊晶源極∕汲極區292的頂表面的一深度D6 可以大於約15 nm或為約10 nm至約20 nm例如約15 nm。第三凹部308的深度D6 對比於磊晶源極∕汲極區292的高度H2 的比例可以是約1:3至約1:2例如約2:5。若將第三凹部308蝕刻至前述的深度，會減少後續形成的源極/汲極接觸件（例如後文針對第40A至40C圖所作討論的源極/汲極接觸件312）與鰭狀物255之間的距離，而減少源極∕汲極接觸電阻（Rcsd ）並改善鰭式場效電晶體的裝置效能。若將第三凹部308蝕刻至過大的深度，可能會衝擊磊晶源極∕汲極區292的效能，降低裝置效能並使裝置發生缺陷。如第39A與39B圖所示，磊晶源極∕汲極區292的側壁可能會與第三間隔物310的側壁鄰近。在其他實施例中，第三凹部308可能會在第三間隔物310的下方底切磊晶源極∕汲極區292，類似於在第21C與21D圖所示的實施例。
第39C圖顯示根據一些實施例的第三凹部308的一輪廓。如繪示於第39C圖的實施例所示，磊晶源極∕汲極區292相鄰於第三凹部108的側壁可能會與第三間隔物310的側壁鄰近。磊晶源極∕汲極區292的側壁相鄰於第三凹部308的部分可以是實質上筆直並可以傾斜至一個圓化的點。如在第39C圖的進一步的繪示，第三凹部308可以延伸穿過第三半導體材料層292C並部分地穿過第二半導體材料層292B。然而，在一些實施例中，第三凹部308可能：延伸而部分地穿過第三半導體材料層292C；延伸而穿過第三半導體材料層292C、穿過第二半導體材料層292B並部分地穿過第一半導體材料層292A；或是類似情況。
上述第三蝕刻製程可以使用一第三蝕刻氣體與一第四蝕刻氣體。上述第三蝕刻氣體可以包括氟甲烷（CH3 F）、二氟甲烷（CH2 F2 ）或類似物，上述第四蝕刻氣體可以包括氫（H2 ）或類似物。上述第三蝕刻氣體的流量率可以是約10 sccm至約40 sccm例如約15 sccm，上述第四蝕刻氣體的流量率可以是約150 sccm至約300 sccm例如約200 sccm。上述第三蝕刻製程可以在約10 mTorr至約30 mTorr例如約15 mTorr的壓力及約30 ˚C至約60 ˚C例如約40 ˚C的溫度施行。可以使用一電漿產生器在約150 W至約300 W例如約200 W的功率，從上述第三蝕刻氣體及上述第四蝕刻氣體產生電漿。在上述第三蝕刻製程的期間，有基底250置於其上的一基底支架（substrate holder）受到約200 V至約400 V例如約 300 V的電壓的偏壓作用。
上述第四蝕刻製程可以使用一第五蝕刻氣體與一第六蝕刻氣體。上述第五蝕刻氣體可以包括氮（N2 ）、氬（Ar）或類似物，上述第六蝕刻氣體可以包括氫（H2 ）或類似物。上述第五蝕刻氣體的流量率可以是約100 sccm至約300 sccm例如約150 sccm，上述第六蝕刻氣體的流量率可以是約150 sccm至約300 sccm例如約200 sccm。上述第四蝕刻製程可以在約10 mTorr至約30 mTorr例如約15 mTorr的壓力及約30 ˚C至約60 ˚C例如約40 ˚C的溫度施行。可以使用一電漿產生器在約100 W至約300 W例如約150 W的功率，從上述第五蝕刻氣體及上述第六蝕刻氣體產生電漿。在上述第四蝕刻製程的期間，有基底250置於其上的一基底支架受到約200 V至約400 V例如約 250 V的電壓的偏壓作用。
使用上述第三蝕刻製程來蝕刻磊晶源極∕汲極區292，可以得到一副產物聚合物形成在相鄰於磊晶源極∕汲極區292的第三凹部308的底部的結果。然後可以使用上述第四蝕刻製程來移除上述副產物聚合物。上述第四蝕刻可以是非等向性，且可以是從第三凹部308的底表面移除上述副產物聚合物的速率高於上述第二蝕刻製程從第三凹部308的側面移除上述副產物聚合物的速率。如此一來，上述第三蝕刻製程與上述第四蝕刻製程可以用來對磊晶源極∕汲極區292進行非等向性蝕刻。
在第40A至40C圖，形成源極/汲極接觸件312。源極/汲極接觸件312是形成在第三凹部308中。在第三凹部308形成一襯層與一導體材料，上述襯層例如為一擴散阻障層、一黏結層或類似物。上述襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似物。可藉由一共形沉積製程來沉積上述襯層，例如原子層沉積（atomic layer deposition；ALD）、化學氣相沉積（chemical vapor deposition；CVD）、物理氣相沉積（physical vapor deposition；PVD）或類似方法。在一些實施例中，上述襯層可包括一黏結層，並可以對此黏結層的至少一部分進行處理以形成一擴散阻障層。例如，可以對上述黏結層施行氮化製程，例如包括氮電漿製程，以將至少部分的上述黏結層轉換成上述擴散阻障層。在一些實施例中，可以將上述黏結層完全轉換而未留下任何黏結層，而上述擴散阻障層是一黏結/阻障層。在一些實施例中，上述黏結層的一部分維持未被轉換，結果留下部分的上述黏結層，而上述擴散阻障層則在上述黏結層上。
可藉由使磊晶源極∕汲極區292相鄰於上述襯層的部分與上述襯層發生反應，形成相鄰於磊晶源極∕汲極區292的矽化物區。可施行退火例如快速熱退火（rapid thermal anneal；RTA），以促進磊晶源極∕汲極區292與上述襯層的上述反應。
上述導體材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可藉由原子層沉積、化學氣相沉積、物理氣相沉積或類似方法來沉積上述導體材料。在形成上述襯層與上述導體材料之後，可施行例如化學機械研磨等的一平坦化製程，以從第二層間介電層306的表面移除多餘的材料。留下來的上述襯層與上述導體材料則在第三凹部308中形成源極/汲極接觸件312。源極/汲極接觸件312物理性且電性耦接於磊晶源極∕汲極區292。儘管將源極/汲極接觸件312、第三間隔物310以及磊晶源極∕汲極區292繪示為具有與示於第22B與22C圖的源極/汲極接觸件112、第三間隔物110以及磊晶源極∕汲極區92具有相同的結構，但是源極/汲極接觸件312、第三間隔物310以及磊晶源極∕汲極區292可具有用於如第21A至22F圖所示的任何的源極/汲極接觸件112、第三間隔物110以及磊晶源極∕汲極區92的結構，或是任何其他適當的結構。
源極/汲極接觸件312的底表面可以設置為低於鰭狀物255的頂表面達一距離D7 ，其為約8 nm至約18 nm例如約14 nm。源極/汲極接觸件312可以與鰭狀物255橫向分離達一距離D8 ，其為約4 nm至約8 nm例如約6 nm。源極/汲極接觸件312的底表面可以延伸至磊晶源極∕汲極區292中而達低於磊晶源極∕汲極區292的頂表面的一深度D10 ，其可大於約18 nm或為約13 nm至約23 nm例如約18 nm。源極/汲極接觸件312的深度D10 對比於磊晶源極∕汲極區292的高度H2 的比例可以是約1:3至約1:2例如約2:5。根據這個比例來形成磊晶源極∕汲極區292與源極/汲極接觸件312，會使源極/汲極接觸電阻（Rcsd ）最小化，同時確保留下足夠的磊晶源極∕汲極區292的材料以有效地發揮作為一源極∕汲極區的功能。對磊晶源極∕汲極區292蝕刻以形成第三凹部308以及在第三凹部308形成源極/汲極接觸件312，會減少源極/汲極接觸件312與鰭狀物255的通道區268之間的距離。例如，任一個鰭狀物255與源極/汲極接觸件312之間的最大距離可以是約4 nm至約8 nm例如約6 nm。這樣會減少源極/汲極接觸電阻（Rcsd ），其改善藉由前述的方法形成的鰭式場效電晶體的裝置效能。
在第41A與41B圖，形成閘極接觸件314。將用於閘極接觸件314的開口形成為穿過第二層間介電質306與閘極遮罩304。可以使用可接受的光學微影及蝕刻技術來形成上述開口。在上述開口形成一襯層與一導體材料，上述襯層例如為一擴散阻障層、一黏結層或類似物。上述襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似物。上述導體材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可施行例如化學機械研磨等的一平坦化製程，以從第二層間介電層306的表面移除多餘的材料。留下來的上述襯層與上述導體材料則在上述開口中形成閘極接觸件314。閘極接觸件314物理性且電性耦接於閘極電極302。在不同的實施例中，可以藉由與在形成源極/汲極接觸件312的同時的相同製程或是藉由在形成源極/汲極接觸件312之前或之後的不同製程，來形成閘極接觸件314。儘管在圖式中顯示為源極/汲極接觸件312與閘極接觸件314是形成在相同的剖面，但要瞭解的是，源極/汲極接觸件312與閘極接觸件314可以各自形成在不同的剖面，而可以避免接觸件的短路。
如以上所討論，蝕刻磊晶源極∕汲極區92及磊晶源極∕汲極區292以及形成分別延伸至磊晶源極∕汲極區92及磊晶源極∕汲極區292中的源極/汲極接觸件112及源極/汲極接觸件312，會減少源極/汲極接觸電阻（Rcsd ），其改善藉由前述的方法形成的奈米結構場效電晶體及鰭式場效電晶體的裝置效能。
根據一實施例，一種半導體裝置，包括：一半導體基底；一第一通道區，在上述半導體基底的上方；一第一閘極堆疊物，在上述半導體基底的上方並圍繞上述第一通道區的四邊；一第一磊晶源極/汲極區，相鄰於上述第一閘極堆疊物及上述第一通道區；以及一第一源極/汲極接觸件，耦接於上述第一磊晶源極/汲極區，上述第一源極/汲極接觸件的一最底表面延伸至低於上述第一通道區的一最頂表面。在一實施例中，上述第一源極/汲極接觸件的上述最底表面延伸至低於上述第一通道區的上述最頂表面而相距大於15 nm。在一實施例中，上述半導體裝置更包括：一第二通道區，低於上述第一通道區，其中上述第一源極/汲極接觸件的上述最底表面延伸至低於上述第二通道區的一最頂表面。在一實施例中，上述第一源極/汲極接觸件延伸穿過一第一層間介電質，其中一間隔物將上述第一源極/汲極接觸件與上述第一層間介電質分離。在一實施例中，上述第一磊晶源極/汲極區的一最頂表面高於上述第一源極/汲極接觸件的上述最底表面達10 nm至20 nm。在一實施例中，上述第一閘極堆疊物的一最底表面延伸至低於上述第一源極/汲極接觸件的上述最底表面。
根據另一實施例，一種半導體裝置的形成方法，包括：在一半導體基底的上方形成一閘極堆疊物；在上述半導體基底磊晶成長一第一源極/汲極區而相鄰於上述閘極堆疊物，上述第一源極/汲極區的磊晶成長包括：磊晶成長一第一半導體材料；在上述第一半導體材料的上方磊晶成長一第二半導體材料；及在上述第二半導體材料的上方磊晶成長一第三半導體材料，其中在上述第一半導體材料的摻雜物的原子濃度是介於在上述第三半導體材料的摻雜物的原子濃度與在上述第二半導體材料的摻雜物的原子濃度之間；蝕刻上述第一源極/汲極區以在上述第一源極/汲極區形成一第一凹部，其中上述第一凹部延伸穿過上述第三半導體材料並部分地穿過上述第二半導體材料，上述第一凹部的一最底表面設置在高於上述第二半導體材料的一最底表面處，其中蝕刻上述第一源極/汲極區包括使用一第一蝕刻製程與一第二蝕刻製程反覆蝕刻上述第一源極/汲極區，上述第二蝕刻製程所具有的蝕刻劑與上述第一蝕刻製程不同；以及在上述第一凹部形成一第一源極/汲極接觸件且上述第一源極/汲極接觸件耦接於上述第一源極/汲極區。在一實施例中，使用上述第一蝕刻製程來蝕刻上述第一源極/汲極區包括從氟甲烷(CH3 F)與氫(H2 )產生一第一電漿。在一實施例中，使用上述第二蝕刻製程來蝕刻上述第一源極/汲極區包括從氮(N2 )與氫(H2 )產生一第二電漿。在一實施例中，使上述第一蝕刻製程與上述第二蝕刻製程重複5至20次更迭。在一實施例中，上述第一蝕刻製程蝕刻上述第一源極/汲極區且沿著上述第一源極/汲極區的表面形成一聚合物副產物，其中上述第二蝕刻製程蝕刻上述聚合物副產物。在一實施例中，上述方法更包括：在上述閘極堆疊物的上方及上述第一源極/汲極區的上方形成一層間介電質；以及在蝕刻上述第一源極/汲極區以形成上述第一凹部之前，蝕刻上述層間介電質，以形成一第二凹部，上述第二凹部暴露上述第一源極/汲極區。在一實施例中，上述第一凹部具有筆直的側壁，其中上述第一凹部的兩側壁之間的距離隨著從上述第一凹部的頂部至上述第一凹部的上述最底表面而減少。
根據又另一實施例，一種半導體裝置，包括：一鰭狀物，在一半導體基底的上方；一閘極堆疊物，在上述鰭狀物的上方；一磊晶源極/汲極區，在上述鰭狀物的上方且相鄰於上述閘極堆疊物；以及一源極/汲極接觸件，耦接於上述磊晶源極/汲極區，其中上述源極/汲極接觸件的一最底表面延伸至低於上述鰭狀物的一頂表面達一第一距離，其中上述第一距離對比於上述磊晶源極/汲極區的高度的比例是從1:3至1:2。在一實施例中，上述半導體裝置更包括：一閘極間隔物，相鄰於上述閘極堆疊物；以及一第一層間介電質（interlayer dielectric；ILD），圍繞上述閘極堆疊物與上述閘極間隔物，上述第一層間介電質具有一頂表面齊平於上述閘極堆疊物的頂表面與上述閘極間隔物的頂表面，上述源極/汲極接觸件延伸穿過上述第一層間介電質。在一實施例中，上述半導體裝置更包括：一第二層間介電質，在上述第一層間介電質的上方，上述源極/汲極接觸件延伸穿過上述第二層間介電質。在一實施例中，上述半導體裝置更包括：一層間介電質間隔物，將上述源極/汲極接觸件分離於上述第一層間介電質與上述第二層間介電質，上述層間介電質間隔物包括氧化矽、氮化矽或氮氧化矽。在一實施例中，上述源極/汲極接觸件的上述最底表面延伸至低於上述磊晶源極/汲極區的一頂表面達一距離，上述距離在10 nm至20 nm的範圍。在一實施例中，上述半導體裝置更包括：一第二鰭狀物，在上述半導體基底的上方；以及一第二磊晶源極/汲極區，在上述第二鰭狀物的上方，上述第二磊晶源極/汲極區與上述磊晶源極/汲極區分離，上述源極/汲極接觸件耦接於上述第二磊晶源極/汲極區。在一實施例中，上述磊晶源極/汲極區是在上述鰭狀物的上方與一第三鰭狀物的上方的一合併的磊晶源極/汲極區，且其中上述第二磊晶源極/汲極區是在上述第二鰭狀物的上方與一第四鰭狀物的上方的一第二合併的磊晶源極/汲極區。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
50:基底 50N,50P:區域 51:分隔符號 52,52A,52A,52C:第一半導體層 53:抗擊穿區 54,54A,54B,54C:第二半導體層 55:奈米結構 56:多層堆疊物 58:淺溝槽隔離區 60:虛置介電層 62:虛置閘極層 64:遮罩層 72:虛置閘極 74:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹部 88:側壁凹部 90:第一內間隔物 92:磊晶源極∕汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻停止層 96:第一層間介電質 98:第二凹部 100:閘極介電層 102:閘極電極 104:閘極遮罩 106:第二層間介電質 108:第三凹部 110:第三間隔物 112:源極/汲極接觸件 114:閘極接觸件 250:基底 250N,250P:區域 251:分隔符號 255:鰭狀物 258:淺溝槽隔離區 260:虛置介電層 262:虛置閘極層 264:遮罩層 268:通道區 272:虛置閘極 274:遮罩 280:第一間隔物層 281:第一間隔物 282:第二間隔物層 283:第二間隔物 286:第一凹部 292:磊晶源極∕汲極區 292A:第一半導體材料層 292B:第二半導體材料層 292C:第三半導體材料層 294:接觸蝕刻停止層 296:第一層間介電質 298:第二凹部 300:閘極介電層 302:閘極電極 304:閘極遮罩 306:第二層間介電層 308:第三凹部 310:第三間隔物 312:源極/汲極接觸件 314:閘極接觸件 H1 ,H2 :高度 D1 ,D2 ,D5 ,D6 ,D9 ,D10 :深度 D3 :垂直距離 D4 ,D7 ,D8 :距離
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準作業，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據一些實施例，以三維立體圖繪示出包括奈米結構場效電晶體（nanostructure field-effect transistors；NSFETs）的一半導體裝置的一範例。 第2圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第3圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第4圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第5圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第6A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第6B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第7A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第7B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第8A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第8B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第9A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第9B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第10A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第10B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第11A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第11B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第11C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第12A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第12B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第12C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第12D圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第13A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第13B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第13C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第14A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第14B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第15A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第15B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第16A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第16B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第17A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第17B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第18A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第18B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第18C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第19A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第19B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第20A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第20B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第21A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第21B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第21C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第21D圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第21E圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第22A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第22B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第22C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第22D圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第22E圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第22F圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第23A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第23B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第24圖是根據一些實施例，以三維立體圖繪示出包括鰭式場效電晶體（fin field-effect transistors；FinFETs）的一半導體裝置的一範例。 第25圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第26圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第27圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第28圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第29A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第29B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第30A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第30B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第31A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第31B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第32A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第32B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第33A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第33B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第33C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第34A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第34B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第34C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第35A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第35B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第36A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第36B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第37A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第37B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第38A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第38B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第38C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第39A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第39B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第39C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第40A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第40B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第40C圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第41A圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。 第41B圖是根據一些實施例，繪示出製造半導體裝置過程中的中間階段的剖面圖。
50:基底
54A,54B,54C:第二半導體層
81:第一間隔物
90:第一內間隔物
92:磊晶源極/汲極區
94:接觸蝕刻停止層
96:第一層間介電質
100:閘極介電層
102:閘極電極
104:閘極遮罩
106:第二層間介電質
110:第三間隔物
112:源極/汲極接觸件
H1 :高度
D9 :深度
D3 :垂直距離
D4 :距離

Claims (20)

  1. 一種半導體裝置，包括： 一半導體基底； 一第一通道區，在該半導體基底的上方； 一第一閘極堆疊物，在該半導體基底的上方並圍繞該第一通道區的四邊； 一第一磊晶源極/汲極區，相鄰於該第一閘極堆疊物及該第一通道區；以及 一第一源極/汲極接觸件，耦接於該第一磊晶源極/汲極區，該第一源極/汲極接觸件的一最底表面延伸至低於該第一通道區的一最頂表面。
  2. 如請求項1之半導體裝置，其中該第一源極/汲極接觸件的該最底表面延伸至低於該第一通道區的該最頂表面而相距大於15 nm。
  3. 如請求項1之半導體裝置，更包括：一第二通道區，低於該第一通道區，其中該第一源極/汲極接觸件的該最底表面延伸至低於該第二通道區的一最頂表面。
  4. 如請求項1之半導體裝置，其中該第一源極/汲極接觸件延伸穿過一第一層間介電質，其中一間隔物將該第一源極/汲極接觸件與該第一層間介電質分離。
  5. 如請求項1之半導體裝置，其中該第一磊晶源極/汲極區的一最頂表面高於該第一源極/汲極接觸件的該最底表面達10 nm至20 nm。
  6. 如請求項1之半導體裝置，其中該第一閘極堆疊物的一最底表面延伸至低於該第一源極/汲極接觸件的該最底表面。
  7. 一種半導體裝置的形成方法，包括： 在一半導體基底的上方形成一閘極堆疊物； 在該半導體基底磊晶成長一第一源極/汲極區而相鄰於該閘極堆疊物，該第一源極/汲極區的磊晶成長包括： 磊晶成長一第一半導體材料； 在該第一半導體材料的上方磊晶成長一第二半導體材料；及 在該第二半導體材料的上方磊晶成長一第三半導體材料，其中在該第一半導體材料的摻雜物的原子濃度是介於在該第三半導體材料的摻雜物的原子濃度與在該第二半導體材料的摻雜物的原子濃度之間； 蝕刻該第一源極/汲極區以在該第一源極/汲極區形成一第一凹部，其中該第一凹部延伸穿過該第三半導體材料並部分地穿過該第二半導體材料，該第一凹部的一最底表面設置在高於該第二半導體材料的一最底表面處，其中蝕刻該第一源極/汲極區包括使用一第一蝕刻製程與一第二蝕刻製程反覆蝕刻該第一源極/汲極區，該第二蝕刻製程所具有的蝕刻劑與該第一蝕刻製程不同；以及 在該第一凹部形成一第一源極/汲極接觸件且該第一源極/汲極接觸件耦接於該第一源極/汲極區。
  8. 如請求項7之半導體裝置的形成方法，其中使用該第一蝕刻製程來蝕刻該第一源極/汲極區包括從氟甲烷(CH3 F)與氫(H2 )產生一第一電漿。
  9. 如請求項8之半導體裝置的形成方法，其中使用該第二蝕刻製程來蝕刻該第一源極/汲極區包括從氮(N2 )與氫(H2 )產生一第二電漿。
  10. 如請求項7之半導體裝置的形成方法，其中使該第一蝕刻製程與該第二蝕刻製程重複5至20次更迭。
  11. 如請求項7之半導體裝置的形成方法，其中該第一蝕刻製程蝕刻該第一源極/汲極區且沿著該第一源極/汲極區的表面形成一聚合物副產物，其中該第二蝕刻製程蝕刻該聚合物副產物。
  12. 如請求項7之半導體裝置的形成方法，更包括： 在該閘極堆疊物的上方及該第一源極/汲極區的上方形成一層間介電質；以及 在蝕刻該第一源極/汲極區以形成該第一凹部之前，蝕刻該層間介電質，以形成一第二凹部，該第二凹部暴露該第一源極/汲極區。
  13. 如請求項7之半導體裝置的形成方法，其中該第一凹部具有筆直的側壁，其中該第一凹部的兩側壁之間的距離隨著從該第一凹部的頂部至該第一凹部的該最底表面而減少。
  14. 一種半導體裝置，包括： 一鰭狀物，在一半導體基底的上方； 一閘極堆疊物，在該鰭狀物的上方； 一磊晶源極/汲極區，在該鰭狀物的上方且相鄰於該閘極堆疊物；以及 一源極/汲極接觸件，耦接於該磊晶源極/汲極區，其中該源極/汲極接觸件的一最底表面延伸至低於該鰭狀物的一頂表面達一第一距離，其中該第一距離對比於該磊晶源極/汲極區的高度的比例是從1:3至1:2。
  15. 如請求項14之半導體裝置，更包括： 一閘極間隔物，相鄰於該閘極堆疊物；以及 一第一層間介電質（interlayer dielectric；ILD），圍繞該閘極堆疊物與該閘極間隔物，該第一層間介電質具有一頂表面齊平於該閘極堆疊物的頂表面與該閘極間隔物的頂表面，該源極/汲極接觸件延伸穿過該第一層間介電質。
  16. 如請求項15之半導體裝置，更包括：一第二層間介電質，在該第一層間介電質的上方，該源極/汲極接觸件延伸穿過該第二層間介電質。
  17. 如請求項16之半導體裝置，更包括：一層間介電質間隔物，將該源極/汲極接觸件分離於該第一層間介電質與該第二層間介電質，該層間介電質間隔物包括氧化矽、氮化矽或氮氧化矽。
  18. 如請求項14之半導體裝置，其中該源極/汲極接觸件的該最底表面延伸至低於該磊晶源極/汲極區的一頂表面達一距離，該距離在10 nm至20 nm的範圍。
  19. 如請求項14之半導體裝置，更包括： 一第二鰭狀物，在該半導體基底的上方；以及 一第二磊晶源極/汲極區，在該第二鰭狀物的上方，該第二磊晶源極/汲極區與該磊晶源極/汲極區分離，該源極/汲極接觸件耦接於該第二磊晶源極/汲極區。
  20. 如請求項19之半導體裝置，其中該磊晶源極/汲極區是在該鰭狀物的上方與一第三鰭狀物的上方的一合併的磊晶源極/汲極區，且其中該第二磊晶源極/汲極區是在該第二鰭狀物的上方與一第四鰭狀物的上方的一第二合併的磊晶源極/汲極區。
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