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TW202139357A - 半導體元件及其形成方法 - Google Patents

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TW202139357A
TW202139357A TW110112682A TW110112682A TW202139357A TW 202139357 A TW202139357 A TW 202139357A TW 110112682 A TW110112682 A TW 110112682A TW 110112682 A TW110112682 A TW 110112682A TW 202139357 A TW202139357 A TW 202139357A
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陳俊翰
李振銘
楊復凱
王美勻
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台灣積體電路製造股份有限公司
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Abstract

在一實施例中，一種半導體元件包括：閘極電極；磊晶源極∕汲極區，鄰近閘極電極；一或多個層間介電層（interlayer dielectric, ILD），於磊晶源極∕汲極區上；第一源極∕汲極接觸件，延伸穿過層間介電層，第一源極∕汲極接觸件連接至磊晶源極∕汲極區；接觸間隔物，圍繞第一源極∕汲極接觸件；以及空洞（void），設置於接觸間隔物和層間介電層之間。

Description

半導體元件及其形成方法
本發明實施例是關於半導體結構及其形成方法，特別是關於間隔物的形成。
半導體元件可用於各式各樣的電子應用，例如，私人電腦、手機、數位相機、以及其他電子器材。半導體元件的製造通常藉由相繼地沉積絕緣或介電膜層、導電層、以及半導體層等材料於半導體基底上，以及使用微影圖案化各種材料膜層以形成電路組件和其上之部件。
半導體業界藉由持續地縮小最小特徵尺寸以持續改善各種電子組件（例如電晶體、二極體、電阻、電容等）的整合密度，而允許更多組件整合於給定的面積中。然而，隨著最小特徵尺寸縮小，衍生出額外的問題需要被解決。
一種半導體元件的形成方法，包括：於第一磊晶源極∕汲極區上穿過一或多個層間介電（interlayer dielectric, ILD）層蝕刻第一接觸開口；在第一接觸開口中沿著層間介電層的第一側壁沉積第一犧牲間隔物；在第一接觸開口中沿著第一犧牲間隔物的側壁沉積第一接觸間隔物；在第一接觸開口中沿著第一接觸間隔物的側壁形成第一源極∕汲極接觸件，第一源極∕汲極接觸件連接至第一磊晶源極∕汲極區；以及在沉積第一源極∕汲極接觸件之後，移除第一犧牲間隔物的一部分以形成第一空洞（void），介於第一接觸間隔物的側壁和層間介電層的第一側壁之間。
一種半導體元件包括：閘極電極；磊晶源極∕汲極區，鄰近閘極電極；一或多個層間介電層，於磊晶源極∕汲極區上；第一源極∕汲極接觸件，延伸穿過層間介電層，第一源極∕汲極接觸件連接至磊晶源極∕汲極區；接觸間隔物，圍繞第一源極∕汲極接觸件；以及空洞，設置於接觸間隔物和層間介電層之間。
一種半導體元件，包括：半導體基底；第一磊晶源極∕汲極區，於半導體基底中；第二磊晶源極∕汲極區，於半導體基底中；一或多個層間介電層，於第一磊晶源極∕汲極區和第二磊晶源極∕汲極區上；第一源極∕汲極接觸件，延伸穿過層間介電層，第一源極∕汲極接觸件連接至第一磊晶源極∕汲極區；第一接觸間隔物，圍繞第一源極∕汲極接觸件；第一空洞，設置於第一接觸間隔物和層間介電層之間；第二源極∕汲極接觸件，延伸穿過層間介電層，第二源極∕汲極接觸件連接至第二磊晶源極∕汲極區；第二接觸間隔物，圍繞第二源極∕汲極接觸件，第二接觸間隔物和第一接觸間隔物具有相同寬度；以及第二空洞，設置於第二接觸間隔物和層間介電層之間，第二空洞具有比第一空洞更大的寬度。
以下揭露提供了許多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本揭露可在各種範例中重複元件符號及∕或字母。這樣重複是為了簡化和清楚的目的，其本身並非主導所討論各種實施例及∕或配置之間的關係。
再者，此處可使用空間上相關的用語，如「在…之下」、「下方的」、「低於」、「在…上方」、「上方的」和類似用語可用於此，以便描述如圖所示一元件或部件和其他元件或部件之間的關係。這些空間用語企圖包括使用或操作中的裝置的不同方位，以及圖式所述的方位。當裝置被轉至其他方位（旋轉90°或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
根據一些實施例，對不同寬度的源極∕汲極區形成接觸件。形成源極∕汲極接觸件的開口，且在開口中形成犧牲間隔物。藉由具有低均勻度（uniformity）的沉積製程形成犧牲間隔物，而使得犧牲間隔物減少源極∕汲極接觸開口寬度的變異。在形成源極∕汲極接觸件之後，移除犧牲間隔物以形成圍繞源極∕汲極接觸件的空洞（void）。
第1圖是根據一些實施例，繪示出簡化的鰭式場效電晶體（fin field-effect transistor, FinFET）的立體示意圖的範例。為了繪示上的清晰，鰭式場效電晶體（於下述）的一些其他特徵被省略。所示的鰭式場效電晶體可以某種方式電性連接或耦合作為例如一個電晶體或多重電晶體下操作，如兩個電晶體。
鰭式場效電晶體包括由基底50延伸的鰭片52。淺溝槽隔離（shallow trench isolation, STI）區56設置於基底50上，而鰭片52由相鄰的淺溝槽隔離區56之間凸出於上。儘管淺溝槽隔離區56被描述∕繪示為與基底50分開，可使用此處所用的「基底」用語以表示只有半導體基底或包括隔離區的半導體基底。額外地，儘管鰭片52被繪示為與基底50一起的單一連續材料，鰭片52及∕或基底50可包括單一材料或複數個材料。在本文中，鰭片52表示延伸於相鄰的淺溝槽隔離區56之間的部分。
閘極介電質82係沿著鰭片52的側壁和頂面上，而閘極電極84係在閘極介電質82上。源極∕汲極區70係設置在相對於閘極介電質82和閘極電極84兩側的鰭片52上。閘極間隔物66將源極∕汲極區70與閘極介電質82和閘極電極84分隔開。一或多個層間介電（interlayer dielectric, ILD）層（未繪示，於下文進一步論述）係設置在源極∕汲極區70和閘極電極84上，且形成對源極∕汲極區70和閘極電極84的接觸件（未繪示，於下文進一步論述）穿過層間介電層。在形成多重電晶體的實施例中，可在各種電晶體之間共享源極∕汲極區70。在由多重鰭片52形成的一個電晶體的實施例中，相鄰的源極∕汲極區70可電性連接，透過如藉由磊晶成長合併（coalesce）源極∕汲極區70，或透過以同一個源極∕汲極接觸件耦合源極∕汲極區70。
第1圖更繪示了數個參考剖面示意圖。剖面A-A係沿著鰭片52的縱軸，且在例如鰭式場效電晶體的源極∕汲極區70之間的電流流動方向。剖面B-B係垂直於剖面A-A，且延伸穿過鰭式場效電晶體的源極∕汲極區70。為了清楚起見，後續圖式會參考這些參考剖面。
第2和3圖是根據一些實施例，在製造鰭式場效電晶體的中間階段的立體示意圖。對基底50進行製程以形成鰭式場效電晶體。基底50可為半導體基底，如主體（bulk）半導體、絕緣層上半導體（semiconductor-on-insulator, SOI）基底、或其他類似材料，其可為摻雜（例如以P型或N型摻質）或未摻雜。基底50可為晶圓，如矽晶圓。總體而言，絕緣層上半導體基底為在絕緣層上形成的半導體材料膜層。絕緣層可為，舉例來說，埋入式氧化物（buried oxide, BOX）層、氧化矽層、或其他類似材料。在基底上提供絕緣層，通常為矽或玻璃基底。也可使用其他基底（如多膜層或漸變基底）。在一些實施例中，基底50的半導體材料可包括矽、鍺、化合物半導體（包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及∕或銻化銦）、合金半導體（包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及∕或砷磷化鎵銦）、或其組合。
基底50具有區域50N和區域50P。區域50N可用於形成N型元件，如N型金屬氧化物半導體（N-type metal-oxide semiconductor, NMOS）電晶體，例如N型鰭式場效電晶體（n-type fin field-effect transistor）。區域50P可用於形成P型元件，如P型金屬氧化物半導體（P-type metal-oxide semiconductor, PMOS）電晶體，例如P型鰭式場效電晶體（P-type fin field-effect transistor）。區域50N可與區域50P物理分隔開，而可在區域50N和區域50P之間設置任何數量的元件部件（例如，其他主動元件、摻雜區、隔離結構等）。
在第2圖中，形成鰭片52由基底50延伸。鰭片52為半導體條。在一些實施例中，可藉由在基底50中蝕刻溝槽以在基底50中形成鰭片52。蝕刻可為任何可接受的蝕刻製程，如反應式離子蝕刻（reactive ion etch, RIE）、中性粒子束蝕刻（neutral beam etch, NBE）、其他類似方法、或其組合。蝕刻可為異向性（anisotropic）。
可藉由任何合適的方法圖案化鰭片。舉例來說，可使用一或多個光微影製程（包括雙重圖案化或多重圖案化製程）圖案化鰭片。一般來說，雙重圖案化或多重圖案化製程結合了光微影製程和自對準製程，以創建出例如，比使用單一、直接光微影製程所得的節距更小的圖案。例如，在一實施例中，在基底上形成犧牲層，並使用光微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物作為遮罩以圖案化鰭片。
在基底50上和相鄰的鰭片52之間形成淺溝槽隔離區56。在形成淺溝槽隔離區56的範例，在中間結構（intermediate structure）上形成絕緣材料。絕緣材料可為如氧化矽的氧化物、氮化物、其他類似材料、或其組合，且可藉由高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition, HDP-CVD）、流動式化學氣相沉積（flowable chemical vapor deposition, FCVD）（例如在遠端電漿系統中的化學氣相沉積（chemical vapor deposition, CVD）基材料的沉積，以及後固化使其轉換為另一材料，如氧化物）、其他類似方法、或其組合形成。可使用以任何可接受的製程形成的其他絕緣材料。在所繪示的實施例中，絕緣材料為藉由流動式化學氣相沉積製程形成的氧化矽。一旦形成了絕緣材料，可進行退火製程。在一實施例中，形成絕緣材料使得多餘的絕緣材料覆蓋鰭片52。一些實施例可利用多重膜層。舉例來說，在一些實施例中，可先沿著基底50和鰭片52的表面形成襯層（未繪示）。之後，在襯層上形成填充材料（如上所述）。對絕緣材料施加移除製程以移除在鰭片52上的多餘的絕緣材料。在一些實施例中，可利用平坦化製程（如化學機械研磨（chemical mechanical polish, CMP））、回蝕（etch-back）製程、其組合、或其他類似方法。平坦化製程露出鰭片52，使得在完成平坦化製程之後，鰭片52和絕緣材料的頂面齊平。然後，凹蝕絕緣材料，而絕緣材料的剩餘部分形成淺溝槽隔離區56。凹蝕絕緣材料，使得在區域50N和區域50P中的鰭片52的上部由相鄰的淺溝槽隔離區56之間凸出。在凹蝕之後，鰭片52的露出部分在淺溝槽隔離區56的頂表面之上延伸。鰭片52的露出部分包括將成為所得的鰭式場效電晶體的通道區。
再者，淺溝槽隔離區56的頂面可具有平坦表面（如所示）、凸面、凹面（如碟型凹陷（dishing））、或其組合。淺溝槽隔離區56的頂面可藉由合適的蝕刻形成平坦的、凸出的、及∕或凹陷的。可使用可接受的蝕刻製程凹蝕淺溝槽隔離區56，如對於絕緣材料的材料具有選擇性的製程（例如蝕刻絕緣材料的速率高於蝕刻鰭片52的材料的速率）。舉例來說，可使用例如稀釋氫氟酸（dilute hydrofluoric (dHF) acid）以合適的蝕刻製程移除化學氧化物。
上述的製程僅僅為如何形成鰭片52的一個範例。在一些實施例中，可藉由磊晶成長製程形成鰭片52。舉例來說，可在基底50的頂面上形成介電層，而可蝕刻溝槽穿過介電層以露出下方的基底50。可在溝槽中磊晶成長同質磊晶（homoepitaxial）結構，而可凹蝕介電層使得同質磊晶結構由介電層凸出以形成鰭片52。額外地，在一些實施例中，可針對鰭片52使用異質磊晶（heteroepitaxial）結構。舉例來說，在將淺溝槽隔離區56的絕緣材料與鰭片52平坦化之後，可凹蝕鰭片52，且可在凹蝕後的鰭片52上磊晶成長不同於鰭片52的材料。在這樣的實施例中，鰭片52包括凹蝕的材料和設置在凹蝕的材料上的磊晶成長材料。在進一步的實施例中，可在基底50的頂面上形成介電層，而可蝕刻溝槽穿過介電層。接著，可使用不同於基底50的材料在溝槽中磊晶成長異質磊晶結構，而可凹蝕介電層使得異質磊晶結構由介電層凸出以形成鰭片52。在磊晶成長同質磊晶結構和異質磊晶結構的一些實施例中，可在成長期間原位（in situ）摻雜磊晶成長的材料，其可免除先前和後續的佈植，儘管可一起使用原位和佈植摻雜。
再者，在區域50N（例如N型金屬氧化物半導體區）磊晶成長不同於在區域50P（例如P型金屬氧化物半導體區）中的材料可具有優勢。在各種實施例中，可由矽鍺（例如Six Ge1-x ，其中x可在0至1的範圍）、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或其他類似材料形成鰭片52的上部。舉例來說，針對形成III-V族化合物半導體可用的材料包括砷化銦（InAs）、砷化鋁（AlAs）、砷化鎵（GaAs）、磷化銦（InP）、氮化鎵（GaN）、砷化銦鎵（InGaAs）、砷化銦鋁（InAlAs）、銻化鎵（GaSb）、銻化鋁（AlSb）、磷化鋁（AlP）、磷化鎵（GaP）、或其他類似材料，但並不以此為限。
再者，可在鰭片52及∕或基底50中形成合適的井（未繪示）。在一些實施例中，可在區域50N中形成P型井，且可在區域50P中形成N型井。在一些實施例中，可在區域50N和區域50P兩者中形成P型井或N型井。
在具有不同類型井的實施例中，可使用光阻或其他遮罩（未繪示）達到針對區域50N和區域50P的不同的佈植步驟。舉例來說，可在區域50N中的鰭片52和淺溝槽隔離區56上形成光阻。圖案化光阻以露出基底50的區域50P，如P型金屬氧化物半導體區。可藉由使用旋轉塗佈（spin-on coating）技術形成光阻，且可使用可接受的光微影技術圖案化光阻。一旦圖案化了光阻，在區域50P中進行N型雜質佈植，而光阻可充當遮罩以實質上避免N型雜質佈植於區域50N中，如N型金屬氧化物半導體區。N型雜質可為磷、砷、銻、或其他類似材料，在其區域中佈植至等於或小於1018 cm-3 的濃度，如約1017 cm-3 至1018 cm-3 之間。在佈植步驟之後，藉由如可接受的灰化製程移除光阻。
接續區域50P的佈植，在區域50P中的鰭片52和淺溝槽隔離區56上形成光阻。圖案化光阻以露出基底50的區域50N，如N型金屬氧化物半導體區。可藉由使用旋轉塗佈技術形成光阻，且可使用可接受的光微影技術圖案化光阻。一旦圖案化了光阻，可在區域50N中進行P型雜質佈植，而光阻可充當遮罩以實質上避免P型雜質佈植於區域50P中，如P型金屬氧化物半導體區。P型雜質可為硼、氟化硼、銦、或其他類似材料，在其區域中佈植至等於或小於1018 cm-3 的濃度，如介於約1017 cm-3 至1018 cm-3 。在佈植步驟之後，可藉由如可接受的灰化製程移除光阻。
在區域50N和區域50P的佈植之後，可進行退火以活化佈植的P型及∕或N型雜質。在一些實施例中，可在成長期間原位摻雜磊晶鰭片的成長材料，其可免除佈植製程，儘管可一起使用原位和佈植摻雜。
在第3圖中，在鰭片52上形成虛置閘極介電質60，且在虛置閘極介電質60上形成虛置閘極電極62。虛置閘極介電質60和虛置閘極電極62可一起被稱為「虛置閘極堆疊」。虛置閘極堆疊沿著鰭片52的側壁和頂面延伸。
在形成虛置閘極介電質60和虛置閘極電極62的範例，可在鰭片52上形成虛置介電層。虛置介電層可為例如氧化矽、氮化矽、其組合、或其他類似材料，且可根據可接受的技術沉積或熱成長。在虛置介電層上形成虛置閘極層，而在虛置閘極層上形成遮罩層。可在虛置介電層上沉積虛置閘極層，然後藉由如化學機械研磨平坦化。可在虛置閘極層上沉積遮罩層。虛置閘極層可為導電或非導電材料，如不定形的矽、多晶矽（polycrystalline-silicon, polysilicon）、多晶矽鍺（poly-crystalline silicon germanium, poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、金屬、或其他類似材料。可藉由物理氣相沉積（physical vapor deposition, PVD）、化學氣相沉積、濺鍍沉積、或其他本技術已知用來沉積導電材料的其他技術來沉積虛置閘極層。可以其他材料形成虛置閘極層，其材料相較於淺溝槽隔離區56的蝕刻具有高蝕刻選擇比。遮罩層可包括例如氮化矽、氧氮化矽、或其他類似材料。在此範例中，形成單一虛置閘極層和單一遮罩層橫越區域50N和區域50P。在一些實施例中，可沉積虛置介電層，使得虛置介電層覆蓋淺溝槽隔離區56，延伸於虛置閘極層和淺溝槽隔離區56之間。使用可接受的光微影和蝕刻技術圖案化遮罩層以形成遮罩64。然後，可藉由可接受的蝕刻技術將遮罩64的圖案轉移至虛置閘極層以形成虛置閘極電極62。可將遮罩64的圖案進一步轉移至虛置介電層以形成虛置閘極介電質60。虛置閘極電極62覆蓋鰭片52的個別通道區58（參照第4A和4B圖）。虛置閘極電極62也可具有長度方向（lengthwise direction），其與個別鰭片52的長度方向大抵垂直（在製程極限內）。
在此所述的一些實施例在使用閘極後製（gate-last）製程形成的鰭式場效電晶體的情境下做討論。在其他實施例中，可使用閘極先製（gate-first）製程。此外，一些實施例亦考慮使用於平面元件（planar device），如平面場效電晶體。
第4A至18D圖是根據一些實施例，在製造鰭式場效電晶體的進一步中間階段的剖面示意圖。第4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A～16F、17A、17B、和18A～18D圖為沿著第1圖的參考剖面A-A所示的剖面示意圖，但差別在於僅繪示了一個源極∕汲極區70。第4C和4D圖為沿著第1圖的參考剖面B-B所示的剖面示意圖，但差別在於僅繪示了兩個鰭片52。
第4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、16C、16E、17A、18A、和18C圖繪示一或多個鰭片52的第一區域50A。第4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、16D、16F、17B、18B、和18D圖繪示一或多個鰭片52的第二區域50B。同時地對第一區域50A和第二區域50B進行製程，並一起討論。在第一區域50A和第二區域50B的每一個中繪示單一鰭片52，但應理解的是，第一區域50A和第二區域50B的每一個可包括來自基底50的區域50N和區域50P兩者的鰭片52，例如第一區域50A和第二區域50B可各包括N型元件和P型元件。
在第4A和4B圖中，在虛置閘極電極62、遮罩64、及∕或鰭片52的露出表面上形成閘極間隔物66。可藉由順應性地沉積一或多個膜層的絕緣材料和後續蝕刻絕緣材料以形成閘極間隔物66。閘極間隔物66的絕緣材料可為氧化矽、氮化矽、碳氮化矽、氧碳氮化矽、其組合、或其他類似材料，且可藉由順應性的沉積製程形成（如化學氣相沉積、電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）、原子層沉積（atomic layer deposition, ALD）、或其他類似方法）。在一些實施例中，以一或多個氧碳氮化矽層形成閘極間隔物66，如兩個氧碳氮化矽層。一旦形成之後，可藉由例如濕蝕刻蝕刻絕緣材料以形成閘極間隔物66。閘極間隔物66的蝕刻可為異向性。在蝕刻之後，閘極間隔物66可具有彎曲側壁（如所示）或可具有筆直側壁（未繪示）。
在形成閘極間隔物66之前或之間，可進行輕摻雜源極∕汲極（lightly doped source/drain, LDD）區68的佈植。在具有不同元件類型的實施例中，類似於上述的佈植，可在區域50N上形成如光阻的遮罩，而露出區域50P，且可在區域50P中的露出鰭片52中佈植合適類型（例如P型）的雜質。接著，可移除遮罩。後續地，可在區域50P上形成如光阻的遮罩，而露出區域50N，且可在區域50N中的露出鰭片52中佈植合適類型（例如N型）的雜質。接著，可移除遮罩。N型雜質可為先前所述的任何N型雜質，而P型雜質可為先前所述的任何P型雜質。輕摻雜源極∕汲極區68可具有在約1015 cm-3 至1016 cm-3 範圍的雜質濃度。可使用退火以活化佈植的雜質。
然後，在鰭片52中形成磊晶源極∕汲極區70。在鰭片52中形成磊晶源極∕汲極區70，使得每個虛置閘極電極62係設置在個別相鄰對的磊晶源極∕汲極區70之間。磊晶源極∕汲極區70延伸進入，且也可穿過，輕摻雜源極∕汲極區68。在一些實施例中，使用閘極間隔物66以將磊晶源極∕汲極區70與虛置閘極電極62分開至合適的側向距離，使得磊晶源極∕汲極區70不會與後續形成的鰭式場效電晶體的閘極產生短路。可形成磊晶源極∕汲極區70以在個別的通道區58中施加應力，從而改善性能。
可藉由遮蔽區域50P（例如P型金屬氧化物半導體區）在區域50N（例如N型金屬氧化物半導體區）中形成磊晶源極∕汲極區70，並在區域50N中蝕刻鰭片52的源極∕汲極區以形成在鰭片52中的凹槽。接著，在凹槽中磊晶成長在區域50N中的磊晶源極∕汲極區70。磊晶源極∕汲極區70可包括任何可接受的材料，如適用於N型鰭式場效電晶體。舉例來說，若在區域50N中的鰭片52為矽，在區域50N中的磊晶源極∕汲極區70可包括在通道區58中施加拉伸應變（tensile strain）的材料，如矽、碳化矽、磷摻雜碳化矽、磷化矽、或其他類似材料。在區域50N中的磊晶源極∕汲極區70可具有由個別鰭片52的表面升起的表面，並可具有刻面（facet）。
可藉由遮蔽區域50N（例如N型金屬氧化物半導體區）在區域50P（例如P型金屬氧化物半導體區）中形成磊晶源極∕汲極區70，並在區域50P中蝕刻鰭片52的源極∕汲極區以形成在鰭片52中的凹槽。接著，在凹槽中磊晶成長在區域50P中磊晶源極∕汲極區70。磊晶源極∕汲極區70可包括任何可接受的材料，如適用於P型鰭式場效電晶體。舉例來說，若在區域50P中的鰭片52為矽，在區域50P中的磊晶源極∕汲極區70可包括在通道區58施加壓縮應變（compressive strain）的材料，如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或其他類似材料。在區域50P中的磊晶源極∕汲極區70也可具有由個別鰭片52的表面升起的表面，並可具有刻面。
可以摻質佈植磊晶源極∕汲極區70及∕或鰭片52以形成源極∕汲極區（類似於前述用來形成輕摻雜源極∕汲極區的製程），接著進行退火。源極∕汲極區可具有約1019 cm-3 至1021 cm-3 的雜質濃度。源極∕汲極區的N型及∕或P型雜質可為前述的任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極∕汲極區70。
使用磊晶製程在區域50N和區域50P中形成磊晶源極∕汲極區70的結果是，磊晶源極∕汲極區70的上表面具有刻面，其向外側向擴張超過鰭片52的側壁。在一些實施例中，這些刻面造成相同鰭式場效電晶體的鄰近磊晶源極∕汲極區70合併，如第4C圖所示。在其他實施例中，在完成磊晶製程之後，鄰近的磊晶源極∕汲極區70維持分隔開，如第4D圖所示。在第4C和4D圖中所示的實施例中，形成閘極間隔物66覆蓋鰭片52的側壁延伸於淺溝槽隔離區56之上的部分，從而阻擋磊晶成長。在一些其他實施例中，可調整用來形成閘極間隔物66的蝕刻以移除間隔物材料以允許磊晶成長區延伸至淺溝槽隔離區56的表面。
在第一區域50A和第二區域50B中的虛置閘極電極62具有相同的寬度，因而在第一區域50A和第二區域50B中產生相同長度的通道區58。舉例來說，當第一區域50A和第二區域50B為核心邏輯（core logic）區時，在第一區域50A和第二區域50B中的虛置閘極電極62可具有在約18nm至22nm範圍的寬度W1 ；當第一區域50A和第二區域50B為輸入∕輸出（input/output）區時，在第一區域50A和第二區域50B中的虛置閘極電極62可具有在約25nm至150nm範圍的寬度W1 。由於磊晶製程的差異，在第一區域50A和第二區域50B中的磊晶源極∕汲極區70可具有不同的寬度。舉例來說，在第一區域50A中的磊晶源極∕汲極區70A可具有寬度W2A ，而在第二區域50B中的磊晶源極∕汲極區70B可具有寬度W2B ，寬度W2B 大於寬度W2A 。寬度W2A 和寬度W2B 可相差高達100%。舉例來說，當第一區域50A和第二區域50B為核心邏輯區時，寬度W2A 和寬度W2B 可在約15nm至30nm的範圍，寬度W2A 和寬度W2B 相差高達15nm。同樣地當第一區域50A和第二區域50B為輸入∕輸出區時，寬度W2A 和寬度W2B 可在約40nm至80nm的範圍，寬度W2A 和寬度W2B 相差高達40nm。
在第5A和5B圖中，在中間結構上沉積第一層間介電層74。可以介電材料形成第一層間介電層74，且可藉由任何合適的方法沉積，如化學氣相沉積、電漿輔助化學氣相沉積、或流動式化學氣相沉積。介電材料可包括矽酸玻璃（如磷矽酸玻璃（phospho-silicate glass, PSG）、硼矽酸玻璃（boro-silicate glass, BSG）、硼摻雜磷矽酸玻璃（boron-doped phosphor-silicate glass, BPSG）、無摻雜矽酸玻璃（undoped silicate glass, USG）、或其他類似材料）。可使用藉由任何可接受的製程所形成的其他絕緣材料。在一些實施例中，在第一層間介電層74與磊晶源極∕汲極區70、閘極間隔物66、以及遮罩64之間設置接觸蝕刻停止層（contact etch stop layer, CESL）72。接觸蝕刻停止層72可以介電材料形成，如氮化矽、氧化矽、氧氮化矽、氧化鋁、或其他類似材料，具有與上方第一層間介電層74的材料不同的蝕刻率，且可藉由合適的沉積製程形成。
在第6A和6B圖中，可進行如化學機械研磨的平坦化製程以使第一層間介電層74的頂面與虛置閘極電極62或遮罩64的頂面齊平。平坦化製程也可移除在虛置閘極電極62上的遮罩64、以及閘極間隔物66沿著遮罩64側壁的部分。在平坦化製程之後，虛置閘極電極62、閘極間隔物66、以及第一層間介電層74的頂面共面。相應地，透過第一層間介電層74露出虛置閘極電極62的頂面。在一些實施例中，遮罩64可保留，在這樣的情形下，平坦化製程將第一層間介電層74的頂面與遮罩64的頂面齊平。
在第7A和7B圖中，移除虛置閘極電極62和可選的虛置閘極介電質60，並以替代閘極80替換。替代閘極80包括閘極介電質82和閘極電極84。替代閘極80也可被稱作「閘極堆疊」或「金屬閘極」。替代閘極80沿著鰭片52的通道區58的側壁延伸。
在形成替代閘極80的一範例，在一或多個蝕刻步驟中移除虛置閘極電極62和遮罩64（如果有），使得凹槽形成。也可移除虛置閘極介電質60在凹槽中的部分。在一些實施例中（未繪示），僅移除虛置閘極電極62，而虛置閘極介電質60保留並藉由凹槽露出。舉例來說，可在晶粒的第一區（例如核心邏輯區）中由凹槽移除虛置閘極介電質60，而可在晶粒的第二區（例如輸入∕輸出區）的凹槽中保留虛置閘極介電質60。在一些實施例中，藉由異向性乾蝕刻製程移除虛置閘極電極62。舉例來說，蝕刻製程可包括使用反應氣體的乾蝕刻製程，其反應氣體選擇性地移除虛置閘極電極62的材料，移除虛置閘極電極62的材料的速率高於移除第一層間介電層74和閘極間隔物66的材料的速率。凹槽露出鰭片52。特別的是，藉由凹槽露出通道區58。每個通道區58係設置在相鄰對的磊晶源極∕汲極區70之間。在移除製程期間，當蝕刻虛置閘極電極62時，可使用虛置閘極介電質60作為蝕刻停止層。然後，在移除虛置閘極電極62之後，可可選地移除虛置閘極介電質60。在移除製程之後，在凹槽中（如在鰭片52的頂面和側壁上、以及在閘極間隔物66的側壁上）順應性地沉積閘極介電質82。也可在第一層間介電層74的頂面上形成閘極介電質82。在一些實施例中，閘極介電質82包括氧化矽、氮化矽、或其多膜層。在一些實施例中，閘極介電質82包括高介電常數（high-k）介電材料，而在這些實施例中，閘極介電質82可具有大於約7.0的介電常數值，且可包括金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛、或其組合的矽酸。閘極介電質82的形成方法可包括分子束沉積（molecular-beam deposition, MBD）、原子層沉積、電漿輔助化學氣相沉積、或其他類似方法。在部分虛置閘極介電質60保留在凹槽中的實施例中，閘極介電質82包括虛置閘極介電質60的材料（例如氧化矽（SiO2 ））。分別在閘極介電質82上設置閘極電極84，其填入凹槽的剩餘部分。閘極電極84可包括含金屬材料，如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、或其多膜層。舉例來說，儘管在一些圖式中繪示單一膜層的閘極電極84，每個閘極電極84可包括任何數量的襯層84A、任何數量的功函數調整層84B、以及填充材料84C，如第7B圖所示。在填充閘極電極84之後，可進行如化學機械研磨的平坦化製程以移除閘極介電質82和閘極電極84的材料的多餘部分，其多餘部分位在第一層間介電層74的頂面上。閘極介電質82和閘極電極84的材料的剩餘部分因而形成所得的鰭式場效電晶體的替代閘極80。
在第8A和8B圖中，在第一層間介電層74上沉積第二層間介電層92。在一些實施例中，第二層間介電層92為藉由流動式化學氣相沉積方法形成的流動式膜層。在一些實施例中，以介電材料形成第二層間介電層92，介電材料如磷矽酸玻璃、硼矽酸玻璃、硼摻雜磷矽酸玻璃、無摻雜矽酸玻璃、或其他類似材料，且可藉由任何合適的方法沉積，如化學氣相沉積和電漿輔助化學氣相沉積。在一些實施例中，蝕刻停止層90係設置在第二層間介電層92與閘極電極84、第一層間介電層74、以及閘極間隔物66之間。蝕刻停止層90可以介電材料形成，如氮化矽、氧化矽、氧氮化矽、氧化鋁、或其他類似材料，具有與上方的第二層間介電層92的材料不同的蝕刻速率，且可藉由合適的沉積製程形成。在一些實施例中，在形成第二層間介電層92和蝕刻停止層90之前，可凹蝕替代閘極80（例如閘極介電質82和閘極電極84），且可在凹槽中形成閘極遮罩。
應理解的是，所示結構僅為一範例結構。其他的變異是可能的。舉例來說，所示結構包括兩個層間介電層74和92、以及兩個蝕刻停止層72和90，但可使用任何數量的層間介電層和蝕刻停止層。在一些實施例中，如在閘極先製製程中，可使用單一層間介電層和單一蝕刻停止層。
在第9A和9B圖中，形成接觸開口94穿過第一層間介電層74、第二層間介電層92、接觸蝕刻停止層72、以及蝕刻停止層90。接觸開口94露出磊晶源極∕汲極區70。可使用可接受的光微影和蝕刻技術形成接觸開口94。在一些實施例中，可因為蝕刻接觸開口94的結果而產生，例如過度蝕刻磊晶源極∕汲極區70的一些損失。蝕刻接觸開口94可移除在磊晶源極∕汲極區70上的全部的第一層間介電層74（參照第9A圖）或僅部分的第一層間介電層74（參照第9B圖）。
由於機台錯誤、遮蔽錯誤、及∕或磊晶源極∕汲極區70上方的膜層（例如第一層間介電層74和第二層間介電層92）的形貌（topography）變異，接觸開口94的寬度可發生變異。如此一來，接觸開口94可具有非均勻的寬度。舉例來說，磊晶源極∕汲極區70A和70B的寬度W2A 和寬度W2B （參照第4A和4B圖）中的差異可造成圖案負載（pattern loading），而因此第一層間介電層74及∕或第二層間介電層92可具有不均勻的形貌，其可造成接觸開口94具有在第一區域50A和第二區域50B中的不同寬度。特別的是，在第二區域50B中形成較大的磊晶源極∕汲極區70B可導致在第二區域50B中的接觸開口94較寬並具有較低的深寬比（aspect ratio）。舉例來說，在第一區域50A中的接觸開口94A可具有在約20nm至24nm範圍的寬度W3A ，而在第二區域50B中的接觸開口94B可具有在約30nm至40nm範圍的寬度W3B ，寬度W3B 比寬度W3A 大約25%至100%。如於下文進一步論述，接觸開口94的寬度變異將被後續形成的間隔物縮小。
在第10A和10B圖中，在接觸開口94中沉積犧牲間隔物層96。沉積製程為順應性的，使得犧牲間隔物層96具有水平部分96H和垂直部分96V。犧牲間隔物層96所形成的材料係與後續形成的接觸間隔物（於下述）具有高蝕刻選擇比。可以非導電材料形成犧牲間隔物層96，如無摻雜矽、氧化矽、氮化矽、氧碳氮化矽、或其他類似材料，且可藉由沉積製程形成，如化學氣相沉積、原子層沉積、或其他類似方法。
在一些實施例中，犧牲間隔物層96為未摻雜矽膜層，藉由具有低均勻度的沉積製程（如化學氣相沉積）形成。藉由低均勻度沉積製程形成犧牲間隔物層96導致犧牲間隔物層96具有非均勻寬度的垂直部分96V。特別的是，具有較高深寬比的接觸開口94可容納用於化學氣相沉積的較小體積的前驅物氣體。如此一來，在較小的接觸開口94A中形成的犧牲間隔物層96少於在較大的接觸開口94B中形成的犧牲間隔物層96，且在接觸開口94B中的犧牲間隔物層96的垂直部分96V比在接觸開口94A中的犧牲間隔物層96的垂直部分96V更寬。舉例來說，在接觸開口94A中的垂直部分96V可具有寬度W4A ，而在接觸開口94B中的垂直部分96V可具有寬度W4B ，寬度W4B 大於寬度W4A 。關於寬度W4A 和寬度W4B 的細節於下進一步論述。
在第11A和11B圖中，移除犧牲間隔物層96的水平部分96H。可藉由可接受的蝕刻技術移除水平部分96H。在一些實施例中，藉由乾蝕刻製程移除水平部分96H。舉例來說，蝕刻製程可包括使用反應氣體的等向性（isotropic）乾蝕刻，其反應氣體選擇性地移除犧牲間隔物層96的材料，移除犧牲間隔物層96的材料的速率高於移除第二層間介電層92和磊晶源極∕汲極區70的材料的速率。在犧牲間隔物層96為未摻雜矽的實施例中，反應氣體可包括氯化溴（bromine chloride, BrCl）、甲烷（methane, CH4 ）、氟甲烷（fluoromethane, CH3 F）、其組合、或其他類似材料。可藉由蝕刻製程形成一些間隔物副產物98。間隔物副產物98可沿著接觸開口94的側壁和底部，且也可沿著第二層間介電層92的表面。繼續犧牲間隔物層96為未摻雜矽的上述範例，可以聚合物形成間隔物副產物98，其聚合物如溴矽氧烷（bromosiloxane）或氯矽氧烷（chlorosiloxane）。間隔物副產物98可為氧化物。
犧牲間隔物層96的剩餘垂直部分96V為犧牲間隔物100，其將在後續蝕刻製程中被移除以形成圍繞後續形成的源極∕汲極接觸件的空洞。在一些實施例中，如當蝕刻製程為等向性時，犧牲間隔物100可具有與對應的犧牲間隔物層96的垂直部分96V實質上相同的寬度。換言之，在接觸開口94A中的的犧牲間隔物100A可具有與在接觸開口94A中的垂直部分96V相同的寬度W4A ，而在接觸開口94B中的的犧牲間隔物100B可具有與在接觸開口94B中的垂直部分96V相同的寬度W4B 。在蝕刻之後，犧牲間隔物100A可具有在約3nm至5nm範圍的寬度W4A ，而犧牲間隔物100B可具有在約6nm至11nm範圍的寬度W4B ，寬度W4B 比寬度W4A 大約20%至270%。
在第12A和12B圖中，可可選地移除間隔物副產物98以露出磊晶源極∕汲極區70。當間隔物副產物98為氧化物時，可藉由化學氧化物移除法移除，如使用稀釋氫氟酸、去離子水（deionized water, DIW）、或其他類似化學品的濕蝕刻。在移除間隔物副產物98之後，犧牲間隔物100保留在接觸開口94中。
在第13A和13B圖中，在中間結構上和在接觸開口94中沉積接觸間隔物層102。接觸間隔物層102位在磊晶源極∕汲極區70上，且沿著犧牲間隔物100的側壁延伸。沉積為順應性的，使得接觸間隔物層102具有水平部分102H和垂直部分102V。可以介電材料形成接觸間隔物層102，如氮化矽、氧化矽、氧氮化矽、氧化鋁、或其他類似材料。在一些實施例中，以相同的介電材料形成接觸蝕刻停止層72、蝕刻停止層90、以及接觸間隔物層102，如氮化矽。可藉由沉積製程（如化學氣相沉積、原子層沉積、或其他類似方法）形成接觸間隔物層102。
在一些實施例中，接觸間隔物層102為藉由具有高均勻度的沉積製程所形成的氮化矽膜層，如自我限制（self-limiting）製程，如原子層沉積。接觸間隔物層102的沉積製程的均勻度高於犧牲間隔物層96的沉積製程的均勻度。藉由高均勻度沉積製程形成接觸間隔物層102導致在第一區域50A和第二區域50B中的接觸間隔物層102具有實質上均勻寬度（在製程極限內）的垂直部分102V。特別的是，無論接觸開口94的各種尺寸，給予足夠時間，自我限制沉積製程可形成接觸間隔物層102至均勻的厚度。
在第14A和14B圖中，進行蝕刻製程以移除接觸間隔物層102的水平部分102H，將接觸間隔物層102的垂直部分102V留在接觸開口94中。蝕刻可藉由濕蝕刻或乾蝕刻。接觸間隔物層102的剩餘垂直部分102V為接觸間隔物104，其作為後續形成的源極∕汲極接觸件的額外阻障層。在第一區域50A和第二區域50B中的接觸間隔物104具有均勻的寬度（在製程極限內）。舉例來說，在接觸開口94A和94B中的接觸間隔物104可具有在約2.5nm至3.0nm範圍的相同寬度W5 。
在形成犧牲間隔物100和接觸間隔物104之後，接觸開口94具有縮小的寬度。舉例來說，在形成犧牲間隔物100和接觸間隔物104之後，接觸開口94A可具有在約12.5nm至13.5nm範圍的寬度W6A ，而接觸開口94B可具有在約16nm至18nm範圍的寬度W6B ，接觸開口94的最終寬度W6A 和W6B 小於接觸開口94的初始寬度W3A 和W3B （參照第9A和9B圖）。特別的是，寬度W6A 和W6B 分別比寬度W3A 和W3B 小寬度W4A 和W4B 。如上所提及，犧牲間隔物100A的寬度W4A 小於犧牲間隔物100B的寬度W4B 。因此，接觸開口94B的寬度縮小的量大於接觸開口94A的寬度減小的量。舉例來說，寬度W6A 可比寬度W3A 小約40%至60%，而寬度W6B 可比寬度W3B 小約52%至68%，寬度W3B 和寬度W6B 之間的差異大於寬度W3A 和寬度W6A 之間的差異。如此一來，接觸開口94的最終寬度W6A 和W6B 的差異小於接觸開口94的初始寬度W3A 和W3B 的差異。特別的是，接觸開口94的最終寬度W6A 和W6B 之間的變異可能很小，事實上可能夠小以滿足三標準差規則（three-sigma rule）。舉例來說，寬度W6B 可小量大於寬度W6A ，如約18%至44%。形成犧牲間隔物層96的垂直部分96V至非均勻的寬度允許接觸開口94的寬度W6A 和W6B 的變異如此縮小。縮小寬度W6A 和W6B 的變異有助於後續形成的源極∕汲極接觸件調整至所欲的數值，其可助於減少接觸件的短路。
在第15A和15B圖中，在接觸開口94中形成下源極∕汲極接觸件106。在每個磊晶源極∕汲極區70上形成矽化物108。可藉由在接觸開口94中沉積導電材料，並進行退火以形成矽化物108。導電材料可為鈦、氮化鈦、鈷、鎳、其他類似材料、或其組合。矽化物108物理和電性耦合至磊晶源極∕汲極區70。接著，在接觸開口94中形成襯層（如擴散阻障層、黏著層、或其他類似部件）和導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭、或其他類似材料，且沿著接觸間隔物104形成。導電材料可為鈷、鎢、釕、鋁、銅、銀、金、鎳、或其他類似材料，且可藉由沉積、電鍍、或其他類似方法形成。可進行如化學機械研磨的平坦化製程由第二層間介電層92的頂面移除多餘材料。剩餘的襯層和導電材料形成下源極∕汲極接觸件106。下源極∕汲極接觸件106可實質上具有與接觸開口94相同的寬度。舉例來說，在接觸開口94A中的下源極∕汲極接觸件106A可具有寬度W6A ，而在接觸開口94B中的下源極∕汲極接觸件106B可具有寬度W6B 。
在第16A和16B圖中，進行蝕刻製程以移除部分犧牲間隔物100並形成空洞110圍繞下源極∕汲極接觸件106。空洞110係以真空或空氣填入，其兩者皆具有很低的相對介電係數（relative permittivity）。空洞110因而有助於將下源極∕汲極接觸件106與閘極電極84電性隔離。空洞110可具有與對應的犧牲間隔物100實質上相同的寬度。舉例來說，犧牲間隔物100A的移除形成了具有寬度W4A 的空洞110A，而犧牲間隔物100B的移除形成了具有寬度W4B 的空洞110B。蝕刻製程可包括使用反應氣體的乾蝕刻製程，其反應氣體選擇性地移除犧牲間隔物100的材料，移除犧牲間隔物100的材料的速率高於移除下源極∕汲極接觸件106、接觸間隔物104、第二層間介電層92、以及接觸蝕刻停止層72的材料的速率。在以未摻雜矽形成犧牲間隔物100和以氮化矽形成接觸間隔物104、蝕刻停止層90、以及接觸蝕刻停止層72的實施例中，反應氣體可包括三氟化氮（nitrogen trifluoride, NF3 ）、氫氣（hydrogen, H2 ）、其組合、或其他類似化學品。在這樣的實施例中，蝕刻製程可移除矽比移除氮化矽快約10倍至3000倍。
在蝕刻製程完成後，一些殘留間隔物112可保留在空洞110中的下部。舉例來說，蝕刻製程可移除犧牲間隔物100的上部，而在蝕刻製程之後，殘留間隔物112包括犧牲間隔物100的下部仍保留。殘留間隔物112物理接觸磊晶源極∕汲極區70。可以犧牲間隔物100的材料、或可以其原生氧化物形成殘留間隔物112。殘留間隔物112的高度取決於空洞110的寬度W4A 和W4B ，由於較窄的空洞110容納用於蝕刻製程的較小體積的反應氣體，較大的殘留間隔物112保留在較窄的空洞110中。殘留間隔物112的尺寸於下文進一步論述。
形成殘留間隔物112是可選的。在一些如繪示於第16C和16D圖中的實施例，殘留間隔物112形成在較窄的空洞110中（例如在第一區域50A中），而不在較寬的空洞110中（例如在第二區域50B中）。在一些如繪示於第16E和16F圖中的實施例，未形成殘留間隔物112。
在第17A和17B圖中，在第二層間介電層92上沉積第三層間介電層122。在一些實施例中，第三層間介電層122為藉由流動式化學氣相沉積法形成的流動式膜層。在一些實施例中，以介電材料形成第三層間介電層122，介電材料如磷矽酸玻璃、硼矽酸玻璃、硼摻雜磷矽酸玻璃、無摻雜矽酸玻璃、或其他類似材料，且可藉由任何合適的方法沉積，如化學氣相沉積和電漿輔助化學氣相沉積。蝕刻停止層120係設置在第三層間介電層122與下源極∕汲極接觸件106、接觸間隔物104、以及第二層間介電層92之間。蝕刻停止層120可以介電材料形成，如氮化矽、氧化矽、氧氮化矽、氧化鋁、或其他類似材料，具有與上方的第三層間介電層122的材料不同的蝕刻速率，且可藉由合適的沉積製程形成。
蝕刻停止層120具有部分填入空洞110上部的部分。空洞110因而被密封，使得在後續製程期間，其他材料不能沉積在空洞110中。蝕刻停止層120形成在空洞110中的量取決於空洞110的寬度W4A 和W4B ，由於較小的空洞110的間隙填入性質不佳，較少的蝕刻停止層120形成在較小的空洞110中。舉例來說，蝕刻停止層120在空洞110A中的部分120A可具有高達約3nm的高度H1A ，而蝕刻停止層120在空洞110B中的部分120B可具有高達約5nm的高度H1B ，高度H1B 大於高度H1A 。在空洞110中的蝕刻停止層120的部分120A和部分120B有助於後續形成的接觸件的對準（於下文進一步論述），確保在空洞110中不會形成接觸件。蝕刻停止層120的剩餘部分120C係設置在蝕刻停止層120的部分120A和部分120B、下源極∕汲極接觸件106、接觸間隔物104、以及第二層間介電層92上。
如上所提及，一些殘留間隔物112可保留在結構中。舉例來說，在第一區域50A中的殘留間隔物112A可具有高達約1nm的高度H2A ，而在第二區域50B中的殘留間隔物112B可具有高達約1nm的高度H2B ，高度H2A 大於高度H2B 。殘留間隔物112的高度夠小，使得下源極∕汲極接觸件106和閘極電極84之間的大部分空間被空洞110佔據。舉例來說，空洞110A在下源極∕汲極接觸件106A和閘極電極84之間的部分可具有在約0.5nm至2.5nm範圍的高度H3A ，而空洞110B在下源極∕汲極接觸件106B和閘極電極84之間的部分可具有在約3.5nm至8.5nm範圍的高度H3B ，高度H3B 大於高度H3A 。高度H2A 和H2B 很小，如分別小於高度H3A 和H3B 的一半。換言之，磊晶源極∕汲極區70的最頂面和殘留間隔物112的最頂面之間的距離小於殘留間隔物112的最頂面和閘極電極84的最頂面之間的距離。空洞110提供比殘留間隔物112更多的電性隔離，而因此形成殘留間隔物112至很小的高度H2A 和H2B 有助於提供下源極∕汲極接觸件106和閘極電極84之間大量的電性隔離，因而減少所得的鰭式場效電晶體的寄生電容。
在上述製程完成之後，接觸間隔物104和下源極∕汲極接觸件106一起具有三個部分，每個部分被不同的介電材料圍繞。接觸間隔物104和下源極∕汲極接觸件106的上部被部分蝕刻停止層120（例如氮化矽）圍繞。接觸間隔物104和下源極∕汲極接觸件106的中部被空洞110（例如空氣）圍繞。接觸間隔物104和下源極∕汲極接觸件106的下部被殘留間隔物112（例如未摻雜矽）圍繞。
在第18A和18B圖中，形成上源極∕汲極接觸件124和閘極接觸件126。形成上源極∕汲極接觸件124的開口穿過第三層間介電層122和蝕刻停止層120，而形成閘極接觸件126的開口穿過第三層間介電層122、蝕刻停止層120、第二層間介電層92、以及蝕刻停止層90。可使用可接受的光微影和蝕刻技術形成開口。在開口中形成襯層（如擴散阻障層、黏著層、或其他類似部件）和導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭、或其他類似材料。導電材料可為銅、銀、金、鎢、鈷、鋁、鎳、或其他類似材料。可進行如化學機械研磨的平坦化製程由第三層間介電層122的頂面移除多餘材料。剩餘的襯層和導電材料形成在開口中的上源極∕汲極接觸件124和閘極接觸件126。上源極∕汲極接觸件124物理和電性耦合至下源極∕汲極接觸件106，而閘極接觸件126物理和電性耦合至閘極電極84。可在不同的製程中，或在相同的製程中，形成上源極∕汲極接觸件124和閘極接觸件126。儘管繪示為在同一個剖面中形成，應理解的是，可在不同的剖面中形成上源極∕汲極接觸件124和閘極接觸件126的每一個，其可避免接觸件的短路。
形成蝕刻停止層120具有部分120A和部分120B延伸進入空洞110可助於確保沒有上源極∕汲極接觸件124形成在空洞110中。在一些實施例中，如在第18C和18D圖所示，上源極∕汲極接觸件124可位移或可形成為不一致的寬度。當這樣的位移發生，上源極∕汲極接觸件124延伸進入（但未穿過）蝕刻停止層120的部分120A和部分120B。如此一來，不會有空洞110的裂口發生，因而增加下源極∕汲極接觸件106的電性隔離。
實施例可達到一些優勢。藉由化學氣相沉積製程形成犧牲間隔物100允許形成犧牲間隔物100至非均勻的寬度，在較寬的接觸開口94中形成較寬的犧牲間隔物100。可因而以自我調整的方式縮小下源極∕汲極接觸件106的寬度W6A 和W6B 的變異。可因而調整下源極∕汲極接觸件106的尺寸至所欲的數值，而不需要優化機台。也可減少遮蔽錯誤及∕或形貌變異的效應，增加所得的鰭式場效電晶體的製造良率。
第19A至20B圖是根據一些其他實施例，在製造鰭式場效電晶體的中間階段的剖面示意圖。第19A、19B、20A、和20B圖為沿著第1圖的參考剖面A-A所繪示的剖面示意圖，但差別在於僅繪示了一個磊晶源極∕汲極區70。第19A和20A圖繪示第一區域50A，而第19B和20B圖繪示第二區域50B。
在第19A和19B圖中，獲得了類似於第16A和16B圖的中間結構。接著，以關於上述第17A和17B圖相似的方法，在下源極∕汲極接觸件106、接觸間隔物104、以及第二層間介電層92上沉積蝕刻停止層120。舉例來說，蝕刻停止層120具有部分120A和部分120B，沿著接觸間隔物104的側壁延伸。
在沉積蝕刻停止層120之後，擴張第二層間介電層92以接觸接觸間隔物104的側壁和蝕刻停止層120的部分120A和部分120B的側壁。擴張第二層間介電層92收縮空洞110。空洞110A和空洞110B因而分別具有縮小的高度H4A 和高度H4B ，高度H4B 大於高度H4A 。舉例來說，高度H4A 可在約0.5nm至2.5nm的範圍，而高度H4B 可在約3.5nm至8.5nm的範圍。
在一些實施例中，藉由以雜質（如鍺、硼、氬、錫、矽、或其他類似元素）佈植第二層間介電層92以擴張第二層間介電層92。可佈植第二層間介電層92以具有在約1014 cm-3 至1016 cm-3 範圍的雜質濃度。可在高能量下（如在約30keV和40keV之間）進行佈植，使得雜質通過蝕刻停止層120並佈植於第二層間介電層92中。以雜質佈植第二層間介電層92可增加第二層間介電層92的體積，因而造成第二層間介電層92擴張。在佈植之後，第二層間介電層92可因而具有較小的密度。
在第20A和20B圖中，在蝕刻停止層120上沉積第三層間介電層122。以關於上述第17A和17B圖相似的方法，沉積第三層間介電層122。接著，形成上源極∕汲極接觸件124和閘極接觸件126延伸穿過第三層間介電層122、蝕刻停止層120、以及第二層間介電層92。可以關於上述第18A和18B圖相似的方法形成上源極∕汲極接觸件124和閘極接觸件126。
一種半導體元件的形成方法，包括：於第一磊晶源極∕汲極區上穿過一或多個層間介電層蝕刻第一接觸開口；在第一接觸開口中沿著層間介電層的第一側壁沉積第一犧牲間隔物；在第一接觸開口中沿著第一犧牲間隔物的側壁沉積第一接觸間隔物；在第一接觸開口中沿著第一接觸間隔物的側壁形成第一源極∕汲極接觸件，第一源極∕汲極接觸件連接至第一磊晶源極∕汲極區；以及在沉積第一源極∕汲極接觸件之後，移除第一犧牲間隔物的一部分以形成介於第一接觸間隔物的側壁和層間介電層的第一側壁之間的第一空洞。
在半導體元件的形成方法的一些實施例中，沉積第一犧牲間隔物包括：以第一沉積製程在第一接觸開口中沉積犧牲間隔物層；以及移除犧牲間隔物層的水平部分，第一犧牲間隔物包括剩餘在第一接觸開口中的犧牲間隔物層的垂直部分。在半導體元件的形成方法的一些實施例中，沉積第一接觸間隔物包括：以第二沉積製程在第一接觸開口中沉積接觸間隔物層，第二沉積製程具有比第一沉積製程更大的均勻度；以及移除接觸間隔物層的水平部分，第一接觸間隔物包括剩餘在第一接觸開口中的接觸間隔物層的垂直部分。在半導體元件的形成方法的一些實施例中，第一沉積製程為化學氣相沉積，而第二沉積製程為原子層沉積。在半導體元件的形成方法的一些實施例中，移除第一犧牲間隔物的部分包括：以蝕刻製程蝕刻第一犧牲間隔物的上部，蝕刻製程移除第一犧牲間隔物的材料的速率高於移除第一接觸間隔物的材料的速率。在半導體元件的形成方法的一些實施例中，蝕刻製程形成殘留間隔物，包括在蝕刻製程之後剩餘第一犧牲間隔物的下部。在半導體元件的形成方法的一些實施例中，第一磊晶源極∕汲極區係鄰近於閘極電極設置，介於第一磊晶源極∕汲極區的最頂面和殘留間隔物的最頂面之間的第一距離小於介於殘留間隔物的最頂面和閘極電極的最頂面之間的第二距離。在一些實施例中，半導體元件的形成方法更包括：於第二磊晶源極∕汲極區上穿過層間介電層蝕刻第二接觸開口，第二接觸開口具有比第一接觸開口更大的寬度；在第二接觸開口中沿著層間介電層的第二側壁沉積第二犧牲間隔物，第二犧牲間隔物具有比第一犧牲間隔物更大的寬度；在第二接觸開口中沿著第二犧牲間隔物的側壁沉積第二接觸間隔物，第二接觸間隔物和第一接觸間隔物具有相同寬度；在第二接觸開口中沿著第二接觸間隔物的側壁形成第二源極∕汲極接觸件，第二源極∕汲極接觸件連接至第二磊晶源極∕汲極區；以及在移除第一犧牲間隔物的部分的同時，移除第二犧牲間隔物的一部分以形成介於第二接觸間隔物的側壁和層間介電層的第二側壁之間的第二空洞。在一些實施例中，半導體元件的形成方法更包括：在第一空洞的上部中和在第二空洞的上部中的層間介電層上沉積第一介電層，第一介電層在第一空洞的部分具有第一高度，第一介電層在第二空洞的部分具有第二高度，第一高度小於第二高度。在一些實施例中，半導體元件的形成方法更包括：在沉積第一介電層之後，擴張層間介電層的至少一個以收縮第一空洞和第二空洞，擴張包括在層間介電層的至少一個中佈植雜質。
在一實施例中，一種半導體元件包括：閘極電極；鄰近閘極電極的磊晶源極∕汲極區；於磊晶源極∕汲極區上的一或多個層間介電層；延伸穿過層間介電層的第一源極∕汲極接觸件，第一源極∕汲極接觸件連接至磊晶源極∕汲極區；圍繞第一源極∕汲極接觸件的接觸間隔物；以及設置於接觸間隔物和層間介電層之間的空洞。
在一些實施例中，半導體元件更包括：設置於接觸間隔物和層間介電層之間的第一間隔物，第一間隔物接觸磊晶源極∕汲極區。在半導體元件的一些實施例中，介於磊晶源極∕汲極區的最頂面和第一間隔物的最頂面之間的第一距離小於介於第一間隔物的最頂面和閘極電極的最頂面之間的第二距離。在一些實施例中，半導體元件更包括：第一介電層，具有第一部和第二部，第一部設置於層間介電層、接觸間隔物、以及第一源極∕汲極接觸件上，第二部設置於接觸間隔物和層間介電層之間，空洞設置於第一間隔物上和第一介電層下。
在一實施例中，一種半導體元件，包括：半導體基底；於半導體基底中的第一磊晶源極∕汲極區；於半導體基底中的第二磊晶源極∕汲極區；於第一磊晶源極∕汲極區和第二磊晶源極∕汲極區上的一或多個層間介電層；延伸穿過層間介電層的第一源極∕汲極接觸件，第一源極∕汲極接觸件連接至第一磊晶源極∕汲極區；圍繞第一源極∕汲極接觸件的第一接觸間隔物；設置於第一接觸間隔物和層間介電層之間的第一空洞；延伸穿過層間介電層的第二源極∕汲極接觸件，第二源極∕汲極接觸件連接至第二磊晶源極∕汲極區；圍繞第二源極∕汲極接觸件的第二接觸間隔物，第二接觸間隔物和第一接觸間隔物具有相同寬度；以及設置於第二接觸間隔物和層間介電層之間的第二空洞，第二空洞具有比第一空洞更大的寬度。
在一些實施例中，半導體元件更包括：設置於第一接觸間隔物和層間介電層之間的第一間隔物，第一空洞設置於第一間隔物上，第一間隔物和第一空洞具有相同寬度；以及設置於第二接觸間隔物和層間介電層之間的第二間隔物，第二空洞設置於第二間隔物上，第二間隔物和第二空洞具有相同寬度。在半導體元件的一些實施例中，第一間隔物具有比第二間隔物更大的高度。在半導體元件的一些實施例中，相對於蝕刻製程，第一間隔物和第二間隔物具有比第一接觸間隔物和第二接觸間隔物更大的蝕刻速率。在一些實施例中，半導體元件更包括：第一介電層，具有第一部、第二部、以及第三部，第一部設置於第一接觸間隔物和層間介電層之間，第二部設置於第二接觸間隔物和層間介電層之間，第三部設置於第一部和第二部上。在半導體元件的一些實施例中，第一介電層的第二部具有比第一介電層的第一部更大的高度。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
50:基底 50A:第一區域 50B:第二區域 50N:區域 50P:區域 52:鰭片 56:淺溝槽隔離區 58:通道區 60:虛置閘極介電質 62:虛置閘極電極 64:遮罩 66:閘極間隔物 68:輕摻雜源極∕汲極區 70:源極∕汲極區 70A:磊晶源極∕汲極區 70B:磊晶源極∕汲極區 72:接觸蝕刻停止層 74:第一層間介電層 80:替代閘極 82:閘極介電質 84:閘極電極 84A:襯層 84B:功函數調整層 84C:填充材料 90:蝕刻停止層 92:第二層間介電層 94:接觸開口 94A:接觸開口 94B:接觸開口 96:犧牲間隔物層 96H:水平部分 96V:垂直部分 98:間隔物副產物 100:犧牲間隔物 100A:犧牲間隔物 100B:犧牲間隔物 102:接觸間隔物層 102H:水平部分 102V:垂直部分 104:接觸間隔物 106:下源極∕汲極接觸件 106A:下源極∕汲極接觸件 106B:下源極∕汲極接觸件 108:矽化物 110:空洞 110A:空洞 110B:空洞 112:殘留間隔物 112A:殘留間隔物 112B:殘留間隔物 120:蝕刻停止層 120A:部分 120B:部分 120C:剩餘部分 122:第三層間介電層 124:上源極∕汲極接觸件 126:閘極接觸件 A-A:剖面 B-B:剖面 H1A :高度 H1B :高度 H2A :高度 H2B :高度 H3A :高度 H3B :高度 H4A :高度 H4B :高度 W1 :寬度 W2A :寬度 W2B :寬度 W3A :寬度 W3B :寬度 W4A :寬度 W4B :寬度 W5 :寬度 W6A :寬度 W6B :寬度
以下將配合所附圖式詳述本揭露實施例之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本揭露實施例的特徵。 第1圖是根據一些實施例，繪示出鰭式場效電晶體（fin field-effect transistor, FinFET）的立體示意圖的範例。 第2和3圖是根據一些實施例，在製造鰭式場效電晶體的中間階段的立體示意圖。 第4A～4D、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A～16F、17A、17B、和18A～18D圖是根據一些實施例，在製造鰭式場效電晶體的進一步中間階段的剖面示意圖。 第19A、19B、20A、和20B圖是根據一些其他實施例，在製造鰭式場效電晶體的中間階段的剖面示意圖。
無
50:基底
50A:第一區域
50N:區域
50P:區域
52:鰭片
58:通道區
66:閘極間隔物
68:輕摻雜源極/汲極區
70:源極/汲極區
70A:磊晶源極/汲極區
72:接觸蝕刻停止層
84:閘極電極
90:蝕刻停止層
92:第二層間介電層
104:接觸間隔物
106:下源極/汲極接觸件
106A:下源極/汲極接觸件
108:矽化物
110:空洞
110A:空洞
112:殘留間隔物
112A:殘留間隔物
W4A:寬度

Claims (20)

  1. 一種半導體元件的形成方法，包括： 於一第一磊晶源極∕汲極區上穿過一或多個層間介電（interlayer dielectric, ILD）層蝕刻一第一接觸開口； 在該第一接觸開口中沿著該些層間介電層的多個第一側壁沉積一第一犧牲間隔物； 在該第一接觸開口中沿著該第一犧牲間隔物的側壁沉積一第一接觸間隔物； 在該第一接觸開口中沿著該第一接觸間隔物的側壁形成一第一源極∕汲極接觸件，該第一源極∕汲極接觸件連接至該第一磊晶源極∕汲極區；以及 在沉積該第一源極∕汲極接觸件之後，移除該第一犧牲間隔物的一部分以形成一第一空洞（void），介於該第一接觸間隔物的側壁和該些層間介電層的該些第一側壁之間。
  2. 如請求項1之半導體元件的形成方法，其中沉積該第一犧牲間隔物包括： 以一第一沉積製程在該第一接觸開口中沉積一犧牲間隔物層；以及 移除該犧牲間隔物層的水平部分，該第一犧牲間隔物包括剩餘在該第一接觸開口中的該犧牲間隔物層的垂直部分。
  3. 如請求項2之半導體元件的形成方法，其中沉積該第一接觸間隔物包括： 以一第二沉積製程在該第一接觸開口中沉積一接觸間隔物層，該第二沉積製程具有比該第一沉積製程更大的均勻度（uniformity）；以及 移除該接觸間隔物層的水平部分，該第一接觸間隔物包括剩餘在該第一接觸開口中的該接觸間隔物層的垂直部分。
  4. 如請求項3之半導體元件的形成方法，其中該第一沉積製程為化學氣相沉積（chemical vapor deposition, CVD），而該第二沉積製程為原子層沉積（atomic layer deposition, ALD）。
  5. 如請求項1之半導體元件的形成方法，其中移除該第一犧牲間隔物的該部分包括： 以一蝕刻製程蝕刻該第一犧牲間隔物的一上部，該蝕刻製程移除該第一犧牲間隔物的材料的速率高於移除該第一接觸間隔物的材料的速率。
  6. 如請求項5之半導體元件的形成方法，其中該蝕刻製程形成一殘留（residual）間隔物，包括在該蝕刻製程之後剩餘該第一犧牲間隔物的一下部。
  7. 如請求項6之半導體元件的形成方法，其中該第一磊晶源極∕汲極區係鄰近於一閘極電極設置，介於該第一磊晶源極∕汲極區的最頂面和該殘留間隔物的最頂面之間的一第一距離小於介於該殘留間隔物的最頂面和該閘極電極的最頂面之間的一第二距離。
  8. 如請求項1之半導體元件的形成方法，更包括： 於一第二磊晶源極∕汲極區上穿過該些層間介電層蝕刻一第二接觸開口，該第二接觸開口具有比該第一接觸開口更大的寬度； 在該第二接觸開口中沿著該些層間介電層的多個第二側壁沉積一第二犧牲間隔物，該第二犧牲間隔物具有比該第一犧牲間隔物更大的寬度； 在該第二接觸開口中沿著該第二犧牲間隔物的側壁沉積一第二接觸間隔物，該第二接觸間隔物和該第一接觸間隔物具有相同寬度； 在該第二接觸開口中沿著該第二接觸間隔物的側壁形成一第二源極∕汲極接觸件，該第二源極∕汲極接觸件連接至該第二磊晶源極∕汲極區；以及 在移除該第一犧牲間隔物的該部分的同時，移除該第二犧牲間隔物的一部分以形成一第二空洞，介於該第二接觸間隔物的側壁和該些層間介電層的該些第二側壁之間。
  9. 如請求項8之半導體元件的形成方法，更包括： 在該第一空洞的上部中和在該第二空洞的上部中的該些層間介電層上沉積一第一介電層，該第一介電層在該第一空洞的部分具有一第一高度，該第一介電層在該第二空洞的部分具有一第二高度，該第一高度小於該第二高度。
  10. 如請求項9之半導體元件的形成方法，更包括： 在沉積該第一介電層之後，擴張該些層間介電層的至少一個以收縮該第一空洞和該第二空洞，所述擴張包括在該些層間介電層的至少一個中佈植雜質。
  11. 一種半導體元件，包括： 一閘極電極； 一磊晶源極∕汲極區，鄰近該閘極電極； 一或多個層間介電層，於該磊晶源極∕汲極區上； 一第一源極∕汲極接觸件，延伸穿過該些層間介電層，該第一源極∕汲極接觸件連接至該磊晶源極∕汲極區； 一接觸間隔物，圍繞該第一源極∕汲極接觸件；以及 一空洞，設置於該接觸間隔物和該些層間介電層之間。
  12. 如請求項11之半導體元件，更包括： 一第一間隔物，設置於該接觸間隔物和該些層間介電層之間，該第一間隔物接觸該磊晶源極∕汲極區。
  13. 如請求項12之半導體元件，其中介於該磊晶源極∕汲極區的最頂面和該第一間隔物的最頂面之間的一第一距離小於介於該第一間隔物的最頂面和該閘極電極的最頂面之間的一第二距離。
  14. 如請求項12之半導體元件，更包括： 一第一介電層，具有一第一部和一第二部，該第一部設置於該些層間介電層、該接觸間隔物、以及該第一源極∕汲極接觸件上，該第二部設置於該接觸間隔物和該些層間介電層之間，該空洞設置於該第一間隔物上和該第一介電層下。
  15. 一種半導體元件，包括： 一半導體基底； 一第一磊晶源極∕汲極區，於該半導體基底中； 一第二磊晶源極∕汲極區，於該半導體基底中； 一或多個層間介電層，於該第一磊晶源極∕汲極區和該第二磊晶源極∕汲極區上； 一第一源極∕汲極接觸件，延伸穿過該些層間介電層，該第一源極∕汲極接觸件連接至該第一磊晶源極∕汲極區； 一第一接觸間隔物，圍繞該第一源極∕汲極接觸件； 一第一空洞，設置於該第一接觸間隔物和該些層間介電層之間； 一第二源極∕汲極接觸件，延伸穿過該些層間介電層，該第二源極∕汲極接觸件連接至該第二磊晶源極∕汲極區； 一第二接觸間隔物，圍繞該第二源極∕汲極接觸件，該第二接觸間隔物和該第一接觸間隔物具有相同寬度；以及 一第二空洞，設置於該第二接觸間隔物和該些層間介電層之間，該第二空洞具有比該第一空洞更大的寬度。
  16. 如請求項15之半導體元件，更包括： 一第一間隔物，設置於該第一接觸間隔物和該些層間介電層之間，該第一空洞設置於該第一間隔物上，該第一間隔物和該第一空洞具有相同寬度；以及 一第二間隔物，設置於該第二接觸間隔物和該些層間介電層之間，該第二空洞設置於該第二間隔物上，該第二間隔物和該第二空洞具有相同寬度。
  17. 如請求項16之半導體元件，其中該第一間隔物具有比該第二間隔物更大的高度。
  18. 如請求項16之半導體元件，其中相對於一蝕刻製程，該第一間隔物和該第二間隔物具有比該第一接觸間隔物和該第二接觸間隔物更大的蝕刻速率。
  19. 如請求項15之半導體元件，更包括： 一第一介電層，具有一第一部、一第二部、以及一第三部，該第一部設置於該第一接觸間隔物和該些層間介電層之間，該第二部設置於該第二接觸間隔物和該些層間介電層之間，該第三部設置於該第一部和該第二部上。
  20. 如請求項19之半導體元件，其中該第一介電層的該第二部具有比該第一介電層的該第一部更大的高度。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3817067A1 (en) * 2019-10-30 2021-05-05 Nexperia B.V. Combined mcd and mos transistor semiconductor device
US11489053B2 (en) * 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11862694B2 (en) 2020-09-23 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220231023A1 (en) 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet device and method
TWI779730B (zh) * 2021-07-20 2022-10-01 南亞科技股份有限公司 形成半導體裝置的方法
US12419072B2 (en) * 2021-11-12 2025-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor source/drain contacts and methods of forming the same

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6656822B2 (en) 1999-06-28 2003-12-02 Intel Corporation Method for reduced capacitance interconnect system using gaseous implants into the ILD
DE102007020258B4 (de) 2007-04-30 2018-06-28 Globalfoundries Inc. Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
US7834345B2 (en) * 2008-09-05 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistors with superlattice channels
CN102244031B (zh) * 2010-05-14 2013-11-06 中国科学院微电子研究所 一种接触孔、半导体器件和二者的形成方法
KR20120121795A (ko) 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9305835B2 (en) * 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9443956B2 (en) * 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
US9412659B1 (en) * 2015-01-29 2016-08-09 Globalfoundries Inc. Semiconductor structure having source/drain gouging immunity
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9536982B1 (en) * 2015-11-03 2017-01-03 International Business Machines Corporation Etch stop for airgap protection
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9768118B1 (en) 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
KR102587891B1 (ko) * 2016-12-22 2023-10-12 삼성전자주식회사 반도체 소자
US10121675B2 (en) * 2016-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
KR102365108B1 (ko) 2017-08-01 2022-02-18 삼성전자주식회사 집적회로 장치
US10236358B1 (en) * 2017-10-16 2019-03-19 Globalfoundries Inc. Integration of gate structures and spacers with air gaps
US10347720B2 (en) 2017-10-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Doping for semiconductor device with conductive feature
KR102376508B1 (ko) 2017-11-16 2022-03-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10553696B2 (en) 2017-11-21 2020-02-04 International Business Machines Corporation Full air-gap spacers for gate-all-around nanosheet field effect transistors
CN109904120B (zh) * 2017-12-11 2021-12-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN110098175B (zh) 2018-01-31 2021-08-20 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US10573552B2 (en) 2018-03-15 2020-02-25 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11011617B2 (en) * 2018-03-23 2021-05-18 International Business Machines Corporation Formation of a partial air-gap spacer
US10573724B2 (en) * 2018-04-10 2020-02-25 International Business Machines Corporation Contact over active gate employing a stacked spacer
US10522649B2 (en) * 2018-04-27 2019-12-31 International Business Machines Corporation Inverse T-shaped contact structures having air gap spacers
US10861953B2 (en) * 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US10755970B2 (en) * 2018-06-15 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structures
CN110660845A (zh) * 2018-06-28 2020-01-07 台湾积体电路制造股份有限公司 半导体结构的制造方法
US11205700B2 (en) * 2018-07-16 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap spacer and related methods
US10700180B2 (en) * 2018-07-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102560695B1 (ko) 2018-09-05 2023-07-27 삼성전자주식회사 집적회로 장치
US10923565B2 (en) * 2018-09-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact air gap formation
US11121236B2 (en) * 2018-09-28 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air spacer and stress liner
US10692987B2 (en) * 2018-10-19 2020-06-23 Globalfoundries Inc. IC structure with air gap adjacent to gate structure and methods of forming same
US10825721B2 (en) * 2018-10-23 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Insulating cap on contact structure and method for forming the same
US11031485B2 (en) * 2019-06-04 2021-06-08 International Business Machines Corporation Transistor with airgap spacer
US10937884B1 (en) * 2019-09-16 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate spacer with air gap for semiconductor device structure and method for forming the same
US11227950B2 (en) * 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming air spacers in semiconductor devices
US11189706B2 (en) * 2020-02-11 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with airgap and method of forming the same
US11489053B2 (en) * 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

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