[go: up one dir, main page]

TW202139296A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202139296A
TW202139296A TW110111072A TW110111072A TW202139296A TW 202139296 A TW202139296 A TW 202139296A TW 110111072 A TW110111072 A TW 110111072A TW 110111072 A TW110111072 A TW 110111072A TW 202139296 A TW202139296 A TW 202139296A
Authority
TW
Taiwan
Prior art keywords
gate
fin
region
gate stack
dielectric
Prior art date
Application number
TW110111072A
Other languages
English (en)
Other versions
TWI780640B (zh
Inventor
陳亭綱
林宛嫺
王捷平
黃泰鈞
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202139296A publication Critical patent/TW202139296A/zh
Application granted granted Critical
Publication of TWI780640B publication Critical patent/TWI780640B/zh

Links

Images

Classifications

    • H10D64/01326—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10W10/014—
    • H10W10/021—
    • H10W10/17—
    • H10W10/20—
    • H10W20/072—
    • H10W20/20—
    • H10W20/46—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

可以蝕刻閘極堆疊物，以形成延伸穿過閘極堆疊物的溝槽。溝槽移除閘極堆疊物的一部分，以將閘極堆疊物分離為第一閘極堆疊物部分及第二閘極堆疊物部分。沉積介電材料在溝槽中，以形成介電區域。前述介電區域具有在介電材料中的氣隙。氣隙可以從閘極堆疊物的下方向上延伸到插入在介於第一閘極堆疊物部分的端部與第二閘極堆疊物部分的端部之間的區域。可以形成與第一閘極堆疊物部分的接觸物及第二閘極堆疊物部分的接觸物，前述接觸物藉由介電材料及形成在介電材料中的氣隙彼此電性隔離。

Description

半導體裝置及其形成方法
本發明實施例是關於半導體裝置及其形成方法，特別是關於以空隙再填充的切割金屬閘極之半導體裝置及其形成方法。
半導體裝置用於各種電子應用中，諸如，舉例而言個人電腦、手機、數位相機及其他電子設備。通常藉由依序在半導體基板上沉積絕緣層或介電層、導電層及半導體層的材料，並使用微影使各種材料層圖案化，以在各種材料層上形成電路組件及元件，來製造半導體裝置。
半導體工業藉由不斷減少最小部件尺寸來持續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此允許將更多的部件積體化至給定的區域中。然而，隨著最小部件尺寸的減少，出現了應解決的其他問題。
一實施例是關於一種半導體裝置的形成方法，其包括：蝕刻閘極堆疊物，以形成延伸穿過閘極堆疊物的溝槽。閘極堆疊物包括金屬閘極電極、閘極介電質以及一對閘極間隔物。溝槽移除閘極堆疊物的一部分，以使閘極堆疊物分離為第一閘極堆疊物部分及第二閘極堆疊物部分。延伸溝槽至在閘極堆疊物下方的隔離區域。沉積介電材料在溝槽中，以形成介電區域。介電區域具有在介電材料中的氣隙(air gap)。氣隙從對應於隔離區域的第一深度向上延伸(extends upward)至對應於第一閘極堆疊物部分的金屬閘極電極的深度的第二深度。形成第一接觸物至第一閘極堆疊物部分的金屬閘極電極。形成第二接觸物至第二閘極堆疊物部分的金屬閘極電極，且第一接觸物與第二接觸物為電性隔離。形成第三接觸物至相鄰於第一閘極堆疊物部分設置的源極/汲極區域。
另一實施例是關於一種半導體裝置，其包括：第一鰭式場效電晶體(fin field effect transistor，FinFET)以及第二鰭式場效電晶體。第一鰭式場效電晶體包括：從基板延伸的第一鰭片、設置在第一鰭片中的第一源極/汲極區域、圍繞第一鰭片的下部的第一隔離區域、以及位於第一鰭片之上且垂直於第一鰭片並在第一隔離區域之上的第一閘極電極。第二鰭式場效電晶體包括：從基板延伸的第二鰭片、設置在第二鰭片中的第二源極/汲極區域、圍繞第二鰭片的下部的第二隔離區域、以及位於第二鰭片之上且垂直於第二鰭片並在第二隔離區域之上的第二閘極電極。第二鰭式場效電晶體相鄰於第一鰭式場效電晶體。第一閘極電極與第二閘極電極成一線(in line with)。前述半導體裝置進一步包括介電區域。前述介電區域設置於介於第一閘極電極與第二閘極電極之間。藉由介電區域，第一閘極電極與第二閘極電極電性隔離。介電區域包括第一介電材料以及設置於第一介電材料中的氣隙。
又一實施例是關於一種半導體裝置，其包括：第一金屬閘極及第二金屬閘極。前述第一金屬閘極對應於第一鰭式場效電晶體。第一金屬閘極在第一鰭片之上延伸且垂直於第一鰭片並在圍繞第一鰭片的下部的隔離材料之上。前述第二金屬閘極對應於第二鰭式場效電晶體。第二金屬閘極在第二鰭片之上延伸且垂直於第二鰭片並在隔離材料之上。隔離材料圍繞第二鰭片的下部。前述半導體裝置進一步包括介電材料。前述介電材料設置在介於第一金屬閘極的第一端及第二金屬閘極的第二端之間。空隙設置在介電材料中。空隙介於第一金屬閘極的第一端及第二金屬閘極的第二端之間。
以下的揭露內容提供許多不同的實施例或範例，以實施本揭露之不同部件(features)。以下敘述組件及佈置方式的特定範例，以簡化本揭露。當然，這些特定的範例僅為示例，而非用以限定。舉例而言，若是本揭露書敘述了將一第一部件形成於一第二部件之上(over)或上(on)，即表示其可能包括上述第一部件與上述第二部件是直接接觸(in direct contact)的實施例，且亦可能包括了將其他部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，本揭露在不同範例中可能重複使用相同的元件符號及/或標記。這些重複是為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或配置之間有特定的關係。
再者，在本文中所用的空間相關用詞，諸如「下方的(beneath)」、「下方(below)」、「較低的(lower)」、「上方(above)」、「較高的(upper)」及類似的用詞，是為了便於描述圖式中一個元件(element)或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在本文中使用的空間相關用詞也可據此進行相同解釋。
可以藉由從基板形成半導體條(亦即，鰭片)並在半導體條之上且垂直於半導體條形成閘極，來形成鰭式場效電晶體(fin field effect transistor，FinFET)裝置。隨後可以使這些半導體條或閘極切成各種長度或尺寸，以基於特定的設計需要，來提供不同的FinFET。實施例製程使用閘極切割技術，前述閘極切割技術切割替代閘極(例如，金屬閘極)以在不同的相鄰FinFET之上形成不同的閘極，而不是在用替代閘極(replacement gate)替代虛設(dummy)閘極之前切割虛設閘極。隨著技術的進步及FinFET結構尺寸的減小，由於介於閘極的切割端之間的間距(spacing)減小，在介於切割替代閘極之間的漏電流可能變得更產生問題。為幫助防止或減少從一閘極到另一閘極的漏電流，實施例在介於兩個切割閘極之間形成介電材料，前述介電材料具有設置在介於切割閘極的端部之間的氣隙(air gap)或空隙(void)。氣隙在介電材料之上提供經增強的絕緣能力，且結果是減少從一閘極到另一閘極的漏電流。
第1圖根據一些實施例，以三維視圖顯示FinFET的範例。FinFET包括在基板20(例如，半導體基板)上的鰭片24。隔離區域22設置在基板20中，且鰭片24突出於隔離區域22上方並從介於相鄰的隔離區域22之間突出。雖然將隔離區域22描述/圖示為與基板20分離，但是如本文所用，用語「基板(substrate)」可以僅用於指稱半導體基板或包括隔離區域的半導體基板。此外，鰭片24可以是單一連續材料，或者鰭片24及/或基板20可以包括複數個材料。在本文中，鰭片24是指在介於相鄰的隔離區域22之間延伸的部分。
閘極介電層32沿著鰭片24的側壁且在鰭片24的上表面之上，且閘極電極34在閘極介電層32之上。在圖式中，閘極電極34及閘極介電層32可以為虛設的，且可以在隨後的製程中以替代閘極來取代。遮罩36在閘極電極34之上。磊晶源極/汲極區域42相對於閘極介電層32及閘極電極34設置在鰭片24的相對側。閘極介電層32及閘極電極34以及任何界面層(未顯示)一起作為閘極堆疊物30。閘極間隔物38設置在閘極堆疊物30的任一側上(either side)，且介於閘極堆疊物30與磊晶源極/汲極區域42之間。第1圖進一步顯示用於之後的圖式的參考剖面。剖面A-A沿著閘極電極34的縱軸，且舉例而言，在垂直於介於FinFET的磊晶源極/汲極區域42之間的電流方向的方向上。剖面B-B垂直於剖面A-A，並沿著鰭片24的縱軸，並舉例而言，在介於FinFET的磊晶源極/汲極區域42之間的電流方向上。剖面C-C平行於剖面A-A，且延伸穿過FinFET的磊晶源極/汲極區域42。剖面D-D平行於剖面B-B，並且延伸跨過(across)閘極堆疊物30，但是在介於閘極電極34的同一側上的FinFET的相鄰磊晶源極/汲極區域42之間。為清楚起見，隨後的附圖參考這些參考剖面。
本文討論的一些實施例是在使用閘極後製(gate-last)製程形成的FinFET的背景下進行討論。在其他實施例中，可以使用閘極先製(gate-first)製程。而且，一些實施例考慮在諸如平面式場效電晶體(field-effect transistor，FET)的平面裝置中使用的態樣。
第2圖至第8圖是根據一些實施例，藉由在基板中形成鰭片的製程，來製造FinFET的中間階段的各種視圖。參照第1圖藉由線段A-A定義的剖面，第2圖、第3圖、第4圖、第6圖及第8圖顯示沿著線段A-A的剖面。第5圖及第7圖是透視圖。
在第2圖中，提供基板20。基板20可以是半導體基板，諸如塊材(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或其類似物，且基板20可以經摻雜(例如，以p型或n型摻質)或未經摻雜。基板20可以是晶片，諸如矽晶片。一般而言，SOI基板是在絕緣體層上形成的半導體材料層。絕緣體層可以是，舉例而言埋置氧化物(buried oxide，BOX)層、氧化矽層(silicon oxide)或其類似物。絕緣層設置在通常為矽或玻璃基板的基板上。也可以使用其他基板，諸如多層(multi-layered)基板或梯度(gradient)基板。在一些實施例中，基板20的半導體材料可以包括矽(silicon)；鍺(germanium)；化合物半導體(compound semiconductor)，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦( indium antimonide)；合金半導體(alloy semiconductor)，包括矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)及/或磷砷化鎵銦(gallium indium arsenide phosphide)；或其組合。
基板20具有區域20N及區域20P。區域20N可以用於形成n型裝置，諸如n型金屬氧化物半導體(N-type metal-oxide-semiconductor，NMOS)電晶體，例如n型FinFET。區域20P可以用於形成p型裝置，諸如p型金屬氧化物半導體(P-type metal-oxide-semiconductor，PMOS)電晶體，例如p型FinFET。區域20N可以與區域20P物理上地分離(如分隔件21所示)，且可以在介於區域20N與區域20P之間設置任何數量的裝置部件(例如，其他主動裝置、摻雜區域、隔離結構等)。
在第3圖中，鰭片24形成在基板20中。鰭片24是半導體帶(strips)。在一些實施例中，可以藉由在基板20中蝕刻溝槽，來在基板20中形成鰭片24。蝕刻可以是任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、其類似製程或其組合。蝕刻可以是等向性。
可以藉由任何合適的方法來使鰭片24圖案化。舉例而言，可以使用一或多種光微影製程來使鰭片24圖案化，前述光微影製程包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程與光微影及自對準製程結合，從而允許產生舉例而言，具有間距小於使用單次直接光微影法可獲得的間距的圖案。舉例而言，在一實施例中，犧牲層形成在基板之上，並使用光微影製程使犧牲層圖案化。使用自對準製程沿著經圖案化的犧牲層旁邊(alongside)形成間隔物。然後移除犧牲層，之後可以使用剩餘的間隔物來使鰭片圖案化。在一些實施例中，遮罩(或其他層)可以保留在鰭片24上。
在第4圖中，絕緣材料25形成在基板20之上，且在介於相鄰的鰭片24之間。絕緣材料25可以是諸如氧化矽之氧化物、氮化物、其類似物或其組合，且可以藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、流動式化學氣相沉積(流動式CVD，flowable CVD，FCVD)(例如，在遠程電漿系統中進行CVD類材料的沉積，並進行後固化(post-curing)以使其轉化為另一種材料，諸如氧化物)、其類似製程或其組合來形成。可以使用藉由任何可接受的製程形成的其他絕緣材料。在所示的實施例中，絕緣材料25是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，可以執行退火製程。在一實施例中，形成絕緣材料25，使得多餘的絕緣材料25覆蓋鰭片24。雖然顯示絕緣材料25為單層，但是一些實施例可以利用多層。舉例而言，在一些實施例中，可以先沿著基板20的表面及鰭片24形成襯層(未顯示)。此後，可以在襯層之上形成諸如上述討論的填充材料。
第5圖顯示可應用於區域20N或區域20P的透視圖。第6圖顯示第5圖所示的結構的剖面圖，且前述剖面圖是從如第1圖所示的包括線段A-A的平面所獲得。在第5圖及第6圖中，對絕緣材料進行移除製程，以移除鰭片24之上的多餘絕緣材料25。在一些實施例中，可以利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕(etch-back)製程或其組合。平坦化製程暴露鰭片24，使得在完成平坦化製程之後，鰭片24及絕緣材料25的上表面為齊平(level with)。在遮罩保留在鰭片24上的實施例中，平坦化製程可以暴露遮罩或移除遮罩，使得在完成平坦化製程之後，遮罩或鰭片24各自的上表面與絕緣材料25的上表面是齊平的。
第7圖顯示可應用於區域20N或區域20P的透視圖。第8圖顯示第7圖所示的結構的剖面圖，且前述剖面圖是從如第1圖所示的包括線段A-A的平面所獲得。在第7圖及第8圖中，使絕緣材料25凹入(recessed)以形成淺溝槽隔離(Shallow Trench Isolation，STI)區域(隔離區域22)。使絕緣材料25凹入，使得在區域20N及區域20P中的鰭片24的上部(通道區域24’)從介於相鄰的隔離區域22之間突出。此外，隔離區域22的上表面可以具有如圖所示的平坦表面、凸出表面、凹入表面(諸如，凹陷(dishing))或其組合。可以藉由適當的蝕刻，使隔離區域22的上表面形成為平坦的、凸出的及/或凹入的。可以使用可接受的蝕刻製程來使隔離區域22凹入，諸如對絕緣材料25的材料具有選擇比的蝕刻製程(例如，相較於鰭片24的材料，以更快的速率蝕刻絕緣材料25的材料)。舉例而言，可以使用使用舉例而言，稀釋氫氟酸(dilute hydrofluoric (dHF) acid)來移除氧化物。
關於第2圖至第8圖描述的製程僅僅是可以如何形成鰭片24的一範例。在一些實施例中，可以藉由磊晶生長製程形成鰭片24。舉例而言，可以形成介電層在基板20的上表面之上，且溝槽可以蝕刻穿過介電層以暴露出下層的基板20。可以在溝槽中磊晶生長同質(homoepitaxial)磊晶結構，且可以使介電層凹入，使得同質磊晶結構從介電層突出以形成鰭片。另外，在一些實施例中，異質(heteroepitaxial)磊晶結構可以用於鰭片24。舉例而言，可以使在第7圖至第8圖中的鰭片24凹入，且可以在經凹入的鰭片24之上磊晶生長與鰭片24不同的材料。在這樣的實施例中，鰭片24包括經凹入的材料與佈置在經凹入的材料之上的磊晶生長材料。在另一實施例中，可以在基板20的上表面之上形成介電層，且溝槽可以蝕刻穿過介電層。然後，可以使用與基板20不同的材料，在溝槽中磊晶生長異質磊晶結構，並且可以使介電層凹入，使得異質磊晶結構從介電層突出，以形成鰭片24。在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，在生長期間中，可以原位摻雜(in situ doping)磊晶生長材料，且雖然原位摻雜及植入摻雜(implantation doping)可以同時使用，但是原位摻雜可能消除之前或之後的植入。
更進一步，在區域20N(例如，NMOS區域)中磊晶生長與區域20P(例如，PMOS區域)中的材料不同的材料可能是有利的。在各種實施例中，鰭片24的上部可以由矽鍺(Six Ge1-x ，其中x可以在0至1的範圍內)、碳化矽、純鍺或實質上(substantially)為純鍺、III-V族化合物半導體、II-VI族化合物半導體或其類似物來形成。舉例而言，用於形成III-V族化合物半導體的可用的材料包括，但不限於，砷化銦、砷化鋁(aluminum arsenide)、砷化鎵、磷化銦、氮化鎵(gallium nitride)、砷化鎵銦、砷化鋁銦、銻化鎵(gallium antimonide)、銻化鋁(aluminum antimonide)、磷化鋁(aluminum phosphide)、磷化鎵(gallium phosphide)及其類似物。
進一步在第8圖中，可以在鰭片24及/或基板20中形成適當的井區(未顯示)。在一些實施例中，可以在區域20N中形成P型井區，且可以在區域20P中形成N型井區。在一些實施例中，在區域20N及區域20P兩者中形成P井區或N井區。
在具有不同井區類型的實施例中，可以使用光阻或其他遮罩(未顯示)來實現用於區域20N及區域20P的不同植入步驟。舉例而言，可以在區域20N中的鰭片24及隔離區域22之上形成光阻。使光阻圖案化以暴露基板20的區域20P，諸如PMOS區域。可以藉由使用旋轉塗佈(spin-on)技術來形成光阻，並可以使用可接受的光微影技術來對光阻進行圖案化。一旦使光阻圖案化，在區域20P中執行n型摻質植入，且光阻可以作為遮罩以實質上防止n型摻質植入到諸如NMOS區域的區域20N中。n型摻質可以是植入到區域中的磷(phosphorus)、砷(arsenic)、銻(antimony)或其類似物，且濃度等於或小於1018 cm-3 ，諸如在介於大約1016 cm-3 及大約1018 cm-3 之間。在植入之後，諸如藉由可接受的灰化製程移除光阻。
植入區域20P之後，在區域20P中的鰭片24及隔離區域22之上形成光阻。使光阻圖案化，以暴露基板20的區域20N，諸如NMOS區域。可以藉由使用旋轉塗佈技術來形成光阻，並可以使用可接受的光微影技術來對光阻進行圖案化。一旦使光阻圖案化，可以在區域20N中執行p型摻質植入，且光阻可以作為遮罩以實質上防止p型摻質植入到諸如PMOS區域的區域20P中。p型摻質可以是植入到區域中的硼(boron)、氟化硼(boron fluoride)、銦(indium)或其類似物，且濃度等於或小於1018 cm-3 ，諸如在介於大約1016 cm-3 至大約1018 cm-3 之間。在植入之後，可以諸如藉由可接受的灰化製程來移除光阻。
在區域20N及區域20P的植入之後，可以執行退火以修復植入損傷並活化已經植入的p型及/或n型摻質。在一些實施例中，可以在生長期間中原位摻雜磊晶鰭片的生長材料，且雖然原位摻雜及植入摻雜可以一起使用，原位摻雜可以消除植入。
第9圖至第34圖根據一些實施例，顯示在FinFET裝置的製造中的各種其他中間階段。第9圖至第34圖顯示區域20N及區域20P中的任一個中的部件，且將不會分別顯示每個部件。在每張附圖所附的內容中描述區域20N及區域20P的結構上的差異(如果有的話)。對於藉由參照第1圖的線段A-A、線段B-B、線段C-C及線段D-D所定義的剖面，第10A圖、第12A圖、第15A圖、第17A圖、第19A圖、第21A圖、第24A圖、第25A圖、第26A圖、第27A圖、第29A圖及第30A圖顯示沿著線段A-A的剖面。第24B圖、第25B圖、第26B圖、第27B圖、第29B圖、第30B圖及第31B圖顯示沿著線段B-B的剖面。第13A圖、第13B圖、第24C圖、第25C圖、第26C圖、第27C圖、第29C圖、第30C圖及第31C圖顯示沿著線段C-C的剖面。第10B圖、第12B圖、第15B圖、第17B圖、第19B圖、第21B圖及第30D圖顯示沿著線段D-D的剖面。
第10A圖顯示第9圖所示的結構的剖面圖，且前述剖面圖是從如第1圖所示的包括線段A-A的平面所獲得。第10B圖顯示第9圖所示的結構的剖面圖，且前述剖面圖是從如第1圖所示的包括線段D-D的平面所獲得。在第9圖、第10A圖及第10B圖中，在鰭片24上形成虛設介電層。虛設介電層可以是舉例而言，氧化矽、氮化矽、其組合或其類似物，且可以根據可接受的技術沉積或熱生長。虛設閘極層形成在虛設介電層之上，且在虛設閘極層之上形成遮罩層。虛設閘極層可以沉積在虛設介電層之上，然後諸如藉由CMP來執行平坦化。遮罩層可以沉積在虛設閘極層上。可以使用可接受的光微影及蝕刻技術，來使遮罩層圖案化以形成遮罩36。然後，可以使遮罩36的圖案轉移至虛設閘極層，以形成虛設閘極電極34。在一些實施例中(未顯示)，遮罩36的圖案也可以藉由可接受的蝕刻技術轉移到虛設介電層，以形成閘極介電層32。閘極介電層32及虛設閘極電極34一起形成虛設閘極堆疊物30。虛設閘極堆疊物30覆蓋相應的鰭片24的通道區域24’。遮罩36的圖案可用於使每個虛設閘極堆疊物30與相鄰的虛設閘極堆疊物物理上地分離。虛設閘極堆疊物30亦可以具有長度方向，前述長度方向實質上垂直於相應的磊晶鰭片24的長度方向。
虛設閘極電極34可以是導電或不導電的材料，且可以從包括非晶矽(amorphous silicon)、多晶矽(polycrystalline-silicon，polysilicon)、多晶矽-鍺(聚矽鍺，poly-crystalline silicon-germanium，poly-SiGe)、金屬氮化物(metallic nitrides)、金屬矽化物(metallic silicides)、金屬氧化物(metallic oxides)及金屬的群組中選擇。由虛設閘極層形成的虛設閘極電極34可以藉由物理氣相沉積(PVD)、CVD、濺射沉積(sputter deposition)或在本領域中為已知且用於沉積所選材料的其他技術來沉積。虛設閘極電極34可以由其他材料形成，前述其他材料對隔離區域22的蝕刻具有高蝕刻選擇比(selectivity)。由遮罩層形成的遮罩36可以包括，舉例而言氮化矽、氮氧化矽或其類似物。在一些實施例中，單一虛設閘極層及單一遮罩層跨越區域20N及區域20P形成。在其他實施例中，區域20N及區域20P中的每一個可以具有它們自己獨立的虛設閘極層及遮罩層。應注意的是，僅出於說明性目的，閘極介電層32顯示為僅覆蓋鰭片24。
同樣在第9圖、第10A圖及第10B圖中，閘極密封間隔物38A可以形成在虛設閘極堆疊物30、遮罩36及/或鰭片24(通道區域24’)的經暴露表面上。熱氧化或隨後進行非等向性蝕刻的沉積可以形成閘極密封間隔物38A。閘極密封間隔物38A可以由氧化矽、氮化矽、氧氮化矽或其類似物來形成。
在形成閘極密封間隔物38A之後，可以執行用於輕摻雜源極/汲極(lightly doped source/drain，LDD)區域(未具體顯示)的植入。在具有不同裝置類型的實施例中，類似於以上關於第7圖及第8圖所討論的植入，可以在區域20N之上形成諸如光阻的遮罩，同時暴露區域20P，且可以將適當的類型(例如，p型)的摻質植入到在區域20P中的經暴露的通道區域24’中。然後，可以移除遮罩。隨後，可以在區域20P之上形成諸如光阻的遮罩，同時暴露區域20N，且可以將適當類型(例如，n型)的摻質植入到區域20N中的經暴露的通道區域24’中。然後，可以移除遮罩。n型摻質可以是先前討論的任何n型摻質，且p型摻質可以是先前討論的任何p型摻質。輕摻雜源極/汲極區域可以具有從大約1015 cm-3 到大約1019 cm-3 的摻雜濃度。退火可用於修復摻質損壞並活化經植入的摻質。
同樣在第9圖、第10A圖及第10B圖中，沿著虛設閘極堆疊物30及遮罩36的側壁在閘極密封間隔物38A上形成閘極間隔物38B。可以藉由共形地(conformally)沉積絕緣材料，且隨後非等向性地蝕刻絕緣材料，來形成閘極間隔物38B。閘極間隔物38B的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、碳氮化矽(silicon carbonitride)或其組合。
為簡單起見，閘極密封間隔物38A及閘極間隔物38B可以一起稱為閘極間隔物38。應注意的是，以上揭露概述形成間隔物及LDD區域的製程。可以使用其他製程及順序。舉例而言，可以利用更少或更多的間隔物，可以利用不同的步驟順序(例如，可以在形成閘極間隔物38B之前，不蝕刻閘極密封間隔物38A，從而產生「L形」閘極密封間隔物；可以形成或移除間隔物；及/或其類似步驟)。此外，可以使用不同的結構及步驟來形成n型及p型裝置。舉例而言，在可以形成閘極密封間隔物38A之前，形成用於n型裝置的LDD區域，同時可以在形成閘極密封間隔物38A之後，形成用於p型裝置的LDD區域。
第12A圖顯示第11圖所示的結構的剖面圖，前述剖面圖是從如第1圖所示的包括線段A-A的平面所獲得。第12B圖顯示第11圖所示的結構的剖面圖，且前述剖面圖是從如第1圖所示的包括線段D-D的平面所獲得。第13A圖及第13B圖顯示第11圖所示的結構的剖面圖，前述剖面圖是從如第1圖所示的包括線段C-C的平面所獲得。在第11圖、第12A圖、第12B圖、第13A圖及第13B圖中，磊晶源極/汲極區域42形成在鰭片24中，以在各個通道區域24’中施加應力，從而提高性能。磊晶源極/汲極區域42形成在鰭片24中，使得每個虛設閘極堆疊物30設置在介於磊晶源極/汲極區域42的相應的相鄰對(neighboring pairs)磊晶源極/汲極區域之間。在一些實施例中，磊晶源極/汲極區域42可以延伸到鰭片24中，且亦可以穿透(penetrate through)鰭片24。在一些實施例中，閘極間隔物38用於使磊晶源極/汲極區域42與虛設閘極堆疊物30以適當的橫向距離分離，使得磊晶源極/汲極區域42不會造成後續形成的FinFET的閘極短路。
可以藉由遮蔽例如PMOS區域的區域20P，並蝕刻在區域20N中的鰭片24的源極/汲極區域以形成凹部，來形成在例如NMOS區域的區域20N中的磊晶源極/汲極區域42。然後，使區域20N中的磊晶源極/汲極區域42磊晶生長在凹部中。磊晶源極/汲極區域42可以包括任何可接受的材料，諸如適合用於n型FinFET的材料。舉例而言，如果鰭片24是矽，則在區域20N中的磊晶源極/汲極區域42可以包括在通道區域24’中施加拉伸應變(tensile strain)的材料，諸如矽、碳化矽、經磷摻雜的碳化矽(phosphorous doped silicon carbide)、磷化矽(silicon phosphide)或其類似物。區域20N中的磊晶源極/汲極區域42可以具有從鰭片24的相應表面凸起的表面並可以具有刻面(facets)。
可以藉由遮蔽例如NMOS區域的區域20N，並蝕刻在區域20P中的鰭片24的源極/汲極區域以形成在鰭片24中的凹部，來形成在例如PMOS區域的區域20P中的磊晶源極/汲極區域42。然後，使區域20P中的磊晶源極/汲極區域42磊晶生長在凹部中。磊晶源極/汲極區域42可以包括任何可接受的材料，諸如適合用於p型FinFET的材料。舉例而言，如果鰭片24是矽，則在區域20P中的磊晶源極/汲極區域42可以包括在通道區域24’中施加壓縮應變(compressive strain)的材料，諸如矽鍺、硼摻雜矽鍺(boron doped silicon-germanium)、鍺、鍺錫(germanium tin)或其類似物。區域20P中的磊晶源極/汲極區域42亦可以具有從鰭片24的相應表面凸起的表面並可以具有刻面。
類似於先前討論的用於形成輕摻雜源極/汲極區域，然後進行退火的製程，可以植入摻質至磊晶源極/汲極區域42及/或鰭片24，以形成源極/汲極區域。磊晶源極/汲極區域42可具有介於大約1019 cm-3 至大約1021 cm-3 的摻雜濃度。用於磊晶源極/汲極區域42的n型及/或p型摻質可以是先前討論的任何摻質。在一些實施例中，可以在生長期間中，使磊晶源極/汲極區域42原位摻雜。
作為用於形成磊晶源極/汲極區域42在區域20N及區域20P中的磊晶製程的結果，磊晶源極/汲極區域的上表面具有刻面，前述刻面橫向地向外(outward)擴展超過鰭片24的側壁。在一些實施例中，如第13A圖所示，這些刻面導致相同FinFET的相鄰的磊晶源極/汲極區域42合併。在其他實施例中，如第13B圖所示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區域42保持分離。在第13A圖及第13B圖所示的實施例中，形成閘極間隔物38，前述閘極間隔物38覆蓋在隔離區域22上方延伸的鰭片24(通道區域24’)的側壁的一部分，從而阻擋磊晶生長。在一些其他實施例中，可以調整用於形成閘極間隔物38的間隔物蝕刻，以移除間隔物材料，而允許磊晶源極/汲極區域42延伸到隔離區域22的表面。
第15A圖顯示第14圖所示的結構的剖面圖，剖面圖是從如第1圖所示的包括線段A-A的平面所獲得。第15B圖顯示第14圖所示的結構的剖面圖，剖面圖是從如第1圖所示的包括線段D-D的平面所獲得。在第14圖、第15A圖及第15B圖中，第一層間介電質(interlayer dielectric，ILD)48沉積在第11圖、第12A圖及第12B圖所示的結構之上。第一ILD48可以由介電材料形成，且可以藉由諸如化學氣相沉積(chemical vapor deposition，CVD)、電漿輔助CVD(plasma-enhanced CVD，PECVD)或FCVD的任何合適的方法來沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、未經摻雜的矽酸鹽玻璃(USG)或其類似物。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)46設置在介於第一ILD48與磊晶源極/汲極區域42、介於第一ILD48與遮罩36及介於第一ILD48與閘極間隔物38之間。CESL46可以包括具有與上層的第一ILD48的材料的蝕刻速率不同的介電材料，諸如氮化矽、氧化矽、氮氧化矽或其類似物。
第17A圖顯示第16圖所示的結構的剖面圖，前述剖面圖是從如第1圖所示的包括線段A-A的平面所獲得。第17B圖顯示第16圖所示的結構的剖面圖，前述剖面圖是從如第1圖所示的包括線段D-D的平面所獲得。在第16圖、第17A圖及第17B圖中，可以執行諸如CMP的平坦化製程，以使第一ILD48的上表面與虛設閘極堆疊物30或遮罩36的上表面齊平(舉例而言，如第17B圖所示)。平坦化製程還可以移除虛設閘極堆疊物30上的遮罩36(或其的一部分)以及沿著遮罩36的側壁的閘極間隔物38的一部分。在平坦化製程之後，在這種遮罩36的上表面、閘極間隔物38的上表面及第一ILD48的上表面彼此齊平的情況下，可以保留遮罩36。在一些實施例中，作為平坦化製程的結果，虛設閘極堆疊物30、閘極間隔物38及第一ILD48的上表面齊平。在這樣的實施例中，虛設閘極電極34的上表面藉由第一ILD48暴露。
第19A圖顯示第18圖所示的結構的剖面圖，前述剖面圖是從如第1圖所示的包括線段A-A的平面所獲得。第19B圖顯示第18圖所示的結構的剖面圖，前述剖面圖是從如第1圖所示的包括線段D-D的平面所獲得。第18圖、第19A圖及第19B圖顯示閘極替代製程。在一或多個蝕刻步驟中，可以移除虛設閘極電極34；且如果遮罩36存在的話可以移除遮罩36；且可以可選地(optionally)移除閘極介電層32，並使用替代閘極取代。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛設閘極電極34，且如果遮罩36存在的話，可以移除遮罩36。舉例而言，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，前述乾式蝕刻製程選擇性地蝕刻遮罩36及虛設閘極電極34，而不蝕刻第一ILD48或閘極間隔物38。每個凹部暴露相應的鰭片24的通道區域24’(鰭片24的上部)及/或在相應的鰭片24的通道區域24’上層(overlies)。每個通道區域24’設置在介於磊晶源極/汲極區域42的相鄰對磊晶源極/汲極區域之間。在移除期間中，當蝕刻虛設閘極電極34時，閘極介電層32可以用作蝕刻停止層。然後，在移除虛設閘極電極34之後，可以可選地移除閘極介電層32。
接下來，形成閘極介電層52及閘極電極56以用於替代閘極，亦即閘極堆疊物60。閘極介電層52共形地沉積在凹部中，諸如在鰭片24的上表面及側壁上以及在閘極間隔物38的側壁上。閘極介電層52也可以形成在第一ILD48的上表面上。根據一些實施例，閘極介電層52包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電層52可以包括高介電常數(dielectric constant，k)的介電材料，且在這些實施例中，閘極介電層52可具有大於大約7.0的介電常數值(k value)，且可以包括金屬氧化物或鉿(hafnium)、鋁(aluminum)、鋯(zirconium)、鑭(lanthanum)、錳(manganese)、鋇(barium)、鈦(titanium)、鉛(lead)的矽酸鹽(silicate)及其組合。閘極介電層52的形成方法可以包括分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、PECVD及其類似製程。在其中閘極介電層32的一部分保留在凹部中的實施例中，閘極介電層52包括閘極介電層32的材料(例如，氧化矽)。
閘極電極56分別沉積在閘極介電層52之上，並填充凹部的剩餘部分。閘極電極56可以包括含有金屬的材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕(ruthenium)、鋁、鎢、其組合或其多層。舉例而言，雖然在第19圖中將閘極電極56顯示為具有單層，但是閘極電極56可以包括任意數量的襯層、任意數量的功函數調整層及填充材料，且上述所有共同圖示為閘極電極56。在填充凹部之後，可以執行諸如CMP的平坦化製程，以移除閘極介電層52及閘極電極56的材料的多餘部分，前述這些多餘部分在第一ILD48的上表面之上。因此，閘極介電層52及閘極電極56的材料的剩餘部分形成所得FinFET的替代閘極。替代閘極的閘極電極56及閘極介電層52可以統稱為閘極堆疊物60。閘極堆疊物可以沿著鰭片24的通道區域24’的側壁延伸。
在區域20N及區域20P中的閘極介電層52的形成可以同時發生，使得在每個區域中的閘極介電層52由相同的材料形成，且可以同時發生閘極電極56的形成，使得在每個區域中的閘極電極56由相同的材料形成。在一些實施例中，在每個區域中的閘極介電層52可以藉由不同的製程形成，使得閘極介電層52可以是不同的材料，及/或在每個區域中的閘極電極56可以藉由不同的製程形成，使得閘極電極56可以是不同的材料。當使用不同的製程時，可以使用各種遮罩步驟，來遮蔽及暴露適當的區域。閘極電極56可以包括複數個層，前述複數個層包括但不限於氮化鈦矽(Titanium Silicon Nitride，TSN)層、氮化鉭(tantalum nitride，TaN)層、氮化鈦(titanium nitride，TiN)層、鈦鋁(titanium aluminum，TiAl)層、額外的TiN及/或TaN層以及填充金屬。這些層中的一些層定義相應的FinFET的功函數。此外，p型FinFET的金屬層及n型FinFET的金屬層可以彼此不同，以使金屬層的功函數適合於相應的p型或n型的FinFET。填充材料可以包括鋁、鎢或鈷。
第21A圖顯示第20圖所示的結構的剖面圖，前述剖面圖是從如第1圖所示的包括線段A-A的平面所獲得。第21B圖顯示第20圖所示的結構的剖面圖，前述剖面圖是從如第1圖所示的包括線段D-D的平面所獲得。如第20圖、第21A圖及第21B圖所示，形成硬遮罩62。硬遮罩62的材料可以與CESL46、第一ILD48及/或閘極間隔物38中的一些的材料相同或不同。根據一些實施例，硬遮罩62由氮化矽、氮氧化矽、碳氧化矽(silicon oxy-carbide)、氮碳氧化矽(silicon oxy carbo-nitride)或其類似物。硬遮罩62的形成可以包括藉由蝕刻使閘極堆疊物60凹陷以形成凹部；使介電材料填充到凹部中；以及執行平坦化以移除介電材料的多餘部分。介電材料的剩餘部分是硬遮罩62。
第22圖根據一些實施例，顯示的FinFET的佈局(layout)的範例部分的俯視圖(top down view)。在此視圖中，未顯示第一ILD48，以便更清楚地顯示具有硬遮罩62的閘極堆疊物60及具有源極/汲極區域42的鰭片24。垂直線對應於具有閘極堆疊物60及硬遮罩62。水平線對應於具有形成於其中的源極/汲極區域42的鰭片24。虛線區域對應於下面討論的開口70，前述開口70是切割一或多個閘極的區域。在下面的範例實施例中，在一個開口70中同時切割兩個閘極，然而，在一些實施例中，可以形成多個開口70，且其中每個開口都切割任意數量的閘極，諸如僅一個閘極或十個閘極。可以使用其他數值。線段A-A、線段B-B及線段C-C對應於第1圖中的線段，每一個線段代表從包括每條相應線段的平面獲得的剖面圖。
第22圖、第23圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28圖、第29A圖、第29B圖、第29C圖、第30A圖、第30B圖、第30C圖、第30D圖、第31B圖、第31C圖、第32圖、第33圖及第34圖顯示切割金屬閘極製程，隨後是形成接觸物的製程。後續製程的圖式編號可以包括字母「A」、「B」、「C」或「D」。除非另有說明(例如，如第26D圖所示)，否則具有字母「A」的標號的圖式是從與包括第1圖中的線段A-A的垂直平面相同的垂直平面所獲得。具有字母「B」的標號的圖式是從與包括第1圖中的線段B-B的垂直平面相同的垂直平面所獲得。具有字母「C」的標號的圖式是從與包括第1圖中的線段C-C的垂直平面相同的垂直平面所獲得。具有字母「D」的標號的圖式是從與包括第1圖中的線段D-D的垂直平面相同的垂直平面所獲得。
第23圖、第24A圖、第24B圖及第24C圖顯示墊片層64、硬遮罩層66及圖案化光阻68的形成。底部抗反射塗層(Bottom Anti-Reflective Coating，BARC)(未顯示)也可以形成在介於硬遮罩層66及圖案化光阻68之間。根據一些實施例，墊片層64由諸如TiN、TaN或其類似物的含有金屬的材料形成。墊片層64也可以由諸如氧化矽的介電材料形成。硬遮罩層66可以由SiN、SiON、SiCN、SiOCN或其類似物形成。形成製程可以包括ALD、PECVD或其類似製程。塗覆光阻68在硬遮罩層66之上，並在光阻68中形成開口70。如第22圖、第23A圖及第23B圖所示，開口70具有垂直於閘極堆疊物60的長度方向的長度方向(從俯視圖觀察)，且閘極堆疊物60的一部分直接位於開口70的一部分的下層。如第23圖、第24B圖及第24C圖所示，開口70也可以延伸到第一ILD48的一些部分。
第25A圖、第25B圖及第25C圖顯示硬遮罩層66的蝕刻，其中將圖案化的光阻68(參照第23A圖、第23B圖及第23C圖)用作蝕刻遮罩。因此，開口70延伸到硬遮罩層66。因此，開口70暴露墊片層64的上表面。然後移除光阻68。
第26A圖、第26B圖、第26C圖及第26D圖根據一些實施例，顯示閘極堆疊物60的切割。在切割閘極堆疊物60之後，閘極堆疊物60將被分離成兩個分離的且電性隔離的閘極堆疊物，且每個閘極堆疊物包括閘極堆疊物60的一部分。應當理解的是，藉由額外的同時切割製程，閘極堆疊物60可以被分離成閘極堆疊物60的多個部分。蝕刻墊片層64以及下層的硬遮罩62及閘極電極56，以形成溝槽74，前述溝槽74延伸穿過閘極電極56以暴露閘極介電層52。亦蝕刻閘極間隔物38的經暴露部分及第一ILD48的經暴露部分。繼續蝕刻，直到移除現在的經暴露的閘極介電層52，從而暴露隔離區域22的一部分。在一些實施例中，蝕刻可以仍然繼續，直到至少移除現在的經暴露的隔離區域22的一部分。在一些實施例中，可以繼續蝕刻，直到移除隔離區域22，且直到暴露基板20的一部分。在一些實施例中，可以進一步繼續蝕刻，直到移除基板20的一部分。蝕刻可包括使用各種蝕刻劑的多個循環，且各種蝕刻劑可有效地移除在閘極堆疊物60中的不同材料。在一些實施例中，溝槽74的底部可設置在隔離區域22中且可不穿透基板20。
根據本揭露的一些實施例，使用選自但不限於Cl2 、BCl3 、Ar、CH4 、CF4 及其組合的製程氣體來執行蝕刻。可以在介於大約2.5m Torr至大約2.5 mTorr之間的壓力範圍中執行閘極電極56的蝕刻。在主蝕刻(main etching)中施加RF功率(RF power)，且RF功率可以在介於大約250瓦(Watts)及大約2,500瓦特之間的範圍內。也可以施加大約25伏(volts)至大約750伏之間的範圍內的偏置電壓。
如第26A圖、第26B圖及第26C圖所示，在蝕刻穿過隔離區域22的實施例中，形成穿過隔離區域22的層的燈泡狀凹陷75。舉例而言，參照第26A圖，在這樣的實施例中，當蝕刻隔離區域22時，溝槽74中的閘極電極56的側壁(walls)的蝕刻速率可能比隔離區域22低很多。由於蝕刻速率的變化，蝕刻劑會產生燈泡狀凹陷75形成在隔離區域22中，且在燈泡狀凹陷75之上形成的上部梯形部分(upper trapezoidal portion)。在燈泡狀凹陷75中的寬度W1大於在介於閘極電極56及隔離區域22之間形成的頸部處的寬度W2。在一些實施例中，寬度W1可以在介於大約5 nm與大約30 nm之間，諸如大約18 nm，且寬度W2可以在介於寬度W1的大約80 %至大約99 %之間，且可以在大約5 nm至大約30 nm之間，諸如大約16 nm，但是可以想到並且可以使用其他數值。在一些實施例中，可以藉由採用其他蝕刻技術，諸如濕式蝕刻、乾式蝕刻或其組合來實現燈泡狀凹陷75。
參照第26B圖，溝槽74的底部可以是彎曲的，且在溝槽74的中心處具有在介於大約100 nm及大約300 nm之間的深度D1，諸如大約230 nm，但是可以想到並且可以使用其他數值。因為溝槽74的底部可以是彎曲的，所以在端部處的溝槽74的底部可以與在中間的溝槽74的底部處於不同的層中。舉例而言，朝向溝槽74的端部且在深度D2處的溝槽74的底部可以在隔離區域22中，同時溝槽74的底部在基板20中。深度D2可以在介於大約100 nm與大約300 nm之間，諸如大約230 nm，但是可以想到並且可以使用其他數值。在一些實施例中，深度D2可以在介於深度D1的大約90 %至99 %之間。應當注意的是，溝槽74的側壁可以是傾斜的，其中溝槽74的頂部處的寬度W3大於溝槽74的底部處的寬度W4。在一些實施例中，寬度W3可以在介於大約100 nm至大約500 nm之間，諸如在介於大約100 nm至大約200 nm之間，諸如大約130 nm，且寬度W4可以在介於大約100 nm至大約500 nm之間，諸如介於大約100 nm至大約200 nm之間，諸如大約100 nm，但是可以想到並且可以使用其他數值。在一些實施例中，寬度W4可以在介於寬度W3的大約85 %至99 %之間。
在一些實施例中，深度D1可以與基板20的上表面重合(coincide)(且不延伸到基板中)。在其他實施例中，深度D1可以終止於隔離區域22的中間深度(intermediate depth)，亦即在介於隔離區域22的上表面與隔離區域22的下表面之間。在又一實施例中，深度D1可以終止於隔離區域22的上表面上或在閘極介電層52上(參照第24B圖)。
參照第26C圖，在一些實施例中，在溝槽74的端部附近，燈泡狀凹陷75可以向上延伸到第一ILD48中。因為第一ILD48(其在溝槽74的端部處暴露)的蝕刻速率可以更接近隔離區域22的蝕刻速率，所以燈泡狀凹陷75可以與第一ILD48重疊。在其他實施例中，在第26C圖的剖面中的燈泡狀凹陷75可以變得更小且定義為燈泡狀。在保持燈泡狀的情況下，燈泡狀凹陷75中的寬度W5大於在介於第一ILD48之間形成的頸部處的寬度W6。在不保持燈泡狀的情況下，寬度W6可以大於或等於寬度W5。在一些實施例中，寬度W5可以在介於大約5 nm至大約30 nm之間，諸如大約18 nm，且寬度W6可以在介於寬度W5的大約60 %至大約95 %之間，且可以在介於大約5 nm及30 nm之間，諸如大約16 nm，但是可以想到並且可以使用其他數值。
第26D圖根據一些實施例，顯示開口70的俯視圖。在一些實施例中，開口70可以具有均勻的形狀，諸如橢圓形或矩形。在其他實施例中，由於閘極堆疊物60以及圍繞第一ILD48及隔離區域22的材料的不同蝕刻速率，開口70可以形成不均勻的形狀。第26D圖顯示切割兩個閘極堆疊物的一種可能的不均勻形狀。在每個閘極堆疊物60上，開口70可以具有開口70A及開口70B。在一些實施例中，開口70A及開口70B可以是橢圓形或菱形的(或其組合，亦即具有圓形側邊的菱形)。在一些實施例中，可以形成開口70C在開口70A及70B中的每一個之間且與開口70A及70B中的每一個相鄰，前述開口70C也可以是橢圓形或菱形的(或其組合)。開口70A、70B及70C中的每一個可合併在一起以形成領結狀(bow-tie shaped)開口、狗骨狀(dog-bone shaped)開口或花生狀(peanut shaped)開口。開口70A及70B中的每一個可以具有寬度W7，前述寬度W7對應於與介於相鄰開口70的閘極端部之間的寬度。在一些實施例中，寬度W7可以在介於大約5 nm至大約50 nm之間，諸如大約20 nm。開口70C可在與寬度W7相同的方向上具有寬度W8，前述寬度W8大約為W7的寬度的一半，諸如在W7的寬度的30 %至70 %之間。在一些實施例中，開口70C可具有在介於寬度W7的大約60 %與90 %之間的寬度W8，但是可以想到並可以使用其他數值。
在一些實施例中，當執行閘極堆疊物60的切割時，會形成蝕刻的殘留物及副產物。據此，在一些實施例中，可以在切割閘極堆疊物60期間中清潔這些殘留物及副產物。舉例而言，在一些實施例中，可以形成聚合物殘留物(polymer residue)，諸如Cx Hy (x及y為整數)，可以藉由氧處理(oxygen treatment)來移除前述聚合物殘留物。
第27A圖、第27B圖及第27C圖顯示介電(或隔離)區域82的形成。介電區域82的形成可以包括：沉積介電材料到溝槽74中(參照第26A圖、第26B圖及第26C圖)。在第27A圖及第27C圖的剖面中的介電區域82包括對應於溝槽74的燈泡狀凹陷75(參照第圖26A及26C)的下部燈泡狀部分以及位於下部燈泡狀部分之上的上部梯形部分。由於沉積方法的製程條件及燈泡狀凹陷75，在介電區域82內形成空隙或氣隙84。氣隙84減少從現在被切割的閘極電極56的一部分到現在被切割的閘極電極56的另一部分的電流洩漏，尤其是當介於切割閘極之間的寬度隨著技術迭代而減少時。填充方法可以包括ALD、PECVD、CVD、旋轉塗佈或其類似製程。填充材料可以包括氮化矽、氧化矽、碳化矽、氮氧化矽、碳氧化矽及其類似物。填充材料可以包括其他氧化物、BPSG、USG、FSG、諸如經碳摻雜的氧化物之低介電常數(低k，low-k)介電質(具有小於3.9的k值)、諸如經多孔碳摻雜的二氧化矽(porous carbon doped silicon dioxide)之極低介電常數(極低k，extremely low-k)介電質、諸如聚醯亞胺(polyimide)的聚合物、其類似物或其組合。
氣隙84的體積可以在介於溝槽74的體積的大約1 %至大約80 %之間，其中具有較大體積百分比的氣隙84提供更好的絕緣能力並減少切割閘極之間的漏電流。氣隙84可以是真空的空隙(vacuumed void)(為簡化起見，真空的空隙仍然可以稱為「氣隙(air gap)」)或填充有空氣，前述空氣可以包括在沉積介電區域82的期間中之環境中的化學物質。在A-A剖面或C-C剖面中的氣隙84的形狀可以是具有向上延伸的尾部的淚滴狀(tear dropped)或橢圓形。氣隙84的形狀可以具有燈泡狀部分，且燈泡狀部分具有從燈泡狀部分垂直地延伸的狹窄部分。在一些實施例中，氣隙84的側壁可以是非線性的，且與如以上關於第26A圖或第26C圖所討論的頸部一致變窄(narrowing coinciding)。
氣隙84的高度D1’可以在介於溝槽74的深度D1(參照第26A圖及第26B圖)的大約10 %至大約90 %之間，且在沿著A-A剖面(參照第1圖)的最寬處的氣隙84的寬度W1’可以在介於溝槽74的寬度W1(參照第26A圖)的大約10 %至大約90 %之間，且可以在介於大約1 nm至大約28 nm之間，諸如大約4 nm。氣隙84的高度D2’可以在介於溝槽74的深度D2(參照第26B圖及第26C圖)的大約10 %至大約90 %之間。在沿著C-C剖面(參照第1圖)的最寬點處的氣隙84的寬度W5’可以在介於溝槽74的寬度W5(參照第26C圖)的大約10 %至大約90 %之間，且可以在大約1 nm至大約28 nm之間，諸如大約4 nm。可以想到並可以使用其他數值。氣隙84的燈泡狀部分的高度可以在介於大約30 nm至大約75 nm之間，諸如在介於大約40 nm至大約60 nm之間，但是可以想到並可以使用其他數值。
沿著B-B剖面(參照第1圖)的氣隙84的形狀可以是具有圓形上表面及下表面的梯形。沿著B-B剖面的氣隙84的頂部處的寬度W3’可以在介於寬度W3(參照第26B圖)的大約10 %至大約90 %之間。沿著B-B剖面的氣隙84的底部處的寬度W4’可以在介於寬度W4(參照第26B圖)的大約10 %至大約90 %之間。可以想到並可以使用其他數值。
氣隙84的頂端部可以以距離D3低於硬遮罩62的上表面，前述距離D3介於大約10 nm與大約200 nm之間。氣隙84的介電常數(k值)等於1.0，因此氣隙84的形成有助於減小現在切割的閘極電極56的部分之間的寄生電容或漏電流。
在第27圖、第28A圖、第28B圖及第28C圖中，執行平坦化，諸如CMP製程或機械研磨製程(mechanical grinding process)，以移除介電區域82的介電材料的多餘部分，並使介電區域的上表面與第一ILD48的上表面及硬遮罩62的上表面齊平。
在第30A圖、第30B圖、第30C圖及第30D圖中，第二ILD108沉積在第一ILD48之上。在一些實施例中，第二ILD108是藉由流動式CVD方法形成的可流動膜(flowable film)。在一些實施例中，第二ILD108由諸如PSG、BSG、BPSG、USG或其類似物的介電材料形成，且可以藉由諸如CVD及PECVD的任何合適的方法來沉積。
同樣在第30A圖、第30B圖、第30C圖及第30D圖中，根據一些實施例，穿過第二ILD108及第一ILD48形成閘極接觸物110及源極/汲極接觸物112。穿過第一ILD48及第二ILD108形成用於源極/汲極接觸物112的開口，且穿過第二ILD108及硬遮罩62形成用於閘極接觸物110的開口。可以使用可接受的光微影及蝕刻技術來形成開口。形成諸如擴散阻障層、黏著層或其類似層的襯層以及導電材料在開口中。襯層可包括鈦、氮化鈦、鉭、氮化鉭或其類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或其類似物。可以執行諸如CMP的平坦化製程，以從第二ILD108的表面移除多餘的材料。剩餘的襯層及導電材料在開口中形成源極/汲極接觸物112及閘極接觸物110。可以執行退火製程，以在介於磊晶源極/汲極區域42與源極/汲極接觸物112之間的界面處形成矽化物。源極/汲極接觸物112物理上地且電性上地耦合至磊晶源極/汲極區域42，且閘極接觸物110物理上地且電性上地耦合至閘極電極56。然而，因為介電區域82及氣隙84，耦合至閘極堆疊物60的一個切割部分的閘極接觸物110與耦合至閘極堆疊物60的另一切割部分的閘極接觸物110電性隔離。源極/汲極接觸物112及閘極接觸物110可以以不同的製程形成，或者可以以相同的製程形成。雖然在第30D圖中顯示為以相同的剖面形成，但是應當理解的是，如第30A圖、第30B圖及第30C圖所示，源極/汲極接觸物112及閘極接觸物110中的每一個可以以不同的剖面形成，所以可以避免接觸物短路。
在第31B圖及第31C圖中，在一些實施例中，源極/汲極接觸物112形成為在介電區域82之上延伸。具體而言，在一些實施例中，在第31B圖中，源極/汲極接觸物112可以在介電區域82之上成一直線延伸(run in a line)。使源極/汲極接觸物形成為一直線延伸可以簡化諸如以上關於第30A圖、第30B圖及第30C圖所討論的圖案化製程及填充製程。在第31C圖中，源極/汲極接觸物112的下部延伸穿過第一ILD48。源極/汲極接觸物112的上部在介電區域82之上成一直線延伸。在一些實施例中，源極/汲極接觸物112的上部及下部可以以不同的製程形成，舉例而言，藉由在沉積第二ILD108之前，形成源極/汲極接觸物112的下部。在其他實施例中，源極/汲極接觸物112的上部及下部可以以相同的製程形成。如第31C圖所示，源極/汲極接觸物112的下部(包括源極/汲極接觸物112的襯層及/或導電材料)可以部分延伸到氣隙84中。
第32圖根據一些實施例，顯示FinFET的佈局的範例性部分的俯視圖。第32圖類似於第22圖，但是第32圖還顯示源極/汲極接觸物112。在此視圖中，未顯示第一ILD48及第二ILD108，以便更清楚地顯示閘極堆疊物60及鰭片24。第一組垂直線對應於閘極堆疊物60及/或硬遮罩62，且第二組垂直線對應於源極/汲極接觸物112。水平線對應於鰭片24及/或源極/汲極區域42。虛線區域對應於在切割閘極堆疊物60之後填充相應的開口70的介電區域82(參照第27A圖、第27B圖及第27C圖)。方框標記85A及85B中的每一個是FinFET的閘極切割區域。在方框標記85A中，源極/汲極接觸物112沒有在切割部分之上延伸(參照例如，第30B圖)。在方框標記85B中，源極/汲極接觸物112在切割部分之上延伸(參照例如，第31B圖)。
第32圖及第33圖各自顯示第31圖的放大部分的俯視圖。第32圖顯示在第31圖中的方框標記85A的俯視圖。在此視圖中，移除介電區域82的一部分，以顯示氣隙84。在已經形成介電區域82以填充開口70之後，此視圖類似於第26D圖所示的視圖。如第33圖所示，氣隙84具有與介電區域82的輪廓相似的形狀。在一些實施例中，氣隙84A及氣隙84B可以是橢圓形或菱形形狀的(或其組合，亦即具有圓形側邊的菱形)。在一些實施例中，可以形成另一個氣隙84C在氣隙84A及84B中的每一個之間並與氣隙84A及84B中的每一個相鄰，前述氣隙84C也可以是橢圓形或菱形的(或其組合)，且其中氣隙84C大約為氣隙84A的寬度的一半。在一些實施例中，諸如第33圖所示，氣隙84A、84B及84C中的每一個可以合併在一起，並藉由在氣隙84C的任一側上的氣隙84D連接，以形成連續(continuous)氣隙84，前述連續氣隙84可以具有領結狀的開口、狗骨狀的開口或花生狀的開口。在一些實施例中，氣隙84D可在氣隙84C的任一側或兩側上擠壓(pinch off)，使得氣隙84不連續。第34圖與第33圖相似，顯示在第31圖中的方框標記85B的俯視圖，顯示源極/汲極接觸物112在介電區域82及氣隙84之上連續的實施例。
實施例製程及裝置有利地在相鄰的FinFET裝置的取代閘極(例如，金屬閘極)的兩個切割端之間設置氣隙或空隙，這是由取代閘極切割製程導致的。氣隙或空隙僅在介電材料之上提供更好的絕緣性能，且因此，減少從一金屬閘極到相鄰金屬閘極的漏電流(由於切割較大的金屬閘極結構而導致)。額外的優點包括，氣隙可以具有在金屬閘極閘極結構的較低深度下方延伸的燈泡狀部分，且具有在介於切割閘極端部之間向上延伸的尾部。
一種半導體裝置的形成方法，其包括：蝕刻閘極堆疊物，以形成延伸穿過閘極堆疊物的溝槽。閘極堆疊物包括金屬閘極電極、閘極介電質以及一對閘極間隔物。溝槽移除閘極堆疊物的一部分，以使閘極堆疊物分離為第一閘極堆疊物部分及第二閘極堆疊物部分。延伸溝槽至在閘極堆疊物下方的隔離區域。沉積介電材料在溝槽中，以形成介電區域。介電區域具有在介電材料中的氣隙(air gap)。氣隙從對應於隔離區域的第一深度向上延伸(extends upward)至對應於第一閘極堆疊物部分的金屬閘極電極的深度的第二深度。形成第一接觸物至第一閘極堆疊物部分的金屬閘極電極。形成第二接觸物至第二閘極堆疊物部分的金屬閘極電極，且第一接觸物與第二接觸物為電性隔離。形成第三接觸物至相鄰於第一閘極堆疊物部分設置的源極/汲極區域。在一實施例中，延伸溝槽至隔離區域，以形成位於溝槽的底部處的燈泡狀(bulb-shaped)剖面。在一實施例中，氣隙在對應於溝槽的底部的位置處具有燈泡狀剖面。在一實施例中，沉積介電材料包括形成氮化矽層。在一實施例中，前述形成方法進一步包括：使基板圖案化，以形成縱向的(lengthwise)複數個半導體鰭片。在介於複數個半導體鰭片之間形成隔離區域。在垂直於複數個半導體鰭片的長度方向上，形成虛設閘極堆疊物於複數個半導體鰭片之上且於隔離區域之上。形成相鄰於虛設閘極堆疊物的源極/汲極區域。以閘極堆疊物取代虛設閘極堆疊物。形成第一層間介電質(inter-layer dielectric，ILD)於源極/汲極區域之上。使第一層間介電質的上表面平坦化，直至第一層間介電質的上表面與閘極堆疊物的上表面齊平(level with)。在一實施例中，前述形成方法進一步包括：當蝕刻閘極堆疊物，在閘極堆疊物的任一側(either side)上蝕刻第一層間介電質的一部分。在一實施例中，蝕刻閘極堆疊物包括：形成硬遮罩層於閘極堆疊物之上。使硬遮罩層圖案化，以形成開口，且前述開口在閘極堆疊物之上的硬遮罩層中，且介於兩個相鄰的源極/汲極區域之間。在一或多個蝕刻循環中，藉由開口蝕刻閘極堆疊物。在一實施例中，前述形成方法進一步包括：延伸溝槽至位於隔離區域下方的半導體基板。
另一實施例是關於一種半導體裝置，其包括：第一鰭式場效電晶體(fin field effect transistor，FinFET)以及第二鰭式場效電晶體。第一鰭式場效電晶體包括：從基板延伸的第一鰭片、設置在第一鰭片中的第一源極/汲極區域、圍繞第一鰭片的下部的第一隔離區域、以及位於第一鰭片之上且垂直於第一鰭片並在第一隔離區域之上的第一閘極電極。第二鰭式場效電晶體包括：從基板延伸的第二鰭片、設置在第二鰭片中的第二源極/汲極區域、圍繞第二鰭片的下部的第二隔離區域、以及位於第二鰭片之上且垂直於第二鰭片並在第二隔離區域之上的第二閘極電極。第二鰭式場效電晶體相鄰於第一鰭式場效電晶體。第一閘極電極與第二閘極電極成一線(in line with)。前述半導體裝置進一步包括介電區域。前述介電區域設置於介於第一閘極電極與第二閘極電極之間。藉由介電區域，第一閘極電極與第二閘極電極電性隔離。介電區域包括第一介電材料以及設置於第一介電材料中的氣隙。在一實施例中，第一隔離區域與第二隔離區域為連續(continuous with)，且共同包括第三隔離區域。其中介電區域及設置在介電區域中的氣隙延伸至第三隔離區域。在一實施例中，介電區域包括下部及上部，其中相較於下部的寬度，介於下部及上部之間的頸部(neck)較窄。在一實施例中，氣隙從第一深度向上延伸至第二深度。其中，第一深度相較於第一閘極電極的下表面更深。其中，第二深度設置在介於第一閘極電極的上表面及第一閘極電極的下表面之間的深度處。在一實施例中，氣隙包括實質上在第一閘極電極的下表面下方的深度處的燈泡狀部分、以及從燈泡狀部分向上延伸的尾部。在一實施例中，氣隙包括處於真空的空隙。
又一實施例是關於一種半導體裝置，其包括：第一金屬閘極及第二金屬閘極。前述第一金屬閘極對應於第一鰭式場效電晶體(FinFET)。第一金屬閘極在第一鰭片之上延伸且垂直於第一鰭片並在圍繞第一鰭片的下部的隔離材料之上。前述第二金屬閘極對應於第二鰭式場效電晶體。第二金屬閘極在第二鰭片之上延伸且垂直於第二鰭片並在隔離材料之上。隔離材料圍繞第二鰭片的下部。前述半導體裝置進一步包括介電材料。前述介電材料設置在介於第一金屬閘極的第一端及第二金屬閘極的第二端之間。空隙設置在介電材料中。空隙介於第一金屬閘極的第一端及第二金屬閘極的第二端之間。在一實施例中，空隙橫向地延伸超過第一金屬閘極的寬度。其中，空隙延伸至設置於第一鰭片之上的第一層間介電質(ILD)。在一實施例中，在第一層間介電質中的空隙的高度小於介於第一金屬閘極的第一端及第二金屬閘極的第二端之間的空隙的高度。在一實施例中，空隙包括具有燈泡狀形狀的第一部分、以及具有尾狀形狀的第二部分，前述尾狀形狀從前述燈泡狀形狀向上延伸。在一實施例中，空隙的第一部分設置於接觸隔離材料的介電材料的一部分中。空隙的第二部分設置於介於第一金屬閘極的第一端及第二金屬閘極的第二端之間的介電材料的一部分中。在一實施例中，介電材料包括介於下部燈泡狀部分(lower bulb shaped portion)與上部梯形部分(upper trapezoidal portion)之間的頸部。空隙藉由頸部延伸。
前述內文概述了各種實施例的部件，使所屬技術領域中具有通常知識者可以更佳地了解本揭露的各個態樣。所屬技術領域中具有通常知識者應可理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在本文中介紹的各種實施例相同之優點。所屬技術領域中具有通常知識者也應理解的是，這些等效的構型並未背離本揭露的發明精神與範圍，且在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種變化、置換或修改。
20:基板 20N, 20P:區域 21:分隔件 22:隔離區域 24:鰭片 24’:通道區域 25:隔離材料 30, 60:閘極堆疊物 32,52:閘極介電層 34,56:閘極電極 36:遮罩 38, 38B:閘極間隔物 38A:閘極密封間隔物 42:源極/汲極區域 46:蝕刻停止層 48:第一層間介電質 62:硬遮罩 64:墊片層 66:硬遮罩層 68:光阻層 70, 70A, 70B, 70C:開口 74:溝槽 75:燈泡狀凹陷 82:介電區域 84, 84A, 84B, 84C, 84D:氣隙 85A, 85B:方框標記 108:第二層間介電層 110:閘極接觸物 112:源極/汲極接觸物 D1, D2:深度 D3:距離 D1’, D2’:高度 W1, W2, W3, W4, W4’, W5, W6, W7, W8:寬度
根據以下的詳細說明並配合所附圖式閱讀，能夠最好的理解本揭露的所有態樣。應注意的是，根據本產業的標準作業，各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖根據一些實施例，以三維視圖顯示鰭式場效電晶體(fin field effect transistor，FinFET)的範例。 第2圖至第9圖、第10A圖、第10B圖、第11圖、第12A圖、第12B圖、第13A圖、第13B圖、第14圖、第15A圖、第15B圖、第16圖、第17A圖、第17B圖、第18圖、第19A圖、第19B圖、第20圖、第21A圖、第21B圖、第22圖、第23圖、第24A圖至第24C圖、第25A圖至第25C圖、第26A圖至第26D圖、第27A圖至第27C圖、第28圖、第29A圖至第29C圖、第30A圖至第30D圖、第31B圖、第31C圖及第32圖至第34圖根據一些實施例，顯示在製造鰭式場效電晶體的中間階段處的各種視圖。
20:基板
22:隔離區域
24:鰭片
24’:通道區域
52:閘極介電層
56:閘極電極
60:閘極堆疊物
62:硬遮罩
64:墊片層
66:硬遮罩層
74:溝槽
75:燈泡狀凹陷
D1:深度
W1,W2:寬度

Claims (20)

  1. 一種半導體裝置的形成方法，其包括： 蝕刻一閘極堆疊物，以形成延伸穿過該閘極堆疊物的一溝槽，該閘極堆疊物包括一金屬閘極電極、一閘極介電質以及一對閘極間隔物，該溝槽移除該閘極堆疊物的一部分，以使該閘極堆疊物分離為一第一閘極堆疊物部分及一第二閘極堆疊物部分； 延伸該溝槽至在該閘極堆疊物下方的一隔離區域； 沉積一介電材料在該溝槽中，以形成一介電區域，該介電區域具有在該介電材料中的一氣隙(air gap)，該氣隙從對應於該隔離區域的一第一深度向上延伸至對應於該第一閘極堆疊物部分的該金屬閘極電極的深度的一第二深度； 形成一第一接觸物至該第一閘極堆疊物部分的該金屬閘極電極； 形成一第二接觸物至該第二閘極堆疊物部分的該金屬閘極電極，且該第一接觸物與該第二接觸物為電性隔離；以及 形成一第三接觸物至相鄰於該第一閘極堆疊物部分設置的一源極/汲極區域。
  2. 如請求項1所述的形成方法，其中延伸該溝槽至該隔離區域，以形成位於該溝槽的一底部處的燈泡狀(bulb-shaped)剖面。
  3. 如請求項2所述的形成方法，其中該氣隙在對應於該溝槽的該底部的位置處具有燈泡狀剖面。
  4. 如請求項1所述的形成方法，其中沉積該介電材料包括形成氮化矽層。
  5. 如請求項1所述的形成方法，其進一步包括： 使一基板圖案化，以形成縱向的複數個半導體鰭片； 在介於該複數個半導體鰭片之間形成該隔離區域； 在垂直於該複數個半導體鰭片的一長度方向上，形成一虛設閘極堆疊物於該複數個半導體鰭片之上且於該隔離區域之上； 形成相鄰於該虛設閘極堆疊物的該源極/汲極區域； 以該閘極堆疊物取代該虛設閘極堆疊物； 形成一第一層間介電質(ILD)於該源極/汲極區域之上；以及 使該第一層間介電質的一上表面平坦化，直至該第一層間介電質的該上表面與該閘極堆疊物的一上表面齊平(level with)。
  6. 如請求項5所述的形成方法，其進一步包括：當蝕刻該閘極堆疊物，在該閘極堆疊物的任一側上蝕刻該第一層間介電質的一部分。
  7. 如請求項1所述的形成方法，其中蝕刻該閘極堆疊物包括： 形成一硬遮罩層於該閘極堆疊物之上； 使該硬遮罩層圖案化，以形成一開口，該開口在該閘極堆疊物之上的該硬遮罩層中，且介於兩個相鄰的該源極/汲極區域之間；以及 在一或多個蝕刻循環中，藉由該開口蝕刻該閘極堆疊物。
  8. 如請求項1所述的形成方法，其進一步包括： 延伸該溝槽至位於該隔離區域下方的一半導體基板。
  9. 一種半導體裝置，其包括： 一第一鰭式場效電晶體(FinFET)，其包括：從一基板延伸的一第一鰭片、設置在該第一鰭片中的一第一源極/汲極區域、圍繞該第一鰭片的一下部的一第一隔離區域、以及位於該第一鰭片之上且垂直於該第一鰭片並在該第一隔離區域之上的一第一閘極電極； 一第二鰭式場效電晶體，其包括：從該基板延伸的一第二鰭片、設置在該第二鰭片中的一第二源極/汲極區域、圍繞該第二鰭片的一下部的一第二隔離區域、以及位於該第二鰭片之上且垂直於該第二鰭片並在該第二隔離區域之上的一第二閘極電極，該第二鰭式場效電晶體相鄰於該第一鰭式場效電晶體，且該第一閘極電極與該第二閘極電極成一線(in line with)；以及 一介電區域，設置於介於該第一閘極電極與該第二閘極電極之間，藉由該介電區域，該第一閘極電極與該第二閘極電極電性隔離，該介電區域包括一第一介電材料以及設置於該第一介電材料中的一氣隙。
  10. 如請求項9所述的半導體裝置，其中該第一隔離區域與該第二隔離區域為連續，且共同包括一第三隔離區域，其中該介電區域及設置在該介電區域中的該氣隙延伸至該第三隔離區域。
  11. 如請求項10所述的半導體裝置，其中該介電區域包括一下部及一上部，其中相較於該下部的寬度，介於該下部及該上部之間的一頸部較窄。
  12. 如請求項9所述的半導體裝置，其中該氣隙從一第一深度向上延伸至一第二深度，其中該第一深度相較於該第一閘極電極的一下表面更深，且其中該第二深度設置在介於該第一閘極電極的一上表面及該第一閘極電極的該下表面之間的一深度處。
  13. 如請求項12所述的半導體裝置，其中該氣隙包括實質上在該第一閘極電極的該下表面下方的一深度處的一燈泡狀部分、以及從該燈泡狀部分向上延伸的一尾部。
  14. 如請求項9所述的半導體裝置，其中該氣隙包括處於真空的空隙。
  15. 一種半導體裝置，其包括： 一第一金屬閘極，對應於一第一鰭式場效電晶體(FinFET)，該第一金屬閘極在一第一鰭片之上延伸且垂直於該第一鰭片並在圍繞該第一鰭片的一下部的一隔離材料之上； 一第二金屬閘極，對應於一第二鰭式場效電晶體，該第二金屬閘極在一第二鰭片之上延伸且垂直於該第二鰭片並在該隔離材料之上，該隔離材料圍繞該第二鰭片的一下部； 一介電材料，設置在介於該第一金屬閘極的一第一端及該第二金屬閘極的一第二端之間；以及 一空隙，設置在該介電材料中，該空隙介於該第一金屬閘極的該第一端及該第二金屬閘極的該第二端之間。
  16. 如請求項15所述的半導體裝置，其中該空隙橫向地延伸超過該第一金屬閘極的一寬度，且其中該空隙延伸至設置於該第一鰭片之上的一第一層間介電質(ILD)。
  17. 如請求項16所述的半導體裝置，其中在該第一層間介電質中的該空隙的高度小於介於該第一金屬閘極的該第一端及該第二金屬閘極的該第二端之間的該空隙的高度。
  18. 如請求項15所述的半導體裝置，其中該空隙包括具有一燈泡狀形狀的一第一部分、以及具有一尾狀形狀的一第二部分，該尾狀形狀從該燈泡狀形狀向上延伸。
  19. 如請求項18所述的半導體裝置，其中該空隙的該第一部分設置於接觸該隔離材料的該介電材料的一部分中，且其中該空隙的該第二部分設置於介於該第一金屬閘極的該第一端及該第二金屬閘極的該第二端之間的該介電材料的一部分中。
  20. 如請求項15所述的半導體裝置，其中該介電材料包括介於一下部燈泡狀部分與一上部梯形部分之間的一頸部，且該空隙藉由該頸部延伸。
TW110111072A 2020-04-01 2021-03-26 半導體裝置及其形成方法 TWI780640B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/837,607 US11532479B2 (en) 2020-04-01 2020-04-01 Cut metal gate refill with void
US16/837,607 2020-04-01

Publications (2)

Publication Number Publication Date
TW202139296A true TW202139296A (zh) 2021-10-16
TWI780640B TWI780640B (zh) 2022-10-11

Family

ID=76753762

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110111072A TWI780640B (zh) 2020-04-01 2021-03-26 半導體裝置及其形成方法

Country Status (5)

Country Link
US (3) US11532479B2 (zh)
KR (1) KR102408588B1 (zh)
CN (1) CN113270473B (zh)
DE (1) DE102020109494B3 (zh)
TW (1) TWI780640B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI866246B (zh) * 2022-09-30 2024-12-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
TWI869876B (zh) * 2022-08-27 2025-01-11 台灣積體電路製造股份有限公司 半導體裝置結構與其形成方法
TWI873658B (zh) * 2023-03-30 2025-02-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TWI878727B (zh) * 2021-11-22 2025-04-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TWI892207B (zh) * 2022-10-07 2025-08-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11664423B2 (en) * 2020-08-18 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a source/drain of a semiconductor device having an insulating stack in a recess structure
CN114765171B (zh) * 2021-01-14 2025-09-05 联华电子股份有限公司 半导体结构及其制作方法
US12009397B2 (en) * 2021-04-02 2024-06-11 Samsung Electronics Co., Ltd. Semiconductor device
US11967622B2 (en) 2021-05-05 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Inter block for recessed contacts and methods forming same
US12087775B2 (en) * 2021-07-08 2024-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistor devices and methods of forming same
CN115706140A (zh) * 2021-08-10 2023-02-17 芯恩（青岛）集成电路有限公司 鳍的制备方法、鳍式场效应晶体管及其制备方法
KR102908338B1 (ko) 2021-09-07 2026-01-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN115810578B (zh) * 2021-09-13 2025-09-26 长鑫存储技术有限公司 半导体结构及其形成方法
CN116031299A (zh) * 2021-10-26 2023-04-28 联华电子股份有限公司 横向扩散金属氧化物半导体元件
US20230143317A1 (en) * 2021-11-11 2023-05-11 International Business Machines Corporation Gate cut subsequent to replacement gate
US12490488B2 (en) * 2022-05-13 2025-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US20240014077A1 (en) * 2022-07-07 2024-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate Isolation Regions and Fin Isolation Regions and Method Forming the Same
US20240071850A1 (en) * 2022-08-29 2024-02-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with hybrid film and method of manufacturing the same
US20250006504A1 (en) * 2023-06-28 2025-01-02 Tokyo Electron Limited Semiconductor devices and methods of manufacturing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245883B1 (en) 2014-09-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
TWI650804B (zh) * 2015-08-03 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10388564B2 (en) 2016-01-12 2019-08-20 Micron Technology, Inc. Method for fabricating a memory device having two contacts
US9941352B1 (en) * 2016-10-05 2018-04-10 International Business Machines Corporation Transistor with improved air spacer
KR102495093B1 (ko) 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10269787B2 (en) 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US10269624B2 (en) 2017-07-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods of forming same
US10504747B2 (en) * 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling using conformal deposition-annealing-etching cycle for reducing seam void and bending
US10325912B2 (en) 2017-10-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10366915B2 (en) * 2017-11-15 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices with embedded air gaps and the fabrication thereof
DE102018124814A1 (de) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Metall-Gate-Struktur und Verfahren zu ihrer Herstellung
US10734379B2 (en) 2017-11-30 2020-08-04 Intel Corporation Fin end plug structures for advanced integrated circuit structure fabrication
KR102402763B1 (ko) 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
US10861953B2 (en) * 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
KR102636464B1 (ko) 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
US11107902B2 (en) 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
US10854603B2 (en) 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10658506B2 (en) * 2018-07-18 2020-05-19 Globalfoundries Inc. Fin cut last method for forming a vertical FinFET device
US11081395B2 (en) * 2018-07-31 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor having air gap and method for manufacturing the same
US11120997B2 (en) * 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
US10879128B2 (en) * 2018-08-31 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming same
KR102719237B1 (ko) * 2019-08-02 2024-10-18 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI878727B (zh) * 2021-11-22 2025-04-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US12388021B2 (en) 2021-11-22 2025-08-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
TWI869876B (zh) * 2022-08-27 2025-01-11 台灣積體電路製造股份有限公司 半導體裝置結構與其形成方法
TWI866246B (zh) * 2022-09-30 2024-12-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
TWI892207B (zh) * 2022-10-07 2025-08-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TWI873658B (zh) * 2023-03-30 2025-02-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN113270473A (zh) 2021-08-17
US20250125150A1 (en) 2025-04-17
US11532479B2 (en) 2022-12-20
KR20210123181A (ko) 2021-10-13
US20220359206A1 (en) 2022-11-10
US20210313181A1 (en) 2021-10-07
DE102020109494B3 (de) 2021-07-29
TWI780640B (zh) 2022-10-11
US12283485B2 (en) 2025-04-22
CN113270473B (zh) 2025-06-24
KR102408588B1 (ko) 2022-06-15

Similar Documents

Publication Publication Date Title
TWI780640B (zh) 半導體裝置及其形成方法
US12469744B2 (en) Method for forming FinFET with source/drain regions comprising an insulator layer
US20220352371A1 (en) Semiconductor Device and Method
US12456623B2 (en) Replacement gate methods that include treating spacers to widen gate
TWI807067B (zh) 半導體結構與其形成方法、鰭狀場效電晶體裝置、與閘極結構
TW202125708A (zh) 半導體裝置的製造方法
US12389664B2 (en) Transistor gates and methods of forming thereof
US20250203902A1 (en) Method of manufacturing a semiconductor device having corner spacers adjacent a fin sidewall
TWI739147B (zh) 半導體裝置及其形成方法
US11769821B2 (en) Semiconductor device having a corner spacer
TWI866246B (zh) 半導體裝置及其形成方法
US12002719B2 (en) Gapfill structure and manufacturing methods thereof

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent