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TW202135281A - 針對最佳三維邏輯佈局以混合堆疊製作三維源極汲極的方法 - Google Patents

針對最佳三維邏輯佈局以混合堆疊製作三維源極汲極的方法 Download PDF

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TW202135281A
TW202135281A TW109139131A TW109139131A TW202135281A TW 202135281 A TW202135281 A TW 202135281A TW 109139131 A TW109139131 A TW 109139131A TW 109139131 A TW109139131 A TW 109139131A TW 202135281 A TW202135281 A TW 202135281A
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日商東京威力科創股份有限公司
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Abstract

本文係描述在3D電晶體之不同堆疊中製作3D源極/汲極區域的方法，其中多個平面係同時製造。本方法可容許3D源極/汲極區域的各種順序以定制用於給定之3D邏輯電路或設計之邏輯佈局。此處描述基於NMOS及PMOS場效電晶體而形成堆疊的SRAM裝置、雙鑲嵌式堆疊的SRAM裝置以及複數個堆疊的反相器的例子。

Description

針對最佳三維邏輯佈局以混合堆疊製作三維源極汲極的方法
[相關申請案] 本申請案主張2019年11月13日提交的美國臨時專利申請案第62/934,702號以及2020年4月10日提交的美國非臨時專利申請案第16/845,868號之優先權，其所有揭露內容皆以參照的方法引入本文中。
本揭露內容係關於積體電路以及3D微電子裝置生產。
本揭露內容的態樣提供了用於在3D電晶體之不同堆疊中的多個源極/汲極區域的3D製造方法。亦即可以同時製造多個平面。本文中所描述之製造方法係允許以3D源極/汲極的任何順序來定制對於給定之3D邏輯佈局或設計之邏輯佈局。
第一實施例係描述一種在基板上形成複數個奈米通道堆疊的方法，每一奈米通道堆疊包含複數個奈米通道，該複數個奈米通道係與該基板之表面平面平行且對準於與該基板之該表面平面垂直之第二平面，其中一堆疊之每一奈米通道係與該堆疊之每一其他奈米通道相隔開，其中每一奈米通道均具有相對端部，其中該複數個奈米通道堆疊係由一填充材料所覆蓋，將該填充材料自至少一第一奈米通道堆疊移除，同時至少一第二奈米通道堆疊維持由該填充材料所覆蓋，藉由包含第一摻雜劑或第二摻雜劑的磊晶生長製程，於該至少一第一奈米通道堆疊之該相對端部上形成第一源極/汲極區域，藉由第一選擇性沉積製程在第一源極/汲極區域上沉積一保護膜，第一選擇性沉積製程係沉積保護膜於第一源極/汲極區域上而不沉積保護膜於其他表面上，以從上而下的方向，將填充材料自該至少一第二奈米通道堆疊之該相對端部的第一部分移除，而位於第一部分下方之一或多個奈米通道則維持被填充材料覆蓋，藉由包含第一或第二摻雜劑的該磊晶生長製程，於該第一部份上形成第二源極/汲極區域，藉由第二選擇性沉積製程在該第二源極/汲極區域上沉積該保護膜，該第二選擇性沉積製程係沉積該保護膜於該第二源極/汲極區域上而不沉積該保護膜於其他表面上，以該從上而下的方向，將該填充材料自該至少一第二奈米通道堆疊之該相對端部的第二部分移除，俾使至少一額外奈米通道之該相對端部暴露出；藉由包含該第一摻雜劑或該第二摻雜劑的該磊晶生長製程，於該第二部份上形成第三源極/汲極區域，以及移除該保護膜。
第二實施例描述了一種製造3D堆疊之反相器的方法，該方法包含在一基板上形成複數個奈米通道堆疊，每一該奈米通道堆疊包含複數個奈米通道，該複數個奈米通道係與該基板之表面平面平行且對準於與該基板之該表面平面垂直之第二平面，其中每一奈米通道係與每一其他奈米通道相隔開，其中每一奈米通道均具有相對的端部，其中該複數個奈米通道堆疊係由一填充材料所覆蓋，自第一奈米通道堆疊移除該填充材料，同時第二奈米通道堆疊維持由該填充材料所覆蓋，藉由第一磊晶生長製程及第一摻雜劑，於該第一奈米通道堆疊之奈米通道端部上形成第一源極/汲極區域，藉由一選擇性沉積製程在第一源極/汲極區域上沉積一保護膜，該選擇性沉積製程係沉積該保護膜於第一源極/汲極區域上而不沉積該保護膜於其他表面上，將該填充材料自該第二奈米通道堆疊移除；藉由第二磊晶生長製程以及第二摻雜劑，於該第二奈米通道堆疊之該相對端部上形成第二源極/汲極區域，以及移除該保護膜。
第三個實施例描述一種3D堆疊之半導體裝置的製造方法，該方法包含在一基板上形成複數個奈米通道堆疊，每一奈米通道堆疊包含複數個奈米通道，該複數個奈米通道係與基板之表面平面平行且對準於與基板之表面平面垂直之第二平面，其中每一奈米通道係與每一其他奈米通道相隔開，其中每一奈米通道均具有相對的端部，其中該複數個奈米通道堆疊係由一填充材料所覆蓋。第三個實施例之該方法更包含以一從上而下的方向，自第一奈米通道堆疊之第一部分的相對端部移除該填充材料，而位於該第一部分下方之奈米通道的該相對端部則維持被該填充材料覆蓋，藉由磊晶生長而在該第一部分之該相對端部上形成第一源極/汲極區域，同時以第一摻雜劑或第二摻雜劑摻雜該第一源極/汲極區域，藉由第一選擇性沉積製程在該第一源極/汲極區域上沉積一保護膜，該第一選擇性沉積製程係沉積該保護膜於該第一源極/汲極區域上而不沉積該保護膜於其他表面上。以從上而下的方向，將該填充材料自該第一奈米通道堆疊之該相對端部的第二部分移除，而位於該第二部分下方之奈米通道之該相對端部則維持被覆蓋，藉由磊晶生長而在該第一奈米通道堆疊之該第二部分的該相對端部上形成第二源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑摻雜該第二源極/汲極區域，藉由第二選擇性沉積製程在該第二源極/汲極區域上沉積該保護膜，該第二選擇性沉積製程係沉積該保護膜於該第二源極/汲極區域上而不沉積該保護膜於其他表面上。以從上而下的方向，將該填充材料自該第一奈米通道堆疊之第三部分移除，而使一或多個第三奈米通道之該相對端部露出，藉由磊晶生長而在該第一奈米通道堆疊之該第三部分之未覆蓋的奈米通道端部上形成第三源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑摻雜該第三源極/汲極區域，以及自該第一奈米通道堆疊之所有源極/汲極區域移除該保護膜。
吾人應注意本發明內容部分並未指定本揭露內容或申請專利保護之發明的每一實施例及/或遞增的新穎態樣。相反地，本發明內容部分僅提供了對不同實施例的初步討論以及相較於習知技術之新穎性的相應要點。對於本發明和實施例的額外細節及/或可能的觀點，讀者可逕至本揭露內容之詳細描述部分以及相應附圖了解，如下所進一步討論者。
前述對說明性實施例的一般描述及其後續的詳細描述僅是本揭露內容之教示的示範性態樣，並非限制性的。
在圖示中，貫穿多個視圖中相似的參考標號表示相同或相應的部分。此外，除非另有說明，否則如本文所用之「一」、「一個」等通常具有「一或多個」的含義。除非另外指定或說明示意性結構或流程圖，否則圖示通常不會按比例繪製。
此外，用語「大約是」、「大約」、「約」和類似用語通常是指包含在20％、10％或較佳為5％之裕度內的指定值以及位於其間之任何值的範圍。
此外，為了便於描述，本文中可以使用例如「在...下方」、「在...之下」、「較低處」、「在...之上」、「上方」、「頂部」之類的空間相對用語，以便於描述如圖所示之一個元件或特徵與另一（或多個）元件或特徵的關係。除了在圖中描述的方位之外，空間相對用語還意圖涵蓋設備在使用或操作中的不同方位。設備可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述用語可以同樣地被相應地解釋。
在整個說明書中對「一個實施例」或「一實施例」的引用是指結合該實施例描述的特定特徵、結構、材料或特性而包含在至少一個實施例中，但並不表示它們是存在於每個實施例中。因此，在整份說明書中於各處出現的用語「在一實施例中」不一定是指同一實施例。此外，可以以任何合適的方式將特定的特徵、結構、材料或特性組合在一或多個實施例中。
在半導體生產領域中，由於生產的可變性及靜電裝置的限制，二維電晶體密度縮放之接觸閘極間距已達到其縮放極限。例如垂直通道全閘極電晶體的新電晶體設計，可能可以克服一些接觸的閘極間距縮放限制，然而由於電阻、電容和可靠性的考量限制了線距縮放，從而限制了電晶體可用於佈線到電路中的密度。
3D整合是用於克服臨界尺寸縮放中不可避免的飽和度的一個選項。3D整合（即多個裝置的垂直堆疊）可以藉由在體積中而非面積中增加電晶體密度來克服這些微縮的限制。垂直堆疊已成功地由快閃記憶體產業採用3D NAND來證明與實施。例如，在CPU或GPU產品中使用的主流CMOS VLSI縮放技術正在探索採用3D整合作為推動半導體發展藍圖的主要手段，因此需要實現技術。
在半導體裝置（尤其是在微觀尺度上）的生產中，會執行例如成膜沉積、蝕刻遮罩生產、圖案化、光阻顯影、材料蝕刻及移除、以及摻雜處理的各種生產製程。這些製程係重複地進行以在基板上形成期望之半導體裝置元件。歷史上，透過微生產，已在平面中建立電晶體，其上方形成有佈線／金屬化層，且因此已特徵化為二維（2D）電路或2D生產。
FinFET（鰭式場效電晶體）為一種非平面電晶體、或「2D」電晶體。FinFET是傳統金屬氧化物半導體場效電晶體（MOSFET）的一種變化，其特徵是在基板頂部存在薄的矽「鰭片」反型通道，從而使閘極可以形成兩個接觸點：鰭片的左側和右側。鰭片的厚度（從源極到汲極的方向測量）決定了裝置的有效通道長度。環繞式閘極結構在通道上提供了更好的電控制，從而降低了漏電流並克服了其他短通道效應。
環繞式閘極（GAAFET）為非平面3D電晶體，其概念與FinFET相似，不同之處在於閘極材料圍繞在所有側面上的通道區域。根據設計的不同，環繞式閘極FET可以具有兩個或更多個有效閘極。環繞式閘極FET可以利用具有閘極完全圍繞的矽奈米線堆疊。
環繞式閘極組件係類似於MOSFET，其中閘極係夾設在源極和汲極之間，並具有類似於FinFET的鰭片。環繞式閘極FET可以包含三條或更多的奈米線。形成通道的奈米線係被懸掛起來，並從源極流到汲極。
微縮的努力已大幅地增加在2D電路中每單位面積電晶體的數量，然而隨著微縮進入個位數奈米半導體裝置生產節點而面臨更大的挑戰。在半導體裝置生產上的進步需要電晶體彼此堆疊於其上之三維（3D）半導體電路。
3D整合（即多個裝置的垂直堆疊）旨在藉由在體積中而非面積中增加電晶體密度來克服這些微縮的限制。雖然裝置的堆疊已成功地由快閃記憶體產業以採用3D NAND來證明與實施，應用於隨機邏輯設計實質上仍更為困難。
邏輯設備例行地需要反相器，即鄰接於NMOS（n型金屬氧化物半導體）的PMOS（p型金屬氧化物半導體）。因此，具有將不同的源極/汲極（S/D）區域放置在不同的奈米平面上的能力是有利的。
源極/汲極（S/D）區域的形成是藉由在垂直堆疊中的奈米通道端部上磊晶生長來執行的。磊晶是指一種晶體生長或材料沉積的類型，其中新晶體層的形成係相對於晶體基板具有明確定義的方向。通常使用氣相磊晶（VPE）（化學氣相沉積的一種改良方法）來生長磊晶矽。磊晶層可以在沉積期間藉由在來源氣體中添加例如胂、膦或乙硼烷之類的雜質來摻雜。氣相中的雜質濃度決定了其在沉積膜中的濃度。
本揭露內容的態樣係描述具有反相器平面的3D邏輯裝置，例如如SRAM（靜態隨機存取記憶體）單元。在此顯示了三個實施例，其中包含詳細的處理及單元的橫剖面。
實施例1為一垂直堆疊的3D SRAM單元。
實施例2為由兩個完成的SRAM單元垂直堆疊的3D堆疊。
實施例3為六層高的3D反相器堆疊。
實施例1的SRAM單元需要兩個反相器平面以及一個NMOS平面。圖1A係顯示一個六電晶體CMOS SRAM單元的電路圖。SRAM單元包含電晶體M1 -M6 。圖1B至圖9顯示用於構建CMOS SRAM單元的處理流程。
圖1A是一個SRAM單元的電路圖，其具有兩個反相器（M1 與M2 串聯及M3 與M4 串聯）以及包含該SRAM單元的兩個通路電晶體（M5 和M6 ）。WL是指「字元線」，BL是指「位元線」。
Figure 02_image001
表示與BL大小相同但極性相反的位元線。吾人應注意，通路電晶體M5 和M6 的閘極係連接到字元線WL，且M1 和M2 的閘極串聯並連接到位元線BL。M2 的閘極將來自位元線BL的信號反相（由M6 傳遞來自WL的信號），因此取決於BL上信號的極性而M1 導通（ON）或M2 導通（ON）。類似地，M3 和M4 的閘極串聯並連接到位元線
Figure 02_image001
。M4 的閘極將來自位元線BL的信號反相（由M5 傳遞來自WL的信號），因此取決於
Figure 02_image001
上信號的極性而M3 導通或M4 導通。VDD和接地將藉由單元內的埋入式電力軌（BPR）而連接到SRAM單元。吾人應注意，M2 和M4 是PMOS裝置，且M1 、M3 、M5 和M6 是NMOS裝置。然而，此配置可以相反，使得M2 和M4 是NMOS裝置，而M1 、M3 、M5 和M6 是PMOS裝置。
此處本方法的益處係提供在不同的NMOS和PMOS配置之混合3D堆疊的邏輯元件以用於3D佈局，因此允許S/D堆疊的組合以做出設計的邏輯元件。其它邏輯元件可以在3D佈局中使用不同之NMOS和PMOS配置的混合3D堆疊，允許S/D堆疊的組合根據需要連接，以做出想要的邏輯元件。本揭露內容的態樣係描述了用於S/D形成的雙堆疊SRAM單元。
本揭露內容的態樣係包含堆疊相當大量的S/D以做出有效的3D結構。這是藉由對熱預算之更大控制而達成，因為僅須執行較少磊晶步驟就可做出S/D區域。本揭露內容的態樣係描述了具有針對S/D區域的有效佈局和處理的雙堆疊3D SRAM單元。
奈米通道是指奈米片或奈米線。這些半導體通道是場效電晶體（FET）的一部分，場效電晶體為環繞式閘極（GAA）裝置，因為在通道的整個橫剖面上都會或者將會形成閘極材料。通道可以是圓形、正方形、矩形或其他形狀。可以藉由磊晶生長形成奈米通道。例如，第一磊晶堆疊係形成在第一基板的頂表面上。例如，CFET（互補式FET）處理流程可以接著進行過奈米堆疊epi生長。在一示範實施例中，形成多達約12個或更多之交替的矽鍺（SiGe）和矽單平面堆疊。應注意可以形成少於12層。接下來，可以使用蝕刻遮罩將磊晶堆疊切割成鰭狀結構。可以選擇性地移除SiGe材料，並用介電質代替。通道材料的摻雜可以在形成源極/汲極之前或之後完成。其結果是如圖1B所示，可以在基板上形成GAA通道的垂直堆疊。儘管圖示中僅顯示兩個堆疊，但是可以藉由本揭露內容的方法形成多個堆疊。例如，如圖1B所示，可以有第二組堆疊在第一組堆疊的後面及/或右側及/或左側延伸。為清楚起見，圖1C、圖1D-圖27顯示兩個相鄰堆疊的處理，其不應解釋為限制形成在基板上並且由本揭露內容之方法處理之可堆疊的數目。
現在參照圖1C、圖1D-9，橫剖面基板段顯示出形成垂直堆疊之3D SRAM單元的處理流程。圖1C顯示SRAM單元的橫剖面圖，該SRAM單元具有連接到形成圖1A之電晶體M1 -M6 的S/D區域之堆疊的奈米通道。在第一個處理步驟中，形成奈米通道（M1 -M6 ），接著氧化物沉積和拋光。圖1C的奈米通道（M1 -M6 ）代表圖1A的電晶體（M1 -M6 ）的通道。在奈米通道的任一端部上是源極或汲極區域。在圖1C中，113是堆疊110的區域，其中將形成未來的N+源極或汲極區域。相應地，112是堆疊120的區域，其中將形成未來的P+S/D區域。
在圖1C中，每個通道可以具有不同的材料組成和摻雜，或者可以具有一致的材料。通道可以具有形成於其上之閘極保護材料117，其用於之後被完全包圍每個奈米通道的功能閘極取代。在一非限制性例子中，閘極保護材料可以是高K介電質。在一非限制性例子中，高K介電質可以選自由下列各者組成之群組： 鉿矽氧化物（HfSiO）、鉿氧化物（HfO2 ）、鉿鉻氧化物（HfCrO）、鋁氧化物（Al2 O3 ）、鋯氧化物（ZrO2 ）、鑭氧化物（La2 O3 ）、鈦氧化物（TiO2 ）、釔氧化物（Y2 O3 ）、鈦酸鍶（SrTiO3 ）、三氧化二鈧（Sc2 O3 ）、三氧化二鎦（Lu2 O3 ）、鈮（V）氧化物Nb2 O5 、五氧化二鉭（Ta2 O5 ）、或其組合。奈米通道堆疊之間的空間可以用氧化物118填充材料或其他介電質填充。在一非限制性例中，填充材料可以是SiO、SiO2 、矽氮化物、氮氧化物或其他介電質。其他介電質可以是低K或高K介電質，其中K值在1.5到3.0的範圍內。有些例子是氧化物的衍生物，例如氟（F）摻雜的氧化物、碳（C）摻雜的氧化物、鉿（H）摻雜的氧化物或氣相沉積的有機材料（例如聚酰亞胺）或高度多孔的氧化物，例如鉿矽酸鹽（HfSiO4 ）、矽酸鋯（ZrSiO4 ）和鈦酸鋇（BaTiO3 ）。
此外，奈米通道端部可以指定是未來的N+S/D 區域113或未來的P+S/D區域112。N+S/D區域可以藉由矽的磊晶生長形成。內部間隔件119係將每一各別奈米通道與相鄰之奈米通道分開，即M1 與M3 分開、M3 與M5 分開、M2 與M4 分開以及M4 與M6 分開。
圖1C、圖2至圖27的元件係列出如下。這些數字被標示為： 112代表未來的P+S/D區域， 113代表未來的N+S/D區域， 114代表P+磊晶S/D區域， 115代表N+磊晶S/D區域， 116代表S/D保護性沉積物，其可以是高K材料， 117代表閘極區域保護性沉積物， 118代表氧化物填料， 119代表分隔奈米通道的內部間隔件，且 122代表光阻蝕刻遮罩。
圖1D顯示形成本揭露內容之電路所需的處理階段。在基板108上已形成複數個堆疊100，其由工件107所支撐。工件107平移通過不同的處理單元（101-105），或者該等處理單元係在工件上方移動。填充物移除單元係配置用以自堆疊移除氧化物。磊晶生長單元102係配置用以在暴露的奈米通道端部上生長源極/汲極（S/D）區域。選擇性沉積單元103係配置用以在完成的S/D區域上沉積保護膜，以保護它們免於進一步的處理步驟。保護膜移除單元104係配置用以自堆疊中移除保護膜。拋光單元105代表在堆疊上形成金屬化層的一系列階段。控制系統（未示出）係操作工件107的移動以及對處理單元的致動和控制。
在圖2中，已藉由定向蝕刻移除了覆蓋左堆疊110的氧化物118，而光阻蝕刻遮罩122覆蓋了右堆疊120。定向蝕刻露出了通道M1 、M3 和M5 的未來N+S/D區域113。
在圖3中，光阻蝕刻遮罩122已被移除，且氧化物118仍維持覆蓋堆疊120的側面。氧化物118為一氮化物。之後接著在每個S/D區域115中之左堆疊110上進行N+磊晶生長。
磊晶生長是指晶體生長或材料沉積的一種類型，其中新的晶體層係相對於晶體基板而以明確定義的取向形成。N+代表被例如磷、砷或銻之高濃度摻雜劑摻雜的矽。P+代表被例如硼原子之高濃度摻雜劑摻雜的矽。硼、砷、磷和偶爾的鎵用於摻雜矽。硼是矽積體電路生產中p型摻雜劑的一個選擇，因為它的擴散速度使得接合深度易於控制。磷通常用於矽晶圓的大劑量摻雜，而砷則用於擴散接合，因為它的擴散速度比磷慢，因此可控性更高。高濃度在室溫下可能會「退化」或大於1018 個原子/cm3 ，導致材料表現像金屬一樣。矽半導體的摻雜濃度可以在1013 /cm3 至1018 /cm3 的任何範圍內。退化摻雜的矽包含之雜質與矽的比例約為千分之幾。S/D區域的N+或P+磊晶生長係藉由使用氣相磊晶（VPE）（一種化學氣相沉積的改良）進行的。在沉積期間，根據正在形成的是N+或P+ S/D區域而添加雜質（例如胂、膦或乙硼烷）到來源氣體來摻雜磊晶層。
如圖4所示，新生長的N+S/D區域115便被保護膜116選擇性地覆蓋。例如，執行選擇性之高K沉積以覆蓋左堆疊110上的N+區域。或者，可以執行低溫氧化物生長以保護未覆蓋的S/D區域。高k層116可以選自由下列各者組成之群組： HfO2 、Al2 O3 、Y2 O3 、ZrO2 、HfZrO4 、TiO2 、Sc2 O3 、La2 O3 、Lu2 O3 、Nb2 O5 、Ta2 O5 。
接下來，以從上至下的方向，暴露出第二奈米通道堆疊120的一部分，而位於該部分下方的一或多個奈米通道仍然被覆蓋。該暴露出的部分可以露出一或多個奈米通道的端部。在圖5的例子中，通道M6 未被覆蓋，而通道M4 和M2 仍然被覆蓋。接著為通道M6 生長N+磊晶S/D區域115。之後可以進行選擇性的沉積保護膜116（例如高-K膜）在右堆疊120的N+S/D區域的上方，如圖6所示。
在圖7中，藉由反應性離子蝕刻移除覆蓋在右側之垂直堆疊120的端部的剩餘氧化物，而暴露出未來的P+S/D區域112。接著，在右側的堆疊120上生長P+磊晶S/D區域114，如圖8所示。這些是S/D區域最後形成的部分，因此無需在這些P+S/D區域上沉積保護膜。圖9顯示從所有S/D區域移除保護膜，其中兩個堆疊都完成並且每個堆疊具有不同的S/D形成。
在一態樣中，完成堆疊包含沉積閘極結構（包含閘極介電層及導電層）的各個層，以及對各個層進行圖案化以形成閘極結構。替代金屬閘極製程（RMG）首先形成臨時（或虛擬）閘極結構，然後用完成的閘極結構取代臨時閘極結構。
該處理流程係專注在替代金屬閘極（RMG）步驟，以形成閘極氧化物和功函數金屬。完成SRAM裝置的額外步驟可以包含形成局部互連，然後進行額外的金屬化處理（未顯示）。該完成的處理繼續進行既定處理以完成使用TiN、TaN、TiAl的沉積、替代金屬閘極P型功函數金屬（RMG PWFM）移除、最終RMG、閘極切割（CMG）、以及形成M0和M1雙鑲嵌式金屬層之水平和垂直連接，其中M0表示堆疊的下部金屬層，M1表示堆疊的上部金屬層。如本領域中已知的，可以使用垂直通孔將佈線連接到M0和M1層。
根據裝置的類型（PFET或NFET），功函數金屬層可以是p型或n型的功函數層。p型功函數層包含選自下列各者之群組但不限於此群組：鈦氮化物（TiN）、鉭氮化物（TaN）、釕（Ru）、鉬（Mo）、鎢（W）、鉑（Pt）或其組合的金屬。n型功函數層包含選自下列各者之群組但不限於此群組：鈦（Ti）、鋁（Al）、鉭碳化物（TaC）、鉭碳氮化物（TaCN）、鉭矽氮化物（TaSiN）、鈦矽氮化物（TiSiN）或其組合的金屬。金屬填充層可以包含鋁（Al）、鎢（W）、鈷（Co）及/或其他合適的材料。
在雙鑲嵌製程中，該結構經歷擴散阻障蝕刻步驟，之後便沉積通孔介電質。然後蝕刻步驟形成間隙，在間隙中形成線和通孔。
使用物理氣相沉積（PVD）來沉積鉭（Ta）和鉭氮化物（TaN）材料的阻障薄層。Ta係用於形成襯裡，而TaN用於結構中的阻障。阻障層藉由物理氣相沉積（PVD）而被銅晶種覆蓋阻障層。最後，將結構電鍍銅並使用化學機械拋光（CMP）拋光平面。
圖10A、10B、及圖11-21中顯示具有使用不同S/D組合的六層堆疊的範例2，其係與12個電晶體的雙SRAM 3D堆疊以及6個電晶體的反相器平面一起使用。圖10A顯示將在單一堆疊裝置中製造的兩個SRAM電路（1010、1020）。類似於圖1C，圖10B顯示具有形成在基板上之垂直奈米通道堆疊的雙SRAM堆疊。氧化物118係填充了奈米通道堆疊之間的空間。吾人應注意，左側的堆疊具有所有未來的N+S/D區域113，而右側的堆疊具有未來的N+ S/D區域115和P+S/D區域114兩者。在第一處理步驟中，先形成奈米通道（M1 -M6 ），然後進行氧化物沉積和拋光。圖10B之奈米通道（M1 -M6 ）表示圖10A（見第一SRAM（a）和第二SRAM（b），其每一個都具有電晶體M1 -M6 ）之每一SRAM裝置的電晶體（M1 -M6 ）通道。奈米通道的任一端部是源極區域或汲極區域。在圖10B中，113是堆疊110的一個區域，其中將形成未來的N+源極或汲極區域。相應地，112是堆疊120的一個區域，其中將形成未來的P+S/D區域。
圖11顯示以在右側之堆疊1020的光阻122作為遮罩，而左側之堆疊1010被打開而露出通道端部。左邊的堆疊1010上的所有通道端部都是未來的N+S/D區域113，因此這些S/D區域可以一次在整個堆疊上生長，如圖12所示。接著可以用保護膜116覆蓋這些新生長的N+S/D區域115，例如如圖13所示的選擇性高K沉積物。
在圖14中，右側之堆疊1020中之頂部通道的奈米通道端部均未覆蓋。N+S/D區域115係在該上部奈米通道上生長，然後如圖15所示般地被保護膜116覆蓋。
在圖16中，繼續定向蝕刻（反應性離子蝕刻）並暴露出堆疊1020之接下來的兩個奈米通道未來的P+S/D端部對112。
在圖17中，P+S/D區域114係磊晶生長在這些通道端部上，並接著用保護膜116覆蓋。
在圖18中，下一個通道（對應於圖10A之（b）SRAM的電晶體M6 之堆疊1020的M6 ）係被暴露出，接著磊晶生長N+S/D區域115。在圖19中，這些區域115係被保護性氧化物或高K材料覆蓋。
在圖20中，使右側堆疊1020上之剩餘通道（對應於圖10A之（b）SRAM的電晶體M6 之M2 和M4 ）暴露出而露出未來的P+S/D區域112（參見圖19），且磊晶生長P+S/D區域114。接著可以移除所有保護膜。所得之堆疊對係如圖21所示。吾人應注意，形成了兩個垂直堆疊的完整SRAM單元1010和1020。如可理解的，可以修改本文技術以在GAA裝置之垂直堆疊的每個平面上形成S/D類型的任何組合。
此時，處理流程著重在替代金屬閘極（RMG）步驟，以形成閘極氧化物和功函數金屬。完成雙SRAM 3D的額外步驟可包含形成局部互連（Li），隨後進行額外的金屬化（未示出）。該完成處理繼續進行其既定處理，以完成使用TiN、TaN、TiAl的沉積、替代金屬閘極P型功函數金屬（RMG PWFM）移除、最終RMG、閘極切割（CMG）、以及形成M0和M1雙鑲嵌式金屬層之水平和垂直連接。
圖22A為單一CMOS反相器電路之電路圖。M1 和M2 為串聯的電晶體。「A」是閘極控制信號，「Q」是輸出。Vdd和Vss為電力軌。使用本揭露內容的技術，可以將多個反相器電路堆疊在單一基板上。
圖22B至圖27係顯示範例3之堆疊CMOS反相器的製造處理。圖22B至圖27是使用類似那些先前所描述的技術。在範例3中，6個具有N+S/D和P+S/D之反相器平面係於一堆疊中一起生長。通常，不覆蓋左側的堆疊，並在每一奈米通道上生長N+S/D區域，然後對其進行保護。隨後，露出右側的堆疊，並在右側的堆疊的所有通道端部上生長P+S/D區域，從而形成3D CMOS反相器的堆疊。
在圖22B中，橫剖面基板段顯示形成垂直堆疊之3D CMOS反相器的處理流程。圖22B顯示CMOS反相器的剖面圖，該CMOS反相器係製造於基板2205上並且具有連接到形成圖22A之NMOS電晶體M1 和PMOS電晶體M2 的S/D區域之奈米通道的堆疊（2210、2220）。在第一個處理步驟中，形成奈米通道，然後進行氧化物沉積和拋光。圖22B的奈米通道代表圖22A中之6個堆疊的NMOS電晶體M1 之6個通道以及6個堆疊的PMOS電晶體M2 之6個通道。在奈米通道的任一端部是每一各別電晶體的源極或汲極。在圖22B中，113是堆疊2210中未來將形成N+源極或汲極區域的區域。相應地，112是堆疊2220中未來將形成P+S/D區域的區域。氧化物填充物係圍繞該結構並且將堆疊2210和2220分開。在每一電晶體之間形成間隔件119以懸掛通道。
在圖23中，已經從堆疊2210蝕刻了氧化物填充物118，並且已磊晶生長了N+S/D區域115。堆疊2220保留氧化物填充物118，該氧化物填充物118係保護未來的P+S/D區域112。吾人可以注意到，S/D區域是以一步驟生長的。
在圖24中，堆疊2210之新生長的N+S/D區域115係由高K或低溫氧化物116所覆蓋，以準備在堆疊2220之通道的端部形成P+S/D區域。
在圖25中，反應性離子蝕刻（RIE）自堆疊2220中選擇性除去保護性氧化物填充物118，從而暴露出未來的P+S/D區域112。
在圖26中，P+磊晶生長在每一PMOS通道的兩側形成P+S/D區域114。
圖27顯示高K保護沉積物（或低溫氧化物）已被移除，從而形成了六個堆疊的CMOS反相器。堆疊2210的每個NMOS電晶體具有在其端部有著N+S/D區域的通道。堆疊2220的每個PMOS電晶體具有在其端部有著P+S/D區域的通道。
此時，該處理流程著重於替代金屬閘極（RMG）步驟，以形成閘極氧化物和功函數金屬。完成堆疊的CMOS反相器的額外步驟可以包含形成局部互連，接著是額外的金屬化（未示出）。該完成處理繼續進行其既定處理以完成使用TiN、TaN、TiAl的沉積、替代金屬閘極P型功函數金屬（RMG PWFM）移除、最終RMG、閘極切割、以及形成M0和M1雙鑲嵌式金屬層之水平和垂直連接。
利用這些流程中的任一個，可以根據需要繼續處理。例如，可以完成局部互連以及藉由第一金屬層的閘極氧化物和閘極電極處理。這可以包含替代金屬閘極流程以及習知之雙鑲嵌金屬化。因此，本文的技術提供了用於製造具有不同S/D摻雜類型之GAA電晶體的垂直堆疊的方法。
且，可以處理任何單一的奈米通道堆疊，使其具有的所有奈米通道源極/汲極區域係以相同摻雜劑摻雜，即類似於圖9的第一奈米通道堆疊110或是圖21的堆疊1010，其為相同奈米通道場效電晶體之堆疊。或者，可以處理任何單一奈米通道堆疊，使其具有之奈米通道S/D區域帶有交替的摻雜劑，例如圖9的堆疊120或圖21的堆疊1020。
第一實施例係以圖1A、B、C、D、圖2至圖27來說明。第一實施例描述了一種製造3D堆疊之半導體裝置的方法，該方法包含在基板108（參見圖1B）上形成多個奈米通道堆疊，每一奈米通道堆疊包含複數個奈米通道（M1 -M6 ，圖1C），該複數個奈米通道係平行於基板的表面平面（X、Y、圖1B）並對準於與基板之表面平面垂直的第二平面（Z），其中堆疊的每個奈米通道係與該堆疊的其他奈米通道彼此隔開（例如，M1 藉由間隔件119與M3 隔開，圖1C），其中每個奈米通道具有相對的端部（注意，奈米通道M5 的端部113，圖1C），其中該複數個奈米通道堆疊係由填充材料118所覆蓋，自至少一第一奈米通道堆疊移除填充材料，而至少一第二奈米通道堆疊維持由填充材料118所覆蓋（見圖2），藉由包含第一摻雜劑或第二摻雜劑的磊晶生長製程而在至少一第一奈米通道堆疊之相對端部上形成第一源極/汲極區域115（圖3）。藉由第一選擇性沉積製程在第一源極/汲極區域上沉積保護膜116（圖4），第一選擇性沉積製程係沉積保護膜於第一源極/汲極區域上而不沉積保護膜於其他表面上，以從上而下的方向（沿Z方向，圖5），將填充材料自至少一第二奈米通道堆疊之相對端部的第一部分移除，而位於第一部分下方之一或多個奈米通道則維持被覆蓋，藉由包含第一或第二摻雜劑的磊晶生長製程，於該第一部份上形成第二源極/汲極區域，藉由第二選擇性沉積製程在第二源極/汲極區域上沉積該保護膜（圖6），第二選擇性沉積製程係沉積該保護膜於該第一源極/汲極區域上而不沉積該保護膜於其他表面上，以從上而下的方向，將填充材料自第二奈米通道堆疊之相對端部的第二部分（112, 圖7）移除，俾使至少一額外奈米通道之相對端部露出，藉由包含第一摻雜劑或第二摻雜劑的磊晶生長製程，於第二部份上形成第三源極/汲極區域（114，圖8），以及移除該保護膜（圖9）。
第一實施例的方法中進一步包含在將填充材料自至少一第一奈米通道堆疊移除之前，先以光阻覆蓋至少一第二奈米通道堆疊之一頂部；以及在將填充材料自至少一第二奈米通道堆疊之相對端部之第一部分移除之前，先移除光阻。
第一實施例的方法包含第一替代方案，其中SRAM單元的形成係藉由以第一摻雜劑摻雜第一源極/汲極區域，其中第一摻雜劑為N+摻雜劑，以第一摻雜劑摻雜第二源極/汲極區域，以及以第二摻雜劑摻雜第三源極/汲極區域，其中第二摻雜劑為P+摻雜劑。
第一實施例的方法包含第二替代方案，其中SRAM單元的形成係藉由以第一摻雜劑摻雜第一源極/汲極區域，其中第一摻雜劑為P+摻雜劑，以第一摻雜劑摻雜第二源極/汲極區域，以及以第二摻雜劑摻雜第三源極/汲極區域，其中第二摻雜劑為N+摻雜劑。
第一實施例的方法包含第三替代方案，其中以下列任一方式形成SRAM單元，以第一摻雜劑摻雜第一源極/汲極區域，其中第一摻雜劑為N+摻雜劑，以第二摻雜劑摻雜第二源極/汲極區域，其中第二摻雜劑為P+摻雜劑，以第一摻雜劑摻雜第三源極/汲極區域；或者於第四替代方案中形成SRAM單元，其中以第一摻雜劑摻雜第一源極/汲極區域，其中第一摻雜劑為P+摻雜劑，以第二摻雜劑摻雜第二源極/汲極區域，其中第二摻雜劑為N+摻雜劑，以及以第一摻雜劑摻雜第三源極/汲極區域。
第一實施例的方法包含第五替代方案，其中反相器單元（圖22A、22B-27）的形成係藉由以第一摻雜劑摻雜第一源極/汲極區域，以第二摻雜劑摻雜第二源極/汲極區域，以及以第二摻雜劑摻雜第三源極/汲極區域，其中第二及第三源極/汲極區域等於第二堆疊之所有源極/汲極區域。
在第一實施例的方法中更包含第一和第二堆疊上形成局部互連、形成額外的金屬化層、在金屬化層上沉積TiN、TaN或TiAl層、移除替代金屬閘極P型功函數金屬（RMG PWFM）、形成替代金屬閘極（RMG）、從一堆疊的閘極區域切下另一堆疊的每一閘極區域、以及形成雙鑲嵌式金屬層之水平和垂直連接。
在第一實施例的方法中進一步包含在其中形成雙SRAM單元的第六替代方案（圖10A、圖10B-圖21），在移除保護膜之前，藉由第三選擇性沉積製程而在第三源極/汲極區域上沉積保護膜，第三選擇性沉積製程係於第三源極/汲極區域上沉積保護膜而不在其他表面上沉積保護膜，以從上而下的方向（見Z，圖16），將填充材料自至少一第二奈米通道堆疊之第三部分移除，而暴露出位於第二部分下方之一或多個第四奈米通道之相對端部，藉由磊晶生長於第三部份之未覆蓋的奈米通道端部上形成第四源極/汲極區域115（圖18），同時以第一摻雜劑或第二摻雜劑摻雜第四源極/汲極區域；藉由第四選擇性沉積製程在第四源極/汲極區域（圖19）上沉積保護膜116，第四選擇性沉積製程係沉積保護膜於第四源極/汲極區域上而不沉積保護膜於其他表面上，以從上而下的方向，將填充材料自至少一第二奈米通道堆疊之第四部分移除，而暴露出位於第三部分下方之一或多個奈米通道之相對端部112，以及藉由磊晶生長於第四部份之未覆蓋的奈米通道端部上形成第五源極/汲極區域114（圖20），同時以第一摻雜劑或第二摻雜劑摻雜第五源極/汲極區域。
第六替代方案之方法包含以第一摻雜劑摻雜第一源極/汲極區域，以第一摻雜劑摻雜第二源極/汲極區域，以及以第二摻雜劑摻雜第三源極/汲極區域，以第二摻雜劑摻雜第四源極/汲極區域，以及以第一摻雜劑摻雜第五源極/汲極區域。
第一實施例的方法包含第七替代方案，其中雙SRAM單元的形成係藉由以第一摻雜劑摻雜第一源極/汲極區域，其中第一摻雜劑為N+摻雜劑，以第一摻雜劑摻雜第二源極/汲極區域，以第二摻雜劑摻雜第三源極/汲極區域，其中第二摻雜劑為P+摻雜劑，以第一摻雜劑摻雜第四源極/汲極區域，以及以第二摻雜劑摻雜第五源極/汲極區域。
第一實施例的方法包含第八替代方案，其中雙SRAM單元的形成係藉由以第一摻雜劑摻雜第一源極/汲極區域，其中第一摻雜劑為P+摻雜劑，以第一摻雜劑摻雜第二源極/汲極區域，以第二摻雜劑摻雜第三源極/汲極區域，其中第二摻雜劑為N+摻雜劑，以第一摻雜劑摻雜第四源極/汲極區域，以及以第二摻雜劑摻雜第五源極/汲極區域。
第一實施例的方法包含第九替代方案，其中雙SRAM單元的形成係藉由第五選擇性沉積製程在第五源極/汲極區域上沉積保護膜，第五選擇性沉積製程係沉積保護膜於第五源極/汲極區域上而不沉積保護膜於其他表面上，以從上而下的方式，藉由下列步驟於至少一第二奈米通道堆疊之第五源極/汲極區域下方形成進一步摻雜的源極/汲極區域：將填充材料自一或多個相對端部逐步漸進移除，每一漸進移除之後均接著在該一或多個相對端部上磊晶生長摻雜的源極/汲極區域，其中該摻雜的源極/汲極區域係交替地以第一摻雜劑或第二摻雜劑摻雜，在暴露出第二奈米通道堆疊中之額外的相對端部之前，於該摻雜的源極/汲極區域上選擇性地沉積一保護膜，其中保護膜係選擇性地僅沉積在該摻雜的源極/汲極區域上，以及在第二奈米通道堆疊之所有奈米通道相對端部上形成源極/汲極完畢之後，移除保護膜。
第二實施例係以圖22A、22B-圖27來說明。第二實施例係描述3D堆疊之反相器的製造方法，該方法包含在基板2205上形成複數個奈米通道堆疊（2210、2220，圖22B），每一奈米通道堆疊包含複數個奈米通道（NMOS 1-NMOS 6；PMOS 1-PMOS 6，圖22B），該複數個奈米通道係與基板之一表面平面平行且對準於與基板之該表面平面垂直之第二平面（注意平行於基板2205之NMOS 1的奈米通道，圖22B），其中每一奈米通道係與每一其他奈米通道相隔開（例如NMOS 1係藉由間隔件119而與NMOS 2隔開），其中每一奈米通道均具有相對的端部，其中該複數個奈米通道堆疊係由填充材料118所覆蓋，自第一奈米通道堆疊移除該填充材料，同時第二奈米通道堆疊維持由該填充材料所覆蓋，藉由第一磊晶生長製程以及第一摻雜劑，於該第一奈米通道堆疊之奈米通道端部上形成第一源極/汲極區域115（圖23），藉由選擇性沉積製程在第一源極/汲極區域上沉積保護膜116，該選擇性沉積製程係沉積該保護膜於該第一源極/汲極區域上而不沉積該保護膜於其他表面上（圖24），將該填充材料自該第二奈米通道堆疊移除（圖25）；藉由第二磊晶生長製程以及第二摻雜劑（圖26），於該第二奈米通道堆疊之該相對端部上形成第二源極/汲極區域114；以及移除該保護膜（圖27）。
第三實施例是係以圖1A、B、C、D、圖2-圖27來說明。第三實施例中係描述一種3D堆疊之半導體裝置的製造方法，該方法包含在基板108上形成複數個（圖1B）奈米通道堆疊，每一奈米通道堆疊（例如圖1C之110、120）包含複數個奈米通道（M1 -M6 ，圖1C），該複數個奈米通道係與該基板之一表面平面（X、Y，圖1B）平行且對準於與該基板之該表面平面垂直之第二平面（Z），其中，一堆疊中之每一奈米通道係與該堆疊中之每一其他奈米通道相隔開（例如M1 係藉由間隔件119而與M3 隔開，圖1C），其中每一奈米通道均具有相對的端部（注意奈米通道M5 的端部113，圖1C），其中該複數個奈米通道堆疊係由填充材料118所覆蓋。第三實施例之該方法更進一步包含以從上而下的方向，自一第一奈米通道堆疊之第一部分的該相對端部移除該填充材料，而位於該第一部分下方之奈米通道的該相對端部則維持被該填充材料覆蓋，藉由磊晶生長而在該第一部分之該相對端部上形成第一源極/汲極區域，同時以第一摻雜劑或第二摻雜劑摻雜該第一源極/汲極區域，藉由第一選擇性沉積製程在該第一源極/汲極區域上沉積一保護膜，該第一選擇性沉積製程係沉積該保護膜於該第一源極/汲極區域上而不沉積該保護膜於其他表面上。以該從上而下的方向，將該填充材料自該第一奈米通道堆疊之該相對端部的第二部分移除，而位於該第二部分下方之奈米通道之該相對端部則維持被覆蓋，藉由磊晶生長而在該第一奈米通道堆疊之該第二部分的該相對端部上形成第二源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑摻雜該第二源極/汲極區域，藉由第二選擇性沉積製程在該第二源極/汲極區域上沉積該保護膜，該第二選擇性沉積製程係沉積該保護膜於該第二源極/汲極區域上而不沉積該保護膜於其他表面上。以該從上而下的方向，將該填充材料自該第一奈米通道堆疊之第三部分移除，而使一或多個第三奈米通道之該相對端部暴露出，藉由磊晶生長而在該第一奈米通道堆疊之該第三部分之未覆蓋的奈米通道端部上形成第三源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑摻雜該第三源極/汲極區域，以及自該第一奈米通道堆疊之所有源極/汲極區域移除該保護膜。
第三實施例的方法包含第一替代方案，其係以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為N+摻雜劑，以該第二摻雜劑摻雜該第二源極/汲極區域，其中該第二摻雜劑為P+摻雜劑，以及以該第一摻雜劑摻雜該第三源極/汲極區域。
第三實施例的方法包含第二替代方案，其係以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為P+摻雜劑，以該第二摻雜劑摻雜該第二源極/汲極區域，其中該第二摻雜劑為N+摻雜劑，以及以該第一摻雜劑摻雜該第三源極/汲極區域。
第三實施例之方法進一步包含於該第一奈米通道堆疊上形成局部內連，形成額外的金屬化層，於該金屬化層上沉積TiN、TaN、以及TiAl層，移除替代金屬閘極P-型功函數金屬（RMG PWFM），形成一替代金屬閘極（RMG），自一堆疊之一閘極區域切割出另一堆疊之每一閘極區域，以及形成雙鑲嵌式金屬層水平及垂直連接。
第三實施例的方法還包含第三替代方案，其中在移除保護膜之前，藉由第三選擇性沉積製程在第三源極/汲極區域上沉積保護膜，第三選擇性沉積製程係沉積保護膜於第三源極/汲極區域上而不沉積保護膜於其他表面上，以一從上而下的方式，藉由將填充材料自第一奈米通道堆疊之相對端部的一或多個部分逐步漸進移除，每一漸進移除之後均接著在該一或多個相對端部上磊晶生長源極/汲極區域，同時以第一摻雜劑或第二摻雜劑交替地摻雜每一部份的相對端部的步驟而在第一奈米通道堆疊之第三部分下方形成進一步摻雜的源極/汲極區域，在暴露出第一奈米通道堆疊中之額外的相對端部之前，於每一部分之源極/汲極區域上選擇性地沉積保護膜，其中保護膜係選擇性地僅沉積在該部分的源極/汲極區域上，以及在第一奈米通道堆疊之所有奈米通道相對端部上形成源極/汲極完畢之後，移除保護膜。
第三實施例的方法還包含第四替代方案，其中在移除保護膜之前，藉由第三選擇性沉積製程在第三源極/汲極區域上沉積保護膜，第三選擇性沉積製程係沉積保護膜於第三源極/汲極區域上而不沉積保護膜於其他表面上，以一從上而下的方式，於第一奈米通道堆疊之第四部份之相對端部移除填充材料，而位於第四部分下方之奈米通道的相對端部則維持被覆蓋，藉由磊晶生長而在第四部分之相對端部上形成第四源極/汲極區域，同時以第一摻雜劑或第二摻雜劑摻雜第四源極/汲極區域，藉由第四選擇性沉積製程在第四源極/汲極區域上沉積保護膜，第四選擇性沉積製程係沉積保護膜於第四源極/汲極區域上而不沉積保護膜於其他表面上，以從上而下的方向，將填充材料自第一奈米通道堆疊之第五部分的相對端部移除，而位於第五部分下方之奈米通道之相對端部則維持被覆蓋，藉由磊晶生長而在第五部分的相對端部上形成第五源極/汲極區域，同時以第一摻雜劑或第二摻雜劑摻雜第五源極/汲極區域，藉由第五選擇性沉積製程在第五源極/汲極區域上沉積保護膜，第五選擇性沉積製程係沉積保護膜於第五源極/汲極區域上而不沉積保護膜於其他表面上，以從上而下的方向，將填充材料自第一奈米通道堆疊之第六部分的相對端部移除，以及藉由磊晶生長而在第六部分之相對端部上形成第六源極/汲極區域，同時以第一摻雜劑或第二摻雜劑摻雜第六源極/汲極區域。
第四替代方案還包含以第一摻雜劑摻雜第一源極/汲極區域，以第二摻雜劑摻雜第二源極/汲極區域，以第一摻雜劑摻雜第三源極/汲極區域，以第二摻雜劑摻雜第四源極/汲極區域，以第一摻雜劑摻雜第五源極/汲極區域，以及以第二摻雜劑摻雜第六源極/汲極區域，其中第一摻雜劑為N+摻雜劑及P+摻雜劑兩者其中之一，第二摻雜劑為N+摻雜劑及P+摻雜劑兩者其中之一。
本文所描述之不同步驟的討論順序係為了清楚起見而呈現。通常，這些步驟可以以任何合適的順序執行。另外，儘管本文中的每個不同特徵、技術、配置等可能是在本揭露內容的不同地方討論，但是其意圖係使每個概念可以彼此獨立或彼此組合來執行。因此，本揭露內容的各個態樣係可以以許多不同的方式體現和觀看。
在前面的描述中，已經闡明了具體細節，例如處理系統的特定幾何形狀以及其中使用的各個組件和製程的描述。然而，吾人應當理解，本文的技術可以在背離這些具體細節的其他實施例中實踐，且此等細節是出於解釋而非限制的目的。此處所揭露之實施例係參考附圖來描述。類似地，其係出於解釋的目的而提出具體的數字、材料和配置以便提供透徹的理解。然而，可以在沒有此等具體細節的情況下實施實施例。具有基本相同的功能結構的組件係由相同的附圖標記表示，因此可以省略任何多餘的描述。
已將諸多技術描述為多個分離的操作以幫助了解各實施例。敘述的順序不應視為暗指這些操作必須與順序相關。事實上，這些操作不必以所呈現的順序執行。所描述之操作可以以不同於所述之實施例的順序加以執行。在額外的實施例中，可執行各個額外操作及/或可省略所述之操作。
此處所使用之「基板」或「目標基板」通常意指根據本發明之受到處理的物件。基板可以包含裝置的任何材料部分或結構，特別是半導體或其他電子裝置，且可以例如是基礎基板結構，例如半導體晶圓、標線片、或在基礎基板結構上或上覆之例如薄膜的層。因此，基板並不限於任何特定的基礎結構、下伏層或上覆層、圖案化或未圖案化的，而是意圖包含任何這樣的層或基礎結構、及層及／或基礎結構的任何組合。本說明內容可參考特定類型的基板，但這僅為說明性的目的。
熟習本項技藝者亦將理解到可以對上述技術之操作進行許多變化而仍可達到與本發明相同之目的。這樣的變化係意欲涵蓋在本揭露內容之範疇。因此，本發明實施例的前述說明並不旨在限制。反之，對本發明之實施例的任何限制係呈現於後面所附之申請專利範圍中。
A: 閘極控制信號 M1 : 電晶體、反相器、奈米通道 M2 : 電晶體、反相器、奈米通道 M3 : 電晶體、反相器、奈米通道 M4 : 電晶體、反相器、奈米通道 M5 : 通路電晶體、奈米通道 M6 : 通路電晶體、奈米通道 Q: 輸出 Vdd, Vss: 電力軌 100: 堆疊 101: 填充物移除單元 102: 磊晶生長單元 103: 選擇性沉積單元 104: 保護膜移除單元 105: 拋光單元 107: 工件 108: 基板 110: 堆疊 112: 未來的P+S/D區域 113: 未來的N+S/D區域 114: P+磊晶S/D區域 115: N+磊晶S/D區域 116: 保護膜、S/D保護性沉積物 117: 閘極保護材料、閘極區域保護性沉積物 118: 氧化物填料 119: 間隔件 120: 堆疊 122: 光阻蝕刻遮罩 1010: SRAM電路、堆疊 1020: SRAM電路、堆疊 2205: 基板 2210: 堆疊 2220: 堆疊
當結合附圖並透過參考以下詳細描述，可以得到對本發明之更完整理解，因此將容易獲得對本發明及其許多附帶優點的更佳理解，其中：
圖1A描繪了SRAM單元的電路圖。
圖1B顯示基板上之複數個3D堆疊。
圖1C顯示垂直堆疊的3D單元。
圖1D顯示用於形成3D堆疊電路的處理單元。
圖2顯示了從左堆疊中取出的填充材料。
圖3顯示在左堆疊上形成的摻雜S/D區域。
圖4顯示在左堆疊上形成之選擇性沉積的保護膜。
圖5顯示從右堆疊之第一奈米通道的端部移除的填充材料以及在端部上形成的S/D。
圖6顯示一保護膜，其覆蓋在圖5之右堆疊之第一奈米通道的端部上形成的S/D區域上。
圖7顯示自該右堆疊之該剩餘奈米通道之端部移除的填充材料。
圖8顯示在該右堆疊之該剩餘奈米通道之端部上形成之摻雜S/D區域。
圖9顯示了垂直堆疊的3D單元，其中所有保護膜均已移除。
圖10A描繪了雙SRAM單元的電路圖。
圖10B顯示由填充材料分隔之3D SRAM單元的雙堆疊。
圖11顯示圖10B的左堆疊，其中填充材料已被移除。
圖12顯示圖10B之左堆疊的奈米通道的端部上形成的摻雜S/D區域。
圖13顯示一保護膜，其覆蓋在圖11之左堆疊上形成的N+ S/D區域。
圖14顯示從圖10B之右堆疊上的第一奈米通道的相對端部移除的填充材料。
圖15顯示一保護膜，其覆蓋在圖14之未覆蓋的相對端部上形成的N+S/D區域。
圖16顯示從圖15之第一奈米通道正下方的兩個奈米通道的相對端部移除的填充材料。
圖17顯示一保護膜，其覆蓋在圖16之未覆蓋的相對端部上形成的N+S/D區域。
圖18顯示了從圖17之兩個奈米通道正下方之奈米通道的相對端部移除的填充材料。
圖19顯示一保護膜，其覆蓋在圖18之奈米通道之未覆蓋的相對端部上形成的N+S/D區域。
圖20顯示了從圖19之奈米通道正下方之兩個奈米通道的相對端部移除的填充材料。
圖21顯示在圖20之兩個奈米通道之相對端部上形成的P+S/D，所有保護膜都從3D SRAM單元的雙堆疊中移除了。
圖22A顯示3D堆疊六層反相器的電路圖。
圖22B顯示在S/D形成之前，複數個覆蓋有填充材料之NMOS和PMOS奈米通道的3D垂直堆疊。
圖23顯示從NMOS奈米通道的相對端部移除的填充材料。
圖24顯示一保護膜，其覆蓋在圖23之NMOS奈米通道之未覆蓋的相對端部上形成的N+S/D區域。
圖25顯示從PMOS奈米通道之相對端部移除的填充材料。
圖26顯示了在圖25之3D反相器單元的右堆疊之未覆蓋端部上形成的P+S/D。
圖27顯示了3D堆疊的六層反相器單元，其中所有保護膜均已移除。
M1:電晶體、反相器、奈米通道
M2:電晶體、反相器、奈米通道
M3:電晶體、反相器、奈米通道
M4:電晶體、反相器、奈米通道
M5:通路電晶體、奈米通道
M6:通路電晶體、奈米通道
110:堆疊
114:P+磊晶S/D區域
115:N+磊晶S/D區域
120:堆疊

Claims (20)

  1. 一種3D堆疊之半導體裝置的製造方法，該方法包含： 在一基板上形成複數個奈米通道堆疊，每一該奈米通道堆疊包含複數個奈米通道，該複數個奈米通道係與該基板之一表面平面平行且對準於與該基板之該表面平面垂直之一第二平面，其中一堆疊之每一奈米通道係與該堆疊之每一其他奈米通道相隔開，其中每一奈米通道均具有相對的端部，其中該複數個奈米通道堆疊係由一填充材料所覆蓋； 自至少一第一奈米通道堆疊移除該填充材料，同時至少一第二奈米通道堆疊維持由該填充材料所覆蓋； 藉由包含一第一摻雜劑或一第二摻雜劑的一第一磊晶生長製程，於該至少一第一奈米通道堆疊之該相對端部上形成第一源極/汲極區域； 藉由一第一選擇性沉積製程在該第一源極/汲極區域上沉積一保護膜，該第一選擇性沉積製程係沉積該保護膜於該第一源極/汲極區域上而不沉積該保護膜於其他表面上； 以一從上而下的方向，將該填充材料自該至少一第二奈米通道堆疊之該相對端部的一第一部分移除，而位於該第一部分下方之一或多個奈米通道則維持被該填充材料覆蓋； 藉由包含一第一或一第二摻雜劑的一第二磊晶生長製程，於該第一部份上形成第二源極/汲極區域； 藉由一第二選擇性沉積製程在該第二源極/汲極區域上沉積該保護膜，該第二選擇性沉積製程係沉積該保護膜於該第二源極/汲極區域上而不沉積該保護膜於其他表面上； 以該從上而下的方向，將該填充材料自該至少一第二奈米通道堆疊之該相對端部的一第二部分移除，俾使至少一額外奈米通道之該相對端部暴露出； 藉由包含該第一摻雜劑或該第二摻雜劑的一第三磊晶生長製程，於該第二部份上形成第三源極/汲極區域；以及 移除該保護膜。
  2. 如請求項1之3D堆疊之半導體裝置的製造方法，其中更包含： 在將該填充材料自該至少一第一奈米通道堆疊移除之前，先以一光阻覆蓋該至少一第二奈米通道堆疊之一頂部；以及 在將該填充材料自該至少一第二奈米通道堆疊之該相對端部之該一第一部分移除之前，先移除該光阻。
  3. 如請求項1之3D堆疊之半導體裝置的製造方法，其包含： 以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為一N+摻雜劑； 以該第一摻雜劑摻雜該第二源極/汲極區域；以及 以該第二摻雜劑摻雜該第三源極/汲極區域，其中該第二摻雜劑為一P+摻雜劑。
  4. 如請求項1之3D堆疊之半導體裝置的製造方法，其中包含： 以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為一P+摻雜劑； 以該第一摻雜劑摻雜該第二源極/汲極區域；以及 以該第二摻雜劑摻雜該第三源極/汲極區域，其中該第二摻雜劑為一N+摻雜劑。
  5. 如請求項1之3D堆疊之半導體裝置的製造方法，其中更包含下列一者： 以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為一N+摻雜劑； 以該第二摻雜劑摻雜該第二源極/汲極區域，其中該第二摻雜劑為一P+摻雜劑； 以該第一摻雜劑摻雜該第三源極/汲極區域；或者 以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為一P+摻雜劑； 以該第二摻雜劑摻雜該第二源極/汲極區域，其中該第二摻雜劑為一N+摻雜劑；以及 以該第一摻雜劑摻雜該第三源極/汲極區域。
  6. 如請求項1之3D堆疊之半導體裝置的製造方法，其包含： 以該第一摻雜劑摻雜該第一源極/汲極區域； 以該第二摻雜劑摻雜該第二源極/汲極區域；以及 以該第二摻雜劑摻雜該第三源極/汲極區域，其中該第二及該第三源極/汲極區域等於該第二堆疊之所有該源極/汲極區域。
  7. 如請求項1之3D堆疊之半導體裝置的製造方法，其中更包含： 於該第一奈米通道堆疊及該第二奈米通道堆疊上形成局部互連； 形成額外的金屬化層； 於該金屬化層上沉積TiN、TaN、以及TiAl層； 移除替代金屬閘極P-型功函數金屬（RMG PWFM）； 形成一替代金屬閘極（RMG）； 自一堆疊之一閘極區域切割出另一堆疊之每一閘極區域；以及 形成雙鑲嵌式金屬層水平及垂直連接。
  8. 如請求項1之3D堆疊之半導體裝置的製造方法，其中進一步包含在移除該保護膜之前： 藉由一第三選擇性沉積製程而在該第三源極/汲極區域上沉積該保護膜，該第三選擇性沉積製程係於該第三源極/汲極區域上沉積該保護膜而不在其他表面上沉積該保護膜； 以該從上而下的方向，將該填充材料自該至少一第二奈米通道堆疊之一第三部分移除，而暴露出位於該第二部分下方之一或多個第四奈米通道之該相對端部； 藉由一第四磊晶生長製程，於該第三部份之未覆蓋的奈米通道端部上形成第四源極/汲極區域，該第四磊晶生長製程係以該第一摻雜劑或第二摻雜劑摻雜該第四源極/汲極區域； 藉由一第四選擇性沉積製程在該第四源極/汲極區域上沉積該保護膜，該第四選擇性沉積製程係沉積該保護膜於該第四源極/汲極區域上而不沉積該保護膜於其他表面上； 以該從上而下的方向，將該填充材料自該至少一第二奈米通道堆疊之一第四部分移除，而暴露出位於該第三部分下方之一或多個奈米通道之該相對端部；以及 藉由一第五磊晶生長製程，於該第四部份之未覆蓋的奈米通道端部上形成第五源極/汲極區域，該第五磊晶生長製程係以該第一摻雜劑或第二摻雜劑摻雜該第五源極/汲極區域。
  9. 如請求項8之3D堆疊之半導體裝置的製造方法，其中更包含： 以該第一摻雜劑摻雜該第一源極/汲極區域； 以該第一摻雜劑摻雜該第二源極/汲極區域；以及 以該第二摻雜劑摻雜該第三源極/汲極區域； 以該第一摻雜劑或該第二摻雜劑摻雜該第四源極/汲極區域；以及 以該第一摻雜劑摻雜該第五源極/汲極區域。
  10. 如請求項8之3D堆疊之半導體裝置的製造方法，其包含： 以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為一N+摻雜劑； 以該第一摻雜劑摻雜該第二源極/汲極區域； 以該第二摻雜劑摻雜該第三源極/汲極區域，其中該第二摻雜劑為一P+摻雜劑； 以該第一摻雜劑摻雜該第四源極/汲極區域；以及 以該第二摻雜劑摻雜該第五源極/汲極區域。
  11. 如請求項8之3D堆疊之半導體裝置的製造方法，其包含： 以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為一P+摻雜劑； 以該第一摻雜劑摻雜該第二源極/汲極區域； 以該第二摻雜劑摻雜該第三源極/汲極區域，其中該第二摻雜劑為一N+摻雜劑； 以該第一摻雜劑或該第二摻雜劑摻雜該第四源極/汲極區域；以及 以該第二摻雜劑摻雜該第五源極/汲極區域。
  12. 如請求項8之3D堆疊之半導體裝置的製造方法，其中： 藉由一第五選擇性沉積製程在該第五源極/汲極區域上沉積一保護膜，該第五選擇性沉積製程係沉積該保護膜於該第五源極/汲極區域上而不沉積該保護膜於其他表面上； 以一從上而下的方式，藉由下列步驟於該至少一第二奈米通道堆疊之該第五源極/汲極區域下方形成進一步摻雜的源極/汲極區域： 將該填充材料自一或多個相對端部逐步漸進移除，每一漸進移除之後均接著在該一或多個相對端部上磊晶生長摻雜的源極/汲極區域，其中該摻雜的源極/汲極區域係交替地以該第一摻雜劑或該第二摻雜劑摻雜； 在暴露出該第二奈米通道堆疊中之額外的相對端部之前，於該摻雜的源極/汲極區域上選擇性地沉積一保護膜，其中該保護膜係僅選擇性地沉積在該摻雜的源極/汲極區域上；以及 在該第二奈米通道堆疊之該所有奈米通道相對端部上形成源極/汲極完畢之後，移除該保護膜。
  13. 一種3D堆疊之反相器的製造方法，該方法包含： 在一基板上形成複數個奈米通道堆疊，每一該奈米通道堆疊包含複數個奈米通道，該複數個奈米通道係與該基板之一表面平面平行且對準於與該基板之該表面平面垂直之一第二平面，其中每一奈米通道係與每一其他奈米通道相隔開，其中每一奈米通道均具有相對的端部，其中該複數個奈米通道堆疊係由一填充材料所覆蓋； 自一第一奈米通道堆疊移除該填充材料，同時一第二奈米通道堆疊維持由該填充材料所覆蓋； 藉由包含一第一摻雜劑的一第一磊晶生長製程，於該第一奈米通道堆疊之奈米通道端部上形成第一源極/汲極區域； 藉由一選擇性沉積製程在該第一源極/汲極區域上沉積一保護膜，該選擇性沉積製程係沉積該保護膜於該第一源極/汲極區域上而不沉積該保護膜於其他表面上； 將該填充材料自該第二奈米通道堆疊移除； 藉由包含一第二摻雜劑的一第二磊晶生長製程，於該第二奈米通道堆疊之該相對端部上形成第二源極/汲極區域；以及 移除該保護膜。
  14. 一種3D堆疊之半導體裝置的製造方法，該方法包含： 在一基板上形成複數個奈米通道堆疊，每一該奈米通道堆疊包含複數個奈米通道，該複數個奈米通道係與該基板之一表面平面平行且對準於與該基板之該表面平面垂直之一第二平面，其中每一奈米通道係與每一其他奈米通道相隔開，其中每一奈米通道均具有相對的端部，其中該複數個奈米通道堆疊係由一填充材料所覆蓋； 以一從上而下的方向，自一第一奈米通道堆疊之一第一部分的該相對端部移除該填充材料，而位於該第一部分下方之該奈米通道的該相對端部則維持被該填充材料覆蓋； 藉由磊晶生長而在該第一部分之該相對端部上形成第一源極/汲極區域，同時以一第一摻雜劑或一第二摻雜劑摻雜該第一源極/汲極區域； 藉由一第一選擇性沉積製程在該第一源極/汲極區域上沉積一保護膜，該第一選擇性沉積製程係沉積該保護膜於該第一源極/汲極區域上而不沉積該保護膜於其他表面上； 以該從上而下的方向，將該填充材料自該第一奈米通道堆疊之該相對端部的一第二部分移除，而位於該第二部分下方之奈米通道之該相對端部則維持被覆蓋； 藉由磊晶生長而在該第一奈米通道堆疊之該第二部分的該相對端部上形成第二源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑摻雜該第二源極/汲極區域； 藉由一第二選擇性沉積製程在該第二源極/汲極區域上沉積該保護膜，該第二選擇性沉積製程係沉積該保護膜於該第二源極/汲極區域上而不沉積該保護膜於其他表面上； 以該從上而下的方向，將該填充材料自該第一奈米通道堆疊之一第三部分移除，而使一或多個第三奈米通道之該相對端部暴露出； 藉由磊晶生長而在該第一奈米通道堆疊之該第三部分之未覆蓋的奈米通道端部上形成第三源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑摻雜該第三源極/汲極區域；以及 自該第一奈米通道堆疊之所有源極/汲極區域移除該保護膜。
  15. 如請求項14之3D堆疊之半導體裝置的製造方法，其中： 以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為一N+摻雜劑； 以該第二摻雜劑摻雜該第二源極/汲極區域，其中該第二摻雜劑為一P+摻雜劑；以及 以該第一摻雜劑摻雜該第三源極/汲極區域。
  16. 如請求項14之3D堆疊之半導體裝置的製造方法，其中： 以該第一摻雜劑摻雜該第一源極/汲極區域，其中該第一摻雜劑為一P+摻雜劑； 以該第二摻雜劑摻雜該第二源極/汲極區域，其中該第二摻雜劑為一N+摻雜劑；以及 以該第一摻雜劑摻雜該第三源極/汲極區域。
  17. 如請求項14之3D堆疊之半導體裝置的製造方法，其中更包含： 於該第一奈米通道堆疊上形成局部互連； 形成額外的金屬化層； 於該金屬化層上沉積TiN、TaN、以及TiAl層； 移除替代金屬閘極P-型功函數金屬（RMG PWFM）； 形成一替代金屬閘極（RMG）； 自一堆疊之一閘極區域切割出另一堆疊之每一閘極區域；以及 形成雙鑲嵌式金屬層水平及垂直連接。
  18. 如請求項14之3D堆疊之半導體裝置的製造方法，其中進一步包含在移除該保護膜之前： 藉由一第三選擇性沉積製程在該第三源極/汲極區域上沉積一保護膜，該第三選擇性沉積製程係沉積該保護膜於該第三源極/汲極區域上而不沉積該保護膜於其他表面上； 以一從上而下的方式，藉由下列步驟於該第一奈米通道堆疊之該第三部分下方形成進一步摻雜的源極/汲極區域： 將該填充材料自該第一奈米通道堆疊之相對端部的一或多個部分逐步漸進移除，每一漸進移除之後均接著在該一或多個相對端部上磊晶生長源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑交替地摻雜該每一部份的該相對端部； 在暴露出該第一奈米通道堆疊中之額外的相對端部之前，於該每一部分之該源極/汲極區域上選擇性地沉積一保護膜，其中該保護膜係選擇性地僅沉積在該部分的該源極/汲極區域上；以及 在該第一奈米通道堆疊之該所有奈米通道相對端部上形成源極/汲極完畢之後，移除該保護膜。
  19. 如請求項14之3D堆疊之半導體裝置的製造方法，其中包含在移除該保護膜之前： 藉由一第三選擇性沉積製程在該第三源極/汲極區域上沉積一保護膜，該第三選擇性沉積製程係沉積該保護膜於該第三源極/汲極區域上而不沉積該保護膜於其他表面上； 以一從上而下的方式，於該第一奈米通道堆疊之一第四部份之該相對端部移除該填充材料，而位於該第四部分下方之奈米通道的該相對端部則維持被覆蓋； 藉由磊晶生長而在該第四部分之該相對端部上形成第四源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑摻雜該第四源極/汲極區域； 藉由一第四選擇性沉積製程在該第四源極/汲極區域上沉積一保護膜，該第四選擇性沉積製程係沉積該保護膜於該第四源極/汲極區域上而不沉積該保護膜於其他表面上； 以該從上而下的方向，將該填充材料自該第一奈米通道堆疊之一第五部分的該相對端部移除，而位於該第五部分下方之奈米通道之該相對端部則維持被覆蓋； 藉由磊晶生長而在該第五部分的該相對端部上形成第五源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑摻雜該第五源極/汲極區域； 藉由一第五選擇性沉積製程在該第五源極/汲極區域上沉積該保護膜，該第五選擇性沉積製程係沉積該保護膜於該第五源極/汲極區域上而不沉積該保護膜於其他表面上； 以一從上而下的方向，將該填充材料自該第一奈米通道堆疊之一第六部分的該相對端部移除；以及 藉由磊晶生長而在該第六部分之該相對端部上形成第六源極/汲極區域，同時以該第一摻雜劑或該第二摻雜劑摻雜該第六源極/汲極區域。
  20. 如請求項19之3D堆疊之半導體裝置的製造方法，其中更包含： 以該第一摻雜劑摻雜該第一源極/汲極區域； 以該第二摻雜劑摻雜該第二源極/汲極區域； 以該第一摻雜劑摻雜該第三源極/汲極區域； 以該第二摻雜劑摻雜該第四源極/汲極區域； 以該第一摻雜劑摻雜該第五源極/汲極區域；以及 以該第二摻雜劑摻雜該第六源極/汲極區域，其中該第一摻雜劑為一N+摻雜劑及一P+摻雜劑兩者其中之一，該第二摻雜劑為一N+摻雜劑及一P+摻雜劑兩者其中之一。
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