TW202129859A

TW202129859A - 半導體封裝

Info

Publication number: TW202129859A
Application number: TW109142515A
Authority: TW
Inventors: 蔡昇訓; 徐永官; 李在彦; 文昭淵; 趙兮英; 徐一鍾
Original assignee: 南韓商三星電子股份有限公司
Priority date: 2019-12-11
Filing date: 2020-12-03
Publication date: 2021-08-01
Also published as: US20210183756A1; KR102788881B1; CN112951795A; CN112951795B; US11417595B2; US20220384329A1; KR20210073809A; TWI867105B; US12469775B2

Abstract

一種半導體封裝包括：重佈線基板，具有第一表面及第二表面，且包括絕緣構件及位於絕緣構件中的不同水平高度上且電性連接於一起的多個重佈線層；多個凸塊下金屬（UBM）接墊，位於絕緣構件中，且連接至所述多個重佈線層中與第一表面相鄰的重佈線層，UBM接墊具有暴露至重佈線基板的第一表面的下表面；虛設圖案，位於絕緣構件中的UBM接墊之間，虛設圖案具有位於較UBM接墊的下表面高的水平高度處的下表面；以及至少一個半導體晶片，位於重佈線基板的第二表面上，且具有多個接觸接墊，所述多個接觸接墊電性連接至所述多個重佈線層中與第二表面相鄰的重佈線層。

Description

半導體封裝

實施例是有關於一種半導體封裝。 [相關申請案的交叉參考]

於2019年12月11日在韓國智慧財產局中提出申請且標題為「半導體封裝及其製造方法（Semiconductor Package and Method of Manufacturing the Same）」的韓國專利申請案第10-2019-0164467號全文併入本案供參考。

半導體封裝以適合用於電子產品的形式實施例如積體電路等半導體晶片。半導體封裝的發展一直在追求小型化、減輕重量及降低製造成本。

實施例是有關於一種半導體封裝，所述半導體封裝包括：重佈線基板，具有彼此相對設置的第一表面與第二表面，且包括絕緣構件及分別設置於所述絕緣構件中的多個不同水平高度上且彼此電性連接的多個重佈線層；多個凸塊下金屬（under bump metallurgy，UBM）接墊，設置於所述絕緣構件中且連接至所述多個重佈線層中與所述重佈線基板的所述第一表面相鄰的重佈線層，所述多個UBM接墊具有暴露至所述重佈線基板的所述第一表面的下表面；虛設圖案，設置於所述絕緣構件中的所述多個UBM接墊之間，所述虛設圖案具有位於較所述多個UBM接墊的所述下表面高的水平高度處的下表面；以及至少一個半導體晶片，設置於所述重佈線基板的所述第二表面上，且具有多個接觸接墊，所述多個接觸接墊電性連接至所述多個重佈線層中與所述重佈線基板的所述第二表面相鄰的重佈線層。

實施例亦是有關於一種半導體封裝，所述半導體封裝包括：重佈線基板，具有彼此相對設置的第一表面與第二表面，且包括多個絕緣層及分別設置於所述多個絕緣層之間的多個重佈線層；多個凸塊下金屬（UBM）接墊，設置於所述多個絕緣層中與所述重佈線基板的所述第一表面相鄰的絕緣層上，所述多個UBM接墊具有暴露至所述重佈線基板的所述第一表面的下表面，且具有凹入的上表面；虛設圖案，設置於所述多個絕緣層的相鄰絕緣層上，所述虛設圖案具有位於較所述多個UBM接墊的所述下表面高的水平高度處的下表面，且具有凸出的上表面；以及至少一個半導體晶片，設置於所述重佈線基板的所述第二表面上，且具有接觸接墊，所述接觸接墊電性連接至所述多個重佈線層中的重佈線層。

實施例亦是有關於一種半導體封裝，所述半導體封裝包括：重佈線基板，具有彼此相對設置的第一表面與第二表面，且包括絕緣構件及分別設置於所述絕緣構件中的多個不同水平高度上以與所述絕緣構件電性連接的多個重佈線層；多個凸塊下金屬（UBM）接墊，設置於所述絕緣構件中以暴露至所述重佈線基板的所述第一表面，且連接至所述多個重佈線層中與所述重佈線基板的所述第一表面相鄰的重佈線層；第一虛設圖案，與所述重佈線基板的所述第一表面間隔開，且設置於所述多個UBM接墊之間，所述第一虛設圖案具有較所述多個UBM接墊的相應厚度小的厚度；以及至少一個半導體晶片，設置於所述重佈線基板的所述第二表面上，所述至少一個半導體晶片具有多個接觸接墊，所述多個接觸接墊電性連接至所述多個重佈線層中與所述重佈線基板的所述第二表面相鄰的重佈線層。

實施例亦是有關於一種製造半導體封裝的方法，所述方法包括：製造重佈線基板；以及在所述重佈線基板上設置半導體晶片。製造所述重佈線基板可包括形成具有多個第一開口的第一絕緣膜；在所述第一絕緣膜上形成具有分別與所述多個第一開口重疊的開口的第一光阻膜；分別在所述多個第一開口中形成第一金屬圖案；移除所述第一光阻膜，且在所述第一絕緣膜上形成具有多個第二開口及設置於所述多個第二開口之間的第三開口的第二光阻膜，所述第一金屬圖案在所述多個第二開口中敞露；分別在所述多個第二開口及所述第三開口中形成第二金屬圖案；以及移除所述第二光阻膜，且在所述第一絕緣膜上形成第二絕緣膜以覆蓋所述第二金屬圖案。所述多個第一開口的所述第一金屬圖案及所述多個第二開口的所述第二金屬圖案可被作為多個凸塊下金屬（UBM）接墊來提供，且所述第三開口的所述第二金屬圖案被作為虛設圖案來提供。

實施例亦是有關於一種製造半導體封裝的方法，所述方法包括：製造重佈線基板；以及在所述重佈線基板上設置半導體晶片。所述製造所述重佈線基板可包括：形成具有多個第一開口的第一絕緣膜；在所述第一絕緣膜上形成具有分別與所述多個第一開口重疊的多個第二開口及設置於所述第二開口之間的用於虛設圖案的開口的光阻膜，重疊的所述多個第一開口與所述多個第二開口分別提供用於凸塊下金屬（UBM）接墊的多個開口；分別在用於多個UBM的所述開口及所述用於虛設圖案的開口中形成所述多個UBM接墊及虛設圖案；以及移除所述光阻膜，且在所述第一絕緣膜上形成第二絕緣膜以覆蓋所述多個UBM接墊及所述虛設圖案。

圖1是示出根據示例性實施例的半導體封裝的剖視圖，且圖2是圖1中所示半導體封裝的沿線I-I'截取的平面圖。

參照圖1及圖2，根據本示例性實施例的半導體封裝100包括具有彼此相對的第一表面130A與第二表面130B的重佈線基板130、設置於重佈線基板130的第一表面130A上的凸塊下金屬（UBM）接墊以及設置於重佈線基板130的第二表面130B上的半導體晶片150。

半導體晶片150可包括半導體基板，所述半導體基板具有上面形成有各種各別元件的主動表面（active surface）及與所述主動表面相對的非主動表面（inactive surface）。半導體基板可包括由例如矽（Si）或鍺（Ge）等材料形成的單一元素半導體，或者由例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）等材料形成的化合物半導體。在示例性實施例中，半導體基板可具有絕緣體上矽（silicon on insulator，SOI）結構。舉例而言，構成半導體晶片150的半導體基板可包括隱埋式氧化物（buried oxide，BOX）層。所述各種各別元件可例如包括例如互補金屬絕緣體半導體（complementary metal-insulator-semiconductor，CMOS）電晶體等金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor，MOSFET）及/或例如系統大型積體（large scale integration，LSI）或CMOS成像感測器（CMOS imaging sensor，CIS）等影像感測器。

半導體晶片150可包括電性連接至各別元件且設置於主動表面上的多個接觸接墊150P。半導體晶片150可為記憶體晶片或邏輯晶片。舉例而言，記憶體晶片可為例如動態隨機存取記憶體（dynamic random access memory，DRAM）（例如，高頻寬記憶體（high bandwidth memory，HBM））或靜態隨機存取記憶體（static random access memory，SRAM）等揮發性記憶體晶片，或者相變隨機存取記憶體（phase-change random access memory，PRAM），或者例如磁阻式隨機存取記憶體（magnetoresistive random access memory，MRAM）、鐵電式隨機存取記憶體（ferroelectric random access memory，FeRAM）或電阻式隨機存取記憶體（resistive random access memory，RRAM）等非揮發性記憶體晶片。另外，邏輯晶片可為例如微處理器、類比裝置或數位訊號處理器。

如圖1中所示，重佈線基板130包括絕緣構件110及設置於絕緣構件110中的不同水平高度上的重佈線結構120。絕緣構件110包括多個絕緣層111、112、113及114，且重佈線結構120包括分別設置於所述多個絕緣層111、112、113及114的介面處的多個重佈線層121、122及123。重佈線基板130可用作用於封裝欲安裝於主板上的半導體晶片150的中介層（interposer）。

所述多個絕緣層111、112、113、114的介面界定重佈線層121、122及123的形成位置，但在根據示例性實施例的最終結構中（例如，當所述多個絕緣層111、112、113及114是由相同的材料形成時），絕緣層111、112、113及114的介面可能無法在視覺上直接地觀察到。所述多個重佈線層121、122及123的一部分可包括對設置於相鄰水平高度處的重佈線層121、122及123進行連接的重佈線通孔121V、122V及123V。根據形成方向，重佈線通孔121V、122V及123V具有較上部寬度小的下部寬度。舉例而言，重佈線通孔121V、122V及123V可具有在自第二表面130B朝向第一表面130A的方向上變窄的形狀。

所述多個絕緣層111、112、113及114可包含例如（舉例而言）環氧樹脂或聚醯亞胺等樹脂。在示例性實施例中，所述多個絕緣層111、112、113及114可由感光成像絕緣材料（感光成像介電質（photoimageable dielectric，PID））形成。所述多個重佈線層121、122及123可包含例如銅、鎳、不銹鋼、或者鈹銅或其他銅合金。

設置於重佈線基板130的第二表面130B上的半導體晶片150可具有多個接觸接墊150P，所述多個接觸接墊150P電性連接至所述多個重佈線層121、122及123中與第二表面相鄰的重佈線層123。重佈線基板130可包括連接至重佈線層123且設置於第二表面130B上的多個結合接墊125。所述多個結合接墊125可具有分別穿透絕緣構件110的一部分（即，絕緣層114）且連接至與第二表面130B相鄰的重佈線層123的通孔部分125V。相似於重佈線通孔121V、122V、123V，結合接墊125的通孔部分125V可具有較上端部寬度小的下端部寬度。舉例而言，通孔部分125V可具有在自第二表面130B朝向第一表面130A的方向上變窄的形狀。相似於重佈線層121、122及123，結合接墊125可包含例如銅、鎳、不銹鋼、或者鈹銅或其他銅合金。

半導體晶片150可安裝於重佈線基板130的第二表面130B上。半導體晶片150的接觸接墊150P可分別使用例如焊料等連接凸塊SB分別連接至結合接墊125。半導體晶片150可電性連接至重佈線結構120。半導體封裝100可更包括設置於半導體晶片150的主動表面與重佈線基板130的第二表面130B之間的底部填充樹脂161。底部填充樹脂161可被形成為環繞連接凸塊SB的側表面。底部填充樹脂161可包括例如環氧樹脂。

半導體晶片150的上表面150T可藉由模製部分165的上表面暴露出，且熱量可容易地藉由半導體晶片150的被暴露出的上表面釋放。半導體晶片150的上表面150T可藉由研磨模製部分165的上表面來獲得。半導體晶片150的上表面150T可具有與模製部分165的上表面實質上平坦的共面表面。模製部分165可由例如含有填料的烴環狀化合物製成。所述填料可為例如SiO₂ 填料。在示例性實施例中，模製部分165可由味之素構成膜（Ajinomoto Build-up Film，ABF）形成。

UBM接墊140可設置於作為絕緣構件110的最下部分的絕緣層111上，且可連接至所述多個重佈線層121、122及123中與第一表面130A相鄰的重佈線層121。UBM接墊140的至少一個表面（例如，下表面）可暴露至重佈線基板130的第一表面。外部連接導體180可分別設置於被暴露出的下表面上。外部連接導體180可貼合於重佈線基板130的UBM層上。外部連接導體180可為例如焊球或凸塊。外部連接導體180可將半導體封裝100電性連接至外部裝置（例如，母板）。

在本示例性實施例中，絕緣構件110中（例如，最下絕緣層111中）的UBM接墊140之間可設置有虛設圖案145。虛設圖案145的下表面可具有設置於較UBM接墊140的下表面高的水平高度上的下表面。虛設圖案145可設置於絕緣構件110（例如，最下絕緣層111）中，而不暴露至絕緣構件110的外部。

參照圖3，將詳細闡述本示例性實施例中所採用的UBM接墊及虛設圖案的佈置。

圖3是圖1中所示半導體封裝的部分「A1」的放大剖視圖，且圖4及圖5是[藉由分別沿線II1-II1'及II2-II2'切割圖3中所示半導體封裝的部分「A1」而截取的平面圖。圖4及圖5中的平面可被理解為與圖2中所示半導體封裝100的整個平面中的「B」對應的區域。

參照圖3及圖4，虛設圖案145可設置於UBM接墊140之間，以減輕在後續製程中形成的重佈線層121的起伏原因。本示例性實施例中所採用的虛設圖案145可設置於上面設置有UBM接墊140的最下絕緣層111中。

起伏指代如圖6中所示覆蓋形成於基板S上的導體圖案P的覆蓋絕緣層I的上表面水平高度變化，即覆蓋絕緣層I的厚度變化（△t）。當厚度變化（△t）大時，可能導致欲形成於覆蓋絕緣層上的重佈線層（未示出）出現故障（例如，短路（short））。

在絕緣層I的固化收縮製程期間可能出現起伏。因此，隨著收縮比率的增加，起伏可能變得更加嚴重。當使用相同的材料時（在材料的收縮比率相同的條件下），收縮比率可由覆蓋絕緣層I的體積決定，具體而言，收縮比率可由圖案P之間的寬度Ws及圖案P的厚度決定。

圖7是比較覆蓋絕緣層根據圖案的厚度及距離而定的厚度變化（起伏）的曲線圖。參照圖7，厚度偏差△t隨圖案P的厚度（tp）減小及圖案P之間的寬度（Ws）減小而減小。

參照圖7，厚度偏差△t隨圖案P的厚度（tp）減小及圖案P之間的寬度（Ws）減小而減小。舉例而言，重佈線層121的厚度tc可為約5微米或小於5微米（例如，約2微米至約4微米），而UBM接墊140的厚度（ta）為約8微米或大於8微米。因此，由於UBM接墊140不僅設置於最下部分處，而且具有相對大的厚度（ta），因此UBM接墊140成為起伏的主要原因。

同時，由於UBM接墊140應與用於對外部電路（例如，主板）進行連接的外部連接導體180接觸，UBM接墊140可以充分的距離D佈置。舉例而言，UBM接墊140的距離D可為至少約50微米，在一些示例性實施例中，UBM接墊140的距離D可為至少約100微米。

參照圖3，例如，當UBM接墊140之間的距離D為約50微米或大於50微米且最下絕緣層111的厚度為約11微米時，起伏可能在約3微米或大於3微米處嚴重發生。為防止此種情況，虛設圖案145設置於UBM接墊140之間。

根據虛設圖案145的寬度W而定，在圖案（例如，UBM接墊140與虛設圖案145）之間絕緣層111的厚度維持不變，但距離d可大幅減小。因此，即使最下絕緣層111的厚度是大的（例如，約11微米），UBM接墊140與虛設圖案145之間的距離d亦減小，以使得起伏可顯著減小。舉例而言，參照圖6，藉由將UBM接墊140與虛設圖案145之間的距離d減小至約30微米或小於30微米，可預期減小起伏的效果。具體而言，當距離d為約20微米或小於20微米時，由於起伏引起的厚度偏差△t可減小至小於2微米。

另外，虛設圖案145可設置於最下絕緣層111中，以便不暴露至重佈線基板130的第一表面130A。因此，與UBM接墊140相關聯的最下絕緣層111可藉由被劃分成第一絕緣膜111a及第二絕緣膜111b來形成。第一絕緣膜111a保護虛設圖案145不暴露至外部，且第一絕緣膜111a的厚度（t0）可足以確保穩定的絕緣。舉例而言，第一絕緣膜111a的厚度t0可為約2微米或大於2微米。厚度t0可界定UBM接墊140的底表面與虛設圖案145的底表面之間的水平高度差。

在本示例性實施例中，UBM接墊140及虛設圖案145可分別具有實質上平坦的上表面。虛設圖案145的厚度（tb）可幾乎對應於厚度（ta-t0），即，自UBM接墊140的厚度（ta）中排除或減去第一絕緣膜111a的厚度（t0）。此種結構可藉由根據示例性實施例的在下文結合圖8A至圖8G闡述的製程（與根據另一示例性實施例的在下文結合圖10A至圖10D闡述的製程相對照）形成。

本示例性實施例中所採用的UBM接墊包括平面導電圖案，且可藉由穿透最下絕緣層111（例如，第二絕緣膜111b）的重佈線層121的重佈線通孔121V連接。

在本示例性實施例中，如圖5中所示，所述多個重佈線層121、122及123中最靠近第一表面130A的重佈線層121（即，直接連接至所述多個UBM接墊的重佈線層121）可被提供至具有與所述多個UBM接墊140相同的形狀以分別對應於所述多個UBM接墊140的連接接墊。另外，連接接墊之間可設置有附加虛設圖案121D，且附加虛設圖案121D亦可具有與設置於UBM接墊140之間的虛設圖案實質上相同的形狀及面積。在另一示例性實施例中，最靠近第一表面130A的重佈線層121可為例如線圖案等一般重佈線結構的一部分，而非連接接墊。

圖8A至圖8G是根據示例性實施例的製造重佈線基板的方法中的階段的剖視圖。

本示例性實施例可用於製造圖1所示半導體封裝的重佈線基板，且可被理解為圖1所示「A1」部分（即對應於圖3的部分）的過程圖。

參照圖8A，可形成具有多個第一開口的第一絕緣膜。

可提供載體210作為用於構成重佈線結構的基板。可在載體210上形成第一絕緣膜111a，且可在第一絕緣膜111a中形成用於UBM接墊（例如，UBM接墊的下部區）的多個第一開口O1。在本示例性實施例中，UBM接墊的形成過程可使用兩次鍍覆製程（plating process）。第一絕緣膜111a的第一開口O1可界定UBM接墊的下部區，且可將第一絕緣膜111a形成為具有較UBM接墊的所期望厚度（圖3所示ta）小的厚度（t0）。第一絕緣膜111a可包含例如環氧樹脂或聚醯亞胺等樹脂。舉例而言，第一絕緣膜111a可包含感光絕緣材料PID。當PID用作第一絕緣膜111a時，可使用光刻製程（photolithography process）形成第一開口O1。

參照圖8B，可在第一絕緣膜111a上形成具有分別與所述多個第一開口O1重疊的開口O2'的第一光阻膜PR1。

在形成第一光阻膜PR1之前，可在第一絕緣膜111a的上表面及暴露至第一開口O1的表面上形成用於鍍覆製程的第一晶種層S1。舉例而言，第一晶種層S1可包括Ti/Cu層。在第一光阻膜PR1中，可使用光刻製程來形成敞露用於UBM接墊的第一鍍覆區的重疊開口O2'。可將重疊開口O2'佈置成與第一開口O1重疊。

參照圖8C，可分別在所述多個第一開口O1中形成第一金屬圖案140a。

可使用第一光阻膜PR1及第一晶種層S1藉由鍍覆製程形成第一金屬圖案140a（亦稱為「UBM接墊的下部區」）。第一金屬圖案140a可包含例如銅。本鍍覆製程可為用於UBM接墊的初次鍍覆製程（primary plating process）。在本鍍覆製程中，可藉由第一金屬圖案140a填充所述多個第一開口O1的至少一部分，同時可不填充重疊開口O2'的至少一部分。可藉由例如浸沒鍍覆（immersion plating）、無電鍍覆（electroless plating）或電鍍（electroplating）來執行本鍍覆製程。

參照圖8D，在移除第一光阻膜PR1之後，可在第一絕緣膜111a上形成具有多個第二開口O2（用於暴露出所述多個第一金屬圖案140a的開口）及位於第二開口O2之間的第三開口O3的第二光阻膜PR2。

可在上面形成有多個第一金屬圖案140a且被移除第一光阻膜PR1的第一絕緣膜111a上形成第二光阻膜PR2。可使用光刻製程在第二光阻膜PR2中形成所述多個第二開口O2（分別敞露所述多個第一金屬圖案140a）及位於所述多個第二開口O2之間的第三開口O3。第二開口O2可具有與第一開口O1對應的大小。第三開口O3可界定用於形成虛設圖案（圖3所示145）的區，且可藉由第三開口O3敞露設置於第一絕緣膜111a上的第一晶種層S1的一些區。

參照圖8E，可分別在所述多個第二開口O2及第三開口O3中形成第二金屬圖案140b及145。

可使用第二光阻膜PR2藉由鍍覆製程形成第二金屬圖案140b及145。在本鍍覆製程中，不僅晶種層S1的藉由第三開口O3暴露出的區可用作晶種，而且預先形成的第一金屬圖案140a亦可用作晶種。本鍍覆製程可為用於形成UBM接墊的上部區（對應於第二金屬圖案中的「140b」）的二次鍍覆製程（secondary plating process）。在本二次鍍覆製程中，可在第三開口O3中形成虛設圖案（對應於第二金屬圖案中的145）。相似於初次鍍覆製程，可藉由例如浸沒鍍覆、無電鍍覆或電鍍來執行本鍍覆製程。

參照圖8F，可移除第二光阻膜PR2，且可在第一絕緣膜111a上形成第二絕緣膜111b以覆蓋第二金屬圖案140b及145。

可將第二絕緣膜111b與第一絕緣膜111a一起設置為與UBM接墊140相關的最下絕緣層111。舉例而言，第二絕緣膜111b可為與第一絕緣膜111a相似的PID材料。可將所述多個第一開口O1的第一金屬圖案140a及所述多個第二開口O2的第二金屬圖案140b設置為所述多個UBM接墊140，且可將第三開口O3的第二金屬圖案145設置為虛設圖案145。

參照圖8G，可在第二絕緣膜111b上形成連接至UBM接墊140的重佈線層121。

當第二絕緣膜111b是PID時，可使用光刻製程及鍍覆製程形成連接至UBM接墊140的重佈線層121。舉例而言，可針對光刻製程形成連接至UBM接墊140的孔，可使用鍍覆製程在所述孔中形成重佈線通孔121V，且可在第二絕緣膜111b中形成連接至重佈線通孔121V的重佈線層121。

當第二絕緣膜111b不是PID時，在第二絕緣膜111b中形成孔的過程可為藉由例如使用紫外（ultra-violet，UV）雷射或準分子雷射的雷射鑽孔方法來形成。

如圖8G中所示，用於鍍覆製程的第二晶種層S2可沿與第二絕緣膜111b接觸的表面保留於重佈線層121中。在本示例性實施例中，第一晶種層S1可不設置於UBM接墊140的上部區140b的表面上，而是可僅設置於UBM接墊140的下部區140a的表面上。因此，根據本示例性實施例的用於UBM接墊140的第一晶種層S1可設置於所述多個UBM接墊140與第一絕緣膜111a之間，但第一晶種層S1可能不存在於所述多個UBM接墊140與第二絕緣膜111b之間。

另外，用於虛設圖案145的第一晶種層S1的一部分可設置於虛設圖案145與第一絕緣膜111a之間，但可能不存在於虛設圖案145與第二絕緣膜111b之間。

圖9A中所示重佈線基板130可藉由重複執行以上所述絕緣層112、113及114以及重佈線層122、123及125的形成過程（圖8G所示過程）來形成。

在圖8G中所示過程中，每一鍍覆製程中所使用的第一光阻膜PR1及第二光阻膜PR2被示為使用負型光阻。因此，第一光阻膜PR1可在曝光時固化，且在初次鍍覆製程（參見圖8C）之後，可針對附加鍍覆製程剝離並移除第一光阻膜PR1（參見圖8E），且可形成第二光阻膜PR2。在另一示例性實施例中，當使用正型光阻作為第一光阻膜PR1時，僅經曝光的部分被顯影，以使得第一光阻PR1可不被剝離，且可對第一光阻PR1應用曝光/顯影製程以直接形成第三開口（圖8D所示O3）。

圖9A至圖9C是根據示例性實施例的製造半導體封裝的方法中的階段的剖視圖。

圖9A中所示重佈線基板130可為藉由圖8A至圖8G所示過程製造的重佈線基板。

可在重佈線基板130的第二表面上形成連接至重佈線層123的多個結合接墊125。因此，半導體晶片150可電性連接至重佈線結構120。結合接墊125的形成過程亦可相似於重佈線層的形成過程。可藉由穿透最上絕緣層114的通孔部分125V將結合接墊125連接至與第二表面130B相鄰的重佈線層123。

接下來，參照圖9B，可在重佈線基板130的第二表面130B上安裝半導體晶片150。

在本過程中，可藉由連接凸塊SB將半導體晶片150的接觸接墊150P連接至設置於重佈線基板130的第二表面130B上的結合接墊125。可在半導體晶片150與重佈線基板130之間充填底部填充樹脂161。可將底部填充樹脂161形成為環繞連接凸塊SB的側表面。底部填充樹脂161可包括例如環氧樹脂。

接下來，參照圖9C，可形成保護半導體晶片150的模製部分165，且可使用研磨製程自模製部分165的上表面暴露出半導體晶片150的上表面。

舉例而言，可將模製部分165形成為覆蓋設置於重佈線基板130上的半導體晶片150，且可研磨模製部分165的上表面以暴露出半導體晶片150的上表面（虛線指示藉由研磨製程移除的部分）。藉由研磨製程，半導體晶片150的上表面150T可被暴露出，以改善散熱並減小半導體封裝的厚度。半導體晶片150的上表面可具有與模製部分165的上表面實質上共面的平坦表面。模製部分165可包括例如ABF。

圖8A至圖8G中所示重佈線基板的製造方法可包括使用兩次鍍覆製程的UBM接墊的形成過程，但UBM接墊可在單一鍍覆製程中與虛設圖案一起形成。

圖10A至圖10D是根據示例性實施例的製造重佈線基板的方法中的階段的剖視圖。

參照圖10A，可形成具有多個第一開口O1的第一絕緣膜111a。可在第一絕緣膜111a上形成光阻膜，所述光阻膜具有分別與所述多個第一開口O1重疊的多個第二開口O2以及設置於所述多個第二開口O2之間的虛設圖案開口Od。

重疊的所述多個第一開口O1與所述多個第二開口O2可分別提供多個UBM開口Op。不同於以上所述示例性實施例的第一光阻膜（圖8B所示PR1），本示例性實施例中所採用的光阻膜PR在應用鍍覆製程（即，初次鍍覆製程）之前與第二開口O2一起形成用於虛設圖案的開口Od。

所述多個UBM開口Op的深度h1對應於第一絕緣膜111a的厚度與光阻膜PR的厚度之和。虛設圖案開口Od對應於光阻膜PR的厚度。所述多個UBM開口Op可具有較虛設圖案開口Od的深度h2大的深度h1。

接下來，參照圖10B，可分別在所述多個UBM開口Op及虛設圖案開口Od中形成多個UBM接墊140'及虛設圖案145'。

可使用鍍覆製程來形成所述多個UBM接墊140及虛設圖案145。在本示例性實施例中，虛設圖案145'可使用單一鍍覆製程與UBM接墊140'一起形成。可使用分別在所述多個UBM開口Op及虛設圖案開口Od中暴露出的晶種層S1區來執行本鍍覆製程。

如上所述，所述多個UBM開口Op的深度h1可大於虛設圖案開口Od的深度h2。因此，當使用一個鍍覆製程同時形成所述多個UBM接墊140'與虛設圖案145'時，可能存在輕微的高度偏差。如圖10B中所示，若所述多個UBM開口Op未被充分填充，則所述多個UBM接墊140'可具有凹入的上表面140T'。相比之下，若虛設圖案開口Od稍微被過度填充，則虛設圖案145'可具有凸出的上表面145T'。

參照圖10C，可移除光阻膜PR，且可在第一絕緣膜111a上形成第二絕緣膜111b，以覆蓋所述多個UBM接墊140'及虛設圖案145'。

第二絕緣膜111b可與第一絕緣膜111a一起被設置為與UBM接墊140相關聯的最下絕緣層111。舉例而言，第二絕緣膜111b可為與第一絕緣膜111a相似的PID材料。舉例而言，第二絕緣膜111b可為與第一絕緣膜111a相似的PID材料。

參照圖10D，可在第二絕緣膜111b上形成連接至UBM接墊140'的重佈線層121。

當第二絕緣膜111b是PID時，可使用光刻製程及鍍覆製程形成連接至UBM接墊140的重佈線層121。舉例而言，可針對光刻製程形成連接至UBM接墊140'的孔，可使用鍍覆製程在所述孔中形成重佈線通孔121V，且可在第二絕緣膜111b中形成連接至重佈線通孔121V的重佈線層121。

在本示例性實施例中，相似於先前的示例性實施例，第二晶種層S2可沿與第二絕緣膜111b接觸的表面保留於重佈線層121中。用於UBM接墊140的第一晶種層S1可設置於所述多個UBM接墊140'與第一絕緣膜111a之間，但可能不存在於所述多個UBM接墊140'與第二絕緣膜111b之間。

另外，用於虛設圖案145'的第一晶種層S1的一部分可設置於虛設圖案145'與第一絕緣膜111a之間，但可能不存在於虛設圖案145'與第二絕緣膜111b之間。

圖9A中所示重佈線基板130可藉由重複執行以上所述絕緣層112、113及114以及重佈線層122、123及125的形成過程來形成。

圖11是示出根據示例性實施例的半導體封裝的剖視圖。圖11中所示半導體封裝可包括藉由圖10A至圖10D中所示過程製造的重佈線基板。

除在根據本示例性實施例的半導體封裝100A中UBM接墊140'及虛設圖案145'分別具有凹入的上表面140T'及凸出的上表面145T'且UBM接墊140'的一些下部區140e被暴露出以外，圖11中所示結構可為圖1至圖3中所示結構。因此，除非另外指明，否則對圖1至圖3中所示示例性實施例的說明可與對本示例性實施例的說明相組合。

本示例性實施例中的UBM接墊140'及虛設圖案145'可分別具有凹入的上表面140T'及凸出的上表面145T'。如前述過程（參見圖10B）中所述，若所述多個UBM開口Op未被充分填充，則所述多個UBM接墊140'可具有凹入的上表面140T'，而若用於虛設圖案的開口Od稍微被過度填充，則虛設圖案145'可具有凸出的上表面145T'。

可對重佈線基板130的第一表面130A執行使用電漿或類似物的去浮渣（de-scum）或蝕刻製程，且最下絕緣層111可被部分地蝕刻，進而使得UBM接墊140'的一些下部區140e可被暴露出。UBM接墊140的被暴露出的下部區140e可確保與外部連接導體180的穩定連接。

圖12是示出根據示例性實施例的半導體封裝的剖視圖，圖13是圖12中所示半導體封裝的上部平面圖，且圖14是圖12中所示半導體封裝的部分「A2」的放大剖視圖。

除在一些重佈線層121、絕緣層112及多個半導體晶片150A及150B之間引入用於減小起伏的第二虛設圖案145b且包括熱沉（heat sink）195以外，圖12及圖13中所示結構可相似於圖1至圖3中所示結構。因此，除非另外指明，否則對圖1至圖3中所示示例性實施例的說明可與對本示例性實施例的說明相組合。

相似於上述示例性實施例的虛設圖案145，絕緣層111中的所述多個UBM接墊140之間可設置有第一虛設圖案145a，以減少來自UBM接墊140的起伏。第一虛設圖案145a可與重佈線基板130的第一表面130A間隔開，且可具有較所述多個UBM接墊140的厚度小的厚度。舉例而言，第一虛設圖案145a可設置於最下絕緣層111的第一絕緣膜111a與第二絕緣膜111b之間。

參照圖14，第二虛設圖案145b的下表面可設置於較所述多個重佈線層121中的每一者的下表面的水平高度高的水平高度上，且位於所述多個重佈線層121之間。第二虛設圖案145b可與重佈線基板130的第一表面130A間隔開，且可具有較重佈線層121的厚度小的厚度。舉例而言，第二虛設圖案145b可設置於絕緣層112的第一絕緣膜112a與第二絕緣膜112b之間。當重佈線層121具有較其他重佈線層相對更大的厚度或者重佈線層121之間的距離大時，可設置第二虛設圖案145b以減小所述距離並減小起伏。

在本示例性實施例中，第一半導體晶片150A及第二半導體晶片150B可安裝於重佈線基板130的第二表面130B上。第一半導體晶片150A及第二半導體晶片150B的接觸接墊150P可分別藉由連接凸塊連接至結合接墊125。可形成模製部分165以環繞第一半導體晶片150A及第二半導體晶片150B中的一些或全部。模製部分165可包含例如環氧模製化合物。相似於先前的示例性實施例，模製部分165可具有與第一半導體晶片150A及第二半導體晶片150B的上表面共面的平坦上表面。

根據本示例性實施例的半導體封裝100B可更包括依序設置於第一半導體晶片150A及第二半導體晶片150B的上表面上的導熱材料層191及熱沉195。導熱材料層191可設置於熱沉195、第一半導體晶片150A及第二半導體晶片150B以及模製部分165之間。導熱材料層191可幫助將由第一半導體晶片150A及第二半導體晶片150B產生的熱量平穩地排放至熱沉195。導熱材料層191可由例如熱介面材料（thermal interface material，TIM）製成。

導熱材料層191可由例如電性絕緣材料製成，或者可由能夠維持電性絕緣的材料（包括絕緣材料）製成。導熱材料191可包含例如環氧樹脂。導熱材料層191的具體實例可包括礦物油、油脂、間隙填料油灰、相變凝膠、相變材料接墊接墊或經顆粒填充的環氧樹脂。

熱沉195可設置於導熱材料層191上。熱沉195可為例如熱沉、散熱器（heat spreader）、熱管（heat pipe）或液冷冷板（liquid cooled cold plate）。

圖15是示出根據示例性實施例的半導體封裝的配置的方塊圖。

參照圖15，半導體封裝1000可包括微處理單元1010、記憶體1020、介面1030、圖形處理單元1040、功能性區塊1050及與其連接的匯流排1060。半導體封裝1000可包括微處理單元1010與圖形處理單元1040二者，或者可僅包括所述二者中的一者。

微處理單元1010可包括核心及二級（level-2，L2）快取。舉例而言，微處理單元1010可包括多核心。多核心中的每一核心可具有相同或不同的效能。另外，多核心中的每一核心可同時被激活，或者在被激活時可彼此不同。

在微處理單元1010的控制下，記憶體1020可儲存在功能性區塊1050中處理的結果以及類似物。介面1030可與外部裝置交換資訊或訊號。圖形處理單元1040可執行圖形功能。舉例而言，圖形處理單元1040可執行視訊編解碼器或處理三維（three-dimensional，3D）圖形。功能性區塊1050可執行各種功能。舉例而言，當半導體封裝1000是在行動裝置中使用的應用處理器（application processor，AP）時，功能性區塊1050中的一些可執行通訊功能。在此種情形中，半導體封裝1000可包括參照圖12闡述的半導體封裝100B。

作為總結及回顧，半導體封裝可藉由形成具有重佈線層的重佈線基板（例如，中介層）並在所述重佈線基板上安裝及模製半導體晶片來製造。重佈線基板可藉由重複執行絕緣層及每一絕緣層上每一層（例如，UBM接墊及多個重佈線層）的圖案的形成過程來形成。

如上所述，實施例可藉由改善在重佈線基板中產生的起伏來提供一種具有高可靠性的半導體封裝。實施例可藉由減少重佈線基板中的起伏來提供一種製造具有高可靠性的半導體封裝的方法。

如上所述，藉由在凸塊下金屬（UBM）接墊之間引入不暴露至外部的虛設圖案，在後續製程中形成的重佈線層中產生的起伏可減少，且半導體封裝的可靠性可改善。除UBM接墊以外，可以較重佈線層更薄的層在重佈線層之間設置虛設圖案，以減少起伏。

本文中已揭露各示例性實施例，且儘管採用了特定用語，然而所述用語應僅以一般且說明性意義而非出於限制目的來加以使用及解釋。在一些情形中，如此項技術中具有通常知識者自本申請案提交時起即明瞭，除非另有具體指示，否則結合特定實施例所述的特徵、特性及/或元件可單獨使用，或者可與結合其他實施例所述的特徵、特性及/或元件組合使用。因此，熟習此項技術者將理解，在不背離以下申請專利範圍中所陳述的本發明精神及範圍的條件下，可在形式及細節上作出各種改變。

100、100A、100B、1000:半導體封裝 110:絕緣構件 111:絕緣層/最下絕緣層 111a、112a:第一絕緣膜 111b、112b:第二絕緣膜 112、113:絕緣層 114:絕緣層/最上絕緣層 120:重佈線結構 121、122、123:重佈線層 121D:附加虛設圖案 121V、122V、123V:重佈線通孔 125:結合接墊 125V:通孔部分 130:重佈線基板 130A:第一表面 130B:第二表面 140、140':UBM接墊 140a:第一金屬圖案/下部區 140b:第二金屬圖案/上部區 140e:下部區 140T'、145T'、150T:上表面 145:虛設圖案/第二金屬圖案 145':虛設圖案 145a:第一虛設圖案 145b:第二虛設圖案 150:半導體晶片 150A:半導體晶片/第一半導體晶片 150B:半導體晶片/第二半導體晶片 150P:接觸接墊 161:底部填充樹脂 165:模製部分 180:外部連接導體 191:導熱材料層 195:熱沉 210:載體 1010:微處理單元 1020:記憶體 1030:介面 1040:圖形處理單元 1050:功能性區塊 1060:匯流排 A1、A2:部分 B:區域 D、d:距離 h1、h2:深度 I:絕緣層/覆蓋絕緣層 I-I'、II1-II1'、II2-II2':線 O1:第一開口 O2:第二開口 O2':開口/重疊開口 O3:第三開口 Od:開口/虛設圖案開口 Op:UBM開口 P:圖案/導體圖案 PR:光阻膜 PR1:第一光阻膜 PR2:第二光阻膜 S:基板 S1:晶種層/第一晶種層 S2:第二晶種層 SB:連接凸塊 t0、tb、tc、tp:厚度 ta:厚度/所期望厚度 W、Ws:寬度 △t:厚度變化/厚度偏差

藉由參照附圖詳細闡述示例性實施例，各特徵對於熟習此項技術者而言將變得顯而易見，在附圖中：

圖1是示出根據示例性實施例的半導體封裝的剖視圖。

圖2是圖1中所示半導體封裝的沿線I-I'截取的平面圖。

圖3是圖1中所示半導體封裝的部分「A1」的放大剖視圖。

圖4是沿圖3中所示半導體封裝的「A1」部分的線II1-II1'的連接接墊層階的平面圖。

圖5是沿圖3中所示半導體封裝的「A1」部分的線II2-II2'的連接接墊的平面圖。

圖6是闡釋起伏原因及改善方法的示意圖。

圖7是比較覆蓋絕緣層根據圖案的厚度及距離而定的厚度變化（起伏）的曲線圖。

圖11是示出根據示例性實施例的半導體封裝的剖視圖。

圖12是示出根據示例性實施例的半導體封裝的剖視圖。

圖13是圖12中所示半導體封裝的上部平面圖。

圖14是圖12中所示半導體封裝的部分「A2」的放大剖視圖。

100:半導體封裝

110:絕緣構件

111:絕緣層/最下絕緣層

111a:第一絕緣膜

111b:第二絕緣膜

112、113:絕緣層

114:絕緣層/最上絕緣層

120:重佈線結構

121、122、123:重佈線層

121D:附加虛設圖案

121V、122V、123V:重佈線通孔

125:結合接墊

125V:通孔部分

130:重佈線基板

130A:第一表面

130B:第二表面

140:UBM接墊

145:虛設圖案/第二金屬圖案

150:半導體晶片

150P:接觸接墊

150T:上表面

161:底部填充樹脂

165:模製部分

180:外部連接導體

A1:部分

I-I':線

SB:連接凸塊

Claims

一種半導體封裝，包括：重佈線基板，具有彼此相對設置的第一表面與第二表面，且包括絕緣構件及多個重佈線層，所述多個重佈線層分別設置於所述絕緣構件中的多個不同水平高度上且彼此電性連接；多個凸塊下金屬（UBM）接墊，設置於所述絕緣構件中且連接至所述多個重佈線層中與所述重佈線基板的所述第一表面相鄰的重佈線層，所述多個凸塊下金屬接墊具有暴露至所述重佈線基板的所述第一表面的下表面；虛設圖案，設置於所述絕緣構件中的所述多個凸塊下金屬接墊之間，所述虛設圖案具有位於較所述多個凸塊下金屬接墊的下表面高的水平高度處的下表面；以及至少一個半導體晶片，設置於所述重佈線基板的所述第二表面上，且具有多個接觸接墊，所述多個接觸接墊電性連接至所述多個重佈線層中與所述重佈線基板的所述第二表面相鄰的重佈線層。
如請求項1所述的半導體封裝，其中所述虛設圖案與所述多個凸塊下金屬接墊中的相鄰凸塊下金屬接墊間隔開為30微米或小於30微米的距離。
如請求項1所述的半導體封裝，其中所述虛設圖案與所述重佈線基板的所述第一表面間隔開為2微米或大於2微米的距離。
如請求項1所述的半導體封裝，其中所述多個凸塊下金屬接墊與所述虛設圖案具有實質上共面的上表面。
如請求項1所述的半導體封裝，其中所述多個凸塊下金屬接墊具有凹入的上表面，且所述虛設圖案具有凸出的上表面。
如請求項1所述的半導體封裝，其中所述多個凸塊下金屬接墊具有較與其連接的重佈線層的厚度大的相應厚度。
如請求項1所述的半導體封裝，其中：所述絕緣構件包括多個絕緣層，且所述多個凸塊下金屬接墊設置於第一絕緣層上，在所述多個絕緣層中與所述重佈線基板的所述第一表面相鄰，且所述第一絕緣層包括自所述重佈線基板的所述第一表面開始依次設置的第一絕緣膜及第二絕緣膜。
如請求項7所述的半導體封裝，其中用於所述多個凸塊下金屬接墊的晶種層設置於所述多個凸塊下金屬接墊與所述第一絕緣膜之間，且不存在於所述多個凸塊下金屬接墊與所述第二絕緣膜之間。
如請求項7所述的半導體封裝，其中所述虛設圖案設置於所述第一絕緣膜上，且被所述第二絕緣膜覆蓋。
如請求項9所述的半導體封裝，其中用於所述虛設圖案的晶種層設置於所述虛設圖案與所述第一絕緣膜之間，且不存在於所述虛設圖案與所述第二絕緣膜之間。
如請求項1所述的半導體封裝，其中：所述多個重佈線層包括對設置於相鄰水平高度處的重佈線層進行連接的重佈線通孔，且所述重佈線通孔具有在自所述第二表面至所述第一表面的方向上變窄的形狀。
如請求項1所述的半導體封裝，其中所述絕緣構件包括感光成像介電質（PID）材料。
如請求項1所述的半導體封裝，其中所述凸塊下金屬接墊的一部分自所述重佈線基板的所述第一表面突出。
如請求項1所述的半導體封裝，更包括設置於所述重佈線基板的所述第二表面上且環繞所述至少一個半導體晶片的模製部分。
如請求項14所述的半導體封裝，其中所述至少一個半導體晶片的上表面與所述模製部分的上表面實質上共面。
如請求項14所述的半導體封裝，更包括設置於所述至少一個半導體晶片的上表面上的散熱構件。
如請求項1所述的半導體封裝，其中所述至少一個半導體晶片包括多個半導體晶片。
一種半導體封裝，包括：重佈線基板，具有彼此相對設置的第一表面與第二表面，且包括多個絕緣層及分別設置於所述多個絕緣層之間的多個重佈線層；多個凸塊下金屬（UBM）接墊，設置於所述多個絕緣層中與所述重佈線基板的所述第一表面相鄰的相鄰絕緣層上，所述多個凸塊下金屬接墊具有暴露至所述重佈線基板的所述第一表面的下表面，且具有凹入的上表面；虛設圖案，設置於所述多個絕緣層的相鄰絕緣層上，所述虛設圖案具有位於較所述多個凸塊下金屬接墊的下表面高的水平高度處的下表面，且具有凸出的上表面；以及至少一個半導體晶片，設置於所述重佈線基板的所述第二表面上，且具有接觸接墊，所述接觸接墊電性連接至所述多個重佈線層中與所述重佈線基板的所述第二表面相鄰的重佈線層。
如請求項18所述的半導體封裝，其中用於所述虛設圖案的晶種層設置於所述虛設圖案的下表面與相鄰絕緣層之間，且不存在於所述虛設圖案的側表面與相鄰絕緣層之間。
一種半導體封裝，包括：重佈線基板，具有彼此相對設置的第一表面與第二表面，且包括絕緣構件及多個重佈線層，所述多個重佈線層分別設置於所述絕緣構件中的多個不同水平高度上以與所述絕緣構件電性連接；多個凸塊下金屬（UBM）接墊，設置於所述絕緣構件中以暴露至所述重佈線基板的所述第一表面，且連接至所述多個重佈線層中與所述重佈線基板的所述第一表面相鄰的重佈線層；第一虛設圖案，與所述重佈線基板的所述第一表面間隔開，且設置於所述多個凸塊下金屬接墊之間，所述第一虛設圖案具有較所述多個凸塊下金屬接墊的相應厚度小的厚度；以及至少一個半導體晶片，設置於所述重佈線基板的所述第二表面上，所述至少一個半導體晶片具有多個接觸接墊，所述多個接觸接墊電性連接至所述多個重佈線層中與所述重佈線基板的所述第二表面相鄰的重佈線層。