TW202034484A

TW202034484A - 晶片封裝結構及其製造方法

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Publication number: TW202034484A
Application number: TW108108313A
Authority: TW
Inventors: 林南君; 徐宏欣; 張簡上煜
Original assignee: 力成科技股份有限公司
Priority date: 2019-03-12
Filing date: 2019-03-12
Publication date: 2020-09-16
Also published as: TWI705547B

Abstract

一種晶片封裝結構，其包括第一晶片、第一密封體、第二晶片、第二密封體以及內側重佈線路層。第一晶片具有多個矽穿孔。第一密封體包封第一晶片。第二晶片具有第二主動面。第二晶片的第二主動面上具有多個第二導電連接件。第二密封體包封第二晶片。內側重佈線路層位於第一晶片與第二晶片之間。第二晶片藉由多個第二導電連接件及內側重佈線路層電性連接於第一晶片的多個矽穿孔。第二晶片的第二主動面面向內側重佈線路層。部分的多個第二導電連接件不重疊於第一晶片。

Description

晶片封裝結構及其製造方法

本發明是有關於一種晶片封裝結構及其製造方法，且特別是有關於一種堆疊型（stacked type）的晶片封裝結構及其製造方法。

為了使電子產品設計實現輕、薄、短且小，半導體封裝技術正持續進步，以嘗試開發出體積較小、重量較輕、整合度較高且更具市場競爭力的產品。舉例來說，已開發例如封裝等3D堆疊技術以滿足較高封裝密度的要求。因此，對於本領域研究人員來說，如何以較低製造成本增加輸入/輸出（Input/output, I/O）連接的數目已成為挑戰。

本發明提供一種晶片封裝結構及其製造方法，其可以增加晶片封裝結構於晶片配置上的彈性。

本發明的提供一種半導體封裝結構，其包括第一晶片、第一密封體、第二晶片、第二密封體以及內側重佈線路層。第一晶片具有多個矽穿孔與第一主動面。第一密封體包封第一晶片。第二晶片具有第二主動面，且第二晶片的第二主動面上具有多個第二導電連接件。第二密封體包封第二晶片。內側重佈線路層位於第一晶片與第二晶片之間，且第二晶片藉由多個第二導電連接件及內側重佈線路層電性連接於第一晶片的多個矽穿孔。第二晶片的第二主動面面向內側重佈線路層，且部分的多個第二導電連接件不重疊於第一晶片。

本發明提供一種半導體封裝結構的製造方法，其至少包括以下步驟。配置第一晶片於載板上，第一晶片具有多個矽穿孔。形成第一密封體於載板上以包封第一晶片。形成內側重佈線路層於第一密封體上，且內側重佈線路層電性連接於第一晶片的多個矽穿孔。配置第二晶片於內側重佈線路層上，第二晶片的第二主動面面向內側重佈線路層。第二晶片藉由內側重佈線路層電性連接於第一晶片的多個矽穿孔。第二晶片的第二主動面上具有多個第二導電連接件，且部分的多個導電連接件不重疊於第一晶片。形成第二密封體於內側重佈線路層上以包封第二晶片。

基於上述，本發明的晶片封裝結構中的第二晶片藉由多個第二導電連接件及內側重佈線路層電性連接於第一晶片的多個矽穿孔，且部分的第二導電連接件不重疊於第一晶片，因此可以進一步將第一晶片信號進行重新配置擴展出去，使第一晶片與第二晶片的尺寸可以不同，進而增加晶片封裝結構於晶片配置上的彈性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本文所使用之方向用語（例如，上、下、右、左、前、後、頂部、底部）僅作為參看所繪圖式使用且不意欲暗示絕對定向。

除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1H是依據本發明第一實施例的晶片封裝結構的製造方法的剖面示意圖。

請參照圖1A，本實施例中，晶片封裝結構100的製造過程可以包括以下步驟。首先，提供載板10。載板10可以由玻璃、晶圓基板或其他適宜的材料所製成，只要前述的材料能夠於後續的製程中，承載形成於其上的結構或封裝件。

接著，於載板10上配置第一晶片110，其中第一晶片110具有多個矽穿孔（through-silicon vias，TSV）118。第一晶片110可以包括具有彼此相對的第一主動面112與第一背面114，且第一晶片110可以是以其第一主動面112面向載板10的方式配置於載板10上。第一晶片110還可以包括設置於第一主動面112上的多個接墊116。在圖1A中，第一晶片110的數量僅用於示例性的繪示，於本發明中對於第一晶片110的數量並不加以限制。

在一實施例中，第一晶片110的矽穿孔118例如是藉由蝕刻、鑽孔或其他適宜的製程，以於各個第一晶片110上形成多個從第一背面114朝向第一主動面112且暴露出第一接墊116的通孔。接著，於通孔中形成晶種（seed）材料及導體材料，以形成矽穿孔118，其中矽穿孔118電性連接至第一接墊116。但本發明對於第一晶片110的矽穿孔118的形成方式並不加以限制。

在本實施例中，第一晶片110的第一背面114上可以具有線路層120，且線路層120與第一晶片110的矽穿孔118電性連接。在一實施例中，線路層120可以藉由沉積（deposition）、微影（photolithography）及蝕刻（etching）等製程而形成於第一晶片110的第一背面114上。線路層120可以是單層或多層結構。舉例而言，線路層120可以包括介電層122以及部分嵌入於介電層122中的圖案化導電層124。在一實施例中，例如可以將銅、鋁或鎳等導電材料藉由濺鍍（sputtering）、蒸鍍（evaporation）或電鍍（electroplating）製程形成於介電層122上，然後藉由微影及蝕刻製程對導電材料進行圖案化，以形成圖案化導電層124。在一些其他實施例中，圖案化導電層124可以形成於介電層122之前。介電層122以及圖案化導電層124的形成順序可以視設計需求而進行調整。介電層122的材質可以包括無機材料或有機材料，無機材料例如可以是氧化矽、氮化矽、碳化矽、氮氧化矽或類似的無機介電材料，有機材料例如可以是聚醯亞胺（polyimide, PI）、丁基環丁烯（butylcyclobutene, BCB）或類似的有機介電材料，於本發明中並不加以限制。

在一實施例中，介電層122可以暴露出頂部的圖案化導電層124，以作為後續進一步的電性連接。在一實施例中，上述形成圖案化導電層124以及介電層122的製程可以重覆多次，以形成具有多層結構的線路層120。在一實施例中，由介電層122所暴露出的圖案化導電層124可以作為連接墊，以作為進一步地電性連接。此外，由於線路層120所包括的圖案化導電層124可以對用於晶片封裝的信號傳輸的導線進行重新配置，因此多層結構的線路層120也可以被稱為重佈線路層（redistribution layer, RDL）。

在本實施例中，第一晶片110的第一背面114上可以配置多個第一導電連接件130。在一實施例中，線路層120位於第一晶片110與多個第一導電連接件130之間。在一實施例中，第一導電連接件130可以形成在線路層120中由介電層122所暴露出的圖案化導電層124上，以電性連接至線路層120中的圖案化導電層124。第一導電連接件130可以是導電柱（conductive pillar）、焊球（solder ball）、導電凸塊（conductive bump）或具有其他形式或形狀的導電結構。第一導電連接件130可以藉由電鍍、沉積、置球（ball placement）、迴焊（reflow）及/或其他適宜的製程來形成。

在一實施例中，兩相鄰的第一導電連接件130的間距（Pitch）P1大於第一晶片110中兩相鄰的矽穿孔118的間距P2。在此，間距P1為兩相鄰的第一導電連接件130的中心點之間的距離；而間距P2為兩相鄰的矽穿孔118的中心點之間的距離。因此，具有矽穿孔118的第一晶片110藉由線路層120與第一導電連接件130電性連接可以實現微間距（fine pitch）要求，且增加輸入/輸出（I/O）連接的數目，形成扇出（fan-out）型結構。

請同時參照圖1A與圖1B，將第一晶片110配置於載板10上之後，於載板10上形成第一密封體140，以包封第一晶片120。第一密封體120可以完全覆蓋第一導電連接件130、線路層120以及第一晶片110。第一密封體140可以是藉由模塑製程（molding process）所形成的模塑化合物（molding compound）。在一實施例中，第一密封體140例如可以由環氧樹脂或其他適宜的樹脂等絕緣材料所形成的，但本發明不限於此。

請同時參照圖1B與圖1C，在一實施例中，可以對第一密封體140進行研磨製程（grinding process），直到露出各個第一導電連接件130的頂表面132，使第一密封體140的頂表面142與各個第一導電連接件130的頂表面132共面（coplanar）。如此一來，可以降低晶片封裝結構100（繪示於圖1H）的厚度。

請參照圖1D，形成第一密封體140之後，於第一密封體140上形成外側重佈線路層150，且外側重佈線路層150電性連接於第一導電連接件130。在一實施例中，第一導電連接件130位於外側重佈線路層150與第一晶片110之間，且外側重佈線路層150可以藉由第一導電連接件130電性連接至第一晶片110的矽穿孔118。在一實施例中，外側重佈線路層150可以包括介電層152以及部分嵌入於介電層152中的圖案化導電層154。外側重佈線路層150的形成方式可以類似於多層結構的線路層120，於此不再贅述。在一實施例中，最頂層（即，最遠離第一晶片110）的圖案化導電層154有時可以稱為球下金屬圖案（Under bump metallurgy, UBM），以用於焊球的配置。

請參照圖1E，形成外側重佈線路層150之後，從第一晶片110以及第一密封體120上分離移除載板10，並將圖1D所繪示的結構上下翻面（flipped upside down）。值得注意的是，前述上下翻面的步驟可以是在移除載板10的步驟之前或之後，於本發明並不加以限制。此外，可以依據製程的需要而將圖1E的結構置於另一載板（未繪示）上，於本發明並不加以限制。

請參照圖1F，移除載板10之後，於第一密封體140上形成內側重佈線路層160，且內側重佈線路層160與第一晶片110的多個矽穿孔118電性連接。在一實施例中，內側重佈線路層160可以包括介電層162以及部分嵌入於介電層162中的圖案化導電層164。內側重佈線路層160的形成方式可以類似於多層結構的線路層120，於此不再贅述。在一實施例中，第一晶片110的第一主動面112可以面向內側重佈線路層160。在一實施例中，第一晶片110的第一主動面112可以與內側重佈線路層160直接接觸。在其他實施例中，第一主動面112與內側重佈線路層160之間也可以再形成其他膜層，本發明不限於此。

應說明的是，圖式中的線路佈局（layout）僅為示意用，因此，於圖式中，線路層120、外側重佈線路層150以及內側重佈線路層160中部分未連接的線路實際上也可以視線路設計需求經由導通孔或其他方向的導電件進行電性連接。

請繼續參照圖1F，形成內側重佈線路層160之後，於內側重佈線路層160上配置第二晶片170。第二晶片170例如是以覆晶（flip-chip）方式配置於內側重佈線路層160上。在一實施例中，內側重佈線路層160可以是位於第二晶片170與第一晶片110之間。第二晶片170可以包括第二主動面172，且第二主動面172面向內側重佈線路層160。在本實施例中，第二晶片170可以藉由內側重佈線路層160電性連接於第一晶片110的多個矽穿孔118，因此可以縮短第一晶片110與第二晶片170之間訊號傳遞的距離，進而提升晶片封裝結構100（繪示於圖1H）的電性能力及/或效能。

第二晶片170的第二主動面172上可以具有多個第二導電連接件174，且可以藉由第二導電連接件174及內側重佈線路層160電性連接於第一晶片110的多個矽穿孔118。在一實施例中，部分的第二導電連接件174可以是不重疊於第一晶片110。在一實施例中，多個第二導電連接件174可以包括中央區CR以及外圍區PR。中央區CR的第二導電連接件174於內側重佈線路層160的投影與第一晶片110於內側重佈線路層160的投影重疊；而外圍區PR的第二導電連接件174於內側重佈線路層160的投影與第一晶片110於內側重佈線路層160的投影不重疊。在一實施例中，第一晶片110可以是藉由內側重佈線路層160電性連接至外圍區PR的第二導電連接件174，因此可以進一步將第一晶片110信號進行重新配置擴展出去，使第一晶片110與第二晶片170的尺寸可以不同，進而增加晶片封裝結構100於晶片配置上的彈性。

請參照圖1G，形成第二晶片170之後，於內側重佈線路層160上形成第二密封體180，以包封第二晶片170。換句話說，第一密封體140與第二密封體180彼此分離。第二密封體180的材質或形成方式可以相同或相似於第一密封體140的材質或形成方式，但本發明不限於此。在一實施例中，第二密封體180可以覆蓋第二晶片170相對於第二主動面172的表面。

請參照圖1H，形成第二密封體180之後，於外側重佈線路層150上形成多個導電端子190，而導電端子190與外側重佈線路層150電性連接。在一實施例中，外側重佈線路層150位於第一晶片110的矽穿孔118與導電端子190之間。在一實施例中，外側重佈線路層150位於第一導電連接件130與多個導電端子190之間，因此，第一晶片110可以藉由導電連接件130及外側重佈線路層150與導電端子190電性連接。

在一實施例中，兩相鄰的導電端子190的間距P3大於第一晶片110中兩相鄰的第一導電連接件130的間距P1；而兩相鄰的第一導電連接件130的間距P1大於兩相鄰的矽穿孔118的間距P2。在此，間距P3為兩相鄰的導電端子190的中心點之間的距離。因此，本發明的晶片封裝結構100可以進一步增加I/O連接的數目，並透過線路層120與外側重佈線路層150提升第一晶片110信號配置的彈性。

經過上述製程後即可大致上完成本實施例之晶片封裝結構100的製作。晶片封裝結構100包括第一晶片110、第一密封體140、第二晶片170、第二密封體180以及內側重佈線路層160。第一晶片110具有多個矽穿孔118與第一主動面112。第一密封體140包封第一晶片110。第二晶片170具有第二主動面172，且第二晶片170的第二主動面172上具有多個第二導電連接件174。第二密封體180包封第二晶片170。內側重佈線路層160位於第一晶片110與第二晶片170之間，且第二晶片170藉由多個第二導電連接件174及內側重佈線路層160電性連接於第一晶片110的多個矽穿孔118。第二晶片170的第二主動面172面向內側重佈線路層160，且部分的多個第二導電連接件174不重疊於第一晶片110。

在晶片封裝結構100中，由於內側重佈線路層160位於第一晶片110與第二晶片170之間，因此可以進一步將第一晶片110信號擴展出去，使第一晶片110與第二晶片170的尺寸可以不同，進而增加晶片封裝結構100於晶片配置上的彈性。

此外，於晶片封裝結構100中的製造過程中是使用載板10作為暫時支撐的構件，因此晶片封裝結構100中僅具有較薄的線路層120、外側重佈線路層150與內側重佈線路層160，並沒有使用到基板，因此晶片封裝結構100可以是具有較小厚度的無基板封裝結構。

在此必須說明的是，以下實施例沿用上述實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明，關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。

圖2A至圖2H是依據本發明第二實施例的晶片封裝結構的製造方法的剖面示意圖。在本實施例中，晶片封裝結構200與第一實施例的晶片封裝結構100相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。

請參照圖2A，與圖1A類似，在本實施例中，可以提供載板10。接著，於載板10上配置第一晶片110，其中第一晶片110具有多個矽穿孔118，且第一主動面112面向載板10。第一晶片110的第一背面114可以具有線路層120及/或多個第一導電連接件130。線路層120可以與第一晶片110的矽穿孔118電性連接。第一導電連接件130可以藉由線路層120而與第一晶片110的矽穿孔118電性連接。

請同時參照圖2B及圖2C，與圖1B及圖1C類似，配置第一導電連接件130之後，於載板10上形成第一密封體140，以包封第一晶片120。接著，對第一密封體140進行研磨製程，直到露出各個第一導電連接件130的頂表面132，使第一密封體140的頂表面142與各個第一導電連接件130的頂表面132共面（coplanar）。藉由這樣的結構，可以進一步減小晶片封裝結構200（繪示於圖2H）的厚度。

請參照圖2D，形成第一密封體140之後，於第一密封體140上形成內側重佈線路層160，且內側重佈線路層160與第一晶片110的多個矽穿孔118電性連接。在本實施例中，第一晶片110的第一背面114面向內側重佈線路層160。在一實施例中，第一導電連接件130位於內側重佈線路層160與第一晶片110之間，因此內側重佈線路層160可以藉由第一導電連接件130與第一晶片110電性連接。

請參照圖2E，形成內側重佈線路層160之後，於內側重佈線路層160上配置第二晶片170。在一實施例中，內側重佈線路層160可以是位於第二晶片170與第一晶片110之間。第二晶片170可以包括第二主動面172，且第二主動面172面向內側重佈線路層160。第二晶片170的第二主動面172上可以具有多個第二導電連接件174，且可以藉由第二導電連接件174、內側重佈線路層160及第一導電連接件130電性連接於第一晶片110的多個矽穿孔118。在一實施例中，部分的第二導電連接件174可以是不重疊於第一晶片110，因此第一晶片110可以藉由內側重佈線路層160電性連接至第二導電連接件174，進而增加晶片封裝結構200（繪示於圖2H）於晶片配置上的彈性。

請參照圖2F，於內側重佈線路層160上配置第二晶片170之後，於內側重佈線路層160上形成第二密封體180，以包封第二晶片170。

請同時參照圖2G與圖2H，形成第二密封體180之後，將圖2F所繪示的結構上下翻面，且於移除載板10之後，再於第一密封體140上形成外側重佈線路層150。接著，於外側重佈線路層150上形成多個導電端子190。在本實施例中，第一晶片110的第一主動面112面向外側重佈線路層150，且外側重佈線路層150位於第一晶片110的矽穿孔118與導電端子190之間。

在一實施例中，兩相鄰的導電端子190的間距P3大於大於兩相鄰的矽穿孔118的間距P2。因此，本發明的晶片封裝結構200可以進一步增加I/O連接的數目。經過上述製程後即可大致上完成本實施例之晶片封裝結構200的製作。

綜上所述，本發明的晶片封裝結構中的第二晶片藉由多個第二導電連接件及內側重佈線路層電性連接於第一晶片的多個矽穿孔，且部分的第二導電連接件不重疊於第一晶片，因此可以進一步將第一晶片信號進行重新配置擴展出去，使第一晶片與第二晶片的尺寸可以不同，進而增加晶片封裝結構於晶片配置上的彈性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:載板 100、200:晶片封裝結構 110:第一晶片 112:第一主動面 114:第一背面 116:接墊 118:矽穿孔 120:線路層 122、152、162:介電層 124、154、164:圖案化導電層 130:第一導電連接件 140:第一密封體 150:外側重佈線路層 160:內側重佈線路層 170:第二晶片 172:第二主動面 174:第二導電連接件 180:第二密封體 190:導電端子 P1、P2、P3:間距 CR:中央區 PR:外圍區

圖1A至圖1H是依據本發明第一實施例的晶片封裝結構的製造方法的剖面示意圖。圖2A至圖2H是依據本發明第二實施例的晶片封裝結構的製造方法的剖面示意圖。

100:晶片封裝結構

112:第一主動面

114:第一背面

116:接墊

118:矽穿孔

120:線路層

122、152、162:介電層

124、154、164:圖案化導電層

130:第一導電連接件

140:第一密封體

150:外側重佈線路層

160:內側重佈線路層

170:第二晶片

172:第二主動面

174:第二導電連接件

180:第二密封體

190:導電端子

P1、P3:間距

CR:中央區

PR:外圍區

Claims

一種晶片封裝結構，包括：第一晶片，具有多個矽穿孔；第一密封體，包封所述第一晶片；第二晶片，具有第二主動面，且所述第二晶片的所述第二主動面上具有多個第二導電連接件；第二密封體，包封所述第二晶片；以及內側重佈線路層，位於所述第一晶片與所述第二晶片之間，且所述第二晶片藉由所述多個第二導電連接件及所述內側重佈線路層電性連接於所述第一晶片的所述多個矽穿孔，其中：所述第二晶片的所述第二主動面面向所述內側重佈線路層；且部分的所述多個第二導電連接件不重疊於所述第一晶片。
如申請專利範圍第1項所述的晶片封裝結構，其中所述晶片封裝結構為無基板封裝結構。
如申請專利範圍第1項所述的晶片封裝結構，其中所述第一密封體與所述第二密封體彼此分離。
如申請專利範圍第1項所述的晶片封裝結構，其中所述第一晶片具有彼此相對的第一主動面與第一背面，且所述晶片封裝結構更包括：多個第一導電連接件，配置於所述第一晶片的所述第一背面上；以及線路層，位於所述第一晶片與所述多個第一導電連接件之間，所述線路層電性連接於所述第一晶片的所述多個矽穿孔與所述多個第一導電連接件，且所述第一密封體覆蓋所述多個第一導電連接件與所述線路層。
如申請專利範圍第4項所述的晶片封裝結構，其中所述多個第一導電連接件的間距大於所述第一晶片的所述多個矽穿孔的間距。
如申請專利範圍第4項所述的晶片封裝結構，其中所述第一主動面面向所述內側重佈線路層，且所述晶片封裝結構更包括：外側重佈線路層，電性連接於所述多個第一導電連接件；以及多個導電端子，電性連接於所述外側重佈線路層，所述外側重佈線路層位於所述多個第一導電連接件與所述多個導電端子之間。
如申請專利範圍第6項所述的晶片封裝結構，其中所述多個導電端子的間距大於所述多個第一導電連接件的間距。
如申請專利範圍第4項所述的晶片封裝結構，其中所述第一背面面向所述內側重佈線路層，且所述晶片封裝結構更包括：外側重佈線路層，電性連接於所述第一晶片的所述多個矽穿孔；以及多個導電端子，電性連接於所述外側重佈線路層，所述外側重佈線路層位於所述第一晶片的所述多個矽穿孔與所述多個導電端子之間。
如申請專利範圍第8項所述的晶片封裝結構，且所述多個導電端子的間距大於所述多個矽穿孔的間距。
一種晶片封裝結構的製造方法，包括：配置第一晶片於載板上，所述第一晶片具有多個矽穿孔；形成第一密封體於所述載板上以包封所述第一晶片；形成內側重佈線路層於所述第一密封體上，且所述內側重佈線路層電性連接於所述第一晶片的所述多個矽穿孔；配置第二晶片於所述內側重佈線路層上，所述第二晶片的第二主動面面向所述內側重佈線路層，所述第二晶片藉由所述內側重佈線路層電性連接於所述第一晶片的所述多個矽穿孔，所述第二晶片的所述第二主動面上具有多個第二導電連接件，且部分的所述多個導電連接件不重疊於所述第一晶片；以及形成第二密封體於所述內側重佈線路層上以包封所述第二晶片。