TW202029449A

TW202029449A - 封裝結構及其製造方法

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Publication number: TW202029449A
Application number: TW108112353A
Authority: TW
Inventors: 江家緯; 方立志; 范文正
Original assignee: 力成科技股份有限公司
Priority date: 2019-01-30
Filing date: 2019-04-09
Publication date: 2020-08-01
Also published as: US20200243449A1

Abstract

一種封裝結構包括重佈線路結構、橋接晶粒、多個導電柱、至少二晶粒以及絕緣密封體。橋接晶粒提供至少二晶粒之間的電性連接。多個導電柱提供至少二晶粒與重佈線路結構之間的電性連接。絕緣密封體配置於重佈線路結構上，密封橋接晶粒及多個導電柱，且覆蓋至少二晶粒中的每一者。封裝結構中的橋接晶粒可以用於至少二晶粒之間傳遞訊號，允許至少二晶粒之間更高密度的內連線線路。

Description

封裝結構及其製造方法

本發明是有關於一種封裝結構及其製造方法，且特別是有關於一種具有橋接晶粒（bridge die）的封裝結構及其製造方法。

在半導體封裝技術的發展中，著重於生產出具有更高密度的元件和內連線的封裝結構，而具有更高的性能，同時能以較低的生產成本，維持或提高可靠度和耐用性。一種策略是使用橋接晶粒作為在封裝結構中其他晶粒之間的內連線。挑戰之一在於如何將橋接晶粒與其他晶粒連接，使得多個晶粒之間能在可靠、耐用且有效成本的封裝結構中實現高頻寬的訊號傳輸。

本發明提供一種封裝結構以及封裝結構的製造方法，其在可靠、耐用的封裝結構中提供了晶粒之間更高密度的內連線，並且該封裝結構可以以較低的成本生產。

本發明提供一種封裝結構包括重佈線路結構、橋接晶粒、多個導電柱、至少二晶粒以及絕緣密封體。橋接晶粒配置於重佈線路結構上。多個導電柱配置於橋接晶粒的周邊以及重佈線路結構上，其中多個導電柱與重佈線路結構電性連接。至少二晶粒配置於橋接晶粒與相對於重佈線路結構的多個導電柱上。至少二晶粒中的每一者具有主動面以及連接至所述主動面的側面並包括多個導電接墊，多個導電接墊配置於主動面上且與橋接晶粒及多個導電柱電性連接。絕緣密封體配置於重佈線路結構上，密封橋接晶粒及所述多個導電柱，且覆蓋至少二晶粒中的每一者的主動面與側面。

本發明提供一種封裝結構的製造方法。至少包括以下步驟。提供載板。配置至少二晶粒於載板上。至少二晶粒中的每一者具有主動面以及相對於主動面的背面並包括多個導電接墊，多個導電接墊配置於主動面上。背面面向所述載板。配置橋接晶粒及形成多個導電柱於相對於載板的至少二晶粒上。橋接晶粒具有主動面以及相對於橋接晶粒的所述主動面的背面。橋接晶粒藉由所述橋接晶粒的主動面與至少二晶粒中的每一者電性連接。多個導電柱與至少二晶粒中的每一者電性連接。形成絕緣密封體，以密封至少二晶粒、橋接晶粒與多個導電柱。形成重佈線路結構於相對於載板的絕緣密封體上。重佈線路結構與多個導電柱電性連接。從絕緣密封體及至少二晶粒上移除載板。

在本發明的一實施例中，其中形成上述絕緣密封體包括在配置橋接晶粒與形成多個導電柱前，形成第一絕緣密封體，以密封至少二晶粒，以及形成第二絕緣密封體，以密封橋接晶粒與多個導電柱。上述製造方法更包括形成保護層於相對於載板的第一絕緣密封體上，以及在配置橋接晶粒與形成多個導電柱前，形成多個開口於保護層中，其中多個開口暴露出每一導電接墊的至少一部分。

在本發明的一實施例中，其中上述多個開口包括朝向多個導電接墊逐漸變窄的多個錐形開口。

在本發明的一實施例中，上述製造方法更包括形成多個導電貫孔，填充至保護層的多個開口中。多個導電柱形成於多個導電貫孔中的一些導電貫孔中。

在本發明的一實施例中，其中橋接晶粒包括多個第一導電凸塊以及多個第二導電凸塊。多個第一導電凸塊配置於橋接晶粒的主動面上。多個第二導電凸塊配置於橋接晶粒的主動面上。第一導電凸塊的寬度、第二導電凸塊的寬度、多個第一導電凸塊之間的間距以及多個第二導電凸塊之間的間距中的每一者小於2微米。配置橋接晶粒包括使多個第一導電凸塊及多個第二導電凸塊分別與至少二晶粒的第一晶粒與第二晶粒電性連接。

在本發明的一實施例中，上述製造方法更包括在配置橋接晶粒之後，形成底膠於保護層與橋接晶粒之間。

在本發明的一實施例中，其中形成第一絕緣密封體包括形成第一絕緣材料覆蓋至少二晶粒，以及移除第一絕緣材料的一部分，以暴露出多個導電接墊的頂面。形成第二絕緣密封體包括形成第二絕緣材料覆蓋橋接晶粒與多個導電柱，以及移除第二絕緣材料的一部分，以暴露出橋接晶粒的背面以及多個導電柱的頂面。

在本發明的一實施例中，上述製造方法更包括形成多個導電端子於相對於橋接晶粒與多個導電柱的重佈線路結構上。多個導電端子藉由重佈線路結構與多個導電柱電性連接。

基於上述，封裝結構的橋接晶粒可以用於在至少二晶粒之間傳遞訊號，允許至少二晶粒之間具有更高密度的內連線線路。更高密度的內連線線路允許至少二晶粒之間進行高頻寬訊號傳輸。高頻寬允許例如在處理器與記憶晶粒之間更快的傳輸，從而更快速地操作封裝結構。此外，保護層對於重佈線路結構到至少二晶粒的電性連接，也就是多個導電柱使至少二晶粒與重佈線路結構的電性連接，提供了額外的機械支撐。額外的機械支撐在較低的製造成本下提高了封裝結構的可靠度和耐用性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

下文將會附加標號以對本發明較佳實施例進行詳細描述，並以圖式說明。在可能的情況下，相同或相似的構件在圖式中將以相同的標號顯示。

圖1A至圖1H是依據本發明一實施例的封裝結構的製造方法的剖面示意圖。請參照圖1A，提供載板100，載板100上具有剝離層102。載板100可以是玻璃基板或玻璃支撐板。然而，本發明不限於此。其他合適的基板材料也可以被使用，只要所述材料能夠承載在其之上所形成的封裝結構且能夠承受後續的製程即可。剝離層102可以包括光熱轉換（light to heat conversion, LTHC）材料、環氧樹脂（epoxy resin）、無機材料、有機聚合物材料或其他適宜的黏著材料。然而，本發明不限於此，在一些替代實施例中，可以使用其他適宜的剝離層。在一些實施例中，封裝結構的各層中，例如載板100、剝離層102與配置或形成於其上的各層，沿兩個維度方向延伸，每個長度方向和寬度方向延伸超過一個封裝結構所需的區域，因此可以藉由晶圓級的封裝製程及切割（singulation）製程來同時形成多個封裝結構。

請參照圖1B，於具有剝離層102的載板100的表面上配置至少二晶粒。在一些實施例中，如圖1A至圖1H及在此所描述的示例性實施例所示，至少二晶粒可以包括第一晶粒110以及第二晶粒120。然而，本發明不限於此，所述至少二晶粒的數量可以是三個或更多晶粒。至少二晶粒可以包括數位晶粒、類比晶粒或混合訊號晶粒。舉例而言，至少二晶粒可以是特殊應用積體電路（Application-Specific Integrated Circuit, ASIC）晶粒、邏輯晶粒、其他適宜的晶粒或上述之組合。至少二晶粒中的晶粒可以具有不同功能。舉例而言，第一晶粒110可以是處理器晶粒（processor die），而第二晶粒120可以是記憶體晶粒。然而，本發明不限於此，至少二晶粒中的一些或全部晶粒可以具有相同功能。至少二晶粒中的每一者具有主動面以及相對於主動面的背面。舉例而言，第一晶粒110具有主動面110a以及相對於主動面110a的背面110b，而第二晶粒120具有主動面120a以及相對於主動面120a的背面120b。於載板100上配置第一晶粒110與第二晶粒120，使得第一晶粒110的背面110b與第二晶粒120的背面120b面向載板100。

至少二晶粒中的每一者包括半導體基板與多個導電接墊。多個導電接墊包括多個第一導電接墊與多個第二導電接墊。第一晶粒110可以包括半導體基板111與多個導電接墊112。第二晶粒120可以包括半導體基板121與多個導電接墊122。多個導電接墊112包括多個第一導電接墊112a與多個第二導電接墊112b。多個導電接墊122包括多個第一導電接墊122a以及多個第二導電接墊122b。

在一些實施例中，半導體基板111與半導體基板121可以是包括主動元件（如：電晶體或其他類似者）及選擇性地具有被動元件（如：電阻、電容、電感或其他類似者）形成於其上的矽基板。於半導體基板111的主動面110a上分布有多個導電接墊112。於半導體基板121的主動面120a上分布有多個導電接墊122。導電接墊112及導電接墊122可以包括鋁接墊、銅接墊或其他適宜的金屬接墊。

請參照圖1C，於載板100上形成絕緣材料，以密封第一晶粒110與第二晶粒120。減少絕緣材料的厚度，以暴露出至少二晶粒中的每一者的多個導電接墊的頂面。舉例而言，減少絕緣材料的厚度，以形成第一絕緣密封體150。第一絕緣密封體150可以暴露出導電接墊112的頂面112t與導電接墊122的頂面122t。第一絕緣密封體150覆蓋第一晶粒110的主動面110a的至少一部分與側面110c，並覆蓋第二晶粒120的主動面120a的至少一部分與側面120c。側面110c用以連接主動面110a和背面110b。側面120c用以連接主動面120a和背面120b。在一些實施例中，頂面112t與頂面122t實質上相互共面（coplanar）。絕緣材料可以包括由模塑製程所形成的模塑化合物或絕緣材料（如：環氧樹脂、矽基樹脂（silicone）或其他適宜的樹脂）。在一些實施例中，可以藉由平坦化製程移除絕緣材料。平坦化製程可以包括化學機械研磨製程（chemical-mechanical polishing, CMP）、機械研磨製程（mechanical grinding process）、蝕刻製程或其他適宜的製程。

在形成第一絕緣密封體150後，可以於第一絕緣密封體150及至少二晶粒上形成保護層152。保護層152可以是由氧化矽層、氮化矽層、氮氧化矽層或是由聚合物材料或其他適宜的介電材料所形成的介電層。於保護層152中形成多個開口，以暴露出至少二晶粒中的每一者的每一導電接墊的至少一部分。如圖1C所示，保護層152中為直線形開口，但本發明不限於此。舉例而言，一些或所有的開口可以是錐形。錐形開口可以是，舉例而言，朝向導電接墊逐漸變窄。可以形成多個導電貫孔160，以填充保護層152的多個開口。多個導電貫孔160包括多個第一導電貫孔160a與多個第二導電貫孔160b。每一第一導電貫孔160a可以具有小於或等於每一第二導電貫孔160b的寬度160bw的寬度160aw。多個第一導電貫孔160a之間的間距160as可以小於多個第二導電貫孔160b之間的間距160bs，但本發明不限於此。可以藉由濺鍍、蒸鍍、化學鍍（electro-less plating）、電鍍、浸鍍（immersion plating）或其他類似者來形成導電貫孔160。導電貫孔160可以由銅、鋁、鎳、金、銀、錫、上述之組合、銅/鎳/金的複合結構或是其他適宜的導電材料所製成。

請參照圖1D，於保護層152上相應地配置與形成橋接晶粒130以及多個導電柱170。橋接晶粒130具有主動面130a以及相對於主動面130a的背面130b。橋接晶粒130包括半導體基板131。在一些實施例中，半導體基板131可以是矽基板。橋接晶粒130可以更包括多個導電凸塊132，並選擇性地形成重佈線路層，以與多個導電凸塊132進行內連線，如圖2中的重佈線路層134所示。多個導電凸塊132包括用於至少二晶粒中的每一者的多個導電凸塊。舉例而言，多個導電凸塊132包括電性連接至第一晶粒110的多個第一導電凸塊132a以及電性連接至第二晶粒120的多個第二導電凸塊132b。於半導體基板131的主動面130a上分布有多個導電凸塊132。導電凸塊132可以包括柱凸塊、C2（晶片連接）凸塊或C4（控制塌陷高度晶片連接）凸塊，且可以包括銅、鎳、錫、銀、上述之組合或其類似者。導電凸塊132的寬度132w、多個第一導電凸塊132a之間的間距132s與多個第二導電凸塊132b之間的間距132s小於2微米（micrometer, µm）。

如圖1D所示，橋接晶粒130以面朝下（face down）的方式配置，使得主動面130a面向第一晶粒110與第二晶粒120。橋接晶粒130可以藉由覆晶（flip-chip）接合與第一晶粒110及第二晶粒120電性連接。舉例而言，可以於保護層152上配置第一導電凸塊132a以及第二導電凸塊132b，其中每一第一導電凸塊132a以及第二導電凸塊132b分別與第一晶粒110及第二晶粒120上的第一導電貫孔160a直接接觸。因此，第一晶粒110與第二晶粒120皆可以電性連接至橋接晶粒130，而可以使用橋接晶粒130以於第一晶粒110和第二晶粒120之間傳遞電訊號。

橋接晶粒130可以是被動晶粒，其中半導體基板131包括導電線路及選擇性地具有被動元件（如：電阻、電容、電感或其他類似者）形成於其上，因此可以於第一晶粒110與第二晶粒120之間傳遞電訊號。或者，橋接晶粒130可以是主動晶粒，其中除了導電線路選擇性地具有被動元件外，半導體基板131還包括主動元件（如：電晶體或其他類似者）。橋接晶粒130可以是數位晶粒、類比晶粒或混合訊號晶粒。舉例而言，橋接晶粒130可以是特殊應用積體電路（Application-Specific Integrated Circuit, ASIC）晶粒、邏輯晶粒或其他適宜的晶粒。

在一些實施例中，於保護層152與橋接晶粒130之間形成底膠180，以保護且隔離導電凸塊132與第一導電貫孔160a之間的耦合處。底膠180可以藉由毛細填充膠（capillary underfill filling, CUF）的方式形成，且底膠180可以包括聚合物材料、樹脂或二氧化矽添加物。

可以於保護層152上形成導電柱170，其中每一導電柱170與多個第二導電貫孔160b中的一者直接接觸。可以使用微影（lithography）、電鍍（plating）、光阻剝離（photoresist stripping）或其他適宜的製程以形成導電柱170。導電柱170可以由銅、鋁、鎳、上述之組合、或是其他適宜的導電材料所製成。可以藉由形成具有開口的遮罩（未繪示），其中開口暴露出部分的保護層152；藉由電鍍或沉積配置導電材料以填充遮罩的開口；並移除遮罩以形成導電柱170。可以形成導電柱170，使得導電柱170的頂面170t與橋接晶粒130的背面130b共面。然而，本發明不限於此，舉例而言，可以形成導電柱170，使得頂面170t高於橋接晶粒130的背面130b。每一導電柱170的寬度170w可以大於第二導電貫孔160b的寬度160bw，但本發明不限於此。

請參照圖1E，於保護層152上形成絕緣材料，以密封橋接晶粒130、底膠180以及多個導電柱170。減少絕緣材料的厚度，以暴露出導電柱170的頂面170t及橋接晶粒130的背面130b，進而形成第二絕緣密封體154。在一些實施例中，頂面170t與背面130b實質上相互共面。在一些實施例中，導電柱170的頂面170t高於橋接晶粒130的背面130b。減少絕緣材料的厚度，以暴露出頂面170t。第二絕緣密封體154可以由如第一絕緣密封體150所述的材料所形成及製成。第二絕緣密封體154的材料可以與第一絕緣密封體150相同或不同。在一些實施例中，在暴露出導電柱170的頂面170t與橋接晶粒130的背面130b後，可以進一步研磨導電柱170、橋接晶粒130與第二絕緣密封體154，以減少隨後形成的封裝結構10的整體厚度。

請參照圖1F，於第二絕緣密封體154上形成重佈線路結構192。重佈線路結構192可以包括至少一介電層及多個導電線路。可以藉由適宜的製造技術，如：旋轉塗佈（spin-on coating）、化學氣相沉積（chemical vapor deposition, CVD）、電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition, PECVD）或其他類似者，以形成介電層。介電層可以由氧化矽、氮化矽、碳化矽、氮氧化矽、聚酰亞胺、苯並環丁烯（benzocyclobutene, BCB）或其類似者的非有機或有機介電材料所製成。可以藉由濺鍍、蒸鍍、化學鍍或電鍍來形成導電線路。導電線路嵌入於介電層中。介電層與導電線路可以交替地形成。可以於介電層的開口中與介電層上形成導電線路。導電線路可以由銅、鋁、鎳、金、銀、錫、上述之組合、銅/鎳/金的複合結構或是其他適宜的導電材料所製成。

在圖1F的示例性實施例中，重佈線路結構192包括四個介電層。然而，本發明不限於此，介電層的數量可以基於電路設計而進行調整。重佈線路結構192的底部介電層與第二絕緣密封體154相鄰，且具有以與導電柱170直接接觸的底部導電線路填充的開口。因此，第一晶粒110與第二晶粒120電性連接至重佈線路結構192。

在一些實施例中，底部的導電線路也可以與橋接晶粒130的背面130b直接接觸。重佈線路結構192的導電線路可以與橋接晶粒130的半導體基板131的導電線路電性連接。在一些實施例中，半導體基板131可以包括矽穿孔（through silicon vias, TSV），以使重佈線路結構192的導電線路直接經由橋接晶粒130電性連接至至少二晶粒中的一者或多者，例如第一晶粒110或第二晶粒120。

與重佈線路結構192的底部介電層位於相對兩側的重佈線路結構192的頂部介電層暴露出導電線路的頂部部分。可以形成導電線路的頂部部分，以作為多個凸塊底金屬（under-ball metallization, UBM）接墊。於重佈線路結構192的導電線路的頂部部分上可以形成多個導電端子194。導電端子194可以藉由植球製程（ball placement process）以及/或回焊製程（reflow process）來形成。導電端子194可以是焊球等的導電凸塊。然而，本發明不限於此。在一些替代的實施例中，基於設計需求，導電端子194可以具有其他可能的形式以及形狀。舉例而言，導電端子194可以是導電柱或導電栓塞（conductive posts）。

重佈線路結構192可以被用於將電路訊號重新分布至第一晶粒110與第二晶粒120，或從第一晶粒110與第二晶粒120將電路訊號重新分布出去，且可以擴展出比至少二晶粒更寬的區域。因此，在一些實施例中，重佈線路結構192可以被稱為是扇出式（fan-out）重佈線路結構。除了藉由重佈線路結構192電性連接至其他封裝結構或裝置外，重佈線路結構192也可以使封裝結構10中的任何導電元件互相電性連接，只要導電元件與重佈線路結構192電性連接。舉例而言，第一晶粒110與第二晶粒120可以藉由重佈線路結構192電性連接。

請參照圖1G，在形成導電端子194後，從第一絕緣密封體150、第一晶粒110與第二晶粒120上移除剝離層102以及載板100，以暴露出第一晶粒110的背面110b以及第二晶粒120的背面120b。如上面所提到，剝離層102可以是光熱轉換層。在暴露於UV雷射下，剝離層102與載板100可以從第一絕緣密封體150、第一晶粒110與第二晶粒120上被剝離分開。

請參照圖1A至圖1G，載板100、剝離層102、第一絕緣密封體150、保護層152、第二絕緣密封體154與重佈線路結構192可以沿兩個維度方向延伸，每個長度方向和寬度方向延伸超過第一晶粒110與第二晶粒120所佔據的區域。第一晶粒110、第二晶粒120、橋接晶粒130、底膠180、多個導電柱170以及多個導電端子194中的每一者均可視為一封裝單元中的一元件。在上述對應至封裝結構的製造方法的每一步驟中可以包括封裝單元中的多個各元件，如此能生產多個封裝單元，而多個封裝單元的分布是相互分離。舉例而言，封裝單元可以以在多個封裝單元之間具有固定的間距的方式陣列分布。

請參照圖1H，在移除載板100與剝離層102後，進行切割製程，以獲得多個封裝結構10，每一封裝結構10包括一個封裝單元。切割製程包括，舉例而言，以旋切刀（rotating blade）或雷射光束切割。

藉由使用具有多個導電凸塊132a、132b的橋接晶粒130，在此具有寬度與間距小於2微米的多個導電凸塊132a、132b可以被稱為導電微凸塊，以於第一晶粒110與第二晶粒120之間傳遞訊號，而可以提供高密度的內連線線路。更高密度的內連線線路允許第一晶粒110與第二晶粒120之間信號的高頻寬轉移。高頻寬允許如在處理器與記憶晶粒之間更快的傳輸，從而更快速地操作封裝結構10。此外，保護層152除了將第一晶粒110和第二晶粒120與橋接晶粒130隔開，還提供了適當的表面，讓橋接晶粒130的底膠180可以黏著上去。保護層152與橋接晶粒130的底膠180為橋接晶粒130和至少二晶粒之間的內連線組件，即橋接晶粒130的導電凸塊132和第一導電貫孔160a，提供了額外的機械支撐。保護層152也為至少二晶粒與重佈線路結構192之間的內連線組件，即導電柱170與第二導電貫孔160b，提供額外的機械支撐。額外的機械支撐增加了封裝結構10的可靠度和耐用性。

在一些實施例中，具有直接與重佈線路結構192相鄰的橋接晶粒130，允許重佈線路結構192和橋接晶粒130之間藉由橋接晶粒130的背面130b直接電性連接，並也允許重佈線路結構192和第一晶粒110或第二晶粒120之間藉由，舉例而言，橋接晶粒130中的矽穿孔而電性連接。

圖3A至圖3C是依據本發明一些替代實施例的封裝結構20的製造方法的剖面示意圖。請參照圖3A，圖3A中的封裝結構20類似於圖1E中的封裝結構10，因此相同或相似的標號表示相同或相似的元件，且其詳細描述於此不再重複。圖3A中的封裝結構與圖1E中的封裝結構之間的不同在於圖3A中的封裝結構尚未減少絕緣材料253的厚度以形成第二絕緣密封體254，並於第一絕緣密封體250、保護層252以及絕緣材料253中形成開口OP，以暴露出剝離層202與載板200。可以於第一晶粒210與第二晶粒220的周邊形成開口OP。在一些實施例中，藉由雷射鑽孔製程（laser drilling process）形成開口OP。

請參照圖3B，可以形成導電連接器240，以填充開口OP。可以藉由電鍍、沉積或其他適宜的製程配置導電材料以填充開口OP形成導電連接器240。導電連接器240可以由銅、鋁、鎳、金、上述之組合或其他適宜的導電材料所製成。導電連接器240的寬度240w可以相同、大於或小於導電柱270的寬度270w。

減少絕緣材料253的厚度以及導電連接器240，以暴露出導電柱270的頂面270t以及橋接晶粒230的背面230b，進而形成第二絕緣密封體254。在一些實施例中，頂面270t、背面230b以及導電連接器240的頂面240t實質上相互共面。第二絕緣密封體254可以由與封裝結構10的第二絕緣密封體154所述的材料所形成與製成。

請參照圖3C，於第二絕緣密封體254上形成重佈線路結構292。可以以圖1F的重佈線路結構192所述的方式形成重佈線路結構292。圖3C中的重佈線路結構292與圖1F中的重佈線路結構192之間的不同在於重佈線路結構292的導電線路的底部部分可以與導電連接器240的頂面240t直接接觸。因此，重佈線路結構292電性連接至導電連接器240。

在形成重佈線路結構292後，封裝結構20藉由如圖1F至圖1H中所述的封裝結構10的製造方法來製造如圖3C所示的封裝結構20。如圖3C所示，在移除剝離層202與載板200後，暴露出封裝結構20的導電連接器240中相對於頂面240t的暴露面240e。

圖4是本發明一實施例的封裝結構20的應用的剖面示意圖。可以提供封裝結構300並配置其於相對於重佈線路結構292的導電連接器240上，以形成堆疊式（Package-on-Package, PoP）結構400。在一些實施例中，封裝結構300可以至少藉由導電連接器240與重佈線路結構292電耦合至第一晶粒210、第二晶粒220以及橋接晶粒230。在一些實施例中，封裝結構300可以藉由覆晶接合和/或表面黏著技術（Surface Mount Technology, SMT），以導電接點（未繪示）接合至封裝結構20上。

在一些實施例中，封裝結構300可以包括晶片堆疊、電性連接至晶片堆疊的重佈線路層、配置在重佈線路層上用來密封晶片堆疊的絕緣體以及相對於晶片堆疊並電性連接至重佈線路層的多個外部端子。晶片堆疊可以藉由多條導線電性連接至重佈線路層，但本發明不限於此。絕緣體可以密封導線。晶片堆疊可以包括多個晶片彼此相互堆疊，晶片可以包括具有非揮發性記憶體（non-volatile memory）的記憶晶片，如NAND型快閃記憶體（NAND flash）。然而，本發明不限於此。在一些替代性實施例中，堆疊晶片的晶片可以包括能夠執行其他功能的晶片，如邏輯功能、運算功能或其他類似者。在堆疊晶片中，可以於兩相鄰晶片之間配置晶片黏著層，以增強這些兩相鄰的晶片之間的黏著力。應注意的是，在圖4的晶片堆疊中所示的晶片數量僅作為示例性繪示，而本發明不限於此。

於封裝結構20上配置封裝結構300後，封裝結構300的外部端子可以位於封裝結構20的導電連接器240上。可以執行回焊製程，以使封裝結構300的外部端子接合至導電連接器240。或者，可以使用其他適宜的方法使封裝結構300接合至封裝結構20上，以形成堆疊式結構400。

因此，封裝結構可以包括導電連接器，例如扇出絕緣層通孔(fanout through insulator vias, FO-TIV)，連接到堆疊在頂部的另一個封裝結構，從而形成堆疊式結構。

綜上所述，封裝結構的橋接晶粒可以用於在至少二晶粒之間傳遞訊號。橋接晶粒具有導電凸塊，也可以稱為導電微凸塊，其具有小於2微米的寬度和間距，而允許至少二晶粒之間具有更高密度的內連線線路。更高密度的內連線線路允許至少二晶粒之間進行高頻寬訊號傳輸。高頻寬允許例如在處理器與記憶晶粒之間更快的傳輸，從而更快速地操作封裝結構。此外，保護層除了將至少二晶粒從橋接晶粒隔開，還提供了適當的表面，讓橋接晶粒的底膠可以黏著上去。保護層和橋接晶粒的底膠為封裝結構內的相互連接提供了額外的機械支撐，從而提高了封裝結構的可靠度和耐用性。

此外，可以配置與重佈線路結構直接相鄰的橋接晶粒，允許重佈線路結構和橋接晶粒之間透過橋接晶粒的背面直接電性連接。這種配置方式還允許從重佈線路結構到至少二晶粒中的一個或多個之間例如藉由橋接晶粒中的矽穿孔形成電性連接。

封裝結構的製造方法並不需要昂貴的鑽孔製程來形成連接至少二晶粒到重佈線路結構上的多個導電柱，進而能減少封裝結構的製程時間和成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、300:封裝結構 100、200:載板 102、202:剝離層 110、210:第一晶粒 110a、120a、130a:主動面 110b、120b、130b、230b:背面 110c、120c:側面 111、121、131:半導體基板 112t、170t、240t、270t:頂面 112、122、112a、112b、122a、122b:導電接墊 120、220:第二晶粒 130、230:橋接晶粒 132、132a、132b:導電凸塊 134:重佈線路層 150、250:第一絕緣密封體 152、252:保護層 154、254:第二絕緣密封體 160、160a、160b:導電貫孔 160aw、160bw、132w、170w、240w、270w:寬度 160as、160bs、132s:間距 170、270:導電柱 180:底膠 192、292:重佈線路結構 194:導電端子 240:導電連接器 240e:暴露面 253:絕緣材料 400:堆疊式結構 OP:開口

圖1A至圖1H是依據本發明一實施例的封裝結構的製造方法的剖面示意圖。圖2是依據本發明一實施例的封裝結構的製造方法的中間步驟的剖面示意圖。圖3A至圖3C是依據本發明另一實施例的封裝結構的製造方法的剖面示意圖。圖4是本發明一實施例的封裝結構的應用的剖面示意圖。

10:封裝結構

110:第一晶粒

110a、120a、130a:主動面

110b、120b、130b:背面

111、121、131:半導體基板

112、122、112a、112b、122a、122b:導電接墊

110c、120c:側面

120:第二晶粒

130:橋接晶粒

132、132a、132b:導電凸塊

150:第一絕緣密封體

152:保護層

154:第二絕緣密封體

160:導電貫孔

170:導電柱

170t:頂面

180:底膠

192:重佈線路結構

194:導電端子

Claims

一種封裝結構，包括：重佈線路結構；橋接晶粒，配置於所述重佈線路結構上；多個導電柱，配置於所述橋接晶粒的周邊以及所述重佈線路結構上，其中所述多個導電柱與所述重佈線路結構電性連接；至少二晶粒，配置於所述橋接晶粒與相對於所述重佈線路結構的所述多個導電柱上，其中所述至少二晶粒中的每一者具有主動面以及連接至所述主動面的側面並包括多個導電接墊，所述多個導電接墊配置於所述主動面上且與所述橋接晶粒及所述多個導電柱電性連接；以及絕緣密封體，配置於所述重佈線路結構上，密封所述橋接晶粒及所述多個導電柱，且覆蓋所述至少二晶粒中的每一者的所述主動面與所述側面。
如申請專利範圍第1項所述的封裝結構，其中所述橋接晶粒與所述重佈線路結構直接接觸。
如申請專利範圍第1項所述的封裝結構，更包括保護層，配置於所述至少二晶粒中的每一者的所述主動面上，所述保護層包括暴露出每一所述導電接墊的至少一部分的多個開口，且所述多個開口包括朝向所述多個導電接墊逐漸變窄的多個錐形開口。
如申請專利範圍第3項所述的封裝結構，更包括：多個導電貫孔，填充至所述保護層的所述多個開口中，且所述多個導電貫孔包括：多個第一導電貫孔，使所述至少二晶粒中的每一者與所述橋接晶粒電性連接；以及多個第二導電貫孔，使所述至少二晶粒中的每一者與所述多個導電柱電性連接，其中所述第一導電貫孔的寬度小於或等於所述第二導電貫孔的寬度，且所述多個第一導電貫孔之間的間距小於所述多個第二導電貫孔之間的間距。
如申請專利範圍第1項所述的封裝結構，其中所述橋接晶粒具有主動面，且所述橋接晶粒包括：多個第一導電凸塊，配置於所述橋接晶粒的所述主動面上，其中所述多個第一導電凸塊與所述至少二晶粒中的第一晶粒電性連接；以及多個第二導電凸塊，配置於所述橋接晶粒的所述主動面上，其中所述多個第二導電凸塊與所述至少二晶粒中的第二晶粒電性連接，且所述第一導電凸塊的寬度、所述第二導電凸塊的寬度、所述多個第一導電凸塊之間的間距以及所述多個第二導電凸塊之間的間距中的每一者小於2微米。
如申請專利範圍第3項所述的封裝結構，更包括：底膠，配置於所述橋接晶粒與所述保護層之間；以及多個導電端子，配置於相對於所述橋接晶粒與所述多個導電柱的所述重佈線路結構上，其中所述多個導電端子藉由所述重佈線路結構與所述多個導電柱電性連接。
如申請專利範圍第1項所述的封裝結構，更包括：導電連接器，配置於所述多個導電柱的周邊的所述重佈線路結構上，且所述至少二晶粒與所述重佈線路結構電性連接，其中所述絕緣密封體側向密封所述導電連接器；以及其他封裝結構，配置於相對於所述重佈線路結構的所述絕緣密封體上，並與所述導電連接器電性連接。
一種封裝結構的製造方法，包括：提供載板；配置至少二晶粒於所述載板上，其中所述至少二晶粒中的每一者具有主動面以及相對於所述主動面的背面並包括多個導電接墊，所述多個導電接墊配置於所述主動面上，且所述背面面向所述載板；配置橋接晶粒及形成多個導電柱於相對於所述載板的所述至少二晶粒上，其中所述橋接晶粒具有主動面以及相對於所述橋接晶粒的所述主動面的背面，所述橋接晶粒藉由所述橋接晶粒的所述主動面與所述至少二晶粒中的每一者電性連接，且所述多個導電柱與所述至少二晶粒中的每一者電性連接；形成絕緣密封體，以密封所述至少二晶粒、所述橋接晶粒與所述多個導電柱；形成重佈線路結構於相對於所述載板的所述絕緣密封體上，其中所述重佈線路結構與所述多個導電柱電性連接；以及從所述絕緣密封體及所述至少二晶粒上移除所述載板。
如申請專利範圍第8項所述的製造方法，更包括：在形成所述重佈線路結構前，形成導電連接器於所述至少兩晶粒的周邊的所述載板上，其中所述導電連接器與所述重佈線路結構電性連接並具有相對於所述重佈線路結構的暴露面，且在移除所述載板後暴露出所述導電連接器的所述暴露面。
如申請專利範圍第8項所述的製造方法，其中所述至少二晶粒、所述橋接晶粒與所述多個導電柱為一封裝單元，所述封裝單元為多個，所述多個封裝單元的分布相互分離，以及所述製造方法更包括在移除所述載板後執行切割製程。