TW202010106A - 三維堆疊半導體元件 - Google Patents
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Abstract
一種三維堆疊半導體元件，包括一基板和複數個堆疊結構形成於基板上方。各堆疊結構包括：複數個第一導電層和複數個絕緣層交替疊置於該基板上方，以及一第二導電層。其中第一導電層係為第一導電型多晶矽層且在第一方向上具有第一寬度。第二導電層形成於該些絕緣層之上方，第二導電層係為第二導電型多晶矽層且在第一方向上具有第二寬度，其中，第二寬度等於第一寬度。
Description
本發明是有關於一種三維堆疊半導體元件，且特別是有關於一種可改善接觸導孔著陸之接墊結構的三維堆疊半導體元件。
非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些三維堆疊反及閘(NAND)型快閃記憶半導體元件被提出。然而，傳統的三維堆疊半導體元件仍有一些問題需要被解決。
例如，於傳統之三維堆疊半導體元件中，多晶矽通道層係延伸至堆疊結構上方，以供接觸導孔(例如位元線接觸導孔)著陸，然而多晶矽通道層厚度過薄以致於增加著陸的困難，並且有阻值上升之缺點。傳統製程中一般尚需額外進行N+離子佈植以降低阻值。
本發明係有關於一種三維堆疊半導體元件，根據實施例，第二導電層的設置係可改善接觸導孔著陸之接墊結構，以及降低接觸導孔的阻值。
根據一實施例，係提出一種三維堆疊半導體元件，包括一基板和複數個堆疊結構形成於基板上方。各堆疊結構包括：複數個第一導電層和複數個絕緣層交替疊置於該基板上方，以及一第二導電層。其中第一導電層係為第一導電型多晶矽層且在第一方向上具有第一寬度。第二導電層形成於該些絕緣層之上方，第二導電層係為第二導電型多晶矽層且在第一方向上具有第二寬度，其中，第二寬度等於第一寬度。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
在此揭露內容之實施例中，係提出一種三維堆疊半導體元件。根據實施例提出之結構設置，係可改善接觸導孔著陸之接墊結構以及降低接觸導孔的阻值，無須進行如傳統結構中需於堆疊結構上進行額外插塞(例如位元線N+插塞)製程和N+離子佈植。再者，實施例所提出之製造方法，其改善接墊結構的製作係與OP堆疊層圖案化步驟同時進行，而無須進行額外的黃光製程。因此，實施例之三維堆疊半導體元件不但可改善其電子特性(e.g. 降低阻值)，更可利用簡單、更少的工序和非昂貴之製程進行製作。
此揭露內容之實施例其應用十分廣泛，可應用在許多三維堆疊半導體元件之製程。舉例來說，實施例可應用在垂直通道(vertical-channel，VC)式之三維半導體元件，但本揭露並不以此應用為限。以下係提出相關實施例，配合圖示以詳細說明本揭露所提出之三維堆疊半導體元件之製造方法及其相關結構。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述之態樣。
需注意的是，本揭露並非顯示出所有可能的實施例，相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構和製程加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，是為了修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。再者，說明書與請求項中可能使用的空間相關之用詞，例如”之下”(beneath)”、“下方,”(below)、“較低的”(lower)、 ”之上” 、“上方”(above)、“較高的”(upper) 或類似詞語，是用來便於敘述和參照如圖示所繪製之其中一元素或特徵與另一元素或特徵之間的空間關係。因此具通常知識者可知，該些空間相關之用詞除了包括如圖所示之元件方位，更包括了元件於使用或操作時不同於圖示的方位。因此，說明書與請求項中所使用的該些用詞僅用以敘述實施例之用，而非用以限制本揭露保護範圍之用。
以下係提出一種示例性之製造方法，以說明實施例之三維堆疊半導體元件之相關結構。
第1A～1F圖繪示本揭露一實施例之三維堆疊半導體元件之製造方法。如第1A圖所示，係於一基板10上方交替地形成複數個第一導電層(conductive layers)112和複數個絕緣層(insulating layers)111，並形成一第二導電層12於該些絕緣層之上方，例如位於最上方絕緣層(an upper insulating layer)111-U的上方。一實施例中，該些第一導電層112係為第一導電型多晶矽層，例如P型(例如P+)多晶矽層；第二導電層12係為第二導電型多晶矽層，例如N型(例如N+)多晶矽層。絕緣層111的材料例如是氧化物。於一示例中，N型多晶矽層之多晶矽摻雜濃度例如是1015
/cm3
- 1022
/cm3
範圍之間，且摻雜有例如砷(As) 或磷 (P)。
於此示例中，基板10上更形成有一埋置氧化層(buried oxide)113，該些堆疊層係形成於埋置氧化層113上。於一垂直通道(VC)式三維半導體元件之應用例中，第一導電層112例如是作為字元線(或稱閘極)，而第二導電層12的設置則是於後續製程中作為位元線/源極線導電接觸之著陸接墊的材料層之一。再者，為利清楚說明，本揭露之圖示中僅簡繪四層第一導電層，然實際應用中第一導電層的設置層數可能是16層或32層或其他層數，並不特別限制。
接著，如第1B圖所示，對該些堆疊層進行圖案化例如以蝕刻方式進行圖案化，以形成多個孔洞13，該些孔洞13係穿過至少第二導電層12、絕緣層111和第一導電層112，例如可停止於埋置氧化層113處。據此可於基板10上方形成多個堆疊結構(stacking structures)，其中圖案化之交替形成的第一導電層112和絕緣層111又可稱為OP堆疊結構，於垂直通道(VC)式三維半導體元件之應用例中又可稱為字元線OP堆疊結構(第一導電層112做為字元線)。於一示例中，該些孔洞13係於埋置氧化層113內形成凹陷區域。形成之孔洞13係於第一方向D1(例如X方向)上具有一寬度，例如但不限於70～120nm，且孔洞13係沿第二方向D2(例如Z方向)延伸而形成。於本揭露之實施例中，第二導電層12（例如N+多晶矽層）係與OP堆疊層同時圖案化，因此如無須額外的黃光製程來製作如第1B圖所示之第二導電層12。因此，此實施例中所形成的第二導電層12於第一方向D1上之寬度係與OP堆疊層於第一方向D1上之寬度實質上相同。上述的圖案化可以為孔洞圖案化，而形成數個孔洞。在其他實施例中，也可以為線性圖案化，而形成數個深槽(trench)。本揭露並不特別限制圖案化之方式。
於一實施例中，第二導電層12係具有一厚度範圍約10nm-200nm；或是10nm-100nm。再者，實施例之第二導電層12之厚度T2
例如是等於或大於第一導電層112其中之一的厚度T1
。一實施例中，第二導電層12之厚度T2
例如是第一導電層112之厚度T1
的1至5倍範圍。再者，於一示例中，多層第一導電層112之一最下方第一導電層(the lowest first conductive layer)112-L具有相較於其他第一導電層112更厚的厚度(例如約150nm)，於蝕刻多層堆疊層而形成孔洞13的製程中，最下方第一導電層112-L具有蝕刻停止之辨識作用，因而蝕刻後孔洞13於埋置氧化層113內形成凹陷區域，此凹陷區域在第二方向D2上的深度越淺，不被閘極控制的區域就越小。一實施例中，最下方第一導電層112-L例如大約是其他第一導電層112(約40nm)4倍左右的厚度。於一實施例中，第二導電層12(e.g. N+多晶矽層)的厚度T2
例如是(但不限制地)可近似於最下方第一導電層112-L的厚度T1L
。然而，本揭露對第二導電層的厚度T2
實際數值並不多做限制。由於後續接觸導孔(contact)製程中，形成接觸導孔的阻障層(例如Ti/TiN)時所引起的矽耗損(Ti+SiàTiSi，或者 Ti+2SiàTiSi2
)可能造成破洞而導致接觸導孔的阻值上升。而實施例之第二導電層其厚度T2
只要可避免前述阻值上升之缺陷，即屬本揭露可應用之範圍。
如第1C圖所示，沈積一電荷捕捉材料14於堆疊結構上並襯裡式地位於孔洞13中，以及形成一第一通道材料層15於電荷捕捉材料14上。其中，電荷捕捉材料14例如是氧化物-氮化物(O-N)之複合層，此電荷捕捉材料例如是 ONO複合層、 ONONO複合層、或 ONONONO複合層，在此不多作限制。於一實施例中，第一通道材料層15例如是未摻雜之多晶矽薄層，其厚度例如（但不限制）是20Å～70Å。
接著，如第1D圖所示，對第一通道材料層15進行蝕刻且停止於電荷捕捉材料14上，形成圖案化第一材料層15’。於一實施例中，例如是以非等向性之乾蝕刻方式對第一通道材料層15進行蝕刻，以控制蝕刻方向。蝕刻後，第一通道材料層15之對應於堆疊結構上方和孔洞13底部的部分係被移除。於此示例中，係繪示第一通道材料層15之對應於孔洞13底部的部分被完全地移除，但本揭露不限於此，孔洞13底部可能有第一通道材料層15的殘留部分。於一實施例中，第一通道材料層15對應於堆疊結構上方的部分，亦即對應於第二導電層12(例如N+多晶矽層)上方的部分，被完全地移除即可。
之後，對電荷捕捉材料14以及圖案化第一材料層15’進行蝕刻且停止於第二導電層12(例如N+多晶矽層)，以形成電荷捕捉層140和第一通道層150，如第1E圖所示。其中，例如是以非等向性之乾蝕刻方式進行蝕刻，以控制蝕刻方向。實施例中，電荷捕捉層(charging trapping layers)140係形成於該些堆疊結構之側壁處，以作為三維堆疊半導體元件之一記憶體層(memory layers) ；而第一通道層150則位於電荷捕捉層140上。一實施例中，蝕刻後原本被電荷捕捉材料14覆蓋的埋置氧化層113係暴露出來，而第一通道層150和電荷捕捉層140例如皆沿第二方向(如Z方向)向下延伸至埋置氧化層113內。
再者，於一示例中，第一通道層150之底部例如位於電荷捕捉層140上。如第1E圖所示，電荷捕捉層140包括一主部(main portion)140M和一突出部(protruding portion)140P，且突出部例如朝孔洞中心突出，第一通道層150之底部係位於突出部140P上，例如第一通道層150之底表面150b接觸突出部140P。因此第一通道層150之底部(底表面150b)與埋置氧化層113可藉由電荷捕捉層140而相隔開來。
接著，如第1F圖所示，沈積一第二通道層16於第二導電層12上並襯裡式地位於該些堆疊結構之間。因此，第二通道層16接觸第二導電層12、第一通道層150上、電荷捕捉層140之突出部140P以及埋置氧化層113。於一實施例中，第二通道層16的材料例如是未摻雜之多晶矽薄層，其厚度例如（但不限制）是20Å～70Å。再者，第二通道層16的厚度與第一通道層150的厚度可相同或相異，本揭露對此並不多做限制。
再者，於一實施例中，第一通道層150之上表面150a係與電荷捕捉層140之上表面140a齊平，且與第二導電層12之上表面12a齊平，如第1F圖所示。其中第一通道層150係被第二通道層16和電荷捕捉層140所包覆(e.g.完全包覆)。
於本揭露中，第一通道層150與第二通道層16係構成一通道結構。其中根所在位置，第二通道層16可區分為相連接之三個部分，包括第一部份(first portions)161、第二部份(second portions)162和第三部份(third portions)163。其中，第一部份161形成於該些第二導電層12(例如N+多晶矽層)上並與第二導電層直接接觸。第二部份162係連接第一部份161，且第二部份162係形成於第一通道層150上並沿第二方向D2向下延伸，其中第一通道層150係位於第二通道層16之第二部份162與電荷捕捉層140之間。第三部份163連接第二部份162之底端並覆蓋孔洞的底部。
如第1F圖所示，第二通道層16之第一部份161係形成於第一通道層150之上表面150a和電荷捕捉層140之上表面140a上方並與之接觸。亦即，第一通道層150之上表面150a、電荷捕捉層140之上表面140a和第二導電層12之上表面12a(例如N+多晶矽層)被第一部份161覆蓋。再者，於一實施例中，電荷捕捉層140、第一通道層150和第二通道層16之第二部份162係沿第二方向D2(例如Z方向)向下延伸至埋置氧化層113內，其中第一通道層150係與埋置氧化層113隔絕開來。一實施例中，第二通道層16之第三部份163則於埋置氧化層113內沿孔洞中心延伸，亦即覆蓋如第1E圖之蝕刻步驟後埋置氧化層113所暴露出來的部分，因此第三部份163直接接觸埋置氧化層113。如第1F圖所示，電荷捕捉層140之底表面140b和第三部份163之底表面163b實質上齊平，而第一通道層150之底表面150b則被電荷捕捉層140覆蓋，因此第一通道層150之底表面150b係藉由電荷捕捉層140與埋置氧化層113相隔開來。換句話說，電荷捕捉層140之最底部與第二通道層16之最底部到埋置氧化層113的距離，與第一通道層150之最底部到埋置氧化層113的距離，並不相同。於一示例中，第一通道層150之底表面150b到埋置氧化層113之上表面113a的距離dC1
小於第二通道層16之第三部份163之底表面163b到埋置氧化層113之上表面113a的距離dC23
，也小於電荷捕捉層140之底表面140b到埋置氧化層113之上表面113a的距離dCC
；其中距離dCC
實質上等於距離dC23
。
根據上述，實施例所提出之三維堆疊半導體元件及製法，由於第二導電層12（例如N+多晶矽層）係與OP堆疊層同時圖案化，而無須額外的黃光製程來製作第二導電層12。因此此實施例中所形成的第二導電層12於第一方向D1上之寬度係與OP堆疊層於第一方向D1上之寬度實質上相同；亦即第一導電層112在第一方向D1上之第一寬度W1
與第二導電層12在第一方向D1上之第二寬度W2
實質上相等。
另外，於一實施例中，第一通道層150、第二通道層16之第二部份162和第三部份163係於該些堆疊結構之間襯裡式地形成U型通道。而完成如第1F圖所示之通道結構後，係可進行後續相關導線之連接。與此示例中，係以三維堆疊半導體元件具有U型通道，以及位元線(bit lines)和源極線(source lines)皆位於堆疊結構上方為例，做後續製程之說明。
第2A～2B圖繪示本揭露一實施例之三維堆疊半導體元件，於完成如第1F圖所示之通道結構後之後續製程。如第2A圖所示，沈積一介電層17(例如氧化層)於第二通道層16上，並搭配CMP製程，以形成例如填充於通道結構以外和位於該些堆疊結構之間的填充部171，以及位於該些堆疊結構上之覆蓋部172。雖然第2A圖中係以介電層填滿孔洞13內之剩餘空間為例的填充部171做說明，但於其他示例中，填充部171內可能還含有氣隙，本揭露並不以圖示為限。
如第2B圖所示，一實施例之三維堆疊半導體元件更形成有多個接觸導孔，例如位元線接觸導孔(bit line contacts)181和源極線接觸導孔(source line contacts)182，位於該些堆疊結構上方，且位元線接觸導孔181和源極線接觸導孔182著陸於第二通道層16之第一部份161並分別與對應之第二導電層12電性連接。於一示例中，接觸導孔例如是包括阻障層(例如Ti/TiN)和金屬鎢填滿導孔內除阻障層外的剩餘空間。之後，係完成金屬線19之設置，例如位元線和源極線。於此示例中，第二通道層16之第一部份161係與第二導電層12共同作為接觸接墊(contact pads)。由於接觸導孔製程中，接觸導孔(如181、182)設置於第二通道層16之第一部份161，而接觸導孔的阻障層(例如Ti/TiN)會與矽反應(e.g. Ti+SiàTiSi 或 Ti+2SiàTiSi2
)而可能造成破洞而引起接觸導孔的阻值上升。因此實施例之第二導電層之厚度T2
數值只要可避免前述破洞之缺陷，即屬本揭露可應用之範圍。
再者，於實施例之通道結構完成後(如第1F圖所示)，後續相關元件如層/導線製作時，會有例如超過600°C的高溫製程(annealing process)，而使通道結構的第一通道層150和第二通道層16連接得更緊密，可減少矽晶粒的界線(grain boundary)並降低阻值。再者，高溫製程亦會使第二通道層16之第一部份161與第二導電層12連接在一起，如第二導電層12為N+多晶矽，則N+摻雜物會擴散至第二通道層16而降低阻值。並且第一通道層150和第二通道層16皆電性連接至第二導電層12。
根據上述實施例提出三維堆疊半導體元件，第二導電層12（例如N+多晶矽層）的設置，係可改善接觸導孔著陸之接墊結構以及降低接觸導孔的阻值，例如位元線接觸導孔181和源極線接觸導孔182的阻值，因此無須如傳統結構中需於堆疊結構上進行額外插塞製程(plug process)以形成例如位元線N+插塞(bit line N+ plug)。並且，實施例之通道結構直接電性連接至第二導電層12（例如N+多晶矽層）降低阻值，因此無須如傳統製法中為了降低阻值而另外進行N+離子佈植。再者，實施例中，第二導電層12（例如N+多晶矽層）係與OP堆疊層同時圖案化，因此無須額外的黃光製程來製作第二導電層12。另外，實施例提出之製造方法不會對結構中的相關組件和層造成損傷，使相關組件和層也具有完整構型，可提供三維堆疊半導體元件穩定的電子特性。因此，實施例之三維堆疊半導體元件係採用簡單、更少的工序和非昂貴之製程進行製作，十分適合量產。
如上述圖示之結構和步驟，是用以敘述本揭露之部分實施例或應用例，本揭露並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖示之結構僅為舉例說明之用，而非限制之用。通常知識者當知，應用本揭露之相關結構和步驟過程，例如三維堆疊半導體元件中相關元件和層的排列方式或厚度，或製程步驟細節等，都可能以依實際應用樣態所需而可能有相應的調整和變化。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板111‧‧‧絕緣層111-U‧‧‧最上方絕緣層112‧‧‧第一導電層112-L‧‧‧最下方第一導電層113‧‧‧埋置氧化層12‧‧‧第二導電層12a‧‧‧第二導電層之上表面13‧‧‧孔洞14‧‧‧電荷捕捉材料140‧‧‧電荷捕捉層140M‧‧‧主部140P‧‧‧突出部140a‧‧‧電荷捕捉層之上表面140b‧‧‧電荷捕捉層之底表面15‧‧‧第一通道材料層15’‧‧‧圖案化第一材料層150‧‧‧第一通道層150a‧‧‧第一通道層之上表面150b‧‧‧第一通道層之底表面16‧‧‧第二通道層161‧‧‧第一部份162‧‧‧第二部份163‧‧‧第三部份163b‧‧‧第三部份之底表面17‧‧‧介電層171‧‧‧填充部172‧‧‧覆蓋部181‧‧‧位元線接觸導孔182‧‧‧源極線接觸導孔19‧‧‧金屬線W1‧‧‧第一寬度W2‧‧‧第二寬度D1‧‧‧第一方向D2‧‧‧第二方向T2‧‧‧第二導電層之厚度T1‧‧‧第一導電層之厚度T1L‧‧‧最下方第一導電層的厚度dC1‧‧‧第一通道層之底表面到埋置氧化層之上表面的距離dC23‧‧‧第三部份之底表面到埋置氧化層之上表面的距離dCC‧‧‧電荷捕捉層之底表面到埋置氧化層之上表面的距離
第1A～1F圖繪示本揭露一實施例之三維堆疊半導體元件之製造方法。 第2A～2B圖繪示本揭露一實施例之三維堆疊半導體元件，於完成如第1F圖所示之通道結構後之後續製程。
10‧‧‧基板
111‧‧‧絕緣層
111-U‧‧‧最上方絕緣層
112‧‧‧第一導電層
112-L‧‧‧最下方第一導電層
113‧‧‧埋置氧化層
12‧‧‧第二導電層
12a‧‧‧第二導電層之上表面
140‧‧‧電荷捕捉層
140a‧‧‧電荷捕捉層之上表面
140b‧‧‧電荷捕捉層之底表面
150‧‧‧第一通道層
150a‧‧‧第一通道層之上表面
150b‧‧‧第一通道層之底表面
16‧‧‧第二通道層
161‧‧‧第一部份
162‧‧‧第二部份
163‧‧‧第三部份
W1‧‧‧第一寬度
W2‧‧‧第二寬度
T2‧‧‧第二導電層之厚度
T1‧‧‧第一導電層之厚度
T1L‧‧‧最下方第一導電層的厚度
D1‧‧‧第一方向
D2‧‧‧第二方向
dC1、dC23、dCC‧‧‧距離
Claims (10)
- 一種三維堆疊半導體元件，包括： 一基板，和複數個堆疊結構(stacking structures)形成於該基板上方，該些堆疊結構各包括： 複數個第一導電層和複數個絕緣層交替疊置於該基板上方，其中該些第一導電層係為第一導電型多晶矽層且在第一方向上具有第一寬度，以及 一第二導電層，形成於該些絕緣層之上方，第二導電層係為第二導電型多晶矽層且在該第一方向上具有第二寬度，其中，該第二寬度等於該第一寬度。
- 如申請專利範圍第1項所述之三維堆疊半導體元件，其中該第二導電層之厚度係大於等於該些第一導電層其中之一的厚度。
- 如申請專利範圍第1項所述之三維堆疊半導體元件，其中該第二導電層之厚度係為該些第一導電層其中之一之厚度的1至5倍範圍。
- 如申請專利範圍第1項所述之三維堆疊半導體元件，其中該第二導電層係具有一厚度範圍約10nm至200nm。
- 如申請專利範圍第1項所述之三維堆疊半導體元件，其中該些第二導電層係為N型(N+)多晶矽層。
- 如申請專利範圍第1項所述之三維堆疊半導體元件，更包括： 電荷捕捉層(charging trapping layers)，形成於該些堆疊結構之側壁處； 一通道結構(channel structure)，位於該些電荷捕捉層外側和襯裡式地位於該些堆疊結構之間，該通道結構並與該些堆疊結構之各該第二導電層電性連接；和 一介電層，填充該通道結構以外和位於該些堆疊結構之間。
- 如申請專利範圍第6項所述之三維堆疊半導體元件，其中該通道結構包括： 一第一通道層，位於該些電荷捕捉層上並沿第二方向向下延伸；和 一第二通道層，位於該第一通道層上並接觸該些第二導電層。
- 如申請專利範圍第7項所述之三維堆疊半導體元件，其中該第二通道層包括： 第一部份(first portions)，形成於該些第二導電層上並與該些第二導電層直接接觸； 第二部份(second portions)，連接該些第一部份，且該些第二部份係形成於該第一通道層上並沿該第二方向向下延伸，其中該第一通道層係位於該第二通道層之該些第二部份與該些電荷捕捉層之間；和 第三部份(third portions)，連接該些第二部份之底端並沿該第一方向延伸。
- 如申請專利範圍第8項所述之三維堆疊半導體元件，其中該第一通道層、該第二通道層之該些第二部份和該些第三部份係於該些堆疊結構之間襯裡式地形成U型通道。
- 如申請專利範圍第8項所述之三維堆疊半導體元件，更包括： 接觸導孔(contacts)，著陸於該第二通道層之該些第一部份，其中該第二通道層之該些第一部份係與該些第二導電層共同作為接觸接墊(contact pads)。
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