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TW202015238A - 使用犧牲源極／汲極層增加的電晶體源極／汲極接觸面積 - Google Patents

使用犧牲源極／汲極層增加的電晶體源極／汲極接觸面積 Download PDF

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TW202015238A
TW202015238A TW108117114A TW108117114A TW202015238A TW 202015238 A TW202015238 A TW 202015238A TW 108117114 A TW108117114 A TW 108117114A TW 108117114 A TW108117114 A TW 108117114A TW 202015238 A TW202015238 A TW 202015238A
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比斯瓦吉 古哈
威廉 許
史蒂芬 賽亞
塔何 甘尼
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美商英特爾股份有限公司
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Abstract

此處提供了使用犧牲S/D層的包含增加的電晶體源極/汲極(S/D)接觸面積的積體電路結構。在S/D材料的磊晶生長之前，將包含與S/D材料不同的材料的犧牲層沉積到S/D溝槽中，使得犧牲層用來作為在S/D材料之下的空間支架。在S/D接觸處理期間，可以相對於S/D材料選擇性地蝕刻犧牲層以至少部分地移除犧牲層，在S/D材料之下留下空間以使接觸金屬填充。在某些情況中，接觸金屬也在S/D材料的部分之間。在某些情況中，例如當採用S/D區的任一側上的介電質壁結構時，接觸金屬圍繞epi S/D。藉由增加S/D接觸面積，減小了接觸電阻，從而改善了電晶體裝置的性能。

Description

使用犧牲源極／汲極層增加的電晶體源極／汲極接觸面積
本發明係有關一種半導體裝置，尤其是一種使用犧牲源極/汲極層的半導體裝置。
半導體裝置為電子組件，其係使用半導體材料(諸如矽(Si)、鍺(Ge)、及砷化鎵(GaAS))之電子性質。場效電晶體(FET)為一種半導體裝置，其包含三個終端：閘極、源極、和汲極。FET係使用由閘極所施加的電場以控制通道之電傳導性，帶電載子(例如，電子或電洞)係經由該通道在源極和汲極之間流動。於帶電載子為電子之實例中，FET被稱為n通道或n型裝置，而於帶電載子為電洞之實例中，FET被稱為p通道或p型裝置。某些FET具有稱為本體或基板之第四終端，其可被使用以偏壓該電晶體。此外，金氧半導體FET(MOSFET)包含介於閘極與通道之間的閘極介電質。MOSFET亦可被已知為金屬絕緣體半導體FET(MISFET)或絕緣閘極FET(IGFET)。互補式MOS(CMOS)結構係使用p通道MOSFET(PMOS)裝置及n通道MOSFET (NMOS)裝置之組合以施行邏輯閘和其他數位電路。
FinFET是MOSFET電晶體，建立於半導體材料的細帶(通常稱為鰭)周圍。FinFET裝置的導電通道駐存在與閘極介電質相鄰的鰭的外部部分上。具體地，電流沿著鰭的兩個側壁(垂直於基板表面的側)/在鰭的兩個側壁內而且沿著鰭的頂部(平行於基板表面的側)延伸。因為這種配置的導電通道基本上沿著鰭的三個不同外部區(例如，頂部和兩側)駐存，所以這種FinFET設計有時被稱為三閘極電晶體。也可以使用其他類型的FinFET配置，例如所謂的雙閘極FinFET，其中導電通道主要只沿著鰭的兩個側壁(而不是沿著鰭的頂部)駐存。其中通道區包含例如一或更多個奈米線或奈米帶的周圍全閘極(GAA，或稱環繞式閘極)電晶體與基於鰭的電晶體類似地被組態，而不是閘極在三個部分上(且因此，有三個有效閘極)的鰭式通道區，閘極材料通常環繞每個奈米線或奈米帶。
及
在諸如MOSFET裝置的電晶體裝置中，存在許多非期望的電阻的來源。一種這樣的非期望電阻的來源是來自於接觸電阻，其存在於源極/汲極(S/D)半導體材料和對應的接觸金屬結構(其稱為S/D接觸體)之間。S/D接觸電阻是寄生的，是現代電晶體技術(例如CMOS技術)的驅動電流、性能和電路延遲的重要限制因素。S/D接觸電阻有兩個主要態樣-S/D金屬和S/D半導體之間界面處的電性電阻；以及接觸面積，其是接觸界面的總表面面積。跨越S/D金屬/半導體界面的電性電阻與材料特性有關，並且在本揭露中不再進一步討論。然而，對於跨界面的給定電性電阻，可以藉由增加總接觸面積來降低總接觸電阻。典型的裝置設計允許金屬僅從頂部接觸S/D，即所謂的頂部界面(top-interface)接觸體。例如，圖1描述實施例積體電路(IC)結構的橫截面視圖，顯示出僅在源極/汲極區(頂部界面接觸體)之上的S/D接觸體。更詳細地，圖1的IC結構包含基板100(例如矽基板)、通道區110、閘極介電質132、閘極電極134、閘極側壁間隔物136、S/D區160、S/D接觸體180、以及接觸界面195，其位於160和180區之間。如圖所顯示，對應的S/D接觸體180僅在S/D區160之上，其僅提供小的接觸面積-在S/D區160的頂表面與其對應的接觸體180之間的界面195處的面積。這種小的接觸面積導致非期望的高S/D接觸電阻。此外，由於金屬接觸體和被包含在S/D區中的半導體材料之間的接觸面積減小，接觸電阻在縮小的電晶體中上升。
因此，並且根據本揭露的各種實施方式，此處提供了使用犧牲S/D層實現的具有增加的S/D接觸面積的電晶體。本揭露的目的是描述由犧牲S/D層實現的整合製程，導致此處實施方式相對於傳統頂部界面接觸體的接觸面積增加。在某些實施方式中，在S/D材料的磊晶生長之前沉積犧牲層，使得犧牲層在該磊晶S/D材料(在此處中也稱為「epi」)之下。在S/D接觸體處理期間，然後可以蝕刻掉犧牲層以暴露S/D材料的下側，使得S/D接觸金屬可以沉積在磊晶S/D材料下方(並且在某些情況下，在其中-之間)。此外，犧牲S/D層提供了多種整合優勢。例如，如此處中不同地描述的犧牲層允許在接觸時可靠蝕刻偏置和移除，根據某些實施方式。此外，在向下蝕刻到磊晶S/D材料中時，如此處中不同地描述的犧牲層可以使用作為蝕刻停止層，根據某些實施方式。此外，如此處中不同地描述的犧牲層可以用於非平面電晶體，諸如鰭式電晶體(例如，FinFET)和周圍全閘極或GAA電晶體(例如，採用一或更多個奈米線或奈米帶)，根據某些實施方式。因此，S/D區中的金屬和epi(半導體材料)之間的接觸面積增加，從而降低了那些位置處的接觸電阻並改善了整體裝置性能。
注意，此處使用「源極/汲極」或「S/D」僅旨在表示源極區或汲極區或者源極區和汲極區兩者。為此，除非另有說明，否則此處所用的正斜線(「/」)表示「及/或」，並且不旨在暗示關於源極和汲極區或任何其他材料或此處列出的功能與正斜線一起列出的任何特定結構限制或配置。
在某些實施方式中，犧牲S/D層包含介電質材料或半導體材料，其在組成上與S/D半導體材料不同。如此處所用的「在組成上不同」或「在組成上有區別的」的材料是指具有不同化學組成的兩種材料。該在組成上不同可以是，例如，借助於在一材料中但不在另一材料中的元素(例如，矽鍺在組成上不同於矽，並且二氧化矽在組成上不同於矽)，或者經由一材料具有與第二材料相同的所有元素，但在一材料中有意地以相對於另一材料的不同濃度提供這些元素中的至少一種(例如，具有70原子百分比的鍺的SiGe在組成上不同於具有25原子百分比的鍺的SiGe)。除了這種化學組成多樣性之外，材料還可以具有有區別的摻雜物(例如，硼對砷/磷)或相同的摻雜物，但濃度不同。在其他實施方式中，在組成上不同的材料可以進一步指具有不同結晶取向的兩種材料。例如，(110)Si在組成上與(100)Si有區別或不同。
在某些實施方式中，在形成S/D溝槽之後但在形成最終S/D材料之前沉積犧牲層，使得犧牲層至少形成在S/D溝槽的底部分上。在某些這樣的實施方式中，透過蝕刻處理形成S/D溝槽以移除S/D位置中的通道材料層，並且這種蝕刻處理可以被稱為epi-底切(EUC)處理。在EUC處理之後並且在epi之前，在S/D溝槽中沉積犧牲層。在某些實施方式中，處理以epi生長進行，其在相鄰胞中的epi合併之前被中斷。在某些這樣的實施方式中，沉積另一個犧牲層，其封裝該epi。在某些實施方式中，epi生長處理允許相鄰胞的epi合併。在某些這樣的實施方式中，使用深蝕刻來穿透epi並在犧牲層處停止(例如，在接觸處理期間)以提供到該犧牲層的入口。然後，在接觸處理中，相對於S/D epi選擇性地蝕刻犧牲層。然後沉積(例如，透過ALD及/或CVD)S/D接觸金屬，其在epi周圍全沉積金屬，包含epi的下側和相鄰胞中的epi之間。
某些實施方式在電晶體邊界處採用介電質壁結構(其可被稱為自對準閘極端帽壁或其他高介電質隔離結構)以在相鄰的鰭/奈米線/奈米帶之間提供高壁，舉例來說。在epi-底切(EUC)處理之後並且在形成epi S/D材料之前，如此處中各種描述的犧牲層沉積在S/D溝槽中和在S/D溝槽中的介電質壁結構的側壁上。犧牲層在磊晶S/D材料生長時封裝epi S/D材料，從而在epi的側壁和介電質壁結構之間以及epi的下側和基板之間提供隔離。在S/D接觸處理中，相對於epi選擇性地蝕刻犧牲層。然後沉積(例如，透過ALD及/或CVD)S/D接觸金屬，其在epi周圍全沉積金屬，包含epi的下側和沿介電質壁結構之間的epi的側壁。
此處揭露的技術和結構提供許多益處。例如，這種技術藉由允許epi在下側上的接觸，並且在某些情況下，在相鄰的epi S/D部分中-之間接觸，增加了epi(在S/D區中)和金屬(在S/D接觸體中)之間的接觸面積。增加的接觸面積降低了接觸電阻。此外，藉由以這種方式形成S/D接觸結構，對於電晶體實現了更好的導電路徑，因為從源極接觸體到源極到通道到汲極到汲極接觸體的路徑是更直的路徑(甚至可能是一條確切的直線)。將其與僅在S/D區之上的S/D接觸體(例如圖1中所顯示)進行比較，其包含當載子從金屬接觸體移動到源極-通道-汲極路徑時繞過隅角的載子，基於本揭露內容可以理解，使S/D接觸體與傳送方向一致，提供了額外的益處。鑑於本揭露，許多其他益處將是顯而易見的。
注意，如此處所使用的，表達「X包含A或B中的至少一個」是指X，其包含例如僅A、僅B、或A和B兩者。為此，除非明確說明，否則包含A或B中的至少一個的X不應被理解為需要A和B中的每一個的X。例如，表達「X包含A和B」是指明確包含A和B兩者的X。此外，對於任何數量大於2的項目都是如此，其中那些項目「中的至少一個」包含在X中。例如，如此處所使用的，表達「X包含A、B和C中的至少一個」是指X僅包含A、僅包含B、僅包含C、僅包含A和B(而不包含C)、僅包含A和C(而不包含B)、僅包含B和C(而不包含A)，或包含A、B和C中之各者。即使A、B或C中的任何一個恰好包含多種類型或變化，也是如此。為此，除非明確說明，否則包含A、B或C中的至少一個的X不應被理解為需要A、B和C中之各者的X。例如，表達「X包含A、B和C」是指明確包含A、B和C中之各者的X。同樣地，表達「包含在A或B中的至少一個中的X」表示X例如僅包含在A中、僅包含在B中，或包含在A和B兩者中。如將理解的，關於「X包含A或B中的至少一個」的上述討論在此同樣適用。而且，對於任何數量的項目都是如此。
使用此處提供的技術和結構可以被檢測，使用諸如以下工具：電子顯微鏡(包含掃描/透射電子顯微鏡(SEM/TEM)、掃描透射電子顯微鏡(STEM)、奈米束電子繞射(NBD或NBED)、和反射電子顯微鏡(REM)；複合映射；X射線晶體學或繞射(XRD)；能量色散X射線光譜(EDX)；二次離子質譜(SIMS)；飛行時間SIMS(ToF-SIMS)；原子探針成像或層析成像；局部電極原子探針(LEAP)技術；三維斷層掃描；或高解析度的物理或化學分析，僅舉幾個合適的實施例分析工具。特別地，在某些實施方式中，這種工具可以指出包含至少一個電晶體的積體電路，該電晶體具有增加的S/D接觸面積，如此處中不同地描述的。例如，根據某些實施方式，S/D接觸結構在S/D區的之上和之下，而不是恰好在S/D區之上(例如圖1中所顯示)。換句話說，經由犧牲S/D層實現的在epi周圍全接觸體處理的存在可以藉由在epi的下側(以及在某些情況下，在相鄰結構上的epi S/D之間)存在金屬來識別，例如，高解析度TEM成像。在某些實施方式中，可以基於來自犧牲層的殘留物來檢測此處所述的技術和結構，如此處中不同地描述的，其中將不額外存在這樣的犧牲層。例如，S/D接觸結構可以在化學上由透過SIMS、TEM、EDX映射及/或原子探針斷層攝影術識別的金屬組成。在某些實施方式中，可以基於由此形成的結構來檢測此處描述的技術。另外，在某些實施方式中，可以基於由此導出的益處來檢測此處描述的技術和結構。按照本揭露，將明瞭許多組態和變化。 架構和方法
圖2描述形成積體電路(IC)的實施例方法200，該積體電路包含藉由採用犧牲S/D層而具有增加的S/D接觸面積的至少一電晶體，根據某些實施方式。圖3A至3H描述當使用先閘極製程流程執行圖2的方法200時形成的實施例IC結構的橫截面視圖，使得這樣在206處形成最終的閘極結構，並且不執行可選用的製程214，根據某些實施方式。圖3B’、3F’、和3H’分別描述當使用後閘極製程流程執行圖2的方法200時發生的圖3B、3F和3H的對應的實施例結構的變型，使得在206形成虛置閘極結構334’，並執行可選用的製程214，根據某些實施方式。圖3A至3H(以及圖5和6)中的橫截面視圖是沿著通道材料的本體並垂直於閘極線，以幫助說明該處理，包含形成和移除該犧牲S/D層，其有助於增加電晶體的S/D接觸面積。
多個不同的電晶體裝置可受益於此處所述的技術，其包含但不限於各種場效電晶體(FET)，例如金屬氧化物半導體FET(MOSFET)、隧道FET(TFET)、和費米濾波器FET(FFFET)(也稱為隧道源MOSFET)，僅舉幾個實施例。例如，該技術可被使用以使n通道MOSFET(NMOS)裝置受益，其可包含n-p-n或n-i-n的源極-通道-汲極方案，其中「n」表示n型摻雜半導體材料，「p」表示p型摻雜的半導體材料，「i」表示本徵/未摻雜的半導體材料(例如，其還可以包含名義上未摻雜的半導體材料，包含小於1E16原子/立方公分(cm)的摻雜物濃度)，根據某些實施方式。在另一實施例中，根據某些實施方式，所述技術可被使用以使p通道MOSFET(PMOS)裝置受益，其可包含p-n-p或p-i-p的源極-通道-汲極方案。在又另一實施例中，根據某些實施方式，所述技術可被使用以使TFET裝置受益，其可包含p-i-n或n-i-p的源極-通道-汲極方案。換句話說，除了源極和汲極區包含相反類型的摻雜物之外，TFET裝置可看起來與MOSFET裝置相同。在還另一實施例中，根據某些實施方式，所述技術可被使用以使FFFET裝置受益，其可包含np-i-p(或np-n-p)或pn-i-n(或pn-p-n)的源極-通道-汲極方案。換句話說，這種FFFET裝置包含雙層源極區配置，其中雙層的子層之一包含n型摻雜物而另一個包含p型摻雜物。通常，此處揭露的使用S/D犧牲層增加接觸面積的技術可以有益於任何包含S/D接觸體的裝置。
此外，在某些實施方式中，所述技術可被使用以使包含多種組態的電晶體受益，例如平面及/或非平面組態，其中非平面組態可包含鰭式或FinFET組態(例如，雙閘極或三閘極)、周圍全閘極(GAA)組態(例如，採用一或更多奈米線或奈米帶)或其某種組合(例如，珠狀鰭(beaded-fin)組態)，以提供一些實施例。此外，在某些實施方式中使用所述技術以使互補電晶體電路受益，例如互補MOS(CMOS)電路，其中所述技術可被使用以使構成CMOS電路的所包含的n通道及/或p通道電晶體中的一或更多個受益。根據某些實施方式，可以受益於此處描述的技術的其他實施例電晶體裝置包含少量至單電子量子電晶體裝置。此外，任何這樣的裝置可以採用例如三維晶體以及二維晶體或奈米管的半導體材料。在某些實施方式中，所述技術可被使用以使不同尺度的裝置受益，諸如具有微米(micron)範圍及/或奈米(nm)範圍(例如，在22、14、10、7、5、或3nm製程節點處、或更高處形成)的臨界尺寸的IC裝置。
注意，此處所述的沉積或磊晶生長技術(或更一般地，添加劑處理)可以使用任何合適的技術，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及/或分子束磊晶(MBE)，以提供某些實施例。還要注意，此處描述的蝕刻技術(或更一般地，減成處理)可以使用任何合適的技術，例如濕及/或乾蝕刻處理，其可以是各同向性的(例如，在所有方向上均勻的蝕刻速率)或各向異性的(例如，蝕刻速率，其方位或方向性相依)，並且可以是非選擇性的(例如，以相同或相似的速率蝕刻所有暴露的材料)或選擇性的(例如，蝕刻以不同速率暴露的不同材料)。進一步注意，可以使用其他處理來形成此處所述的積體電路結構，如依據本揭露將顯而易見者，例如硬遮罩、圖案化或微影(透過合適的微影技術，例如光微影、極紫外微影、x射線微影、或電子束微影)，平坦化或拋光(例如，透過化學機械平坦化(CMP)處理)、摻雜(例如，透過離子注入、擴散、或在形成期間在基部材料中包含摻雜物)、和退火，以舉個某些實施例。
在此處所述的半導體材料包含摻雜物的實施方式中，摻雜物是已知用於特定半導體材料的任何合適的n型及/或p型摻雜物。例如，在IV族半導體材料(例如，Si、SiGe、Ge)的情況下，p型摻雜物包含III族原子(例如，硼、鎵、鋁)，並且n型摻雜物包含V族原子(例如，磷、砷、銻)。在III-V族半導體材料(例如，GaAs、InGaAs、InP、GaP)的情況下，p型摻雜物包含II族原子(例如，鈹、鋅、鎘)，並且n型摻雜物包含VI族原子(例如，硒、碲)。然而，對於III-V族半導體材料，取決於條件(例如，形成溫度)，VI族原子(例如，矽、鍺)可用於p型或n型摻雜物。在摻雜物被包含在半導體材料中的實施方式中，摻雜物的含量可以是例如每立方公分1E16至1E22原子或更高的量。在某些實施方式中，舉例來說，摻雜物以每立方公分至少1E16、1E17、1E18、5E18、1E19、5E19、1E20、5E20、或1E21原子及/或至多每立方公分1E22、5E21、1E21、5E20、1E20、5E19、1E19、5E18、或1E18原子的量被包含在半導體材料中。在某些實施方式中，此處所述的半導體材料是未摻雜/本徵的，或包含相對最小的摻雜物，例如，摻雜物濃度小於1E16原子/立方公分。
注意，此處中「IV族半導體材料」(或「IV族材料」或通常「IV」)的使用包含至少一種IV族元素(例如，矽、鍺、碳、錫)，例如矽(Si)、鍺(Ge)、矽鍺(SiGe)等。此處中「III-V族半導體材料」(或「III-V族材料」或通常「III-V」)的使用包含至少一種III族元素(例如，鋁、鎵、銦)和至少一種V族元素(如氮、磷、砷、銻、鉍)，如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化銦鋁(InAlAs)、磷化鎵(GaP)、銻化鎵(GaSb)、磷化銦(InP)等。還注意，例如，III族也可稱為硼族或IUPAC 13族，IV族也可稱為碳族或IUPAC 14族，V族也可稱為氮族或IUPAC 15族。進一步注意，除非另有明確說明，否則此處所述的半導體材料具有單結晶或單晶結構(也稱為晶體結構)(例如，除非被稱為具有多晶體或非晶結構)。
圖2的方法200包含提供202一個通道材料的本體，例如提供圖3A中所顯示的通道材料310的實施例本體，根據某些實施方式。注意，為了便於描述，在此可以將通道材料310的本體簡稱為本體310。在某些情況下，通道材料310的本體可以被稱為層或此處的通道材料層或通道層。在某些實施方式中，本體310是用於積體電路的基板的原生的並且是基板的一部分，例如基板300。因此，儘管基板300和本體310在圖3A中顯示出為具有有區別的界面，但在本體310對於基板300而言是原生的實施方式中不需是這種情況。在其他實施方式中，本體310包含在積體電路基板300之上及/或直接形成在積體電路基板300上的在組成上不同的材料。因此，在某些這樣的實施方式中，可以檢測有區別的界面，例如圖3A中所顯示的。
在某些實施方式中，基板300是：包含IV族半導體材料的塊狀基板，諸如矽(Si)、鍺(Ge)、矽鍺(SiGe)或碳化矽(SiC)、III-V族半導體材料、及/或如基於本揭露所能理解的任何其他合適的材料；絕緣體上X(XOI)結構，其中X是上述半導體材料之一，而絕緣體材料是氧化物材料或介電質材料，使得XOI結構包含兩個半導體層之間的電絕緣材料層；或者某些其他合適的多層結構，其中頂層包含用於本體310的半導體材料。在某些實施方式中，基板可以是絕緣體或介電質基板，諸如玻璃基板。在某些這樣的實施方式中，可以將用於本體310的半導體材料轉移到該絕緣體或介電質基板，以實現期望的品質(例如，單結晶品質)。在某些實施方式中，基板300是塊狀矽基板(其包含或不包含摻雜物)，其可以基於這種塊狀矽基板的相對低成本和可用性來被利用。
在某些實施方式中，基板300包含由米勒指數(100)、(110)、或(111)或其等效物描述的表面結晶方位。儘管為了便於說明，基板300在圖中顯示出為具有與其他層類似的厚度(在Y軸方向上的尺寸)，但是在某些情況下，基板300可以比其他層厚得多，諸如具有例如，厚度在1至950微米的範圍內(或在20至800微米的子範圍內)，或如基於本揭露所能理解的任何其他合適的厚度值或範圍。在某些實施方式中，基板300包含多層結構，該多層結構包含兩個或更多個有區別的層(其可以在組成上或不在組成上有差異)。在某些實施方式中，基板300包含在該基板300的至少一部分中整個一或更多種材料濃度的漸變(例如，增加及/或減少)。在某些實施方式中，基板300用於一或更多個其他IC裝置，例如各種二極體(例如，發光二極體(LED)或雷射二極體)、各種電晶體(例如，MOSFET、TFET)、各種電容器(例如，MOSCAP)、各種微機電系統(MEMS)、各種奈米機電系統(NEMS)、各種射頻(RF)裝置、各種感測器、及/或任何其他合適的半導體或IC裝置，視最終用途或目標應用而定。因此，在某些實施方式中，此處描述的結構包含在單晶片系統(SoC)應用中。
如前所述，在某些實施方式中，本體310僅僅是基板300的頂部分，其可以使用例如圖案化及/或微影技術形成或不形成為期望的形狀(例如，鰭)。然而，在其他實施方式中，本體310包含與下伏基板300的材料不同且不是原生的材料。例如，在某些實施方式中，例如，可以藉由整面沉積(在基板300的至少一部分上)通道材料的層，然後將該通道材料的該層圖案化到本體310中來形成本體310。在另一個實施方式中，本體310可以形成在介電質(或絕緣體)材料溝槽中，這可以被實現：藉由將基板的頂部形成到鰭中，在鰭周圍形成介電質材料，然後透過蝕刻使鰭凹陷或移除以形成溝槽，舉例來說。在某些這樣的實施方式中，然後可以使介電質材料凹陷以暴露更多的取代材料的本體(例如，其形狀類似於用於非平面配置的鰭)，而在其他實施方式中，介電質材料不是凹陷的(例如，用於平面配置)。在某些實施方式中，藉由整面沉積或藉由在介電質溝槽中形成堆疊來形成多層堆疊，以使得能夠隨後形成周圍全閘極配置，例如，其中堆疊中的某些層是犧牲性的並且是預期的將透過選擇性蝕刻來移除(例如，在取代閘極處理期間)以釋放一或更多個通道材料的本體，如此處將更詳細描述的。
在某些實施方式中，通道材料310的本體包含半導體材料。在某些實施方式中，本體310包含IV族及/或III-V族半導體材料。因此，在某些實施方式中，本體310包含鍺、矽、錫、銦、鎵、鋁、砷、磷、銻、鉍或氮中的一或更多種。在某些實施方式中，包含在本體310中的半導體材料還包含摻雜物(具有對應的n型及/或p型摻雜物)，而在其他實施方式中，包含在本體310中的半導體材料是未摻雜的/本徵的。在某些實施方式中，本體310是矽(其包含或不包含摻雜物)。在某些實施方式中，本體310包含基於鍺的IV族半導體材料，例如鍺(Ge)或矽鍺(SiGe)。在某些這樣的實施方式中，本體310中的Ge濃度在10-100原子百分比的範圍內(或在10-30、10-50、10-70、20-50、20-80、30-50、30-70、30-100、50-75、50-100、或70-100原子百分比的子範圍內)，舉例來說。在某些實施方式中，本體310包含III-V族半導體材料，諸如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、氮化鎵(GaN)、及/或氮化銦鎵(InGaN)，以提供某些實施例。
在某些實施方式中，通道材料310的本體包含兩個或更多個子層的多層結構，包含在組成上不同的材料。例如，在周圍全閘極(GAA)實施方式中，通道材料層310的層是包含一或更多個犧牲層和一或更多個最終層的多層堆疊，其中犧牲層隨後將被移除(例如，在取代閘極處理期間)以釋放通道區中的最終層，從而允許閘極結構被形成在那些一或更多個最終層或本體結構(其可以稱為奈米線或奈米帶)周圍。在某些實施方式中，通道材料310的本體/層包含在本體310的至少一部分中整個一或更多種材料濃度的漸變(例如，增加及/或減少)。在某些實施方式中，本體310包含拉伸應變或壓縮應變形式的應變，其中應變可以藉由後續處理(例如，由於S/D材料形成的結果)形成。在某些這樣的實施方式中，應變遍及整個本體310，而在其他實施方式中，應變僅在本體310的一或更多個部分中(例如最靠近S/D區的外部)。
在某些實施方式中，通道材料310的本體具有厚度(Y軸方向上的尺寸)，其在5-200nm範圍內(或者在5-25、5-50、5-100、10-25、10-50、10-80、10-100、10-200、20-80、20-100、20-200、40-80、40-120、40-200、50-100、50-200、或100-200nm的子範圍內)或更大，或在任何其他合適的範圍內或具有任何其他合適的值，如基於本揭露所能理解的。在某些實施方式中，本體310具有至少5、10、15、20、25、50、80、100、120、或150nm的厚度，及/或至多200、150、120、100、80、50、或25nm的厚度，舉例來說。在某些實施方式中，使用本體310於平面配置，其中通道僅駐存在本體310的頂表面中/附近，諸如其中此處所述的最終閘極結構僅形成在本體310之上。在其他實施方式中，本體310用於非平面配置，其中通道駐存在本體310的多個側中/附近。例如，在某些非平面實施方式中，通道層或本體310是鰭或包含鰭狀形狀，其中鰭式本體位於最終閘極結構的部分之間。這種配置可以被稱為具有FinFET、三閘極結構、或雙閘極結構。在某些非平面實施方式中，採用周圍全閘極配置，其中最終閘極結構在本體310周圍，使得本體310是奈米線或奈米帶(其中多個奈米線或奈米帶，並且因此是多個本體，例如，可能存在)，舉例來說。此處更詳細地描述了非平面配置。注意，除非另外明確說明，否則此處提供的圖式和隨附的描述通常適用於平面和非平面配置。
根據某些實施方式，圖2的方法200繼續，可選用地形成204介電質壁結構，以提供相鄰電晶體之間的隔離。介電質壁結構的實施例在圖7A至7D中顯示為結構320，並且被包含在某些實施方式中，舉例來說，以提供相鄰電晶體之間的隔離。然而，它們不包含在其他實施方式中，從而使結構可選用。介電質壁結構320還可以稱為自對準閘極端帽壁結構，或其他高介電質隔離結構。介電質壁結構320(如果存在的話)可以幫助沉積犧牲S/D層340，因為犧牲層可以沿著介電質壁結構320的側壁形成，舉例來說，以在磊晶S/D材料和那些介電質壁結構之間提供隔離。同樣，將參考圖7A至7D更詳細地描述這種介電質壁結構320。
圖2的方法200繼續形成206最終(或虛置)閘極結構(或多個)，以便形成圖3B的實施例所得結構，根據某些實施方式。請注意，中間顯示有一完整的閘極結構，而左側和右側上則顯示了部分閘極結構。然而，此處提供的閘極結構的相關描述同樣適用於所有三種結構，因此，它們的特徵用相同的數字標識。圖3B的實施例結構中的閘極結構或閘極堆疊被顯示出為將在最終積體電路結構中的最終閘極結構，並且包含閘極介電質332和閘極電極334。在這樣的實施方式中，處理包含先閘極流程(也稱為前置高k值閘極處理)，其中在執行S/D區處理之前形成最終閘極結構。或者，在某些實施方式中，虛置閘極結構最初在206處以後閘極流程(也稱為取代閘極或取代金屬閘極(RMG)製程)形成。例如，圖3B’是圖3B的吹出部分(blown-out portion)，說明了的替代的後閘極處理，其包含在206處形成虛置閘極結構而不是最終閘極結構，根據某些實施方式。如圖3B’所顯示，根據某些實施方式，形成虛置閘極結構334’而不是最終閘極結構。採用的虛置閘極結構334’可包含虛置閘極介電質(例如，虛置氧化物材料)和虛置閘極電極(例如，虛置多晶矽材料)以被使用於取代閘極製程，其中那些虛置材料旨在被犧牲，以便以後可以將它們移除並由最終的閘極結構代替。
無論最終閘極結構是使用先閘極製程流程還是後閘極製程流程形成，它都包含閘極介電質332和閘極電極334。在某些實施方式中，可以藉由整面沉積最終或虛置閘極材料然後將材料圖案化為期望的閘極結構來形成閘極結構，無論是最終的還是虛置的。然而，根據某些實施方式，可以使用任何合適的技術來形成最終及/或虛置閘極結構。在某些實施方式中，閘極介電質332包含氧化物(例如，二氧化矽)、氮化物(例如，氮化矽)、高k值介電質、低k值介電質及/或如基於本揭露所能理解的任何其他合適的材料。高k值介電質的實施例包含例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋁鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、鉛鈧鉭氧化物和鈮酸鉛鋅，以提供某些實施例。低k值的實施例包含，例如，摻氟二氧化矽、摻碳二氧化矽、多孔二氧化矽、多孔摻碳二氧化矽、旋塗有機聚合物介電質(例如，聚四氟乙烯、苯並環丁烯、聚降冰片烯、聚烯亞胺)、或旋塗矽基聚合介電質(例如，氫倍半矽氧烷、甲基倍半矽氧烷等)，以提供某些實施例。在某些實施方式中，當例如採用高k值介電質材料時，退火製程實施於閘極介電質332上以增進它的品質。
在某些實施方式中，閘極介電質332包含氧。在閘極介電質332包含氧的某些這樣的實施方式中，閘極介電質332還包含一或更多種其他材料，例如鉿、矽、鑭、鋁、鋯、鉭、鈦、鋇、鍶、釔、鉛、鈧、鋅、鋰或鈮中的一或更多種。例如，閘極介電質332可以包含鉿和氧(例如，以氧化鉿或氧化鉿矽的形式)，或者閘極介電質332可以包含矽和氧(例如，以二氧化矽、氧化鉿矽、或氧化鋯矽的形式)，根據某些實施方式。在某些實施方式中，閘極介電質332包含氮。在閘極介電質332包含氮的某些這樣的實施方式中，閘極介電質332還可以包含一或更多種其他材料，諸如矽(例如，氮化矽)，舉例來說。在某些實施方式中，閘極介電質332包含矽和氧，例如以一或多種矽酸鹽(例如，矽酸鈦、矽酸鎢、矽酸鈮和其他過渡金屬的矽酸鹽)的形式。在某些實施方式中，閘極介電質332包含氧和氮(例如，氧氮化矽或氧氮化鋁)。
在某些實施方式中，閘極介電質332包含多層結構，包含兩或更多個在組成上有區別的層。例如，根據某些實施方式，可以採用多層閘極介電質來獲得期望的電隔離及/或幫助從本體310過渡到閘極電極334。在實施例實施例實施方式中，多層閘極介電質具有最靠近本體310的第一層，其包含氧和被包含在本體310中的一或更多種材料(例如矽及/或鍺)，其可以是氧化物的形式(例如，二氧化矽或氧化鍺)，並且多層閘極介電質還具有離本體310最遠的第二層(並且最接近閘極電極334)，其包含至少一高k值介電質(例如，鉿和氧，其可以是可以是氧化鉿或氧化鉿矽的形式)。在採用多層閘極介電質的某些實施方式中，該結構包含僅在閘極電極334和本體310之間的第一子層，以及在閘極電極334和本體310之間以及沿著閘極電極334的側壁的第二子層(例如，在閘極電極和間隔物336之間)。這可以透過取代閘極處理來實現，其中在移除虛置閘極結構(例如，334’)之後沿著介電質材料的側壁形成最終閘極介電質332。在某些實施方式中，閘極介電質332包含透過閘極介電質的至少一部分(例如閘極介電質332內的氧含量/濃度)對一或更多種材料的含量/濃度進行漸變(例如，增加及/或減少)。
在某些實施方式中，閘極介電質332具有的厚度在1至30nm的範圍內(或在1-5、1-10、1-15、1-20、1-25、2-5、2-10、2-15、2-20、2-25、2-30、3-8、3-12、5-10、5-15、5-20、5-25、5-30、10-20、10-30、或20-30nm的子範圍內)或更大，例如，或者在任何其他合適的範圍內或具有任何其他合適的值，如基於本揭露所能理解的。在某些實施方式中，閘極介電質332的厚度為至少1、2、3、5、10、15、20、或25nm，及/或至多30、25、20、15、10、8、或5nm，舉例來說。注意，此處針對閘極介電質332描述的厚度至少有關於通道層/本體310和閘極電極334之間的尺寸(例如，至少Y軸上的尺寸)。在閘極介電質332也位於每個閘極間隔物336的側壁上的實施方式中(諸如圖3H’中所顯示)，則厚度也是閘極電極334和每個間隔物336之間的尺寸，如基於本揭露所能理解的。在某些實施方式中，至少部分地基於通道層310和閘極電極334之間的期望隔離量來選擇閘極介電質332的厚度。
在某些實施方式中，閘極介電質332提供用於使通道層/本體310與閘極電極334電絕緣的構件(means)。在某些實施方式中，基於期望的電性質來選擇閘極介電質332的特性。例如，某些實施方式採用相對較厚的閘極介電質(例如，厚度為至少5或10nm)及/或相對較低k值的介電質材料用於閘極介電質，諸如二氧化矽或低k值介電質材料(其中例如，介電質常數k小於二氧化矽的介電質常數，因此小於3.9)有助於減少在相鄰閘極電極之間或在閘極電極和相鄰的S/D接觸體之間所引起的寄生電容問題。然而，在其他實施方式中，需要高k值介電質材料，因為這種材料可以為某些閘極配置提供所需的電性質。
在某些實施方式中，閘極電極334包含一或更多種金屬，例如鋁、鎢、鈦、鉭、銅、鎳、金、鉑、釕、或鈷中的一或更多種。在某些實施方式中，閘極電極334包含碳及/或氮，諸如與前一句中的一或更多種金屬組合。例如，在某些實施方式中，閘極電極334包含鈦和氮(例如，氮化鈦)、或鉭和氮(例如，氮化鉭)，諸如襯墊層，其與閘極介電質直接接觸，舉例來說。因此，在某些實施方式中，閘極電極334包含一或更多種金屬，其可以包含或不包含一或更多種其他材料(例如碳及/或氮)。在某些實施方式中，閘極電極334包含多層結構，包含兩或更多個在組成上有區別的層。例如，在某些這樣的實施方式中，採用一或更多個功函數層，諸如一或更多個金屬包含層，其形成有所需電特性。此外，在某些這樣的實施方式中，一或更多個金屬包含層包含鉭及/或鈦，其也可以包含氮(例如，以氮化鉭或氮化鈦的形式)。在某些實施方式中，在共形層(例如襯墊層)上和其之間形成塊狀金屬結構，其中塊狀金屬結構包含與共形/襯墊層在組成上有區別的材料。在某些這樣的實施方式中，例如，共形/襯墊層將是「U」形。
在某些實施方式中，閘極電極334包含在塊狀金屬結構和閘極介電質之間的電阻減少金屬層，舉例來說。實施例電阻減少金屬包含例如鎳、鈦、鈦與氮(例如，氮化鈦)、鉭、鉭與氮(例如，氮化鉭)、鈷、金、金與鍺(例如，金-鍺)、鎳、鉑、鎳與鉑(例如，鎳-鉑)、鋁及/或鎳與鋁(例如，鎳鋁)中的一或更多種，舉例來說。實施例塊狀金屬結構包含鋁、鎢、釕、銅、或鈷中的一或更多種，舉例來說。在某些實施方式中，閘極電極334包含額外層，諸如包含鈦和氮(例如，氮化鈦)及/或鉭和氮(例如，氮化鉭)的一或更多個層，其可用於黏著及/或襯墊/障壁目的，舉例來說。在某些實施方式中，基於目標應用來選擇在多層閘極電極內的子層的厚度、材料、及/或沉積製程，例如閘極電極是否將與n通道裝置或p通道裝置一起使用。在某些實施方式中，閘極電極334提供用於在將電壓施加到閘極電極334時改變相鄰通道層/本體310的電屬性的構件。
在某些實施方式中，閘極電極334具有在10-100nm範圍內(或在10-25、10-50、10-75、20-30、20-50、20-75、20-100、30-50、30-75、30-100、50-75、或50-100nm的子範圍中)的厚度(在圖3B的視圖中在Y軸方向上的尺寸)或更大，例如，或任何其他合適的範圍或具有任何其他合適的值，如基於本揭露所能理解的。在實施方式中，閘極電極334的厚度落在20至40nm的子範圍內。在某些實施方式中，閘極電極具有例如至少10、15、20、25、30、40、或50nm及/或至多100、50、40、30、25、或20 nm的厚度，舉例來說。在某些實施方式中，閘極電極334包含經由結構的至少一部分對一或更多種材料的含量/濃度進行漸變(例如，增加及/或減少)。
圖3B還顯示出了在實施例結構中，側壁間隔物336(通常稱為閘極間隔物(或簡稱為間隔物))位於閘極堆疊的任一側上。這種間隔物336可以使用任何合適的技術形成，例如沉積間隔物336的材料並執行間隔物圖案和蝕刻處理。在某些實施方式中，間隔物336可被使用以幫助確定閘極長度及/或通道長度(X軸方向上的尺寸)、及/或幫助例如取代閘極處理，舉例來說。在某些實施方式中，間隔物336包含任何合適的氧化物(例如，二氧化矽)、氮化物(例如，氮化矽)、高k值介電質、低k值介電質及/或如基於本揭露所能理解的任何其他合適的電絕緣材料。在某些實施方式中，間隔物336包含矽、氧、氮、及/或碳。例如，在某些實施方式中，間隔物336包含二氧化矽、一氧化矽、氮化矽、氧氮化矽或碳摻雜的二氧化矽(或其他碳摻雜的氧化物)。在某些實施方式中，期望選擇具有低介電質常數和高崩潰電壓的間隔物336的材料。在某些實施方式中，間隔物336包含多層結構(例如，雙層結構，其中子層在X軸方向上彼此橫向相鄰)，即使在圖3B的實施例結構中將其描述為單層。在某些實施方式中，間隔物336和閘極介電質332不包含如圖3B所顯示的有區別的界面，特別是在間隔物336和閘極介電質332包含例如相同材料的情況下。
圖2的方法200繼續形成208 S/D溝槽，以便形成包含S/D溝槽350的圖3C的實施例所得結構，根據某些實施方式。可以使用任何合適的技術形成S/D溝槽350，例如使用濕及/或乾蝕刻技術從S/D位置移除通道層310的材料。注意，儘管在該實施例實施方式中S/D溝槽350向下(沿Y軸方向)延伸到基板300的頂表面，但是在其他實施方式中，溝槽350可以具有更高或更低的底表面。此外，儘管S/D溝槽350具有如圖3C所顯示的平坦或平面的底表面(其可以基於通道材料層310和基板300之間的蝕刻選擇性形成)，但是在其他實施方式中，溝槽350可以具有彎曲或刻面底表面。
圖2的方法200繼續在S/D溝槽中形成210犧牲層，以便形成包含犧牲層340的圖3D的實施例所得結構，根據某些實施方式。在某些實施方式中，犧牲層340包含可相對於最終S/D材料(用於S/D區360)選擇性蝕刻的材料。因此，在某些這樣的實施方式中，犧牲層340包含相對於最終S/D材料在組成上不同的材料。此外，在某些實施方式中，選擇犧牲層340的材料使得其可相對於介電質壁結構320選擇性地蝕刻，其中採用這種介電質壁結構320。此外，在某些實施方式中，選擇犧牲層340的材料使得其可以在S/D接觸處理期間相對於其他暴露特徵的材料被選擇性地蝕刻(其中至少透過部分地選擇性蝕刻移除犧牲層340)，其中這樣的其他暴露的特徵可以包含，例如，一或更多個層間介電質(ILD)層的材料、通道層310的材料、基板300的材料、及/或覆蓋閘極電極的硬遮罩材料，以提供某些實施例。如基於本揭露所能理解的，犧牲層340充當在最終S/D材料下方的間隔支架，使得當隨後透過選擇性蝕刻進入並且(至少部分地)移除犧牲層340時，其先前的空間可以用S/D接觸體材料填充佔據，以使得能夠在S/D區360之下形成S/D接觸體380。
在某些實施方式中，犧牲層340包含一或更多種介電質材料。在某些這樣實施方式中，犧牲層340包含(或為)任何合適的氧化物(例如，二氧化矽、一氧化矽)、氮化物(例如，氮化矽)、碳(例如，碳化矽)、高k值介電質、低k值介電質及/或如基於本揭露所能理解的任何其他合適的電絕緣材料。在某些實施方式中，犧牲層340包含矽、氧、氮、及/或碳。例如，在某些實施方式中，犧牲層340包含二氧化矽、一氧化矽、氮化矽、氧氮化矽或碳摻雜的二氧化矽(或其他碳摻雜的氧化物)。在某些實施方式中，犧牲層340包含一或多種矽酸鹽(例如，矽酸鈦、矽酸鎢、矽酸鈮和其他過渡金屬的矽酸鹽)。
在某些實施方式中，犧牲層340包含一或更多種半導體材料。在某些這樣的實施方式中，犧牲層340包含IV族及/或III-V族半導體材料。因此，在某些實施方式中，犧牲層340包含鍺、矽、錫、銦、鎵、鋁、砷、磷、銻、鉍或氮中的一或更多種。在某些實施方式中，包含犧牲層340中的半導體材料還包含摻雜物(具有對應的n型及/或p型摻雜物)，而在其他實施方式中，包含在本體310中的半導體材料是未摻雜的/本徵的。回顧一下，在某些實施方式中，犧牲層340包含與S/D區360在組成上不同的材料。回顧一下，如此處所用的「在組成上不同」或「在組成上有區別的」的材料是指具有不同化學組成的兩種材料。該在組成上不同可以是，例如，借助於在一材料中但不在另一材料中的元素(例如，矽鍺在組成上不同於矽，並且二氧化矽在組成上不同於矽)，或者經由一材料具有與第二材料相同的所有元素，但在一材料中有意地以相對於另一材料的不同濃度提供這些元素中的至少一種(例如，具有70原子百分比的鍺的SiGe在組成上不同於具有25原子百分比的鍺的SiGe)。除了這種化學組成多樣性之外，材料還可以具有有區別的摻雜物(例如，硼對砷/磷)或相同的摻雜物，但濃度不同。在其他實施方式中，在組成上不同的材料可以進一步指具有不同結晶取向的兩種材料。例如，(110)Si在組成上與(100)Si有區別或不同。
在某些實施方式中，犧牲層340具有2至50 nm範圍內的厚度(圖3D的Y軸方向上的尺寸)(或者在2-5、2-10、2-25、3-8、3-12、3-20、5-10、5-25、5-50、10-25、10-50、或25-50nm的子範圍內)或更大、或任何其他厚度值或範圍，如基於本揭露所能理解的。在某些實施方式中，犧牲層340具有至少2、3、5、8、10、12、15、20、或25nm及/或至多50、35、25、20、15、12、10、8或5nm的厚度，舉例來說。在某些實施方式中，可以採用至少2nm的厚度來確保基板被充分覆蓋並且確保隨後可以移除材料以使得能夠在S/D區360之下形成S/D接觸體380，如同在此處更詳細地描述。
圖4A至4D分別描述穿過圖3D、3E、3G和3H的結構的S/D區的平面的實施例橫截面視圖，以幫助顯示此處所述的處理，根據某些實施方式。例如，圖4A中的橫截面視圖由圖3D中的4A-4A虛線表示。注意，圖4A至4D的結構顯示出隔離區370。在某些實施方式中，隔離區370(可稱為淺溝槽隔離(STI)區370)包含一或更多個介電質。在某些這樣實施方式中，被包含在隔離區370中的介電質材料包含任何合適的氧化物(例如，二氧化矽)、氮化物(例如，氮化矽)、高k值介電質、低k值介電質及/或如基於本揭露所能理解的任何其他合適的電絕緣材料。在某些實施方式中，隔離區370包含矽、氧、氮、及/或碳。例如，在某些實施方式中，隔離區370包含二氧化矽、一氧化矽、氮化矽、氧氮化矽或碳摻雜的二氧化矽(或其他碳摻雜的氧化物)。根據本揭露，結構的其他特徵是顯而易見的。
圖2的方法200繼續在S/D溝槽中形成212 S/D區，以便形成圖3E的實施例所得結構，其包含形成在溝槽350中的S/D區360，根據某些實施方式。注意，為了便於描述，源極區和汲極區在此處中簡稱為S/D區360，因為區360中的任一個可以是源極區，從而使另一區360成為汲極區。換句話說，電晶體裝置如何電連接及/或它如何操作可以決定哪個區360是源極區，哪個區是汲極區。例如，在某些實施方式中，圖3E的結構中的左S/D區360是源極區，而右S/D區360是汲極區，在其他實施方式中反之亦然(左區360是汲極並且右區360是源極)。還要注意，圖4B中的橫截面視圖由圖3E中的4B-4B虛線表示。
在某些實施方式中，可以使用任何合適的技術形成S/D區360。例如，在犧牲層340包含介電質材料的實施方式中，S/D區360的材料可以僅從通道層310的暴露的半導體材料磊晶生長。然而，在犧牲層340包含半導體材料的實施方式中，S/D區360的材料可以從通道層310的暴露的半導體材料和從犧牲層340的頂表面兩者生長。
在某些實施方式中，執行S/D區360的半導體材料的磊晶生長或沉積，使得從溝槽350的兩側的生長合併以形成S/D區360，諸如圖3E中所顯示的那些。在某些這樣的實施方式中，然後可以執行處理以實現圖3F的實施例結構，其中例如在S/D區360中形成溝槽或開口352以獲得對下伏犧牲層340的進入。例如，這種處理包含穿過S/D區360並在犧牲層340處停止的深蝕刻。例如，蝕刻可以包含掩蔽保留的S/D區360的多個側並且僅具有形成最終溝槽352的開口，然後經由暴露的S/D區執行高度定向蝕刻，以便形成圖3F的結構。可以在取代閘極處理之前或之後(諸如在源極汲極接觸處理期間)執行該深蝕刻處理。在取代閘極處理(發生這種取代閘極處理)之前執行深蝕刻的實施方式中，可以在溝槽352中沉積額外的犧牲層材料341以形成圖3F’的實施例所得結構(其還顯示出形成的取代閘極結構)。注意，犧牲材料341可以或可以不在組成上與犧牲材料340有區別。
在其他實施方式中，控制S/D區360的半導體材料的磊晶生長，使得在合併S/D材料的相鄰部分之前中斷它。在某些這樣的實施方式中，圖3F的結構在第一種情況下形成，而沒有形成圖3E的中介結構。例如，可以基於沉積製程的時間來控制防止S/D材料的相鄰部分合併的epi生長(例如，如圖3F所顯示)。再次，在採取取代閘極處理的實施方式中，可以在溝槽352中沉積額外的犧牲層材料341以形成圖3F’的實施例所得結構(其還顯示出了形成的取代閘極結構)。注意，在初始犧牲層340和額外的犧牲材料341之間可能沒有可觀察到如顯示的界面。注意，儘管圖3F中的溝槽352在原始S/D溝槽350的中間顯示出，但是這樣的描繪是為了便於說明，並且本揭露不應該如此限制。還應注意，在某些實施方式中，溝槽352具有至少2、3、4、或5nm的S/D材料360的部分之間的寬度(X軸方向上的尺寸)，其中這樣的閾值寬度可以是用於確保可以透過此處所述的選擇性蝕刻處理來進入下伏犧牲層341和340以進行(至少部分地)移除。
在其他實施方式中，當採用介電質壁結構320時，不需要在S/D區360中形成這樣的溝槽或開口352，如下面將參考圖6和7A至7D更詳細地描述的。在這樣的實施方式中，S/D區360不需要分離，因為可以在這些區和相鄰的介電質壁結構320之間的S/D區360的多個側上執行移除犧牲層340的處理。換句話說，在某些這樣的實施方式中，可以藉由繞過S/D區360(例如圖7A至7D中所顯示)來進入S/D區360下方的犧牲層340，而不是經由它(如圖3F和3G所示)，從而導致在通道材料體310的相鄰本體之間具有其S/D區的結構(諸如圖6所顯示)。
在某些實施方式中，S/D區360包含半導體材料。在某些這樣的實施方式中，S/D區360包含IV族及/或III-V族半導體材料。在某些實施方式中，S/D區360包含通道層310所包含的相同的族類型的半導體材料。例如，在通道層310包含IV族半導體材料(例如，Si、SiGe、Ge)的某些這樣的實施方式中，S/D區360還包含IV族半導體材料。此外，在通道層310包含III-V族半導體材料(例如，GaAs、InGaAs、InP)的某些這樣的實施方式中，S/D區360還包含III-V族半導體材料。在某些實施方式中，S/D區360包含矽、鍺、錫、碳、銦、鎵、鋁、砷、氮、磷、砷、或銻中的一或更多種。例如，在實施例實施方式中，S/D區360包含：包含鍺的半導體材料(例如，濃度範圍為1至100原子百分比)，其可以包含或不包含矽(例如，形式為Ge或SiGe)。在另一實施例實施方式中，S/D區360包含鎵和砷，其可以包含或不包含銦(例如，以GaAs或InGaAs的形式)。
在某些實施方式中，S/D區360包含彼此相同的半導體材料(例如，在它們被同時處理的情況下)，而在其他實施方式中，S/D區360包含彼此在組成上有區別的半導體材料(例如，其中它們使用遮罩技術單獨處理)。此外，在某些實施方式中，被包含在S/D區360中的半導體材料包含摻雜物，例如n型及/或p型摻雜物。例如，在某些實施方式中，兩個S/D區360都包含n型摻雜物(例如，在NMOS裝置中)，而在其他實施方式中，兩個S/D區360都包含p型摻雜物(例如，在PMOS裝置中)。在其他實施方式中，S/D區360中的一個包含n型摻雜物，而S/D區360中的另一個包含p型摻雜物，例如採用量子穿隧的配置(例如，在TFET裝置中)。
在某些實施方式中，S/D區360中的一個或兩個包含多層結構，該多層結構包含至少兩個在組成上有區別的材料層或部分。例如，在採用多層S/D區的某些這樣的實施方式中，可以存在最接近通道層/本體310的第一部分和最接近S/D接觸結構380的第二部分，其中第一和第二部分包含在組成上不同的材料。例如，第二部分可以包含比第一部分相對更高量的摻雜物，這可以幫助防止非期望的摻雜物擴散到相鄰的通道層/本體310中及/或有助於降低接觸電阻。在另一實施例中，第一部分包含第一半導體材料，而第二部分包含與第一半導體材料不同的第二半導體材料。例如，第一部分可以包含具有相對低的Ge濃度(例如，0至30原子百分比)的Si或SiGe，而第二部分可以包含具有相對高的Ge濃度的SiGe或Ge(例如，30至100原子百分比)。在某些實施方式中，S/D區360中的一或兩個包含對特徵內的一或更多種材料的濃度進行漸變(例如，增加及/或減少)。例如，半導體化合物的原子百分比濃度可以在S/D區360的至少一部分中整個漸變或改變，諸如該區中的Ge或In的濃度。在另一個實施例中，摻雜物的濃度在S/D區360中漸變，例如在通道層/本體310附近具有相對較低的濃度並且在對應的S/D接觸結構380附近具有相對較高的濃度。例如，這可以藉由調節反應物流中的摻雜物的量來實現(例如，在原位(in-situ)摻雜方案期間)。此外，例如，這種漸變配置可以幫助防止非期望的摻雜物擴散到通道層/本體310中及/或有助於降低接觸電阻。
根據某些實施方式，如果在後閘極製程流程中採用虛置閘極結構，則圖2的方法200繼續，可選用地形成214最終閘極結構。回顧一下，如果透過取代閘極處理採用這種後閘極製程流程，則可以在圖3F的溝槽352中形成額外的犧牲材料341，以便形成圖3F’的實施例所得結構。這有助於在這種取代閘極處理期間保護S/D區360。圖3F’和3H’的實施例結構描述虛置閘極結構(諸如圖3B’中所顯示的虛置閘極結構334’)被移除並用最終閘極結構代替，根據某些實施方式。最終閘極結構或疊層仍然包含閘極介電質332和閘極電極334，其與先閘極製程流程相同，導致圖3H的實施例結構。然而，由於圖3F’和3H’的後閘極製程流程結構在移除虛置閘極結構之後在閘極間隔物336之間的溝槽中形成最終閘極結構，所以這些結構中的最終閘極介電質不僅形成在該溝槽的底部，也在溝槽側壁上，如圖所顯示。可以理解，閘極介電質是在該溝槽內的共形層。因此，在某些實施方式中，閘極介電質332具有「U」形，如圖3F’和3H’所顯示。
圖2的方法200繼續執行216 S/D接觸處理，以便形成包含S/D接觸結構380的圖3H和3H’的實施例所得結構，根據某些實施方式。注意，為了便於描述，源極接觸結構和汲極接觸結構在此處中可以簡稱為S/D接觸結構380，因為接觸結構380中的任一個可以到源極區，從而使得另一個接觸結構380到汲極區。換句話說，在某些實施方式中，左S/D區360是源極區，因此對應的接觸結構380將是源極接觸結構，使得右S/D區360成為汲極區，因此對應的接觸結構380將是作為汲極接觸結構，而在其他實施方式中，相反的配置適用，其中源極在右側上，汲極在左側上。還要注意，圖3H和3H’的S/D接觸體380和S/D區360之間的界面395相對於圖1的界面195是增加的。因此，如基於本揭露所能理解的，此處描述的並且經由犧牲S/D層處理實現的結構具有比典型的現有技術的頂部界面接觸裝置明顯更大的接觸面積。
S/D接觸處理216包含至少部分地移除犧牲層340(以及採用的額外的犧牲層341)以使得能夠在S/D區360之下形成S/D接觸體380，以便形成圖3G的實施例所得結構，根據某些實施方式。這種處理可以使用濕及/或乾蝕刻技術，其相對於S/D區360的材料選擇性地移除犧牲層340(和採用的附加犧牲層341)的材料。例如，如此處所述，可以選擇包含在犧牲層341、340和S/D區360中的材料以確保材料之間的所需量的蝕刻選擇性，使得可以使用一或更多種蝕刻劑以比一或更多種蝕刻劑移除S/D區360的速度相對更快的速度移除犧牲層341和340。在某些實施方式中，對於給定的蝕刻劑，可以相對於被包含在S/D區360中的材料選擇性地移除被包含在犧牲層341和340中的材料，使得給定的蝕刻劑移除在犧牲層341和340中的材料至少比給定的蝕刻劑移除在S/D區中的材料快2、3、4、5、10、15、20、25、50、或100倍。在某些實施方式中，移除所有犧牲層341和340，例如圖3G中所顯示。然而，在其他實施方式中，犧牲層340的剩餘部分可以保留，例如在溝槽354的底部，如圖3G’的吹出部分所顯示。在任一這樣的情況下，可以基於犧牲層340的這種殘留物或加工品來檢測此處描述的採用犧牲層340的技術。注意，溝槽350、352、和354都在S/D區中，但它們與處理的各個階段的溝槽有關。還要注意，圖4C中的橫截面視圖由圖3G中的4C-4C虛線表示。基於本揭露可以理解許多不同的材料組合和犧牲移除技術。
在已經至少部分地移除犧牲層340(和使用的額外犧牲層341)之後，S/D接觸體處理包含在溝槽354中形成S/D接觸體380，以便形成圖3H和圖3H’的實施例結構，根據某些實施方式。注意，圖4D中的橫截面視圖由圖3H中的4D-4D虛線表示。在某些實施方式中，使用ALD及/或CVD製程沉積S/D接觸體380，例如，其使得能夠在S/D區360周圍全沉積金屬，例如，包含S/D區的下側(在適用的情況下，在相鄰單元中的S/D區360的部分之間及/或沿著在介電質壁結構320之間的S/D區360的側壁)。在某些實施方式中，S/D接觸體處理216包含矽化、鍺化、及/或III-V化，以形成一或更多種金屬與S/D區360的暴露的半導體材料表面的混合物。在某些情況下，金屬和半導體材料的混合物被稱為金屬間區。
在某些實施方式中，一或兩個S/D接觸結構380包含例如電阻減少金屬和接觸插塞金屬，或僅包含接觸插塞。實施例接觸電阻減少金屬包含例如鎳、鈦、鈦與氮(例如，以氮化鈦的形式)、鉭、具有氮的鉭(例如，以氮化鉭的形式)、鈷、金、金-鍺、鎳-鉑、鎳鋁、及/或其他這樣的抗還原金屬或合金。實施例接觸插塞金屬包含例如鋁、鎢、釕、或鈷，但可以採用任何合適的導電材料。在某些實施方式中，在S/D接觸溝槽中存在額外層，其中這些額外層將是S/D接觸結構380的一部分。額外層的實施例包含黏著層及/或襯墊/障壁層，其包含，例如，鈦、鈦與氮(例如，在氮化鈦的形式)、鉭、及/或鉭與氮(例如，在氮化鉭的形式)。額外層的另一實施例是在給定的S/D區360與其對應的S/D接觸結構380之間的接觸電阻減少層，其中接觸電阻減少層包含半導體材料和相對高的摻雜物(例如，具有大於每立方公分1E19、1E20、1E21、5E21、或1E22原子的摻雜物濃度)，舉例來說。
在某些實施方式中，介電質層(未顯示出)可以在S/D接觸體380的頂部和閘極側壁間隔物336之間。在某些這樣的實施方式中，介電質層包含任何合適的氧化物(例如，二氧化矽)、氮化物(例如，氮化矽)、高k值介電質、低k值介電質及/或如基於本揭露所能理解的任何其他合適的電絕緣材料。在某些實施方式中，介電質層包含矽、氧、氮、及/或碳。例如，在某些實施方式中，介電質層包含二氧化矽、一氧化矽、氮化矽、氮氧化矽或碳摻雜的二氧化矽(或其他碳摻雜的氧化物)。在某些實施方式中，期望選擇具有低介電質常數和高崩潰電壓的該介電質層的材料。在某些實施方式中，為了降低介電質常數，介電質層有意形成為多孔，例如包含至少一種多孔碳摻雜氧化物(例如，多孔碳摻雜二氧化矽)。在介電質層是多孔的實施方式中，它在整個層的至少一部分上包含複數孔。在某些實施方式中，介電質層包含多層結構。注意，在某些情況下，這種介電質層可以被稱為層間介電質(ILD)結構。
根據某些實施方式，圖2的方法200繼續根據需要完成218積體電路處理。完成積體電路的這種額外處理可包含後端或後段製程(BEOL)處理以形成一或更多個金屬化層及/或以互連在前端或前段製程(FEOL)處理期間形成的裝置，諸如此處所述的電晶體裝置。注意，根據某些實施方式，為了便於描述，以特定順序顯示出方法200的製程202至218。然而，在某些實施方式中，製程202至218中的一或更多個以不同的順序被執行或者根本不需要被執行。例如，在某些實施方式中，框204是不需要被執行的可選用的製程。此外，框214是可選用的製程，例如，在採用先閘極處理流程的實施方式中不需要執行該製程。鑑於本揭露，方法200和此處描述的技術的眾多變化將是顯而易見的。
圖5描述圖3H的實施例積體電路結構，說明保留在最終結構中的犧牲層340的一部分，根據某些實施方式。回顧一下，如圖3G’的吹出部分所顯示，可以僅透過選擇性蝕刻處理來部分地移除犧牲層340，使得犧牲層340的一部分保留在最終結構中，諸如如圖5所顯示。在某些這樣的實施方式中，有意地保持這樣的保留犧牲層340部分，以例如幫助將S/D接觸體380與下伏基板300隔離。於在S/D溝槽的底部處保留有犧牲層340的一部分的實施方式中，該犧牲層部分的保留厚度(圖5的實施例結構中的Y軸方向上的尺寸)可以是至少1、2、3、4、或5nm及/或至多10、8、6或5nm，例如，或任何其他厚度值或範圍，如基於本揭露所能理解的。注意，犧牲層340的至少一部分可以保留在端部結構中，而不管是否採用先閘極製程流程(例如，導致圖3H的結構，例如圖5中所顯示)或採用後閘極製程流程(例如，導致圖3H’的結構)。注意，觀察犧牲層340的保留部分可用於檢測本揭露中描述的技術和結構。
注意，此處描述的結構主要在非平面電晶體配置的背景下描述和顯示出；然而，在某些實施方式中，該技術可用於平面電晶體配置。平面電晶體配置係有關：閘極結構(例如，閘極介電質332和閘極電極334)僅在通道層或本體310的一側之上或以其他方式與其相鄰的位置。非平面電晶體配置係有關：閘極結構(例如，閘極介電質332和閘極電極334)僅與通道層或本體310的多側相鄰的位置。例如，圖3H、3H’和5的實施例積體電路結構包含鰭式電晶體配置，諸如用於FinFET裝置，其中鰭的有效高度在圖中用390表示。在圖8A中更好地描述鰭，其沿著圖3H、3H’和5中所顯示的虛線8A-8A。在圖8A中，本體310是鰭或鰭形，並且除了在閘極結構(包含閘極介電質332和閘極電極334)之下之外，本體310也在閘極結構的兩個部分之間，如圖所顯示。還如圖所顯示，有效高度390係有關鰭的該部分的高度，其在隔離或STI區370的頂平面之上延伸。
在採用鰭式電晶體配置的實施方式中(例如，在本體310是鰭的情況下，諸如圖8A和8C所顯示)，可以使用任何合適的技術形成鰭，例如，根據需要，整面沉積通道材料的本體和將整面沉積層圖案化到鰭中。另一種技術包含在基板300的頂部形成鰭、在鰭之間的溝槽中形成包含介電質材料的隔離區、凹陷或移除基板的鰭以在隔離區之間形成溝槽、沉積本體310的材料以形成鰭這些溝槽，然後使隔離區凹陷以暴露鰭並允許它們在隔離區的頂表面之上突出或延伸。例如，在圖8A中的隔離區370可以是這種情況下的那些凹陷隔離區。圖8C描述與圖8A相同的視圖，但具有不同的鰭形本體，其中本體310包含圓形或彎曲的頂表面(而不是平坦或平面頂表面，如圖8A的結構所顯示)。此外，圖8C的結構包含介電質壁結構320，如此處所述。此外，圖8C的結構顯示出：本體310的一部分向下延伸到低於有效高度390的子鰭區(而不是本體310的全部為圖8A的結構中的有效高度390的一部分)。
在採用鰭式配置的某些實施方式中，鰭形本體(例如，圖8A和8C中的310)具有2至100nm範圍內的寬度(Z軸方向上的尺寸)(或者在2-10、2-25、2-40、2-50、2-75、4-10、4-25、4-40、4-50、4-75、4-100、10-25、10-40、10-50、10-75、10-100、25-40、25-50、25-75、25-100、或50-100nm的子範圍內)或更大，或任何其他合適的值或範圍，如基於本揭露所能理解的。在某些實施方式中，鰭形本體具有至少2、5、8、10、15、20、25、或50nm的寬度，及/或至多100、75、50、40、30、25、20、15、12、或10nm的寬度，舉例來說。在採用鰭式配置的某些實施方式中，鰭形本體的有效高度390是5至200nm範圍內的高度(Y軸方向上的尺寸)(或者在5-25、5-50、5-100、10-25、10-50、10-80、10-100、10-200、20-80、20-100、20-200、40-80、40-120、40-200、50-100、50-200、或100-200nm的子範圍內)或更大，或任何其他合適的值或範圍，如基於本揭露所能理解的。在某些實施方式中，鰭形本體具有至少5、10、15、20、25、50、80、100、120、或150nm，及/或至多200、150、120、100、80、50、或25nm的有效高度390，舉例來說。在採用鰭式配置的某些實施方式中，鰭的有效高度390與寬度之比值大於1，諸如大於1.5、2、2.5、3、4、5、6、7、8、9、或10，或大於任何其他合適的閾值比值。根據本揭露，電晶體的通道材料(或通道區)的本體的許多不同形狀和配置將是顯而易見的。
圖6描述包含增加的S/D接觸面積且採用周圍全閘極(GAA)配置的實施例積體電路結構的橫截面視圖，根據某些實施方式。圖6的結構類似於圖3H’的結構，因為兩者結構由後閘極製程流程所形成，除了圖3H’的結構(以及圖3H和5的結構)具有鰭式配置外，其中鰭的有效高度表示為390，而不是圖6的周圍全閘極配置。另外，圖6的結構中的S/D區360在中間不分離(例如，溝槽352和接觸體380不存在於S/D區360的部分之間)，因為它們處於圖3H’的結構(以及圖3H和5的結構)中。這是因為介電質壁結構320採用於圖6的結構，導致犧牲層340能夠被進入到S/D區360的側，如下面參考圖7A至7D更詳細描述的。
同樣，圖6的結構類似於圖3H’的結構，因此該結構的所有相關描述同樣適用於圖6的結構。然而，如圖6所顯示，閘極結構(包含閘極介電質332和閘極電極334)以周圍全閘極(GAA)配置圍繞本體310。因此，在該實施例結構中，例如，本體310可以被認為是奈米線或奈米帶。例如，圖8B中還顯示出了這種結構，其是沿圖6中的虛線8B-8B的視圖。可以使用包含一或更多個犧牲層和一或更多個非犧牲層(諸如成為本體310的層)的初始多層堆疊來形成這種結構。然後可以透過選擇性蝕刻處理移除多層堆疊的犧牲層(或多個)，以釋放非犧牲層(或多個)，以用作通道材料的本體(或多個)。因此，使用給定的蝕刻劑相對於本體310的材料選擇性地蝕刻犧牲層的材料。例如，在發生取代閘極處理的製程214期間，可以發生這種選擇性蝕刻處理。此處提供了用於選擇性蝕刻處理的合適材料的實施例，例如包含SiGe或Ge的通道材料層，而犧牲層包含Si或SiGe(具有相對較低的Ge濃度，諸如至少20原子百分比較低的Ge)。在某些實施方式中，奈米線或奈米帶的堆疊(甚至僅包含移除犧牲層之後的最終層)可以被認為是鰭形的。在某些實施方式中，奈米帶可以具有如此處對於鰭所描述的高寬比，但是反轉，使得奈米帶類似於側向鋪設的鰭(例如，寬高比至少為1.5、2、2.5、3、4、或5)。
在採用周圍全閘極或GAA配置的某些實施方式中，奈米線/奈米帶形本體(例如，圖6和8B中的310)具有2至100nm範圍內的高度(Y軸方向上)(或者在2-10、2-25、2-40、2-50、2-75、4-10、4-25、4-40、4-50、4-75、4-100、10-25、10-40、10-50、10-75、10-100、25-40、25-50、25-75、25-100、或50-100nm的子範圍內)或更大，或任何其他合適的範圍，如基於本揭露所能理解的。在某些實施方式中，奈米線/奈米帶狀體具有至少2、5、8、10、15、20、25、或50nm的高度，及/或至多100、75、50、40、30、25、20、15、12、或10nm的高度，舉例來說。儘管在圖6和8B的實施例結構中僅顯示出了一本體(或奈米線或奈米帶)，但是可以採用任何數量的本體(或奈米線或奈米帶)來進行周圍全閘極配置，諸如2-10或更多，根據某些實施方式。例如，圖8D還顯示出了穿過通道區和閘極結構的橫截面視圖，並且包含兩個通道材料體310(其可以被認為是奈米線或奈米帶)。還要注意，圖8D的結構中的通道材料310的本體是方形的而不是圓形的，如圖8B所顯示。因此，如基於本揭露所能理解的，奈米線或奈米帶可以採用各種不同的形狀，例如圓形、類橢圓形、橢圓形、正方形、矩形、片形、鰭或任何其他形狀。進一步注意，圖8D的結構不包含介電質壁結構320，如圖所顯示。
圖7A至7D描述穿過圖6的結構的S/D區的實施例橫截面積體電路視圖，以說明當採用介電質壁結構時在S/D區周圍形成S/D接觸結構，根據某些實施方式。更詳細地，該結構是沿圖6中的虛線7D-7D的視圖，其中圖7D的結構對應於圖6的實際結構，如可以理解的。回想該處理可選用地包含形成204介電質壁結構，如前所述。根據某些實施方式，這種介電質壁結構320在圖7A至7D中顯示出，並且它們包含一或更多個介電質。在某些這樣實施方式中，被包含在介電質壁結構320中的介電質材料包含任何合適的氧化物(例如，二氧化矽)、氮化物(例如，氮化矽)、高k值介電質、低k值介電質及/或如基於本揭露所能理解的任何其他合適的電絕緣材料。在某些實施方式中，介電質壁結構320包含矽、氧、氮、及/或碳。例如，在某些實施方式中，介電質壁結構320包含二氧化矽、一氧化矽、氮化矽、氮氧化矽或碳摻雜的二氧化矽(或其他碳摻雜的氧化物)。在某些實施方式中，介電質壁結構320具有頂部分(離基板300最遠)，其包含高k值介電質材料(例如，以幫助在移除犧牲層340時提供相對穩健的蝕刻選擇性)和底部分(最靠近基板300)包含低k值介電質材料(例如，以幫助減少電容)。注意，在某些實施方式中，介電質壁結構320從鄰近源極區(例如，S/D區360中的一個)延伸到鄰近汲極區(例如，S/D區中的另一個)，而在其他實施方式中，介電質壁結構320可以僅與源極和汲極區相鄰形成(例如，它們不在閘極線下方延伸)。根據本揭露，結構的其他特徵是顯而易見的。
如圖7A至7D的結構所顯示，介電質壁結構320允許犧牲層從S/D區360下方移除而不經過給定的S/D區360(而不是先前的技術描述)，根據某些實施方式。例如，圖7A描述形成在S/D溝槽350的底部的犧牲層340，類似於此處所述的處理以形成圖3D的結構。因此，圖3D的結構也適用於圖7A的結構，其中圖7A將是例如由虛線4A-4A指示的視圖。注意，與圖4A的結構相比，犧牲層340也形成在圖7A的結構中的介電質壁結構320的側壁上，其充當間隔支架以允許稍後透過選擇性蝕刻移除並進入犧牲層340的底部分。圖7B描述形成之後的S/D區360，類似於此處描述的形成圖3E的結構的處理。因此，圖3E的結構也適用於圖7B的結構，其中圖7B將是例如由虛線4B-4B指示的視圖。注意，犧牲層340在其生長時封裝S/D區360的磊晶半導體材料，並在S/D材料360的側壁和介電質壁結構320之間以及在S/D材料360的下側和基板300之間提供隔離，如圖所顯示。
圖7C描述在S/D接觸處理期間(諸如在此處所述的製程216期間)已經選擇性地蝕刻和移除的犧牲層340。回顧一下，儘管在圖7C中顯示出犧牲層340已被完全移除，但在某些情況下，犧牲層340的一部分未被移除並保留在最終結構中。注意，根據某些實施方式，在S/D區360的一側與相鄰的介電質壁結構320之間的最小間隔(在圖7C中表示為392)可以是至少2、3、4、或5nm。例如，可能需要這樣的最小間隙(例如，至少2nm或至少5nm)以在使用於移除犧牲層340的選擇性蝕刻處理期間確保進入在S/D區360下方的犧牲層340。然而，太多的間隙減小了S/D區360的尺寸，其可能是非期望的。在至少部分地從S/D區360之下移除犧牲層340之後，圖7D描述已經沉積S/D接觸結構380以在S/D材料360周圍全形成金屬特徵，包含S/D材料360的下側且在沿著在介電質壁結構320之間的S/D區360的側壁(諸如在此處所述的製程216期間)。還要注意，圖7D的S/D接觸體380和S/D區360之間的界面395相對於圖1的界面195是增加的。回顧一下，如基於本揭露所能理解的，此處描述的並且經由犧牲S/D層處理實現的結構具有比典型的現有技術的頂部界面接觸裝置明顯更大的接觸面積。這種相對增加的S/D接觸面積降低了接觸電阻並改善了裝置性能。按照本揭露，將明瞭許多變化和組態。 實施例系統
圖9描述利用積體電路結構施行的計算系統1000，該積體電路結構包含具有如此處所揭露的增加的S/D接觸面積的至少一電晶體，根據某些實施方式。例如，此處揭露的包含至少一個具有增加的S/D接觸面積的電晶體的積體電路結構可以被包含在計算系統1000的一或更多個部分中。可以看出，計算系統1000容納主機板1002。主機板1002可包含許多組件，其包含(但不限於)處理器1004和至少一通訊晶片1006，其各自可被實體且電耦接至主機板1002，或者被整合於其中。應當領會，主機板1002可以是例如任何印刷電路板，無論是主機板、安裝在主機板上的子板或系統1000的唯一的板等。
視其應用而定，計算系統1000可包含可以或可不被實體且電耦接至主機板1002之一或多個其他組件。這些其他組件可包含(但不限於)揮發性記憶體(例如，DRAM或其他RAM的類型)、非揮發性記憶體(例如，ROM、ReRAM/RRAM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、喇叭、相機、和大量儲存裝置(諸如硬碟機、光碟(CD)、數位多功能影音光碟(DVD)、等等)。被包含在計算系統1000中的組件的任何一者包含使用揭露的技術形成的一或更多積體電路結構或裝置，根據實施例實施方式。在某些實施方式中，多重功能可以被整合入一或多個晶片中(例如，諸如，注意到通訊晶片1006可以是該處理器1004的部分或者被整合入該處理器1004中)。
通訊晶片1006能夠無線通訊以用於對計算系統1000傳輸資料。用語「無線」及其所衍生的可被使用於敘述電路、裝置、系統、方法、技術、通訊頻道等，經由非固態介質，可藉由調變的電磁輻射的使用而通訊資料。此用語並非暗示相關裝置沒有包含任何線，雖然於某些實施方式中它們可能沒有線。通訊晶片1006可施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定用於3G、4G、5G以及更多的其它無線協定。計算系統1000可包含複數通訊晶片1006。舉例而言，第一通訊晶片1006專用於例如Wi-Fi及藍牙等較短程無線通訊，而第二通訊晶片1006專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較長程無線通訊。
計算系統1000之處理器1004包含封裝在處理器1004之內的積體電路晶粒。在有些實施方式中，該處理器的積體電路晶粒包含使用所揭露的技術所形成的一或多個積體電路結構或裝置來予以施行之內建於板上的電路(onboard circuit)，如同在此處中以各種方式所說明者。用語「處理器」可以指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體之電子資料而將該電子資料轉變成可被儲存於暫存器及/或記憶體中的其他電子資料。
通訊晶片1006還可以包含封裝在通訊晶片1006內的積體電路晶粒。根據某些這樣的實施例實施方式，通訊晶片的積體電路晶粒包含使用如此處中不同地描述的該揭露的技術所形成的一或更多個積體電路結構或裝置。如同鑒於本揭露而將可領會者，注意到多重標準的無線能力可被直接整合入該處理器1004內(例如，其中，任何晶片1006的功能性被整合入該處理器1004內，而不是具有分開的通訊晶片)。進一步注意，處理器1004可以是具有這種無線能力的晶片組。簡而言之，可以使用任何數量的處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組可以具有整合在其中的多個功能。
在各種實施方案中，計算系統1000可為膝上型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級移動式PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、攜帶型音樂播放器、數位錄影機、或任何其他處理資料或者利用使用所揭示之技術所形成的一或多個積體電路結構或裝置的電子裝置或系統，如同在本文中以各種方式所說明者。注意，對計算系統的引用旨在包含配置用於計算或處理資訊的計算裝置、設備和其他結構。 進一步實施例實施方式
下面的實施例有關進一步實施方式，許多變更及組態可自其中而將是顯而易知的。
實施例1是一種積體電路，其包含至少一電晶體。該積體電路包含本體(或通道區)、閘極電極和閘極介電質(或統稱為閘極結構)、源極(或第一)區和汲極(或第二)區、第一(或源極)接觸結構、和第二(或汲極)接觸結構。該本體包含半導體材料。該閘極電極至少在該本體之上，該閘極電極包含一或更多金屬。該閘極介電質在該閘極電極和該本體之間，該閘極介電質包含一或更多介電質。該本體在該源極和汲極區之間，該源極和汲極區包含半導體材料。該第一接觸結構包含一或更多金屬。該第二接觸結構包含一或更多金屬。注意，根據某些實施方式，該本體的該半導體材料可以與該源極區和汲極區的該半導體材料(不將摻雜計算在內)相同，而在其他實施方式中，本體的半導體材料在組成上與該源極區和汲極區的該半導體材料不同(不將摻雜計算在內)。
實施例2包含實施例1的標的，其中，該第一接觸結構至少在該源極區之上和之下(使得該源極區在該第一接觸結構的二部分之間)。
實施例3包含實施例1或2的標的，其中，該第二接觸結構至少在該汲極區之上和之下(使得該汲極區在該第二接觸結構的二部分之間)。
實施例4包含實施例1至3中任一者的標的，其中，該第一接觸結構圍繞(或環繞)該源極區。
實施例5包含實施例1至4中任一者的標的，其中，該第二接觸結構圍繞(或環繞)該汲極區。
實施例6包含實施例1至5中任一者的標的，其中，該第一接觸結構在該源極區的二部分之間。
實施例7包含實施例1至6中任一者的標的，其中，該第二接觸結構在該汲極區的二部分之間。
實施例8包含實施例1至7中任一者的標的，其中，該第一接觸結構與該源極區的至少三或四側相鄰。
實施例9包含實施例1至8中任一者的標的，其中，該第二接觸結構與該汲極區的至少三或四側相鄰。
實施例10包含實施例1至9中任一者的標的，進一步包括基板。
實施例11包含實施例10的標的，其中，該第一接觸結構的一部分在該基板和該源極區之間。
實施例12包含實施例10或11的標的，其中，該第二接觸結構的一部分在該基板和該汲極區之間。
實施例13包含實施例10至12中任一者的標的，進一步包括在該第一接觸結構和該基板之間的層，該層包含在組成上相對於源極區不同的材料。
實施例14包含實施例10至13中任一者的標的，進一步包括在該第二接觸結構和該基板之間的層，該層包含在組成上相對於汲極區不同的材料。注意，實施例13和14中的該層可以是相同的層。
實施例15包含實施例13或14的標的，其中，實施例13及/或14的該層包含一或更多介電質。
實施例16包含實施例13或14的標的，其中，實施例13及/或14的該層包含半導體材料，其在組成上與分別被包含在該源極及/或汲極區中的該半導體材料不同。
實施例17包含實施例1至16中的任何一者的標的，其中，進一步包括第一壁結構和第二壁結構，該源極區在該第一和第二壁結構之間，該第一和第二壁結構包含一或更多介電質。
實施例18包含實施例1至17中的任何一者的標的，其中，進一步包括第一壁結構和第二壁結構，該汲極區在該第一和第二壁結構之間，該第一和第二壁結構包含一或更多介電質。注意，實施例17和18中的該第一和第二壁結構可以是相同的該第一和第二壁結構，其從源極區延伸到汲極區。
實施例19包含實施例1至18中的任何一者的標的，其中，被包含在該第一和第二接觸結構中的該一或更多金屬包含一或更多過渡金屬。
實施例20包含實施例19的標的，其中，該一或更多過渡金屬包含鎢、鈦、鉭、銅、鈷、金、鎳或釕中的一種或更多種。
實施例21包含實施例1至20中任一者的標的，其中，該本體包含鍺。
實施例22包含實施例1至21中任一者的標的，其中，該本體包含III-V族半導體材料。
實施例23包含實施例1至22中任一者的標的，其中，該本體為鰭，該鰭在該閘極電極的二部分之間。
實施項24包含實施例23的標的，其中，該鰭在閘極電極的該二部分之間具有至少20、50或100奈米的高度。
實施例25包含實施例1至22中任一者的標的，其中，該閘極電極圍繞該本體。
實施例26包含實施例25的標的，其中，該本體為奈米線或奈米帶。
實施例27是一種邏輯裝置，包含實施例1至26中的任一者的標的。
實施例28是一種互補金屬氧化物半導體(CMOS)電路，包含實施例1至27中任一者的標的。
實施例29是一種計算系統，包含實施例1至28中的任一者的標的。
實施例30是一種形成實施例1至29中任一者的標的的方法。該方法包含至少提供該本體(或通道區)，形成閘極電極，形成閘極介電質，形成源極(或第一)區和汲極(或第二)區，形成第一(或源極)接觸結構，以及形成第二(或汲極)接觸結構。
實施例31包含實施例30的標的，進一步包含在源極和汲極區中形成犧牲層，以及在形成該第一和第二接觸結構之前移除該犧牲層，使得在該第一和第二接觸結構中的每一者之下形成空腔，以允許該第一和第二接觸結構分別形成在該源極和汲極區之下。
實施例32包含實施例30或31的標的，進一步包括在形成第一和第二接觸結構之前蝕刻在源極和汲極區中的開口。
實施例33包含實施例30至32中的任何一者的標的，其中，進一步包括第一壁結構和第二壁結構，該第一和第二壁結構包含一或更多介電質，該源極和汲極區在該第一和第二壁結構之間。
實施例34包含實施例30至33中的任何一者的標的，其中，形成該源極和汲極區包含從該本體磊晶生長被包含在該些區中的半導體材料。
實施例35包含實施例30至34中的任何一者的標的，其中，在形成該源極和汲極區之後形成該閘極介電質和閘極電極。
實施例36是一種積體電路，包含至少一電晶體，該積體電路包括：基板；本體，在該基板之上，該本體包含半導體材料；閘極電極，至少在該本體之上，該閘極電極包含一或更多金屬；閘極介電質，在該閘極電極和該本體之間，該閘極介電質包含一或更多介電質；源極區和汲極區，該本體在該源極和汲極區之間，該源極和汲極區包含半導體材料；第一接觸結構，其圍繞該源極區，該第一接觸結構的一部分在該基板和該源極區之間，該第一接觸結構包含一或更多金屬；以及第二接觸結構，其圍繞該汲極區，該第二接觸結構的一部分在該基板和該汲極區之間，該第二接觸結構包含一或更多金屬。
實施例37包含實施例36的標的，其中，該本體為鰭、奈米線或奈米帶。
實施例38是一種形成包含至少一電晶體的積體電路的方法，該方法包括：提供包含半導體材料的本體；形成至少在該本體之上的閘極電極，該閘極電極包含一或更多金屬；形成在該閘極電極和該本體之間的閘極介電質，該閘極介電質包含一或更多介電質；形成源極區和汲極區，該本體在該源極和汲極區之間，該源極和汲極區包含半導體材料；形成至少在該源極區之上和之下的第一接觸結構，該第一接觸結構包含一或更多金屬；以及形成至少在該汲極區之上和之下的第二接觸結構，該第二接觸結構包含一或更多金屬。
實施例39包含實施例38的標的，該方法進一步包括：在該源極和汲極區中形成犧牲層；以及在形成該第一和第二接觸結構之前移除該犧牲層，使得在該第一和第二接觸結構中的每一者之下形成空腔，以允許該第一和第二接觸結構分別形成在該源極和汲極區之下。
已經為了例舉和說明目的而提出前述之實施例實施方式的說明，其並不旨在窮盡或將本揭露限制於所揭露的精確形式。許多修正和變型鑒於本揭露係可能的。其意圖是本揭露的範圍不受詳細敘述的限制，而是由所附的申請專利範圍限制。將來提交之主張本申請優先權的申請可以以不同方式請求所揭露的請求標的，並且通常可以包含任何一組的作為各種揭露的或此處另有表明一或更多的限制。
100:基板 110:通道區 132:閘極介電質 134:閘極電極 136:閘極側壁間隔物 160:S/D區 180:S/D接觸體 195:接觸界面 200:方法 202:製程 204:製程 206:製程 208:製程 210:製程 212:製程 214:製程 216:製程 218:製程 300:基板 310:本體 320:介電質壁結構 332:閘極介電質 334:閘極電極 334’:虛置閘極結構 336:間隔物 340:犧牲層 341:犧牲材料 350:S/D溝槽 352:溝槽 354:溝槽 360:S/D區 370:隔離區 380:S/D接觸體 390:有效高度 392:最小間隔 395:界面 1000:計算系統 1002:主機板 1004:處理器 1006:通訊晶片 4A:虛線 4B:虛線 4C:虛線 4D:虛線 7D:虛線 8A:虛線 8B:虛線
圖1描述實施例積體電路(IC)結構的橫截面視圖，顯示出僅在源極/汲極區之上的源極/汲極接觸體。
圖2描述形成積體電路(IC)的實施例方法200，該積體電路包含藉由採用犧牲源極/汲極層而具有增加的源極/汲極接觸面積的至少一電晶體，根據某些實施方式。
圖3A至3H描述當使用先閘極製程流程執行圖2的方法時形成的實施例IC結構的橫截面視圖，根據某些實施方式。圖3B’、3F’、和3H’分別描述當使用後閘極製程流程執行圖2的方法時發生的圖3B、3F、和3H的對應的實施例結構的變型，根據某些實施方式。圖3A至3H(以及圖5和6)中的橫截面視圖沿著通道材料的本體並垂直於閘極線，以幫助描述所形成的結構。
圖4A至4D分別描述穿過圖3D、3E、3G、和3H的結構的源極/汲極區的平面的實施例橫截面視圖，以幫助顯示此處所述的處理，根據某些實施方式。
圖5描述圖3H的實施例積體電路結構，說明保留在最終結構中的犧牲源極/汲極層的一部分，根據某些實施方式。
圖6描述包含增加的源極/汲極接觸面積且採用周圍全閘極(GAA)配置的實施例積體電路結構的橫截面視圖，根據某些實施方式。
圖7A至7D描述穿過圖6的結構的源極/汲極區的實施例橫截面積體電路視圖，以說明當採用介電質壁結構時在源極/汲極區周圍形成源極/汲極接觸結構，根據某些實施方式。
圖8A至8D描述穿過此處所述的電晶體裝置的通道區和閘極結構的實施例橫截面積體電路視圖，根據某些實施方式。例如，圖8A是沿圖3H、3H’、和5的實施例結構中的虛線8A-8A截取的實施例平面視圖。另外，圖8B是在圖6的實施例結構中沿虛線8B-8B截取的實施例平面視圖。圖8C和8D描述其他實施例通道區配置。
圖9描述利用積體電路結構施行的計算系統，該積體電路結構包含具有如此處所揭露的增加的源極/汲極接觸面積的至少一電晶體，根據某些實施方式。
透過閱讀以下結合此處所描述的圖式的詳細描述，將更好地瞭解本實施方式的這些和其它特徵。在圖式中，多個圖式中描述的每個相同或幾乎相同的組件可以用相同的數字表示。為清楚起見，並非每個組件都可以在每個圖式中標記。再者，可以理解到，圖不一定按比例繪製或旨在將所描述的實施方式限制於所顯示的特定組態。例如，雖然有些圖形通常表示直線、直角、和平滑的表面，但是該揭露的技術的真正實施方案可能具有不盡完美的直線和直角，而且有些圖形可能具有表面形貌(surface topography)或者是非平面的，畢竟有製造製程之真實世界的限制(real-world limitation)。此外，圖式中的某些特徵可以包含圖案化及/或陰影填充，其僅被提供以幫助在視覺上識別有區別的特徵。簡言之，該等圖式僅被提供來顯示實施例結構。
8A:虛線
300:基板
310:本體
332:閘極介電質
334:閘極電極
336:間隔物
340:犧牲層
360:S/D區
380:S/D接觸體
390:有效高度

Claims (20)

  1. 一種積體電路，包含至少一電晶體，該積體電路包括： 本體，包含半導體材料； 閘極電極，至少在該本體之上，該閘極電極包含一或更多金屬； 閘極介電質，在該閘極電極和該本體之間，該閘極介電質包含一或更多介電質； 源極區和汲極區，該本體在該源極和汲極區之間，該源極和汲極區包含半導體材料； 第一接觸結構，至少在該源極區之上和之下，該第一接觸結構包含一或更多金屬；以及 第二接觸結構，至少在該汲極區之上和之下，該第二接觸結構包含一或更多金屬。
  2. 如請求項1之積體電路，其中，該第一接觸結構進一步在該源極區的至少一側上且該第二接觸結構進一步在該汲極區的至少一側上。
  3. 如請求項1之積體電路，其中，該第一接觸結構圍繞該源極區的至少一部分且該第二接觸結構圍繞該汲極區的至少一部分。
  4. 如請求項1之積體電路，進一步包括基板，其中，該第一接觸結構的一部分在該基板和該源極區之間，且該第二接觸結構的一部分在該基板和該汲極區之間。
  5. 如請求項4之積體電路，進一步包括在該第一接觸結構和該基板之間的層，該層還在該第二接觸結構和該基板之間，該層包含在組成上相對於該源極和汲極區不同的材料。
  6. 如請求項5之積體電路，其中，該層包含一或更多介電質。
  7. 如請求項1之積體電路，其中，該第一接觸結構在該源極區的二部分之間，且該第二接觸結構在該汲極區的二部分之間。
  8. 如請求項1之積體電路，其中，該源極區在二結構之間，該二結構包含一或更多介電質，該汲極區還在該二結構之間。
  9. 如請求項1之積體電路，其中，被包含在該第一和第二接觸結構中的該一或更多金屬包含一或更多過渡金屬。
  10. 如請求項9之積體電路，其中，該一或更多過渡金屬包含鎢、鈦、鉭、銅、鈷、金、鎳或釕中的一種或更多種。
  11. 如請求項1之積體電路，其中，該本體包含鍺或III-V族半導體材料。
  12. 如請求項1之積體電路，其中，該本體為鰭，該鰭在該閘極電極的二部分之間。
  13. 如請求項12之積體電路，其中，該鰭在該閘極電極的該二部分之間具有至少20奈米的高度。
  14. 如請求項1之積體電路，其中，該閘極電極圍繞該本體。
  15. 如請求項14之積體電路，其中，該本體為奈米線或奈米帶。
  16. 一種計算系統，包括如請求項1之積體電路。
  17. 一種積體電路，包含至少一電晶體，該積體電路包括： 基板； 本體，在該基板之上，該本體包含半導體材料； 閘極電極，至少在該本體之上，該閘極電極包含一或更多金屬； 閘極介電質，在該閘極電極和該本體之間，該閘極介電質包含一或更多介電質； 源極區和汲極區，該本體在該源極和汲極區之間，該源極和汲極區包含半導體材料； 第一接觸結構，其圍繞該源極區，該第一接觸結構的一部分在該基板和該源極區之間，該第一接觸結構包含一或更多金屬；以及 第二接觸結構，其圍繞該汲極區，該第二接觸結構的一部分在該基板和該汲極區之間，該第二接觸結構包含一或更多金屬。
  18. 如請求項17之積體電路，其中，該本體為鰭、奈米線、或奈米帶。
  19. 一種形成包含至少一電晶體的積體電路的方法，該方法包括： 提供包含半導體材料的本體； 形成至少在該本體之上的閘極電極，該閘極電極包含一或更多金屬； 形成在該閘極電極和該本體之間的閘極介電質，該閘極介電質包含一或更多介電質； 形成源極區和汲極區，該本體在該源極和汲極區之間，該源極和汲極區包含半導體材料； 形成至少在該源極區之上和之下的第一接觸結構，該第一接觸結構包含一或更多金屬；以及 形成至少在該汲極區之上和之下的第二接觸結構，該第二接觸結構包含一或更多金屬。
  20. 如請求項19之方法，進一步包括： 在該源極和汲極區中形成犧牲層；以及 在形成該第一和第二接觸結構之前移除該犧牲層，使得在該第一和第二接觸結構中的每一者之下形成空腔，以允許該第一和第二接觸結構分別形成在該源極和汲極區之下。
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