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TW202002303A - 延伸汲極ｍｏｓｆｅｔ（ｅｄｍｏｓ） - Google Patents

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TW202002303A
TW202002303A TW108117121A TW108117121A TW202002303A TW 202002303 A TW202002303 A TW 202002303A TW 108117121 A TW108117121 A TW 108117121A TW 108117121 A TW108117121 A TW 108117121A TW 202002303 A TW202002303 A TW 202002303A
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啟榮 林
克文 郭
唐納Ｒ 迪士尼
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Abstract

本揭露係關於半導體結構，且更特定而言，係關於具有雙氧化物厚度之延伸汲極MOSFET結構，及製造方法。該結構包括：一延伸汲極金屬氧化物半導體電晶體(EDMOS)，其包含具有一雙氧化物設計之一閘極結構。

Description

延伸汲極MOSFET(EDMOS)
本揭露係關於半導體結構，且更特定而言，係關於具有雙氧化物厚度之延伸汲極MOSFET結構，及製造方法。
金屬氧化物半導體場效電晶體(MOSFET)係用作高頻率切換器，其可在通態及斷態之間交替。此允許以最小之功率消耗控制高負載功率。儘管由於缺少少數載體傳送，該MOSFET可在高速下切換，但輸入電容仍限制了其性能。
在習知延伸汲極MOS(EDMOS)電晶體中，由於大的閘極面積及在閘極與汲極區域間大的重疊，該輸入電容相對地大。由於此類型之構形，該上截止頻率通常受到該輸入電容之充電與放電之限制。除了該閘極-源極電容(CGS)外，由於該閘極之重疊，已知存在一顯著的閘極-汲極電容(CGD)。若該輸入電容相對地高，則需要一相對高之閘極電流以操作該EDMOS。結果，該閘極切換損失將是顯著的，尤其在切換頻率超過1MHz時。
此外，在習知完全空乏絕緣體上覆矽(FDSOI)結構上之EDMOS中，預期在閘極堆疊/漂移區域處之崩潰會伴隨著連續之VB2增加以調節在雙接地平面(DGP)裝置中之漂移/汲極電場。VB2係指在該漂移區域/BOX下方之一背部-閘極之偏壓狀況。例如，此為一高N-摻雜植入接地 平面(GP)，位在一N-井且連接至一混成墊。在此處，該漂移區域實際上具有更多摻雜，且在一閘極堆疊邊緣處之電位將到達其最大電壓。
並且，發生在該氧化物處之崩潰，且當該氧化物不再可維持此一高電壓時BVdss崩塌。BVdss是一崩潰電壓，此時該反向偏壓體-漂移二極體崩潰且藉由該突崩倍增程序顯著電流開始在該源極與汲極之間流動，同時該閘極及源極一起短路。目前，由在FDSOI上之EDMOS結構達到的最大BVdss為約11V，其主要受限於在閘極堆疊及漂移區域之間之邊界處的電場。
在本揭露之一態樣中，一結構包含：一延伸汲極金屬氧化物半導體電晶體(EDMOS)，其包含具有一雙氧化物設計之一閘極結構。
在本揭露之一態樣中，一結構包含：在一完全空乏SOI基板上形成之一延伸汲極金屬氧化物半導體(EDMOS)電晶體；及一閘極結構，其具有與該閘極結構之一汲極側相鄰之一較厚氧化物部份及在該閘極結構之其餘部份下方之一較薄氧化物部份。
在本揭露之一態樣中，一方法包含：在一絕緣體上半導體基板中形成一深N-井植入物；藉由圖案化該絕緣體上半導體基板之該半導體材料及埋入絕緣體材料，接著進行一視需要之磊晶再成長製程，形成一EDMOS電晶體之一通道區域；在該通道區域中提供一井植入物及漂移植入物；及提供一氧化製程以形成用於該EDMOS電晶體之閘極結構的一雙氧化物設計。
10a‧‧‧結構
10b‧‧‧結構
12‧‧‧EDMOS區域
14‧‧‧LV區域
16‧‧‧SOI晶圓
16a‧‧‧半導體晶圓
16b‧‧‧絕緣體材料
16c‧‧‧半導體材料
17‧‧‧台面
18‧‧‧深N+井植入物
20‧‧‧淺井植入物
22‧‧‧淺溝槽隔離結構
24‧‧‧遮罩
25‧‧‧開口
26‧‧‧間隔件材料
28‧‧‧半導體材料
30‧‧‧井植入物區域
32‧‧‧漂移植入物區域
34‧‧‧遮罩
36‧‧‧遮罩
38‧‧‧開口
40‧‧‧台面
42‧‧‧閘極結構
42a‧‧‧雙高度閘極(階狀)結構
42b‧‧‧假性閘極結構
42c‧‧‧主動閘極結構
44‧‧‧閘極介電材料
46‧‧‧多晶矽材料
48‧‧‧源極及汲極區域
49‧‧‧側壁/間隔件
50‧‧‧源極及汲極矽化物
52‧‧‧閘極矽化物
54‧‧‧遮罩
56‧‧‧開口
58‧‧‧台面
60‧‧‧氧化材料/氧化層
本揭露參照所述之複數個圖式，藉由本揭露之實例性具體實施例之非限制性實例描述於下文之實施方式中。
圖1顯示根據本揭露之態樣之一結構，其包含一延伸汲極MOSFET(EDMOS)區域及低電壓裝置(LV)區域(除其它特徵外)，及各別之製造程序。
圖2顯示根據本揭露之態樣之由半導體材料構成之一台面結構(除其它特徵外)，及各別之製造程序。
圖3顯示根據本揭露之態樣之在該台面結構上之側壁材料(除其它特徵外)，及各別之製造程序。
圖4顯示根據本揭露之態樣之在該台面結構周圍之井植入物區域(除其它特徵外)，及各別之製造程序。
圖5顯示根據本揭露之態樣之二氧化矽台面(除其它特徵外)，及各別之製造程序。
圖6顯示根據本揭露之態樣之在一EDMOS區域及一LV區域中形成之閘極結構，其中在該EDMOS中之該閘極結構具有一雙氧化物設計(除其它特徵外)，及各別之製造程序。
圖7顯示根據本揭露之態樣在該閘極結構及源極/汲極區域上之接觸形成(除其它特徵外)，及各別之製造程序。
圖8-11顯示根據本揭露之態樣，一替代性結構及各別之製造程序。
圖12顯示根據本揭露之態樣，一替代性結構及各別之製造程序。
本揭露係關於半導體結構，且更特定而言，係關於具有雙氧化物厚度之延伸汲極MOSFET(EDMOS)結構，及製造方法。有利地，藉由實行本文所述之結構，提供一通用方法將EDMOS裝置併入具有完全空乏SOI(FDSOI)之先進技術節點中。並且，熟習本技術者將立即明白，在FDSOI 上整合EDMOS裝置滿足了在rf/高功率應用中的高電壓需求，因為核心CMOS技術進入了需要低洩漏位準及改善之短路通道控制的先進節點中。並且，藉由實行本文之結構，對於接地平面不需要複雜的偏壓設計。
在具體實施例中，該EDMOS裝置可建構在一超薄體及埋入氧化物完全空乏絕緣體上覆矽(UTBB FDSOI)基板上。該EDMOS裝置包括一雙氧化物設計以保護由於高閘極堆疊/漂移場導致之BVdss崩塌。可在UTBB FDSOI中提供該雙氧化物閘極堆疊形成，其中在一汲極末端附近提供一較厚氧化物(例如：在該EDMOS裝置之一汲極邊緣處在一閘極下方形成)，以維持高閘極堆疊/漂移電場，尤其是當崩潰電壓大於11V時。在具體實施例中，該EDMOS裝置可在一FDSOI基板上與一低電壓(LV)裝置或其它裝置整合。
本揭露之EDMOS裝置可使用許多不同工具以許多方式製造。然而一般而言，該等方法及工具係用來形成尺寸呈微米及奈米規模之結構。用來製造本揭露之EDMOS裝置之該等方法(即技術)已採用自積體電路(IC)技術。例如，該等結構建構在晶圓上，且實現為在一晶圓之頂部上由微影製程圖案化之材料膜。尤其，該EDMOS裝置之製造使用三個基本建構區塊：(i)在一基板上沉積材料薄膜，(ii)藉由微影成像在該等膜之頂部施覆經圖案化之遮罩；及(iii)對該遮罩選擇性地蝕刻該等膜。
圖1顯示包含一EDMOS區域及LV(低電壓)區域之一結構(除其它特徵外)。尤其，如圖1所示之結構10包括一EDMOS區域12及LV區域14兩者，其由絕緣體上半導體(SOI)技術構成。在具體實施例中，該絕緣體上半導體(SOI)技術16包括結合至一半導體晶圓16a之一絕緣體材料16b及結合至該絕緣體材料16b之一半導體材料16c(例如：矽)。該絕緣體材料16b可係具有約25nm或更低之厚度的一埋入氧化物材料；而該半導體材料16c可由任何合適之材料構成，包括：例如Si、SiGe、SiGeC、SiC等等，其具有約10nm或更低之厚度。熟習本技術者應了解，本揭露亦考 量其它材料厚度。
如圖1進一步所示，該EDMOS區域12包括一深N+井植入物18，其藉由例如習知離子植入製程，接著藉由深擴散製程形成。該N+井植入物將提供對其它裝置(例如：LV裝置)之隔離。在具體實施例中，使用例如磷摻雜物以典型離子能量提供該植入製程，該典型離子能量在例如高於1000keV及較佳地低於2500keV之範圍中。該LV區域14包括在該半導體晶圓16a之一頂部份中之一淺井植入物20，其直接在該絕緣體層16b下。在具體實施例中，可例如以砷、磷或硼，以約50keV至500keV之範圍的能量，在低能量下植入該淺井植入物20。
再參照圖1，通過該SOI晶圓16形成淺溝槽隔離結構22以分離該EDMOS區域12及LV區域14。在具體實施例中，可藉由熟習本技術者已知之習知微影、蝕刻及沉積方法形成該淺溝槽隔離結構22。例如，將在該半導體材料16c上方形成之一光阻暴露於能量(光)以形成一圖案(開口)。具一選擇性化學之一蝕刻製程(例如：反應離子蝕刻(RIE))將用來通過該光阻之該等開口在該半導體材料16c中形成一或多個溝槽。接著可藉由一習知氧灰化製程或其它已知剝離劑來移除該光阻。在移除該光阻之後，可藉由任何習知之沉積製程(例如：化學氣相沉積(CVD)製程)沉積絕緣體材料(例如：氧化物)。可藉由習知化學機械抛光(CMP)製程移除在該半導體材料16c之表面上之任何殘餘材料。
在圖2中，在該EDMOS區域12及LV區域14上方覆蓋式沉積一遮罩24(例如：氮化物材料)，接著使用習知微影及蝕刻製程進行一圖案化製程。藉由圖案化該遮罩24，該LV區域14維持完全受保護，而該EDMOS區域12包括暴露該半導體材料16c之部份的開口25。使用具一選擇性化學之一定時蝕刻製程(例如：RIE)通過該等開口25(例如：在該EDMOS區域12之非覆蓋區域中)移除材料16b、16c。在具體實施例中，該蝕刻製程將在該晶圓材料16a(例如：半導體材料)上停止。以此方式，由該絕緣體 材料16b及半導體材料16c構成之一台面17係在該EDMOS區域12中形成。
現參照圖3，一間隔件材料26係在該台面17及該遮罩24上方形成。在具體實施例中，該間隔件材料26可為使用習知間隔件氧化物形成製程沉積之一氧化物材料，因此不需進一步說明以完全了解本揭露。在該間隔件氧化物形成之後，使用磊晶成長製程在該暴露半導體材料16c上進行半導體材料28之一視需要之磊晶成長。可將該半導體材料28成長至約35nm或更低之厚度，且較佳地至與在該LV區域14上之該半導體材料16c(其仍然維持受該遮罩24保護)相同的高度。在具體實施例中，藉由圖案化該半導體層16c及絕緣體層16b結合磊晶成長該半導體材料28形成該EDMOS裝置之該通道區域。
如圖4中所示，在移除該遮罩24之後，使用一平面化製程(例如：化學機械抛光(CMP))以暴露該台面17之半導體材料16c。接著在該EDMOS區域12及LV區域14上方沉積及圖案化一遮罩34，提供暴露該台面17之半導體材料16c及該EDMOS區域12之周圍區域的一開口。該EDMOS區域12之暴露區域(例如：半導體材料16c及周圍區域)進行一植入製程以形成一井植入物區域30及漂移植入物區域32，同時該EDMOS區域12之該LV區域14及其餘部份維持受保護不進行該植入製程。如熟習本技術者應了解，該井植入物區域30提供通道控制且該漂移植入物區域係用於漸變接面形成。在具體實施例中，該井植入物區域30及該漂移植入物區域32可藉由一離子植入製程形成，其中例如用於井區域之摻雜物係硼或BF2或其組合，能量範圍在約20kev至250keV。該漂移區域之摻雜物通常為磷，能量範圍自約10keV至150keV。
在圖5中，在該EDMOS區域12及該LV區域14上方沉積及圖案化一遮罩36(例如：氮化矽)以形成一開口38，其暴露該台面17之經摻雜半導體材料16c。該暴露之經摻雜半導體材料16c進行一氧化製程以形 成二氧化矽台面40。例如，該氧化製程將矽(例如：半導體材料16c)轉化成二氧化矽藉此形成一厚氧化物層(其將位在該EDMOS裝置之閘極結構之一邊緣處)。為達一有效氧化速率，該結構可放在高溫下具有氧或水蒸氣的一熔爐中，如熟習本技術者應了解。在視需要之具體實施例中，在該氧化製程前，該暴露之半導體材料16c可進行一高摻雜植入製程，例如：包括數量級為E15之砷的摻雜物，能量範圍在約15keV至25keV，以改善該氧化製程。
如圖6中所示，使用習知閘極形成製程(例如：沉積及圖案化製程)在該EDMOS區域12及該LV區域14上形成閘極結構42。例如，在移除如圖5中所示之遮罩36之後，該EDMOS區域12及該LV區域14進行一氧化製程以形成一閘極介電材料44。在具體實施例中，亦可藉由一覆蓋式沉積製程(例如：原子層沉積(ALD)或電漿增強化學沉積(PECD))沉積該閘極介電材料44。該閘極介電材料44可係一SiO2或一高-k閘極介電材料，例如：HfOx、Al2O3、Ta2O3、TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3，及包括其多層之組合。
再參照圖6，使用一習知沉積製程(例如：CVD製程)在該閘極介電材料44上覆蓋式沉積一多晶矽材料46。在具體實施例中，該多晶矽材料46可為預摻雜多晶閘極材料。在替代具體實施例中，對於28nm及更高之技術，該閘極材料可僅包括多晶矽，或包括多晶矽與其下之一薄金屬之組合。在具體實施例中，該金屬在與該閘極氧化物之介面處。金屬之類型將取決於氧化物材料，如熟習本技術者應了解。
接著將該閘極介電材料44及該多晶矽材料46圖案化以形成該閘極結構42。在該EDMOS區域12中之該閘極結構42將與該二氧化矽台面40重疊，造成在該閘極結構42下方在該汲極邊緣處形成之一較厚氧化物。此外，與該LV區域14相較，在該EDMOS區域12中在該閘極結構下方該二氧化矽台面40將提供一較厚氧化物層。
圖6進一步顯示在該閘極結構42(例如：閘極介電材料44及多晶矽材料46)上形成之側壁/間隔件49。可藉由分開的絕緣體材料(例如：氧化物、氮化物等等)沉積步驟，接著一異向性蝕刻製程以自該EDMOS區域12及該LV區域14上之水平表面移除該絕緣體材料來形成該等側壁/間隔件49。在具體實施例中(如圖6中所示)，首先可圖案化該多晶矽材料46，接著沉積該等側壁/間隔件材料，並蝕刻該等側壁/間隔件材料及閘極介電材料44。
在圖7中，使用習知摻雜製程在該等閘極結構42之側上形成源極及汲極區域48，因此不需進一步說明以了解本揭露。在具體實施例中，該等源極及汲極區域48可為藉由磊晶成長製程形成之抬升式源極及汲極區域。源極及汲極矽化物50在該等源極及汲極區域48上形成，且閘極矽化物52在該等閘極結構42之多晶矽材料46上形成。在具體實施例中，該漂移區域32自該閘極結構42延伸至在該裝置之汲極側上之矽化物50。
該矽化物50、52可在單一矽化物製程中形成。如熟習本技術者應了解，該矽化物製程始於在完全形成且經圖案化之半導體裝置(例如：經摻雜或離子植入之源極及汲極區域48以及各別之裝置42)上方沉積一薄過渡金屬層，例如：鎳、鈷或鈦。在沉積該材料之後，將該結構加熱以使得該過渡金屬與經暴露之矽(或如本文所述之其它半導體材料)在該半導體裝置之主動區域(例如：源極、汲極、閘極接觸區域)中反應以形成一低-電阻過渡金屬矽化物。在該反應之後，藉由化學蝕刻移除任何剩餘過渡金屬，在該裝置之主動區域中留下矽化物50、52。熟習本技術者應了解當一閘極結構由一金屬材料構成時，在該等裝置上將不需要矽化物接點。在具體實施例中，該閘極之汲極側具有未金屬矽化之部份，其係在該較厚氧化物之區域中(例如：台面40)。此區域可包括在氧化物及矽化物50之間以及在厚氧化物頂部上之空間。因此，該矽化物區域從通道拉離。
圖8-11顯示根據本揭露之態樣，一替代性結構及各別之製 造程序。特定而言，圖8顯示在該EDMOS區域12中具有該井植入物30及漂移植入物32之一結構10a。其餘特徵(例如：SOI晶圓16、深N+井植入物18、STI區域22、LV井植入物20等等)保持與圖1之結構相同。
在圖9中，在該EDMOS區域12及該LV區域14上方沉積及圖案化一遮罩54。更特定而言，在具體實施例中，在該EDMOS區域12及LV區域14上方覆蓋式沉積一氮化物遮罩54，接著使用習知微影及蝕刻製程進行一圖案化製程。藉由圖案化該遮罩54，該LV區域14維持完全受保護，而該EDMOS區域12包括暴露該半導體材料16c之部份的開口56。使用具一選擇性化學之定時蝕刻製程(例如：RIE)以移除該經暴露半導體材料16c，在該絕緣體材料16b上停止。以此方式，該絕緣體層16b現在為暴露的。
如圖10所代表顯示，圖案化(例如：移除)在該EDMOS區域12中該絕緣體材料16b之一部份以暴露下方半導體材料16a且形成由絕緣體材料16b構成之一台面58。在具體實施例中，圖案化藉由以下進行：沉積及圖案化在該EDMOS區域12及LV區域14中之一遮罩，接著進行一蝕刻製程(RIE)以圖案化該絕緣體材料16b之經暴露部份(同時該結構之其餘部份維持受該遮罩保護)。接著自該EDMOS區域12及該LV區域14移除該遮罩，接著進行該經暴露之半導體材料16a、16c之氧化製程。類似於關於圖5所述，該氧化製程將在該EDMOS區域12及該LV區域14中皆形成氧化材料60之一薄層。由該絕緣體材料16b構成之台面58較該氧化層60厚。
如圖11中所示，使用習知沉積及圖案化製程在該EDMOS區域12及該LV區域14中形成閘極結構42。例如，在進行氧化製程以在該EDMOS區域12中形成一較厚氧化物層(例如：台面58)之後，使用一習知沉積製程(例如：CVD製程)在該氧化物層(例如：閘極介電材料)58、60上覆蓋式沉積一多晶矽材料46。在具體實施例中，可在該沉積製程之後摻 雜該多晶矽材料46。接著將該閘極介電材料58及該多晶矽材料46圖案化以形成該閘極結構42。在該EDMOS區域12中之該閘極結構42將與該二氧化矽台面58重疊，在該EDMOS區域12中之該汲極邊緣處在該閘極結構42下方造成一較厚氧化物。並且，在此具體實施例中，該EDMOS區域12將具有雙高度閘極(階狀)結構42a。
如圖11中進一步所示，在該閘極結構42(例如：閘極介電材料58及多晶矽材料46)上形成側壁/間隔件49。可藉由沉積絕緣體材料(例如：氧化物、氮化物等等)，接著進行一異向性蝕刻製程以自該EDMOS區域12及該LV區域14上之水平表面移除絕緣體材料來形成該等側壁/間隔件49。使用如本文已描述之習知摻雜製程在該等閘極結構42之側上形成該等源極及汲極區域48，因此不需進一步說明來了解本揭露。使用本文已描述之矽化物製程形成源極及汲極矽化物50及閘極矽化物52。在具體實施例中，該閘極之汲極側具有未金屬矽化之部份，其係在如本文中已描述之該較厚氧化物之區域中。類似於圖7中所示，該區域可包括在氧化物及矽化物50間，以及在厚氧化物之頂部上之空間。因此，該矽化物區域從通道拉離。
圖12顯示根據本揭露之態樣，一替代性結構及各別之製造程序。特定而言，在圖12中該結構10b顯示一假性閘極結構42b，其與在該EDMOS區域12中之一主動閘極結構42c分開。在該台面58(例如：較厚氧化物層)上形成該假性閘極結構42b。該結構10b之其餘特徵類似於已關於圖11描述者。此外，圖12中所示之結構可以如關於圖8-11描述之類似方法製造，但用於圖案化圖11之該階狀閘極結構之遮罩現將包括兩個開口，以將該假性閘極結構42b與該主動閘極結構42c分離。
上述之該等方法用於製造積體電路晶片。所得積體電路晶片可以原晶圓形式(即，作為一單一晶圓，其具有多個未封裝晶片)、作為一裸晶粒、或以封裝形式由製造者分配。在後者情況下，該晶片係安裝在一單 晶片封裝中(諸如一塑膠載體，具有固定在母板或其它較高級載體之導線)或在一多晶片封裝中(諸如一陶瓷載體，其具有表面互連或埋入互連之任一者或兩者)。在任何情況下，該晶片接著與其它晶片、離散電路元件、及/或其它信號處理裝置整合為(a)一中間產品(諸如母板)，或(b)一最終產品任一者之部分。該最終產品可係任何產品，其包括積體電路晶片，範圍自玩具及其它低端應用至具有顯示器、鍵盤或其它輸入裝置及一中央處理器之先進電腦產品。
本揭露之各種具體實施例之描述已以說明之目的表示，但未意欲耗盡或限制於所揭露之該等具體實施例。在不背離所描述之具體實施例之範疇及精神下許多修正及變化對於熟習本技術者係顯而易見的。本文所用之術語經選擇以最佳說明該等具體實施例之原理、實際應用或優於市面上所見之技術的技術改善，或使其他具有本領域之一般技能者可了解本文所揭示之具體實施例。
12‧‧‧EDMOS區域
14‧‧‧LV區域
16‧‧‧SOI晶圓
16a‧‧‧半導體晶圓
16b‧‧‧絕緣體材料
16c‧‧‧半導體材料
18‧‧‧深N+井植入物
20‧‧‧淺井植入物
22‧‧‧淺溝槽隔離結構
30‧‧‧井植入物區域
32‧‧‧漂移植入物區域
40‧‧‧台面
42‧‧‧閘極結構
44‧‧‧閘極介電材料
46‧‧‧多晶矽材料
48‧‧‧源極及汲極區域
49‧‧‧側壁/間隔件
50‧‧‧源極及汲極矽化物
52‧‧‧閘極矽化物

Claims (20)

  1. 一種結構，其包含：一延伸汲極金屬氧化物半導體(EDMOS)電晶體，其包含具有一雙氧化物設計之一閘極結構。
  2. 如申請專利範圍第1項所述之結構，其中該雙氧化物設計包含在該閘極結構下方之一較厚氧化物部份及一較薄氧化物部份。
  3. 如申請專利範圍第2項所述之結構，其中該較厚氧化物部份在一汲極邊緣處在該閘極結構下方形成。
  4. 如申請專利範圍第2項所述之結構，其中該較厚氧化物部份係以一漂移區域圍繞。
  5. 如申請專利範圍第4項所述之結構，其中該漂移區域自該閘極結構延伸至在該閘極結構之一汲極側處之一接點。
  6. 如申請專利範圍第5項所述之結構，其中該閘極結構之汲極側具有未金屬矽化之部份。
  7. 如申請專利範圍第1項所述之結構，其進一步包含一不對稱源極區域及汲極區域，其中較深漂移植入摻雜物僅經植入於汲極區域內。
  8. 如申請專利範圍第1項所述之結構，其中該EDMOS電晶體係在一完全空乏SOI基板上。
  9. 如申請專利範圍第8項所述之結構，其進一步包含一低電壓裝置，其與在該完全空乏SOI基板上之該EDMOS電晶體整合。
  10. 如申請專利範圍第1項所述之結構，其中該雙氧化物設計包括氧化矽之一台面。
  11. 如申請專利範圍第1項所述之結構，其中該雙氧化物設計係氧化矽之一階狀特徵。
  12. 如申請專利範圍第1項所述之結構，其中該雙氧化物設計包括與該EDMOS電晶體之一閘極結構相比在一較厚氧化物層上之一假性閘極結構。
  13. 一種結構，其包含：一延伸汲極金屬氧化物半導體(EDMOS)電晶體，其在一完全空乏SOI基板上形成；及一閘極結構，其具有與該閘極結構之一汲極側相鄰之一較厚氧化物部份及在該閘極結構之其餘部份下方之一較薄氧化物部份。
  14. 如申請專利範圍第13項所述之結構，其中該較厚氧化物部份係由一漂移區域圍繞，該漂移區域自該閘極結構延伸至在該閘極結構之汲極側處之一接點。
  15. 如申請專利範圍第13項所述之結構，其中該閘極結構之汲極側包括未金屬矽化之部份。
  16. 如申請專利範圍第13項所述之結構，其進一步包含一低電壓裝置，其與在該完全空乏SOI基板上之該EDMOS電晶體整合。
  17. 如申請專利範圍第13項所述之結構，其中該較厚氧化物部份係由該漂移區域圍繞之氧化矽之一台面或氧化矽之一階狀特徵。
  18. 如申請專利範圍第13項所述之結構，其中該較厚氧化物部份係在該EDMOS電晶體之一假性閘極結構下方。
  19. 一種方法，其包含：在一絕緣體上半導體基板中形成一深N-井植入物；藉由圖案化該絕緣體上半導體基板之該半導體材料及埋入絕緣體材料，接著進行一視需要磊晶再成長製程，形成一EDMOS電晶體之一通道區域；在該通道區域中提供一井植入物及漂移植入物；及提供一氧化製程以形成用於該EDMOS電晶體之一閘極結構之一雙氧化物設計。
  20. 如申請專利範圍第19項所述之方法，其中該氧化製程係單一步驟或雙步驟氧化製程。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148482A (ja) * 1999-11-19 2001-05-29 Fujitsu Ltd 電界効果型半導体装置の製造方法
JP2005507564A (ja) * 2001-11-01 2005-03-17 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 薄膜ラテラルｓｏｉパワーデバイス
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
KR100489802B1 (ko) * 2002-12-18 2005-05-16 한국전자통신연구원 고전압 및 저전압 소자의 구조와 그 제조 방법
US20080164537A1 (en) * 2007-01-04 2008-07-10 Jun Cai Integrated complementary low voltage rf-ldmos
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7745294B2 (en) * 2008-11-10 2010-06-29 Texas Instruments Incorporated Methods of manufacturing trench isolated drain extended MOS (demos) transistors and integrated circuits therefrom
JP2010278312A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 半導体装置
US8470675B2 (en) * 2010-10-20 2013-06-25 Texas Instruments Incorporated Thick gate oxide for LDMOS and DEMOS
US9362398B2 (en) * 2010-10-26 2016-06-07 Texas Instruments Incorporated Low resistance LDMOS with reduced gate charge
JP5715804B2 (ja) * 2010-11-24 2015-05-13 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US9653561B2 (en) * 2013-03-12 2017-05-16 Macronix International Co., Ltd. Low on resistance semiconductor device
KR101467703B1 (ko) * 2013-10-10 2014-12-02 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US9786755B2 (en) * 2015-03-18 2017-10-10 Stmicroelectronics (Crolles 2) Sas Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit
US9978848B2 (en) * 2015-07-17 2018-05-22 Avago Technologies General Ip (Singapore) Pte. Ltd. UTBB FDSOI split gate devices

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