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TW202002227A - 半導體封裝及其形成方法 - Google Patents

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TW202002227A
TW202002227A TW108113321A TW108113321A TW202002227A TW 202002227 A TW202002227 A TW 202002227A TW 108113321 A TW108113321 A TW 108113321A TW 108113321 A TW108113321 A TW 108113321A TW 202002227 A TW202002227 A TW 202002227A
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翁得期
周孟緯
林孟良
莊博堯
鄭心圃
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台灣積體電路製造股份有限公司
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Abstract

本揭露之方法包括形成中介物，其包括形成剛性介電層，以及去除部份剛性介電層。此方法更包括將封裝組件接合至內連線結構，以及將中介物接合至內連線結構。上述中介物中的間隔物具有底表面，此間隔物的底表面接觸封裝組件的頂表面，且此間隔物包括一部件，此部件擇自由金屬部件、剛性介電層、及上述之組合所組成的群組。對內連線結構進行晶圓切割。

Description

半導體封裝及其形成方法
本發明實施例是關於半導體製造技術，特別是有關於半導體封裝及其製造方法。
隨著半導體技術的發展，半導體晶片/晶粒變得越來越小。與此同時，更多的功能需要被整合至半導體晶粒中。因此，半導體晶粒需要具有越來越多的被封裝進更小面積中的I/O墊，使I/O墊的密度隨著時間快速上升。如此一來，半導體晶粒的封裝變得更加困難，這不利於封裝的良率。
傳統封裝技術可以分成兩類。在第一類中，晶圓上的晶粒在被切割之前即被封裝。這種封裝技術具有一些優點，例如較大的產能及較低的成本。此外，這種封裝技術所需的底部填充物（underfill）及模製化合物（molding compound）較少。然而，這種封裝技術也存在著缺點。由於晶粒的尺寸變得越來越小，且各自的封裝只可以是扇入（fan-in）型封裝，其中每個晶粒的I/O墊被限制在直接位於各自晶粒的表面上方的區域。由於晶粒的面積有限，I/O墊的節距（pitch）的限制侷限了I/O墊的數量。如果降低I/O墊的節距，則可能發生焊橋（solder bridge）。此外，焊球必須具有一定的尺寸，這因而限制了可以封裝在晶粒表面上的焊球數量。
在另一類封裝中，晶粒在被封裝前即被從晶圓上切割。這類封裝技術的一個優點為可以形成扇出（fan-out）型封裝，這意味著晶粒上的I/O墊可以被重分佈至較晶粒更大的面積中，且可以因此提升封裝在晶粒表面上的I/O墊的數量。這類封裝技術的另一個優點是被封裝的晶粒為「已知良好晶粒（known-good-die）」，且丟棄了有缺陷的晶粒，因此不會在有缺陷的晶粒上浪費成本及精力。扇出型封裝容易有翹曲（warpage）。這導致扇出型封裝與封裝基板接合困難，並且各自的焊料連接可能會失敗。
本發明實施例提供一種半導體封裝的形成方法。此方法包括形成中介物（interposer），形成中介物的步驟包括形成剛性介電層，以及去除部份剛性介電層。此方法更包括將封裝組件接合至內連線結構，以及將中介物接合至內連線結構。上述中介物中的間隔物具有底表面，此間隔物的底表面接觸封裝組件的頂表面，且此間隔物包括包括一部件，此部件擇自由金屬部件、剛性介電層、及上述之組合所組成的群組。對內連線結構進行晶圓切割（die-saw）。
本發明實施例提供另一種半導體裝置的形成方法。此方法包括形成中介物，形成此中介物的步驟包括在第一載體之上電鍍金屬間隔物、形成介電層以將金屬間隔物嵌入其中、在介電層之上形成基板、形成多個穿透基板的導通孔（through-vias）、在上述導通孔之上形成複數個第一重分佈線，且上述第一重分佈線電性耦接至此些導通孔、去除第一載體以暴露介電層、以及圖案化介電層以去除介電層的第一部份，其中介電層的第二部份留下。此方法更包括在第二載體之上形成內連線結構、將封裝組件接合至此內連線結構、以及將上述中介物接合至內連線結構，其中金屬間隔物及介電層的第二部份將封裝組件與基板隔開。
本發明實施例提供一種半導體封裝。此封裝包括內連線結構、封裝組件、中介物、以及密封材（encapsulant）。上述內連線結構包括多個接合墊。上述封裝組件位於內連線結構之上且接合至內連線結構。上述中介物位於內連線結構之上且接合至內連線結構，其中中介物包括重疊封裝組件的金屬部件、將金屬部件包覆於其中的剛性介電層、位於剛性介電層上的多個重分佈線、以及接合至內連線結構的多個導電部件，其中此些導電部件電性耦接至內連線結構中的接合墊。上述密封材接觸剛性介電層的多個側壁及封裝組件的頂表面。
以下的揭示內容提供許多不同的實施例或範例，以展示本發明實施例的不同部件。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。
再者，為了方便描述圖式中一元件或部件與另一（些）元件或部件的關係，可使用空間相對用語，例如「在…之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖式所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時（例如，旋轉90度或者其他方位），則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。
根據不同實施例提供包括中介物（interposer）及扇出型封裝（fan-out package）的封裝體及其形成方法。根據一些實施例，繪示出形成封裝的過程的各個中間階段。此處討論一些實施例的一些變化。在各種示意圖及說明實施例中，相同的參照符號用於表示相同的元件。根據本發明一些實施例，將中介物建構成包括金屬間隔物及/或剛性（rigid）介電層，且中介物的主體由金屬間隔物及/或剛性介電層所構成。接著圖案化此剛性介電層。將中介物接合至扇出型封裝，且上述金屬間隔物及/或剛性介電層用以定義中介物及封裝之間的間隔距離（standoff distance）。
第1至11A圖係根據一些實施例，繪示出形成中介物的各個中間階段的剖面示意圖。第1至11A圖中所示的步驟亦在如第24圖中所示的製程流程300中示意性的示出。
第1圖繪示出載體20及形成在載體20上的離型膜（release film）22。載體20可以是玻璃載體、陶瓷載體、或類似載體。載體20可以具有圓形（round）俯視形狀，且可以具有矽晶圓的尺寸。舉例來說，載體20可以具有8英吋直徑、12英吋直徑、或類似尺寸的直徑。離型膜22可以由以聚合物為主的材料（polymer-based material）所形成（例如，光熱轉換（Light-To-Heat-Conversion, LTHC）材料），其可以與載體20一起從將於後續步驟中形成的上覆結構去除。可以將離型膜22塗覆至載體20上。
金屬晶種層24形成在離型膜22上。根據本發明一些實施例，此金屬晶種層24包括鈦層（titanium layer）及位於鈦層之上的銅層（copper layer）。上述晶種層也可以是單一膜層，其可以是銅層。可以使用例如物理氣相沉積（Physical Vapor Deposition, PVD）來形成金屬晶種層24。
電鍍遮罩26形成在金屬晶種層24之上，並且接著透過例如光微影製程來圖案化電鍍遮罩26。據本發明一些實施例，此電鍍遮罩26由光阻所形成。在電鍍遮罩26中形成開口28，且金屬晶種層24具有暴露至開口28的一些部份。
參考第2圖，進行電鍍（plating）製程以在金屬晶種層24的暴露部份上電鍍金屬材料，以形成金屬部件30，在整個說明書中將其稱為金屬間隔物30。此個別製程繪示於第24圖所示的製程流程中的製程302中。上述電鍍金屬材料可以包括銅、鋁（aluminum）、鎢（tusgsten）、或類似材料。可以使用例如電化學電鍍（electrochemical plating）、無電極電鍍（electro-less plating）、或類似方法來進行上述電鍍。開口28限制所形成的金屬間隔物30以具有所欲之形狀。接著去除電鍍遮罩26，在金屬晶種層24上留下金屬間隔物30。可以透過灰化（ashing）製程來去除電鍍遮罩26。由此暴露出金屬晶種層24。金屬間隔物30的俯視形狀的一些範例繪示於第23A、23B、23C、及23D圖中，且將於後續段落中討論。
接著，參考第3圖，形成剛性（rigid）層32以將金屬間隔物30嵌入其中。此個別製程繪示於第24圖所示的製程流程中的製程304中。根據本發明一些實施例，此剛性層32由例如聚合物的介電材料形成，在一些實施例中，其可以是Ajinomoto增層膜（Ajinomoto Build-up Film, ABF）或類似材料。之所以稱為剛性層32是由於剛性層32具有足以抵抗位於其上的中介物60’（舉例來說，第19A圖）的翹曲（warpage）的剛性。上述形成製程可以包括在金屬間隔物30上層疊（laminate）一預成型的薄膜（例如，ABF薄膜），並藉由加熱及加壓來熱固化（thermal setting）此薄膜。接著進行平坦化製程（例如，化學機械拋光（Chemical Mechanical Polishing, CMP）製程或機械研磨製程（mechanical grinding process））以使金屬間隔物30的頂表面及剛性層32的頂表面齊平。如此一來，金屬間隔物30即嵌入剛性層32中，並被剛性層32環繞，其中金屬間隔物30的頂表面與剛性層32的頂表面共平面。根據其他實施例，剛性層32的形成包括分配（dispense）可流動材料（例如聚合物）、固化（curing）此可流動材料、以及進行平坦化製程。根據另一些實施例，剛性層32的形成包括沉積無機材料層（例如，氧化矽（silicon oxide）、矽（silicon）、氮化物（nitride）、或類似材料），且接著進行平坦化。
第4圖繪示出金屬墊34A的形成。此個別製程繪示於第24圖所示的製程流程中的製程306中。根據本發明一些實施例，透過電鍍（plating）形成金屬墊34A。此形成可以包括形成金屬晶種層、形成及圖案化電鍍遮罩（例如光阻，未繪示）、在電鍍遮罩中的開口中電鍍金屬墊34A、去除上述電鍍遮罩、以及蝕刻先前被電鍍遮罩覆蓋的金屬晶種層的部份。根據其他實施例，跳過金屬晶種層的形成，在不使用金屬晶種層的情況下，在電鍍遮罩中電鍍金屬墊34A。上述金屬晶種層（如果有形成的話）由銅層、包括鈦層及位於鈦層之上的銅層的複合層（composite layer）、或類似膜層所形成。
根據本發明一些實施例，在形成金屬墊34A的同時形成金屬墊34B，並且金屬墊34B與金屬墊34A共享相同的形成製程。此相應製程亦繪示於第24圖所示的製程流程中的製程306中。根據本發明其他實施例，沒有形成金屬墊34B。因此，以虛線繪示金屬墊34B以表示可以形成或沒有形成金屬墊34B。金屬墊34A與金屬墊34B個別地及共同地稱為金屬墊34。金屬墊34B可以不用於電性連接，則可替代性地將金屬墊34B稱為金屬板（metal plate），以與用於電性連接的金屬墊34A區別。
第5圖繪示出基板36的形成（或黏著（adhesion））以及金屬箔（metal foil）38的層疊。此個別製程繪示於第24圖所示的製程流程中的製程308中。根據本發明一些實施例，藉由在金屬墊34上層疊例如預浸材料（preperg）薄膜的介電膜來形成基板36。根據替代地實施例，藉由在金屬墊34上塗覆（coat）例如聚合物的可流動介電材料，且接著固化此可流動介電材料來形成基板36。根據另一些實施例，藉由沉積（例如，使用化學氣相沉積法（chemical vapor deposition method））介電材料或透過黏著薄膜（未繪示）黏著介電板（例如，氧化矽板、氮化矽板、或類似材料）來形成基板36。因此上述黏著薄膜將金屬墊34嵌入其中，並將使其頂表面接觸基板36。基板36可以在其中包括纖維（fiber）。根據另一些實施例，藉由沉積半導體材料（例如，矽）或透過黏著薄膜（未繪示）黏著半導體板（例如，矽基板）來形成基板36。金屬箔38可以由銅（copper）、鋁（aluminum）、或其他類似金屬材料所形成。
第6圖繪示出穿透基板36及金屬箔38的開口40的形成。此個別製程繪示於第24圖所示的製程流程中的製程310中。此形成方法包括雷射鑽孔（laser drilling）、蝕刻、或類似方法。因此，透過開口40暴露金屬墊34A。另一方面，金屬墊34B被基板36及金屬箔38覆蓋，並沒有暴露出來。
接著，在例如去污製程（desmear process）中清潔如第6圖所示的結構，以去除在先前製程中產生的副產物及殘留物。接著進行電鍍製程以在基板36中形成導通孔（through-via）42，如第7圖所示。此個別製程繪示於第24圖所示的製程流程中的製程312中。根據其中基板36係由半導體材料（例如，矽）所形成的一些實施例，可以形成隔離層以圍繞（encircle）導通孔42，以將導通孔42與基板36電性絕緣。亦進行圖案化製程以形成金屬墊44，金屬墊44可以包括電鍍金屬材料，並可能包括金屬箔38的一些部份。
參考第8圖，在金屬墊44及基板36之上形成介電層46。可以使用有機材料來形成介電層46，有機材料可以擇自聚苯並噁唑（polybenzoxazole, PBO）、聚醯亞胺（polyimide）、苯並環丁烯（benzocyclobutene, BCB）、或類似材料。或者，介電層46可以包括非有機介電材料，例如氧化矽、氮化矽、碳化矽（silicon carbide）、氮氧化矽（silicon oxynitride）、或類似材料。在介電層46中形成開口（被重分佈線（redistribution lines, RDLs）48佔據）以暴露金屬墊44。可以透過光微影製程來形成上述開口。
接著，形成重分佈線48以電性連接至金屬墊44及導通孔42。此個別製程繪示於第24圖所示的製程流程中的製程314中。重分佈線48包括位於介電層46之上的金屬跡線（metal traces）（金屬線）以及延伸至位於介電層46中的開口中的通孔（via），以電性連接至金屬墊44。根據本發明一些實施例，在電鍍製程中形成重分佈線48，其中每個重分佈線48包括晶種層以及位於上述晶種層之上的電鍍金屬材料。上述晶種層以及電鍍材料可以由相同的材料或不同的材料所形成。舉例來說，上述晶種層可以由例如鈦、銅的金屬所形成，或可以包括鈦層及位於鈦層之上的銅層。上述電鍍金屬材料可以包括銅或其他金屬。
形成額外的介電層50以覆蓋重分佈線48及介電層46。介電層50可以相同於形成介電層46的候選材料所形成。接著在介電層50中形成開口52，以暴露重分佈線48的金屬墊部份。可以透過雷射鑽孔（laser drilling）、蝕刻、或類似方法來形成此開口52。在整個說明書中，包括晶種層24、剛性層32、金屬間隔物30、以及其上方部件的結構部份被一併稱為中介物晶圓60。
然後，將中介物晶圓60自載體20剝離（de-bond）。此個別製程繪示於第24圖所示的製程流程中的製程316中。可以藉由將光（例如，雷射束）投射在離型膜22上來進行剝離，且此光穿透上述透明載體20。因此，離型膜22被分解，且中介物晶圓60脫離載體20。然後，透過例如蝕刻來去除金屬晶種層24。所得之中介物晶圓60如第9圖所示。
第10圖繪示出剛性層32的圖案化，以露出金屬墊34A。此個別製程繪示於第24圖所示的製程流程中的製程318中。此圖案化可以包括蝕刻製程，其中包括光微影製程。根據本發明一些實施例，上述剛性層32包括直接位於金屬板34B（如果有形成的話）下方的部份。相對於金屬板34B的尺寸，剩餘的剛性層32可以具有不同的尺寸。舉例來說，第10圖繪示出邊緣32A的位置的一些範例。如邊緣32A所示，剛性層32可以具有與金屬板34B的個別邊緣齊平的邊緣。剛性層32還可以具有自金屬板34B的邊緣凹入的邊緣，或可以具有延伸超出金屬板34B的邊緣的部份。
第11A圖繪示出中介物晶圓60接下來的形成。根據一些實施例，形成金屬柱62以連接至金屬墊34A。此個別製程繪示於第24圖所示的製程流程中的製程320中。上述形成製程包括將中介物晶圓60上下翻轉（flip）、在中介物晶圓60之上形成圖案化電鍍遮罩（例如光阻，未繪示）、電鍍金屬柱62、以及去除上述電鍍遮罩。還可以使用上述電鍍遮罩在金屬柱62上電鍍焊料區（solder region）64。可以進行回焊（reflow）製程以回焊此悍料區64。在形成中介物晶圓60之後，可以進行單離（singulation）製程來鋸斷中介物晶圓60，以形成複數個相同的中介物60’。
根據一些替代性實施例，第11B圖繪示出中介物60’的剖面示意圖。除了去除了所有的剛性層32（第9圖），並在金屬間隔物30上形成焊料區66以外，第11B圖所示的中介物60’相似於第11A圖所示的中介物60’。除了在剛性層32的圖案化（第10圖）中去除了所有的剛性層32以外，用於形成如第11B圖所示的中介物60’的製程相似於第1圖至第11A圖中所示的製程。可以進行額外的電鍍製程以在金屬間隔物30上電鍍焊料，且焊料區66與焊料區64一起回悍。上述焊料區64及66可以由無鉛焊料（lead-free solder）所形成。根據本發明一些實施例，金屬間隔物30為不連續的金屬柱，如第23A及23B圖所示。
根據一些替代性實施例，第11C圖繪示出中介物60’的剖面示意圖。除了沒有形成如第11A圖所示的金屬柱62及焊料區64以外，第11C圖所示的中介物60’相似於第11A圖所示的中介物60’。取而代之地，形成焊料區68作為中介物60’的一部份。可以藉由將焊球放置在金屬墊34A上，然後進行回焊製程來形成焊料區68。或者，可以藉由在金屬墊34A上電鍍焊料區，然後進行回焊製程來形成焊料區68。焊料區68亦可以由無鉛焊料所形成。
根據一些替代性實施例，第11D圖繪示出中介物60’的剖面示意圖。除了沒有形成金屬間隔物30以外，第11D圖所示的中介物60’相似於第11A圖所示的中介物60’。除了跳過用於形成金屬間隔物30的步驟（第1及第2圖中所示的步驟），而進行如第3至第10圖及第11C圖中所示的步驟以外，用於形成如第11D圖所示的中介物60’的製程相似於第1圖至第11A圖中所示的製程。
位於剛性層32之上的中介物60’（第11A、11B、11C、以及11D圖）的部份具有厚度T1（標示於第11A圖中），且剛性層32具有厚度T2。根據本發明一些實施例，厚度T2小於厚度T1的約1/3。比值T2/T1也可以在約1/5及約1/3之間的範圍。厚度T1可以在約50奈米（nm）及約300奈米之間的範圍。金屬間隔物30的寬度W5可以在約20微米（µm）及約300微米之間的範圍。金屬柱62的寬度W6可以在約50微米及約300微米之間的範圍。
第12至19A圖係根據一些實施例，繪示出形成整合型扇出（integrated fan-out, InFO）封裝的各個中間階段的剖面示意圖，以及具有中介物的扇出型封裝的整合。如第12圖至第19圖所示的製程亦在如第25圖所示的製程流程400中示意性地反映。
第12圖繪示出載體120以及形成在載體120上的離型膜122。載體120可以是玻璃載體、矽晶圓、有機載體、或類似載體。離型膜122可以由以聚合物為主的材料所形成（例如，光熱轉換（LTHC）材料）。在離型膜122上形成介電層124。根據本發明一些實施例，介電層124可以由聚合物所形成，其可以光敏材料（photo-sensitive material），例如聚苯並噁唑（polybenzoxazole, PBO）、聚醯亞胺（polyimide）、苯並環丁烯（benzocyclobutene, BCB）、或類似材料。
在介電層124之上形成重分佈線126。此個別製程繪示於第25圖所示的製程流程中的製程402中。重分佈線126的形成包括形成在上述介電層124之上形成晶種層（未繪示）、在上述晶種層之上形成例如光阻的圖案化電鍍遮罩（未繪示）、且接著在暴露的晶種層上電鍍重分佈線126。接著去除圖案化電鍍遮罩以及被上述圖案化電鍍遮罩覆蓋的晶種層的部份，留下如第12圖所示的重分佈線126。根據本發明一些實施例，上述晶種層包括銅層、或包括鈦層及位於鈦層之上的銅層的複合層（composite layer）。可以使用例如物理氣相沈積（PVD）來形成此晶種層。可以使用例如無電極電鍍（electro-less plating）來進行上述電鍍。
進一步參照第12圖，在重分佈線126上形成介電層128。介電層128的底表面接觸重分佈線126及介電層124的頂表面。根據本發明一些實施例。上述介電層128由聚合物所形成，其可以是光敏材料（photo-sensitive material），例如聚苯並噁唑（polybenzoxazole, PBO）、聚醯亞胺（polyimide）、苯並環丁烯（benzocyclobutene, BCB）、或類似材料。接著將介電層128圖案化以在其中形成開口130。透過介電層128中的開口130暴露重分佈線126的一些部份。
接著，參照第13圖，在重分佈線126之上形成介電層132及重分佈線134，其中重分佈線134電性連接至重分佈線126。上述重分佈線134包括位於介電層128及個別介電層132之上的金屬跡線（metal traces）（金屬線）。上述重分佈線134還包括延伸至位於介電層128及個別介電層132中的開口中的通孔（via）。也可以在電鍍製程中形成重分佈線134，其中每個重分佈線134包括晶種層（未繪示）以及位於晶種層之上的電鍍金屬材料。上述晶種層以及電鍍材料可以由相同的材料或不同的材料所形成。上述重分佈線134可以包括鋁、銅、鎢、或類似材料的金屬或金屬合金。
介電層132可以使用聚合物來形成，上述聚合物可以選自與介電層128相同的候選材料群組。舉例來說，介電層132可以由聚苯並噁唑（polybenzoxazole, PBO）、聚醯亞胺（polyimide）、苯並環丁烯（benzocyclobutene, BCB）、或類似材料所形成。或者，介電層132可以包括非有機介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、或類似材料。
第13圖進一步繪示出接合墊136（包括136A及136B）的形成，接合墊136連接至重分佈線134。重分佈線134、介電層132、以及接合墊136的形成繪示於第25圖所示的製程流程中的製程404中。上述接合墊136可以包括接合墊136A，並且可能包括接合墊136B。接合墊136的形成可以採用與形成重分佈線134相似的方法及材料。應當理解，雖然在一些實施例的所示範例中，顯示了兩個重分佈線134(亦可稱為重分佈線層134)以及各自的介電層，但是可以根據佈線需求採用更少或更多的介電層及重分佈線層。舉例來說，可以存在單一重分佈線層，或三個、四個、或更多的重分佈線層。在整個說明書中，位於第13圖中的離型膜122之上的部件一併稱為內連線結構140。
接下來，參照第14圖，封裝組件142接合至內連線結構140。此個別製程繪示於第25圖所示的製程流程中的製程406中。根據本發明一些實施例，封裝組件142為系統整合晶片（System-on-Chip, SoC）晶粒。根據替代性實施例，封裝組件142為中央處理單元（Central Processing Unit, CPU）晶粒、繪圖處理單元（Graphic Processing Unit, GPU）晶粒、微控制單元（Micro Control Unit, MCU）晶粒、輸入-輸出（input-output, IO）晶粒、基頻（BaseBand, BB）晶粒、應用處理器（Application processor, AP）晶粒、射頻前端（Radio Frequency Front End, RFFE）晶粒、電源管理積體電路（Power Management IC, PMIC）晶粒、或類似晶粒。封裝組件142也可以是在其中包括裝置晶粒的封裝或晶粒堆疊。此外，封裝組件142可以包括擇自前述晶粒類型中的不同類型的晶粒。
封裝組件142包括接合至接合墊136B的電性連接件144。封裝組件142可以更近一步包括半導體基板148，半導體基板148可以是矽基板。在封裝組件142中形成積體電路裝置146，積體電路裝置146可以包括主動裝置（例如，電晶體及/或二極體）、以及被動裝置（例如，電容器、電阻器、或類似裝置）。可以透過焊料接合（solder bonding）、金屬對金屬直接接合（metal-to-metal direct bonding）、或類似方法來進行上述接合。在將封裝組件142接合至內連線結構140之後，將底部填充物（underfill）150分配至封裝組件142及內連線結構140之間的空隙中，從而形成扇岀型封裝152。此個別製程繪示於第25圖所示的製程流程中的製程408中。
接下來，如第15圖所示，將中介物60’對準扇岀型封裝152。根據一些實施例，使用如第11A圖所示的中介物60’。將焊料區64放置在金屬墊136A上。然後進行回焊製程，以將中介物60’接合至扇岀型封裝152，其中焊料區64將金屬柱62連接至金屬墊136A。所得之結構如第16圖所示。此個別製程繪示於第25圖所示的製程流程中的製程410中。金屬柱62的底表面可以低於剛性層32（亦可稱為剛性介電層32）及金屬間隔物30的底表面。
在接合製程之後，將密封材（encapsulant）154分配至以將中介物60’及扇岀型封裝152之間的空隙中。此個別製程繪示於第25圖所示的製程流程中的製程412中。由此形成封裝體156。根據本發明一些實施例，上述密封材154包括模製化合物（molding compound），可以使用轉移模製（transfer molding）來施加模製化合物。根據本發明其他實施例，上述密封材154包括底部填充物。
金屬間隔物30及剛性層32的底部接觸封裝組件142的頂表面。金屬間隔物30及剛性層32具有許多功能。在接合製程中，金屬間隔物30及剛性層32維持中介物60’及扇岀型封裝152之間的間隔距離，並防止中介物60’太過靠近封裝組件142。而且，金屬間隔物30及剛性層32防止焊料區64被壓碎並彼此橋接。此外，由於金屬間隔物30及剛性層32填充空隙的一些中央部份，因此在中介物60’及封裝組件142之間較不會形成空孔（void）。透過消除空孔以及藉由金屬間隔物30及剛性層32來維持間隔距離，減少了中介物60’的翹曲。
在後續製程中，將封裝體156自載體120剝離。此個別製程繪示於第25圖所示的製程流程中的製程414中。可以藉由將光（例如，雷射束）投射在離型膜122上來進行剝離，且此光穿透上述透明載體120。因此，離型膜122被分解，且封裝體156脫離載體120。由此暴露介電層124。所得之封裝體156如第17圖所示。封裝體156可以是複合晶圓（composite wafer）。
第18圖繪示出電性連接件158的形成。根據本發明一些實施例，在介電層124中形成開口以暴露重分佈線126中的金屬墊，舉例來說，透過雷射鑽孔（laser drilling）、或蝕刻。然後形成電性連接件158。上述電性連接件158可以包括焊料區、金屬柱、在其上具有焊料層的金屬柱、或類似連接件。
第19A圖繪示出透過焊料區160將（頂部）封裝組件159接合至封裝體156，由此形成封裝體166。此封裝體166亦可稱為封裝層疊（Package-on-Package, PoP）結構。此個別製程繪示於第25圖所示的製程流程中的製程416中。根據本發明一些實施例，封裝組件159（亦可稱為封裝體159）包括封裝基板161以及裝置晶粒162，上述裝置晶粒162可以是記憶體晶粒，例如靜態隨機存取記憶體（Static Random Access Memory, SRAM）晶粒、動態隨機存取記憶體（Dynamic Random Access Memory, DRAM）晶粒、或類似晶粒。根據本發明一些實施例，將底部填充物164分配至封裝體159及位於封裝體159下方的封裝體156之間的空隙中，然後固化底部填充物164。根據本發明其他實施例，封裝體159及位於封裝體159下方的封裝體156之間的空隙中沒有被分配底部填充物，且上述空隙保持未填充。可以進行單離製程來鋸斷封裝體156，封裝體156可以是複合晶圓（重建晶圓（reconstructed wafer）），以形成複數個封裝體156’，其中封裝體159接合在封裝體156’上。由此形成封裝體166，封裝體166包括與封裝體159接合的封裝體156’。
根據本發明一些實施例，剛性層32具有寬度W2，且封裝組件142具有寬度W3。根據本發明一些實施例，寬度W2小於寬度W3。根據一些實施例，比值W2/W3可以在約0.5及約0.9之間的範圍。
第19B、19C、19D、及19E圖係根據一些實施例，繪示出封裝的剖面示意圖。除非另有說明，否則這些實施例中的組件的材料以及形成方法基本上與相同的組件相同，這些組件藉由第1至第19A圖所示的實施例中的相同參照符號來表示。因此，可以在第1至第19A圖所示的實施例的討論中找到關於第19B、19C、19D及19E圖所示的組件的形成製程及材料的細節。
第19B圖係根據一些替代性實施例，繪示出封裝體166的剖面示意圖。除了使用第11B圖所示的中介物60’（且沒有形成第11B圖中所示的焊料區66）以外，第19B圖所示的封裝相似於第19A圖所示的封裝。用於形成第19B圖的封裝的製程基本上相同於第12圖至第19A圖中所示的製程。由於去除了金屬間隔物30周圍的剛性層32，密封材154將被填充以圍繞金屬間隔物30及與金屬間隔物30接觸。
第19C圖係根據另一些替代性實施例，繪示出封裝體166的剖面示意圖。除了使用第11C圖所示的中介物60’以外，第19C圖所示的封裝相似於第19A圖所示的封裝。用於形成第19C圖的封裝的製程基本上相同於第12圖至第19A圖中所示的製程（除了中介物60’的不同以外）。
第19D圖係根據另一些替代性實施例，繪示出封裝體166的剖面示意圖。除了在封裝組件142的背面上形成金屬層170，且焊料區66形成為接合至金屬層170以外，第19D圖所示的封裝相似於第19A圖所示的封裝。形成第19D圖中的封裝體166的過程中的一些中間階段的剖面示意圖在第20至22圖中示出，這將在後續討論的過程中討論。
第19E圖係根據另一些替代性實施例，繪示出封裝體166的剖面示意圖。除了使用第11D圖所示的中介物60’，且沒有形成金屬間隔物30以外，第19E圖所示的封裝相似於第19A圖所示的封裝。
第23A、23B、23C、及23D圖係根據一些實施例，繪示出金屬間隔物30的俯視示意圖。第23A圖係根據一些實施例，繪示出包括複數個不連續部份的金屬間隔物30，其可以具有矩形的俯視形狀。根據一些實施例，水平尺寸W1可以在約20微米及約300微米之間的範圍。上述金屬間隔物30可以均勻地排列，舉例來說，具有可重複的圖案（例如，陣列、蜂巢（beehive）圖案、或類似圖案）。除了金屬間隔物30的俯視形狀為圓形以外，第23B圖所示的金屬間隔物30相似於第23A圖所示的金屬間隔物30。第23C圖繪示出將金屬間隔物30形成為柵狀（grid），此柵狀金屬間隔物30包括連接在一起以形成柵狀的水平條（strip）及垂直條。第23D圖繪示出將金屬間隔物30形成為細長且不連續的條狀。相較於形成為大實心金屬板的金屬間隔物，形成如第23A、23B、23C、及23D圖中所示的金屬間隔物30可以在不損害其功能的情況下，降低在電鍍製程中的圖案負載效應（pattern loading effect）。
在第19A、19B、19C、及19D圖中，金屬間隔物30、金屬板34B、以及金屬層170（第19D圖）可以電性連接至封裝組件142中的半導體基板148。根據其他實施例，金屬間隔物30、金屬板34B、以及金屬層170用於散熱，並且不用於電性連接至半導體基板148。然而，這些部件的頂端在金屬板34B的頂表面及側壁處終止，或者如果沒有形成金屬板34B，則在金屬間隔物30的頂表面處終止。因此，將金屬間隔物30、金屬板34B、以及金屬層170（第19D圖）配置為不允許電流流通。當在金屬層170及半導體基板148之間使用黏著薄膜（如將在後續段落中討論的）時，此黏著薄膜可以是導電的或電性絕緣的。因此，當黏著薄膜為電性絕緣時，金屬板34B以及金屬層170也可以是電性浮接（electrically floating）的。
第20至22D圖繪示出形成如第19D圖所示的封裝的各個中間階段的剖面示意圖。除非另有說明，否則這些實施例中的組件的材料以及形成方法基本上與相同的組件相同，這些組件藉由第12至第19A圖所示的實施例中的相同參照符號來表示。
參照第20圖，除了在封裝組件142的背面（所繪示的頂表面）處包括金屬層170以外，這些實施例的初始步驟基本上與第12至第14圖所示的步驟相同。所得之封裝152如第20圖所示。根據本發明一些實施例，金屬層170與基板148物理性接觸，上述基板148可以是半導體基板。根據本發明一些實施例，金屬層170透過黏著薄膜（未繪示）附接至基板148的背面（所繪示的頂表面）。上述金屬層170可以包括銅層、鈦層、包括鈦層及位於鈦層之上的銅層的複合Ti/Cu層、複合TiN/Cu層、複合Ti/Cu/Ti層、複合Al/Ti/Ni/Ag層、或類似膜層。在將封裝組件142接合至內連線結構140之前，金屬層170預先形成為封裝組件142的頂表面層。舉例來說，在從個別晶圓切割封裝組件142之前，可以在封裝組件142上形成金屬層170。因此，金屬層170的所有邊緣都可以與半導體基板148的個別邊緣齊平。金屬層170也可以是在封裝組件142的整個頂表面上延伸的毯覆層。此外，可以透過金屬箔層疊、沉積（例如，使用物理氣相沈積（PVD）或化學氣相沈積（CVD））、黏著（例如，透過黏著薄膜）、或類似方法來形成金屬層170。金屬層170可具有範圍在約0.3微米及約150微米之間的厚度。
接下來，參照第21圖，第11B圖中所示的中介物60’對準封裝152。焊料區64對準金屬墊136A且放置在金屬墊136A上。然後進行回焊，使得焊料區64被回焊以將金屬墊136A連接至金屬柱62。此外，焊料區66被回焊以將金屬間隔物30接合至金屬層170。焊料區66及金屬間隔物30可以保持間隔距離，並且還具有向上耗散封裝組件142中產生的熱能的功能。此外，透過焊料區66，防止中介物60’向上及向下翹曲，且顯著降低了所得之封裝的翹曲。在後續的製程步驟中，類似於第17、18、以及19A圖所示的製程步驟，形成如第19D圖所示的封裝體166。
在前述實施例中，根據本發明一些實施例討論一些製程及部件。也可以包括其他部件及製程。舉例來說，可以包括測試結構以幫助三維（three-dimensional, 3D）封裝或三維積體電路（3DIC）裝置的驗證測試。舉例來說，上述測試結構可以包括形成在重分佈層中或在基板上的測試墊，以使用探針及/或探針卡、及類似裝置來測試三維封裝或三維積體電路。可以對中間結構及最終結構進行驗證測試。另外，此處揭露的結構及方法可以與測試方法結合使用，此測試方法包括已知良好晶粒的中間驗證，以提升良率及降低成本。
本發明實施例具有一些優點。藉由形成剛性層及/或金屬間隔物，定義中介物及位於中介物下方的封裝組件之間的間隔距離，以具有所欲之數值。由此降低了所得之封裝的翹曲。
根據本發明一些實施例，一方法包括形成中介物（interposer），形成中介物的步驟包括形成剛性介電層；以及去除部份剛性介電層；將封裝組件接合至內連線結構；將中介物接合至內連線結構，其中上述中介物中的間隔物具有底表面，此間隔物的底表面接觸封裝組件的頂表面，且此間隔物包括包括一部件，此部件擇自由金屬部件、剛性介電層、及上述之組合所組成的群組；以及對內連線結構進行晶圓切割（die-saw）。在一實施例中，此方法更包括在載體上形成上述內連線結構，當內連線結構位於載體上時，將上述封裝組件接合至內連線結構。在一實施例中，此方法更包括形成上述金屬部件，且形成上述剛性介電層以將金屬部件嵌入其中；以及進行平坦化製程以使金屬部件的表面與剛性介電層的表面齊平。在一實施例中，在去除部份剛性介電層的步驟中，去除整個剛性介電層。在一實施例中，此方法更包括在上述金屬部件上形成焊料區，且此焊料區作為一部份之中介物，其中在中介物接合至內連線結構之後，焊料區接觸封裝組件。在一實施例中，其中在去除部份剛性介電層的步驟中，去除剛性介電層的第一部份，且剛性介電層的第二部份未被去除。在一實施例中，上述間隔物包括上述金屬部件及焊料區，上述封裝組件包括裝置晶粒，此裝置晶粒包括半導體基板及位於半導體基板上的金屬層，且焊料區將金屬部件連接至金屬層。
根據本發明一些實施例，一方法包括形成中介物，形成此中介物的步驟包括在第一載體之上電鍍金屬間隔物；形成介電層以將金屬間隔物嵌入其中；在介電層之上形成基板；形成穿透基板的多個導通孔（through-vias） ；在上述導通孔之上形成複數個第一重分佈線，且上述第一重分佈線電性耦接至此些導通孔；去除第一載體以暴露介電層；以及圖案化介電層以去除介電層的第一部份，其中介電層的第二部份留下；在第二載體之上形成內連線結構；將封裝組件接合至此內連線結構；以及將上述中介物接合至內連線結構，其中金屬間隔物及介電層的第二部份將封裝組件與基板隔開。在一實施例中，形成中介物的步驟更包括在金屬間隔物上形成焊料區。在一實施例中，上述封裝組件包括：一半導體基板；以及位於半導體基板之上的毯覆金屬層，其中當中介物接合至內連線結構時，同時將焊料區接合至毯覆金屬層。在一實施例中，此方法更包括在介電層上形成複數個金屬墊；以及在中介物上形成複數個金屬柱，其中上述導通孔及金屬柱位於上述金屬墊的相反表面；以及形成複數個焊料區，每個焊料區位於上述金屬柱的其中一者上。在一實施例中，此方法更包括在介電層上形成複數個金屬墊；以及在中介物上形成複數個焊料區，其中上述導通孔及複數個焊料區位於複數個金屬墊的相反表面上。在一實施例中，形成基板的步驟包括層疊一膜層。在一實施例中，形成介電層以將金屬間隔物嵌入其中的步驟包括：在金屬間隔物上層疊介電膜；以及平坦化金屬間隔物及介電膜。
根據本發明一些實施例，一封裝包括內連線結構，上述內連線結構包括多個接合墊；位於內連線結構之上且接合至內連線結構的封裝組件；位於內連線結構之上且接合至內連線結構的中介物，其中中介物包括重疊封裝組件的金屬部件；將金屬部件包覆於其中的剛性介電層；位於剛性介電層上的多個重分佈線；以及接合至內連線結構的多個導電部件，其中此些導電部件電性耦接至內連線結構中的接合墊；以及接觸剛性介電層的多個側壁及封裝組件的頂表面的密封材（encapsulant）。在一實施例中，此封裝更包括位於剛性介電層之上的基板；以及位於金屬部件及剛性介電層之上且接觸金屬部件及剛性介電層的金屬板，其中此金屬板位於基板中，且此金屬板的底表面大體上共平面於基板的底表面。在一實施例中，此封裝組件包括裝置晶粒，此裝置晶粒包括半導體基板，其中金屬部件及剛性介電層與半導體基板的頂表面物理性接觸。在一實施例中，此中介物更包括：位於剛性介電層之上且接觸剛性介電層的基板；以及位於基板中的多個導通孔，其中上述導通孔將重分佈線電性耦接至導電部件。在一實施例中，剛性介電層包括Ajinomoto增層膜（Ajinomoto Build-up Film, ABF）。在一實施例中，上述導電部件更包括多個金屬柱，且這些金屬柱的底表面延伸至封裝組件的頂表面下方。
以上概略說明了本發明數個實施例的部件，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
20、120‧‧‧載體22、122‧‧‧離型膜24‧‧‧金屬晶種層26‧‧‧電鍍遮罩28‧‧‧開口30‧‧‧金屬間隔物32‧‧‧剛性層32A‧‧‧邊緣34、34A、34B、44‧‧‧金屬墊36‧‧‧基板38‧‧‧金屬箔40、52、130‧‧‧開口42‧‧‧導通孔46、50、124、128、132‧‧‧介電層48、126、134‧‧‧重分佈線60‧‧‧中介物晶圓60'‧‧‧中介物62‧‧‧金屬柱64、66、68、160‧‧‧焊料區136、136A、136B‧‧‧接合墊140‧‧‧內連線結構142、159‧‧‧封裝組件144、158‧‧‧電性連接件146‧‧‧積體電路裝置148‧‧‧半導體基板150、164‧‧‧底部填充物152‧‧‧扇出型封裝154‧‧‧密封材156、156'、166‧‧‧封裝體161‧‧‧封裝基板162‧‧‧裝置晶粒170‧‧‧金屬層300、400‧‧‧製程流程302、304、306、308、310、312、314、316、318、320、322、402、404、406、408、410、412、414、416、418‧‧‧製程T1、T2‧‧‧厚度W1‧‧‧水平尺寸W2、W3、W5、W6‧‧‧寬度
以下將配合所附圖式詳述本發明的一些實施例。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的部件。 第1-10、11A圖係根據一些實施例，繪示出形成中介物的各個中間階段的剖面示意圖。 第11B、11C、及11D圖係根據一些實施例，繪示出中介物的剖面示意圖。 第12-18、19A圖係根據一些實施例，繪示出形成包括中介物及扇出型封裝的封裝的各個中間階段的剖面示意圖。 第19B、19C、19D、及19E圖係根據一些實施例，繪示出封裝體的剖面示意圖。 第20至22圖係根據一些實施例，繪示出形成包括中介物及扇出型封裝的封裝體的各個中間階段的剖面示意圖。 第23A、23B、23C、及23D圖係根據一些實施例，繪示出金屬間隔物的俯視示意圖。 第24及25圖係根據一些實施例，繪示出用於形成封裝體的製程流程。
30‧‧‧金屬間隔物
32‧‧‧剛性層
32A‧‧‧邊緣
34A、34B、44‧‧‧金屬墊
36‧‧‧基板
42‧‧‧導通孔
50、124、128、132‧‧‧介電層
48、126、134‧‧‧重分佈線
60'‧‧‧中介物
62‧‧‧金屬柱
64、160‧‧‧焊料區
136A‧‧‧接合墊
140‧‧‧內連線結構
142、159‧‧‧封裝組件
158‧‧‧電性連接件
154‧‧‧密封材
156、156'、166‧‧‧封裝體
161‧‧‧封裝基板
162‧‧‧裝置晶粒
164‧‧‧底部填充物
W2、W3‧‧‧寬度

Claims (20)

  1. 一種半導體封裝的形成方法，包括： 形成一中介物（interposer），形成該中介物的步驟包括： 形成一剛性介電層； 去除部份該剛性介電層； 將一封裝組件接合至一內連線結構； 將該中介物接合至該內連線結構，其中該中介物中的一間隔物具有一底表面，該間隔物的該底表面接觸該封裝組件的一頂表面，且該間隔物包括一部件，該部件擇自由一金屬部件、該剛性介電層、及上述之組合所組成的群組；以及 對該內連線結構進行晶圓切割（die-saw）。
  2. 如申請專利範圍第1項所述之半導體封裝的形成方法，更包括在一載體上形成該內連線結構，當該內連線結構位於該載體上時，將該封裝組件接合至該內連線結構。
  3. 如申請專利範圍第1項所述之半導體封裝的形成方法，更包括： 形成該金屬部件，且形成該剛性介電層以將該金屬部件嵌入其中；以及 進行平坦化製程以使該金屬部件的一表面與該剛性介電層的一表面齊平。
  4. 如申請專利範圍第1項所述之半導體封裝的形成方法，其中在去除部份該剛性介電層的步驟中，去除整個該剛性介電層。
  5. 如申請專利範圍第4項所述之半導體封裝的形成方法，更包括在該金屬部件上形成一焊料區（solder region），且該焊料區作為一部份之該中介物，其中在該中介物接合至該內連線結構之後，該焊料區接觸該封裝組件。
  6. 如申請專利範圍第1項所述之半導體封裝的形成方法，其中在去除部份該剛性介電層的步驟中，去除該剛性介電層的一第一部份，且該剛性介電層的一第二部份未被去除。
  7. 如申請專利範圍第1項所述之半導體封裝的形成方法，其中該間隔物包括該金屬部件及一焊料區，該封裝組件包括一裝置晶粒（device die），該裝置晶粒包括一半導體基板及位於該半導體基板上的一金屬層，且該焊料區將該金屬部件連接至該金屬層。
  8. 一種半導體封裝的形成方法，包括： 形成一中介物（interposer），形成該中介物的步驟包括： 在一第一載體之上電鍍一金屬間隔物； 形成一介電層以將該金屬間隔物嵌入其中； 在該介電層之上形成一基板； 形成多個穿透該基板的導通孔（through-vias）； 在該些導通孔之上形成複數個第一重分佈線，且該複數個第一重分佈線電性耦接至該些導通孔； 去除該第一載體以暴露該介電層； 圖案化該介電層以去除該介電層的一第一部份，其中該介電層的一第二部份留下； 在一第二載體之上形成一內連線結構； 將一封裝組件接合至該內連線結構；以及 將該中介物接合至該內連線結構，其中該金屬間隔物及該介電層的該第二部份將該封裝組件與該基板隔開。
  9. 如申請專利範圍第8項所述之半導體封裝的形成方法，其中形成該中介物的步驟更包括在該金屬間隔物上形成一焊料區。
  10. 如申請專利範圍第9項所述之半導體封裝的形成方法，其中該封裝組件包括： 一半導體基板；以及 一毯覆金屬層，位於該半導體基板之上，其中當該中介物接合至該內連線結構時，同時將該焊料區接合至該毯覆金屬層。
  11. 如申請專利範圍第8項所述之半導體封裝的形成方法，更包括： 在該介電層上形成複數個金屬墊； 在該中介物上形成複數個金屬柱，其中該些導通孔及該些金屬柱位於該些金屬墊的相反表面；以及 形成複數個焊料區，每個焊料區位於該些金屬柱的其中一者上。
  12. 如申請專利範圍第8項所述之半導體封裝的形成方法，更包括： 在該介電層上形成複數個金屬墊；以及 在該中介物上形成複數個焊料區，其中該些導通孔及該複數個焊料區位於該複數個金屬墊的相反表面上。
  13. 如申請專利範圍第8項所述之半導體封裝的形成方法，其中形成該基板的步驟包括層疊（laminate）一膜層。
  14. 如申請專利範圍第8項所述之半導體封裝的形成方法，其中形成該介電層以將該金屬間隔物嵌入其中的步驟包括： 在該金屬間隔物上層疊一介電膜；以及 平坦化該金屬間隔物及該介電膜。
  15. 一種半導體封裝，包括： 一內連線結構，該內連線結構包括多個接合墊； 一封裝組件，位於該內連線結構之上且接合至該內連線結構；以及 一中介物，位於該內連線結構之上且接合至該內連線結構，該中介物包括： 一金屬部件，重疊該封裝組件； 一剛性介電層，且該剛性介電層將該金屬部件包覆（encapsulating）於其中； 多個重分佈線，位於該剛性介電層上； 多個導電部件，接合至該內連線結構，其中該些導電部件電性耦接至該內連線結構中的該些接合墊；以及 一密封材（encapsulant），接觸該剛性介電層的多個側壁及該封裝組件的一頂表面。
  16. 如申請專利範圍第15項所述之半導體封裝，更包括： 一基板，位於該剛性介電層之上；以及 一金屬板，位於該金屬部件及該剛性介電層之上且接觸該金屬部件及該剛性介電層，其中該金屬板位於該基板中且具有一底表面，該金屬板的該底表面大體上共平面於該基板的一底表面。
  17. 如申請專利範圍第15項所述之半導體封裝，其中該封裝組件包括一裝置晶粒，該裝置晶粒包括一半導體基板，其中該金屬部件及該剛性介電層與該半導體基板的一頂表面物理性接觸。
  18. 如申請專利範圍第15項所述之半導體封裝，其中該中介物更包括： 一基板，位於該剛性介電層之上且接觸該剛性介電層；以及 多個導通孔，位於該基板中，其中該些導通孔將該些重分佈線電性耦接至該些導電部件。
  19. 如申請專利範圍第15項所述之半導體封裝，其中該剛性介電層包括Ajinomoto增層膜（Ajinomoto Build-up Film, ABF）。
  20. 如申請專利範圍第15項所述之半導體封裝，其中該些導電部件包括多個金屬柱，且該些金屬柱的底表面延伸至該封裝組件的一頂表面下方。
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