TW202008335A - 源極驅動器的通道電路 - Google Patents

Abstract

一種源極驅動器的通道電路，包括第一數位類比轉換器、第二數位類比轉換器、第一開關、第二開關以及輸出緩衝電路。輸出緩衝電路的輸出端用以耦接至顯示面板的資料線。第一數位類比轉換器的輸出端耦接至輸出緩衝電路的多個輸入端中的第一輸入端。第二數位類比轉換器的輸出端耦接至輸出緩衝電路的多個輸入端中的第二輸入端。第一開關沿第一信號路徑設置在第一數位類比轉換器的輸出端與輸出緩衝電路的輸出端之間。第二開關沿第二信號路徑設置在第二數位類比轉換器的輸出端與輸出緩衝電路的輸出端之間。

Description

源極驅動器的通道電路

本發明是有關於一種電子電路，且特別是有關於一種源極驅動器的通道電路。

圖1是習知的一種源極驅動器的通道電路10的電路方塊（circuit block）示意圖。所述通道電路10包括數位類比轉換器（digital-to-analog converter, DAC）11與輸出緩衝電路12。輸出緩衝電路12的輸出端耦接至顯示面板20的資料線21。數位類比轉換器11的輸出端經由金屬線13耦接至輸出緩衝電路12的輸入端。數位類比轉換器11可以將數位的像素資料D11轉換為類比信號，並將所述類比信號經由金屬線13輸出給輸出緩衝電路12。輸出緩衝電路12可以將對應於所述類比信號的驅動信號輸出至顯示面板20的資料線21。

在數位類比轉換器11所輸出的所述類比信號發生轉態後，金屬線13的信號位準需要一段時間來恢復穩定（轉態至新的位準）。一般而言，金屬線13具有寄生電容（走線電容）C13，而輸出緩衝電路12的輸入端具有寄生電容（輸入電容）C12。寄生電容C12與C13是決定輸出緩衝電路12的輸入端信號的回轉率（Slew Rate）的因素的一個。無論如何，顯示面板20的操作頻率越來越高，亦即資料線21的一個線驅動週期越來越短。輸出緩衝電路12的輸入端信號的回轉率往往限制了顯示面板20的操作頻率的提升。

須注意的是，”先前技術”段落的內容是用來説明瞭解本發明。在”先前技術”段落所揭露的部份內容（或全部內容）可能不是本技術領域中具有通常知識者所知道的習知技術。在”先前技術”段落所揭露的內容，不代表該內容在本發明申請前已被本技術領域中具有通常知識者所知悉。

本發明提供一種源極驅動器的通道電路，以利於顯示面板的操作頻率的提升。

根據本發明的實施例，源極驅動器的通道電路包括：輸出緩衝電路，至少具有多個輸入端與輸出端，其中輸出緩衝電路的輸出端用以耦接至顯示面板的資料線；多個數位類比轉換器，包括第一數位類比轉換器與第二數位類比轉換器，其中第一數位類比轉換器的輸出端耦接至輸出緩衝電路的多個輸入端中的第一輸入端，第二數位類比轉換器的輸出端耦接至輸出緩衝電路的多個輸入端中的第二輸入端；第一開關，沿第一信號路徑設置在第一數位類比轉換器的輸出端與輸出緩衝電路的輸出端之間；以及第二開關，沿第二信號路徑設置在第二數位類比轉換器的輸出端與輸出緩衝電路的輸出端之間。

根據本發明的實施例，源極驅動器的通道電路包括：輸出緩衝電路，至少具有多個輸入端與輸出端，其中輸出緩衝電路的輸出端用以耦接至顯示面板的資料線；多個數位類比轉換器，包括第一數位類比轉換器與第二數位類比轉換器，其中第一數位類比轉換器的輸出端耦接至輸出緩衝電路的多個輸入端中的第一輸入端，第二數位類比轉換器的輸出端耦接至輸出緩衝電路的多個輸入端中的第二輸入端；其中當第一數位類比轉換器與第二數位類比轉換器當中的一個對圖框（frame）的目前掃描線進行像素資料轉換時，第一數位類比轉換器與第二數位類比轉換器當中的另一個對圖框的下一個掃描線進行像素資料轉換。

根據本發明的實施例，源極驅動器的通道電路包括：輸出緩衝電路，至少具有多個輸入端與輸出端，其中輸出緩衝電路的輸出端用以耦接至顯示面板的資料線；多個數位類比轉換器，包括第一數位類比轉換器與第二數位類比轉換器，其中第一數位類比轉換器的輸出端耦接至輸出緩衝電路的多個輸入端中的第一輸入端，第二數位類比轉換器的輸出端耦接至輸出緩衝電路的多個輸入端中的第二輸入端；其中對像素資料的各數值而言，當第一數位類比轉換器與第二數位類比轉換器當中的一個動作以進行像素資料轉換時，第一數位類比轉換器與第二數位類比轉換器當中的另一個不動作，以及第一資料鎖存電路及第二資料鎖存電路當中的一個進行像素資料轉換是取決於像素資料的數值。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在本案說明書全文（包括申請專利範圍）中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。本案說明書全文（包括申請專利範圍）中提及的「第一」、「第二」等用語是用以命名元件（element）的名稱，或區別不同實施例或範圍，而並非用來限制元件數量的上限或下限，亦非用來限制元件的次序。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

本發明諸實施例所述源極驅動器的通道電路具有多個數位類比轉換器。這些數位類比轉換器的任一個可以對輸出緩衝電路的多個信號路徑中的一個對應信號路徑進行充放電（亦即輸出類比信號）。當這些數位類比轉換器的其中一個數位類比轉換器對這些信號路徑的其中一個信號路徑進行充放電時，輸出緩衝電路的這些信號路徑中的另一個對應信號路徑可以提供對應的驅動信號給顯示面板的資料線。在這些信號路徑之間的切換操作，有利於顯示面板的操作頻率的提升。

圖2是依照本發明的一實施例所示出的一種源極驅動器200的通道電路210_1的電路方塊（circuit block）示意圖。源極驅動器200包括n個通道電路，例如圖2所示通道電路210_1至210_n。通道電路的數量n可以依照設計需求來決定。這些通道電路210_1至210_n的任何一個用以耦接至顯示面板30的多個資料線31_1至31_n中的一條對應資料線。基於這些通道電路210_1至210_n對資料線31_1至31_n的驅動操作，顯示面板30可以顯示影像。圖2所示顯示面板30可以參照圖1所示顯示面板20，而圖2所示資料線31_1至31_n可以參照圖1所示資料線21，故不再重複說明。

以下將說明圖2所示通道電路210_1的實施細節。在源極驅動器200中的其他通道電路（例如通道電路210_n）可以參照通道電路210_1的相關說明來類推，故不再重複說明。在圖2所示實施例中，通道電路210_1包括m個資料鎖存電路（例如資料鎖存電路211_1至211_m）、m個數位類比轉換器（digital-to-analog converter, DAC）（例如數位類比轉換器212_1至212_m）、m個開關（例如開關213_1至213_m）以及一個輸出緩衝電路214。數量詞m可以依照設計需求來決定，並且m大於1。

通過資料鎖存電路211_1至211_m之間與數位類比轉換器212_1至212_m之間的協作，可改善資料處理效率（功率消耗或處理速度至少其中的一個）。為達此目的，資料鎖存電路211_1至211_m的每一個的輸入端用以接收像素資料的位元資料的各自部分或全部。在一例中，資料鎖存電路211_1至211_m可用以鎖存像素資料的相同輸入位準範圍但在各圖框中不同的像素位置（例如不同掃描線）。在另一例中，資料鎖存電路211_1至211_m可用以接收像素資料的不同輸入位準範圍。此外，資料鎖存電路211_1至211_m也可用以依據不同的時序來鎖存像素資料，其是取決於設計需求及/或資料內容。

資料鎖存電路211_1的輸出端耦接至數位類比轉換器212_1的輸入端，數位類比轉換器212_1的輸出端耦接至輸出緩衝電路214多個輸入端當中的一輸入端（例如，第一輸入端）。以此類推，資料鎖存電路211_m的輸出端耦接至數位類比轉換器212_m的輸入端，數位類比轉換器212_m的輸出端耦接至輸出緩衝電路214多個輸入端當中的另一輸入端（例如，第二輸入端）。

資料鎖存電路211_1用以依據第一載入時序來載入資料，資料鎖存電路211_m（例如資料鎖存電路211_2）用以依據與第一載入時序不同的第二載入時序來載入資料。此外，第一載入時序可相關於開關213_1的切換時序，並且第二載入時序可相關於開關213_m的切換時序，其與開關213_1的切換時序不同。換句話說，載入時序與切換時序可一起設計或彼此匹配。例如，開關213_1可被導通以在像素資料被資料鎖存電路211_1載入或被數位類比轉換器212_1處理之後作為像素資料的信號路徑。類似地，開關213_2可被導通以在像素資料被資料鎖存電路211_2載入或被數位類比轉換器212_2處理之後作為像素資料的信號路徑。

在一些實施例中，第一載入時序及第二載入時序的每一個是取決於圖框中什麼像素資料被配置為待由資料鎖存電路211_1及211_2來鎖存。例如，在一些實施例中，第一載入時序及第二載入時序的每一個是分別取決於圖框中待由資料鎖存電路211_1及211_2來鎖存的像素資料的位置（例如像素資料所在的那一個掃描線）。在其他實施例中，第一載入時序及第二載入時序的每一個是取決於像素資料的至少一個位元。所述至少一個位元可相關於圖框中被配置為待由資料鎖存電路211_1及211_2來鎖存的像素資料的輸入位準範圍。

輸出緩衝電路214的輸出端用以耦接至顯示面板30的資料線31_1。輸出緩衝電路214具有m個信號路徑，例如信號路徑SP_1至SP_m。開關213_1沿信號路徑SP_1設置在數位類比轉換器212_1的輸出端與輸出緩衝電路214的輸出端之間。同理可推，開關213_m沿信號路徑SP_m設置在數位類比轉換器212_m的輸出端與輸出緩衝電路214的輸出端之間。這些開關213_1至213_m各自在不同的時間被導通（turn on）。

舉例來說，在第一期間，開關213_1被導通以啟用（activate）信號路徑SP_1，並且開關213_m被截止（turn off）以停用（deactivate）信號路徑SP_m。信號路徑SP_1被啟用，因此信號路徑SP_1可以傳輸數位類比轉換器212_1所輸出的第一伽馬電壓（GAMMA voltage）。因此，輸出緩衝電路214可以根據所述第一伽馬電壓而輸出驅動電壓給顯示面板30的資料線31_1。在信號路徑SP_m被停用的期間，數位類比轉換器212_m可以輸出第二伽馬電壓給信號路徑SP_m，但是信號路徑SP_m不會傳輸所述第二伽馬電壓。在所述第一期間後的第二期間，開關213_1被截止以停用信號路徑SP_1，並且開關213_m被導通以啟用信號路徑SP_m。信號路徑SP_m被啟用，因此信號路徑SP_m可以傳輸數位類比轉換器212_m所輸出的所述第二伽馬電壓。因此，輸出緩衝電路214可以根據所述第二伽馬電壓而輸出對應的驅動電壓給顯示面板30的資料線31_1。在信號路徑SP_1被停用的期間，數位類比轉換器212_1可以輸出第三伽馬電壓給信號路徑SP_1，但是信號路徑SP_1不傳輸所述第三伽馬電壓。

再舉例來說，在可為掃描線期間的第一期間，輸出緩衝電路214可以選擇將相關於輸出緩衝電路214的第一輸入端的信號的第一驅動信號經由輸出緩衝電路214的輸出端輸出給資料線31_1，以及資料鎖存電路211_m可以鎖存並輸出像素資料的位元資料的各自部份或是全部至數位類比轉換器212_m的輸入端。在第二期間，資料鎖存電路211_1鎖存並輸出像素資料的位元資料的各自部份或是全部至數位類比轉換器212_1的輸入端，以及輸出緩衝電路214選擇將相關於輸出緩衝電路214的第二輸入端的信號的第二驅動信號經由輸出緩衝電路214的輸出端輸出給資料線31_1。

基於上述實施方式，源極驅動器200的通道電路210_1的這些數位類比轉換器212_1至212_m的任一個可以對輸出緩衝電路214的多個信號路徑SP_1至SP_m中的一個對應信號路徑進行充放電（亦即輸出伽馬電壓）。當這些數位類比轉換器212_1至212_m的其中一個數位類比轉換器對這些信號路徑SP_1至SP_m的其中一個信號路徑進行充放電時，輸出緩衝電路214的這些信號路徑SP_1至SP_m中的另一個對應信號路徑可以提供對應的驅動電壓（驅動信號）給顯示面板30的資料線31_1。在這些信號路徑SP_1至SP_m之間的切換操作，有利於顯示面板的操作頻率的提升。

圖3是依照本發明的一實施例所示出的一種通道電路300的電路方塊示意圖。圖3所示通道電路300可以參照圖2所示通道電路210_1的相關說明。在圖3所示實施例中，通道電路300包括鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路350。圖3所示資料鎖存電路320a、數位類比轉換器330a與開關340a可以參照圖2所示資料鎖存電路211_1、數位類比轉換器212_1與開關213_1的相關說明，圖3所示資料鎖存電路320b、數位類比轉換器330b與開關340b可以參照圖2所示資料鎖存電路211_m、數位類比轉換器212_m與開關213_m的相關說明，而圖3所示輸出緩衝電路350可以參照圖2所示輸出緩衝電路214的相關說明。

資料鎖存電路320a的輸出端耦接至數位類比轉換器330a的輸入端，資料鎖存電路320b的輸出端耦接至數位類比轉換器330b的輸入端。資料鎖存電路320a可用以依據指示第一載入時序的第一載入信號（例如，載入信號Load_odd）來載入資料。資料鎖存電路320b可用以依據指示與第一載入時序不同的第二載入時序的第二載入信號（例如，載入信號Load_even）來載入資料。如圖5所示，第一載入信號與第二載入信號（例如，載入信號Load_odd與Load_even）的每一個的脈衝可在每一個掃描線期間來產生以使對應的資料鎖存電路來載入資料。資料鎖存電路320a、320b的每一個的鎖存期間的時間長度（例如，第一載入信號與第二載入信號的脈衝之間的時間長度）可為一個掃描線期間的時間長度的數倍（例如，此例為兩倍即m=2）。在產生第一載入信號以開始第一鎖存期間之後，第二載入信號可在第一鎖存期間產生以開始第二鎖存期間。資料鎖存電路320a在第一鎖存期間鎖存第一掃描線（例如，Line N）的像素資料，資料鎖存電路320b在第二鎖存期間鎖存第二掃描線（例如，Line N+1）的像素資料。類似於圖2，開關340a的第一切換時序是取決於指示第一載入時序的第一載入信號，開關340b的第二切換時序是取決於指示第二載入時序的第二載入信號。

在圖3所示實施例中，資料鎖存電路320a包括鎖存器321a以及電位移位器（level shifter）322a。鎖存器321a的輸入端耦接至鎖存器310，以接收像素資料PD的位元資料的各自部份或是全部。鎖存器321a的控制端受控於鎖存信號Load_odd。電位移位器322a的輸入端耦接至鎖存器321a的輸出端。電位移位器322a的輸出端耦接至數位類比轉換器330a的輸入端。資料鎖存電路320b包括鎖存器321b以及電位移位器322b。鎖存器321b的輸入端耦接至鎖存器310，以接收像素資料PD的位元資料的各自部份或是全部。鎖存器321b的控制端受控於鎖存信號Load_even。電位移位器322b的輸入端耦接至鎖存器321b的輸出端。電位移位器322b的輸出端耦接至數位類比轉換器330b的輸入端。

依據設計需求，在一些實施例中，數位類比轉換器330a、330b的輸入資料範圍可相同，數位類比轉換器330a、330b的輸出資料範圍可相同。伽馬電路（圖3未示）分別提供具有第一位準範圍的第一伽馬電壓及具有第二位準範圍的第二伽馬電壓給數位類比轉換器330a、330b，其中第一位準範圍及第二位準範圍相同。

在一實施例中，當數位類比轉換器330a、330b其中的一個在為圖框中的目前掃描線進行像素資料轉換時，數位類比轉換器330a、330b其中的另一個在為圖框中的下一個掃描線進行像素資料轉換。在此實施例中，數位類比轉換器330a可用以轉換圖框中的第一多個掃描線（例如第奇數個掃描線）；數位類比轉換器330b可用以轉換圖框中的第二多個掃描線（例如第偶數個掃描線），其中第一多個掃描線與第二多個掃描線不同。例如，在第偶數個掃描線期間，鎖存器312b可對第偶數個掃描線的像素資料的位元資料的各自部份或是全部進行取樣，並通過電位移位器322b輸出取樣資料至數位類比轉換器330b。在第奇數個掃描線期間，鎖存器312a可對第奇數個掃描線的像素資料的位元資料的各自部份或是全部進行取樣，並通過電位移位器322a輸出取樣資料至數位類比轉換器330a。其中，第奇數個掃描線與第偶數個掃描線為相鄰的掃描線。例如，第奇數個掃描線是圖框的第N條掃描線，第偶數個掃描線是圖框的第N+1條掃描線。

在圖3所示實施例中，開關340a的第一端可以被用來做為輸出緩衝電路350的第一輸入端，而開關340b的第一端可以被用來做為輸出緩衝電路350的第二輸入端。圖3所示輸出緩衝電路350包括輸出緩衝器351。本實施例並不限制輸出緩衝器351的實施方式。舉例來說，在一些實施例中，輸出緩衝器351可以包括習知的的輸出緩衝器或是其他類型的輸出緩衝電路。輸出緩衝器351的輸入端耦接至開關340a的第二端與開關340b的第二端。輸出緩衝器351的輸出端可以被用來做為輸出緩衝電路350的輸出端。以此實施方式，輸出緩衝電路350（其包括輸入級、增益級及輸出級電路）可被數位類比轉換器330a、330b共用。依據開關340a、340b是否導通，數位類比轉換器330a、330b所產生的輸出信號其中的一個可傳遞至輸出緩衝電路350。此外，數位類比轉換器330a、330b可被視為一個分為兩群的數位類比轉換器（例如8位元的數位類比轉換器），分別轉換從鎖存器840a、840b而來的資料，並且輸出從伽馬電壓產生電路（未示出）輸出的多個伽馬電壓位準的全部範圍（例如0至255伽馬電壓位準）的各自一半的範圍（例如0至127、128至255伽馬電壓位準）。

在各第一鎖存期間（例如Line N、Line N+2），資料鎖存電路320a可鎖存並輸出像素資料的各自部份（例如第奇數條掃描線）至數位類比轉換器330a的輸入端。類似地，在各第二鎖存期間（例如Line N-1、Line N+1），資料鎖存電路320b可鎖存並輸出像素資料的各自部份（例如第偶數條掃描線）至數位類比轉換器330b的輸入端。各第二鎖存期間可在對應的第一鎖存期間（例如中間）開始。

在第一期間（例如第偶數個掃描線期間），開關340a為導通而開關340b為截止，使得輸出緩衝器351可以選擇將相關於輸出緩衝電路350的第一輸入端的信號的第一驅動信號經由輸出緩衝器351的輸出端輸出給資料線31_1。在所述第一期間，資料鎖存電路320b可以鎖存並輸出像素資料的位元資料的各自部份或是全部至數位類比轉換器330b的輸入端。在第二期間（例如第奇數個掃描線期間），資料鎖存電路320a可以鎖存並輸出像素資料的位元資料的各自部份或是全部至數位類比轉換器330a的輸入端。在所述第二期間，開關340a為截止而開關340b為導通，使得輸出緩衝器351可以選擇將相關於輸出緩衝電路350的第二輸入端的信號的第二驅動信號經由輸出緩衝器351的輸出端輸出給資料線31_1。各第二期間例如是對應的第一期間的下一個。

圖4是依照本發明的另一實施例所示出的一種通道電路400的電路方塊示意圖。圖4所示通道電路400可以參照圖2所示通道電路210_1或圖3所示通道電路300的相關說明。在圖4所示實施例中，通道電路400包括鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路450。圖4所示資料鎖存電路320a、數位類比轉換器330a與開關340a可以參照圖2所示資料鎖存電路211_1、數位類比轉換器212_1與開關213_1的相關說明，或是參照圖3所示資料鎖存電路320a、數位類比轉換器330a與開關340a的相關說明。圖4所示資料鎖存電路320b、數位類比轉換器330b與開關340b可以參照圖2所示資料鎖存電路211_m、數位類比轉換器212_m與開關213_m的相關說明，或是參照圖3所示資料鎖存電路320b、數位類比轉換器330b與開關340b的相關說明。圖4所示輸出緩衝電路450可以參照圖2所示輸出緩衝電路214的相關說明，或是參照圖3所示輸出緩衝電路350的相關說明。

在圖4所示實施例中，輸出緩衝電路450包括輸入級電路451a、輸入級電路451b以及增益與輸出級電路452。本實施例並不限制輸入級電路451a、輸入級電路451b以及增益與輸出級電路452的實施方式。舉例來說，在一些實施例中，輸入級電路451a與/或輸入級電路451b可以包括習知的放大器的輸入級電路或是其他類型的輸入級電路，而增益與輸出級電路452可以包括習知的放大器的增益級電路與輸出級電路（或是其他類型的增益與輸出級電路）。輸入級電路451a的輸入端可以被用來做為輸出緩衝電路450的第一輸入端，而輸入級電路451b的輸入端可以被用來做為輸出緩衝電路450的第二輸入端。開關340a的第一端耦接至輸入級電路451a的輸出端。開關340b的第一端耦接至輸入級電路451b的輸出端。增益與輸出級電路452的輸入端耦接至開關340a的第二端與開關340b的第二端。增益與輸出級電路452的輸出端可以被用來做為輸出緩衝電路450的輸出端。

以此實施方式，增益與輸出級電路452可被輸入級電路451a、451b共用。依據開關340a、340b是否導通，數位類比轉換器330a、330b所產生的輸出信號其中的一個可傳遞至增益與輸出級電路452，此外，數位類比轉換器330a、330b可被視為一個分為兩群的數位類比轉換器（例如8位元的數位類比轉換器），分別轉換從鎖存器840a、840b而來的資料，並且輸出從伽馬電壓產生電路（未示出）輸出的多個伽馬電壓位準的全部範圍（例如0至255伽馬電壓位準）的各自一半的範圍（例如0至127、128至255伽馬電壓位準）。

圖5是依照本發明的一實施例說明圖4所示電路的信號時序示意圖。為了方便說明，本案所述第一期間可以被定義為第偶數個掃描線期間，而本案所述第二期間可以被定義為第奇數個掃描線期間。以圖5為例，所述第奇數個掃描線期間可以是第N條掃描線期間（標示為”Line N”）與第N+2條掃描線期間（標示為”Line N+2”），所述第偶數個掃描線期間可以是第N+1條掃描線期間（標示為”Line N+1”）與第N+3條掃描線期間（標示為”Line N+3”）。在其他實施例中，本案所述第一期間可以被定義為第奇數個掃描線期間，而本案所述第二期間可以被定義為第偶數個掃描線期間。

請參照圖4與圖5。第一載入信號及第二載入信號的每一個的脈衝（例如Load_odd及Load_even）可在各掃描線期間產生以使對應的資料鎖存電路來載入資料。每次像素資料PD的第奇數個掃描線期間（例如Line N及Line N+2）幾乎結束時，產生第一載入信號Load_odd的脈衝，其觸發資料鎖存電路320a的鎖存器321a來鎖存像素資料的各自部份。類似地，每次像素資料PD的第偶數個掃描線期間（例如Line N+1及Line N+3）幾乎結束時，產生第二載入信號Load_even的脈衝，其觸發資料鎖存電路320b的鎖存器321b來鎖存像素資料的各自部份。由圖5可清楚的瞭解，各資料鎖存電路320a、320b的鎖存期間的時間長度（例如，第一載入信號與第二載入信號的脈衝之間的時間長度）可以是一個掃描線期間的兩倍。

在產生第一載入信號Load_odd以開始第一鎖存期間之後，第二載入信號Load_even可在第一鎖存期間產生以開始第二鎖存期間，例如在第一鎖存期間的一半的時間點開始第二鎖存期間。資料鎖存電路320a的鎖存器321a在第一鎖存期間鎖存第一掃描線（例如，Line N）的像素資料，資料鎖存電路320b的鎖存器321b在第二鎖存期間鎖存第二掃描線（例如，Line N+1）的像素資料。

在第一鎖存期間開始之後，即在資料鎖存電路320a的鎖存器321a鎖存像素資料的各自部分（例如，Line N的像素資料）之後，數位類比轉換器330a轉換（改變）所鎖存的像素資料的各自部分，以在第一鎖存期間輸出所轉換的結果（伽馬電壓）給輸入級電路451a的輸入端。在第一期間，開關340a為導通（標示為”ON”）而開關340b為截止（標示為”OFF”），使得輸出緩衝電路350或450可以依據數位類比轉換器330a所產生的伽馬電壓選擇將第一驅動信號輸出給資料線31_1。類似地，在第二鎖存期間開始之後，即在資料鎖存電路320b的鎖存器321b鎖存像素資料的各自部分（例如，Line N+1的像素資料）之後，數位類比轉換器330b轉換（改變）所鎖存的像素資料的各自部分，以在第二鎖存期間輸出所轉換的結果（伽馬電壓）給輸入級電路451a的輸入端。在第二期間，開關340b為導通（標示為”ON”）而開關340b為截止（標示為”OFF”），使得輸出緩衝電路350或450可以依據數位類比轉換器330b所產生的伽馬電壓選擇將第二驅動信號輸出給資料線31_1

應注意的是，當數位類比轉換器330a仍在對輸入級電路的輸入端進行充電的期間，數位類比轉換器330b可開始對輸入級電路的輸入端進行預充電。

圖6是依照本發明的又一實施例所示出的一種通道電路600的電路方塊示意圖。圖6所示通道電路600包括鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路450。圖6所示通道電路600、鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路450可以參照圖4所示通道電路400、鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路450的相關說明，故不再重複說明。類似於圖4，以此實施方式，增益與輸出級電路452可被輸入級電路451a、451b共用。依據開關340a、340b是否導通，數位類比轉換器330a、330b所產生的輸出信號其中的一個可傳遞至增益與輸出級電路452，此外，數位類比轉換器330a、330b可被視為一個分為兩群的數位類比轉換器（例如8位元的數位類比轉換器），分別轉換從鎖存器840a、840b而來的資料，並且輸出從伽馬電壓產生電路（未示出）輸出的多個伽馬電壓位準的全部範圍（例如0至255伽馬電壓位準）的各自一半的範圍（例如0至127、128至255伽馬電壓位準）。

在圖6所示實施例中，對像素資料的各數值而言，數位類比轉換器330a、330b哪一個轉換像素資料是取決於像素資料的數。例如，對像素資料的各數值而言，數位類比轉換器330a、330b其中的一個動作以進行像素資料轉換，數位類比轉換器330a、330b其中的另一個不動作（idle）。資料鎖存電路320a用以依據取決於開關340a的第一切換時序的第一載入時序來載入資料。資料鎖存電路320b用以依據取決於開關340b的第二切換時序的第二載入時序來載入資料。

在圖6所示實施例中，像素資料PD的數值範圍被分為多個子範圍，其中這些子範圍包括第一子範圍與第二子範圍。其中，數位類比轉換器330a的輸出電壓範圍不同於數位類比轉換器330b的輸出電壓範圍，數位類比轉換器330a的輸出電壓範圍相關於像素資料PD的所述第一子範圍，以及數位類比轉換器330b的輸出電壓範圍相關於像素資料PD的所述第二子範圍。伽馬電路（圖6未示）分別提供具有第一位準範圍的第一伽馬電壓及具有第二位準範圍的第二伽馬電壓給數位類比轉換器330a、330b，其中第一位準範圍及第二位準範圍相同。第一子範圍及第二子範圍分別是像素資料的數值範圍的高範圍及低範圍。第一子範圍及第二子範圍不重疊。當像素資料的數值屬於第一子範圍時，數位類比轉換器330a動作以轉換像素資料。當像素資料的數值不屬於第一子範圍時，數位類比轉換器330a不動作。當像素資料的數值屬於第二子範圍時，數位類比轉換器330b動作以轉換像素資料。當像素資料的數值不屬於第二子範圍時，數位類比轉換器330b不動作。

當像素資料PD屬於所述第一子範圍時，資料鎖存電路320a鎖存並輸出像素資料PD的位元資料的第一各自部份至數位類比轉換器330a的輸入端，以及輸出緩衝電路450選擇將相關於輸出緩衝電路450的第一輸入端的信號的第一驅動信號經由輸出緩衝電路450的輸出端輸出。當像素資料PD屬於所述第二子範圍時，資料鎖存電路320b鎖存並輸出像素資料PD的位元資料的第一各自部份至數位類比轉換器330b的輸入端，以及輸出緩衝電路450選擇將相關於輸出緩衝電路450的第二輸入端的信號的第二驅動信號經由輸出緩衝電路450的輸出端輸出。

在圖6所示實施例中，鎖存器321a的第一控制端與鎖存器321b的第一控制端均受控於相同的載入信號LD。鎖存器321a的輸入端與鎖存器321b的輸入端均耦接至鎖存器310。鎖存器321a的輸入端與鎖存器321b的輸入端可以接收像素資料PD的位元資料的第一各自部份。鎖存器321a的第二控制端與鎖存器321b的第二控制端可以接收像素資料PD的位元資料的第二各自部份，位元資料即像素資料PD的至少一個位元。鎖存器321a用以依據像素資料PD的位元資料的第二各自部份來載入像素資料。鎖存器321b用以依據像素資料PD的位元資料的第二各自部份來載入像素資料。載入信號LD的載入期間的時間長度等於鎖存器321a、321b的每一個的線鎖存期間的時間長度。當像素資料PD屬於第一子範圍且載入信號LD為致能時，鎖存器321a鎖存並輸出像素資料PD的位元資料的第一各自部份。當像素資料PD屬於第二子範圍且載入信號LD為致能時，鎖存器321b鎖存並輸出像素資料PD的位元資料的第二各自部份。

開關340a的第一切換時序是取決於像素資料PD的至少一個位元，開關340b的第二切換時序是取決於像素資料PD的至少一個位元。例如，像素資料PD包括最高有效位元Ma（most significant bit，MSB）與其他位元（例如所述位元資料的第一各自部份）。所述其他位元包括最低有效位元Mc（least significant bit，LSB）。電位移位器322a可以將被鎖存器321a鎖存的像素資料傳輸給數位類比轉換器330a，而電位移位器322b可以將被鎖存器321b鎖存的像素資料傳輸給數位類比轉換器330b。除此之外，電位移位元器322a可以將像素資料的最高有效位元Ma傳輸給開關340a的控制端，而電位移位器322b可以將像素資料的最高有效位元Ma的反相位元Mb傳輸給開關340b的控制端。

以此種實施方式，鎖存器312a、312b的每一個可被載入信號LD及從鎖存器310所輸出的資料（例如8位元資料）的至少一個位元（例如MSB資料）控制。從鎖存器310所輸出的資料的其他位元（例如7位元資料）可依據至少一個位元（例如MSB資料）提供給鎖存器312a、312b。例如，當MSB的值為”1”時，鎖存器312b鎖存從鎖存器310所輸出的8位元資料的7位元資料，接著提供鎖存的資料給數位類比轉換器330a。反之，當MSB的值為”0”時，鎖存器312a鎖存從鎖存器310所輸出的8位元資料的7位元資料，接著提供鎖存的資料給數位類比轉換器330a。因此，當MSB的保持不變時，僅一個數位類比轉換器動作以輸出從伽馬電壓產生電路所輸出的伽馬電壓的全部範圍的各自子範圍，且另一個數位類比轉換器不動作。並且，當MSB的改變時，動作的數位類比轉換器與不動作的數位類比轉換器分別改變為不動作的數位類比轉換器與動作的數位類比轉換器。

圖7是依照本發明的一實施例說明圖6所示電路的信號時序示意圖。圖7所示實施例可以參照圖5的相關說明來類推。從圖7所示波形可以知道，數位類比轉換器330a的輸出電壓範圍不同於數位類比轉換器330b的輸出電壓範圍。當最高有效位元Ma為邏輯”1”（亦即反相位元Mb為邏輯”0”）時，亦即當像素資料PD屬於所述第一子範圍時，資料鎖存電路320a可以鎖存並輸出像素資料PD的位元資料的所述第一各自部份至數位類比轉換器330a的輸入端，而數位類比轉換器330a可以輸出對應的伽馬電壓給輸入級電路451a的輸入端。當最高有效位元Ma為邏輯”1”（亦即反相位元Mb為邏輯”0”）時，開關340a為導通而開關340b為截止，使得增益與輸出級電路452可以選擇將相關於輸入級電路451a的輸入端的信號的第一驅動信號輸出給資料線31_1。

當最高有效位元Ma為邏輯”0”（亦即反相位元Mb為邏輯”1”）時，亦即當像素資料PD屬於所述第二子範圍時，資料鎖存電路320b可以鎖存並輸出像素資料PD的位元資料的所述第一各自部份至數位類比轉換器330b的輸入端，而數位類比轉換器330b可以輸出對應的伽馬電壓給輸入級電路451b的輸入端。當最高有效位元Ma為邏輯”0”（亦即反相位元Mb為邏輯”1”）時，開關340a為截止而開關340b為導通，使得增益與輸出級電路452可以選擇將相關於輸入級電路451b的輸入端的信號的第二驅動信號輸出給資料線31_1。

圖8是依照本發明的又一實施例所示出的一種通道電路800的電路方塊示意圖。圖8所示通道電路800包括鎖存器310、鎖存器820、電位移位元器830、資料鎖存電路840a、資料鎖存電路840b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路450。圖8所示通道電路800、鎖存器310、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路450可以參照圖6所示通道電路600、鎖存器310、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路450的相關說明，故不再重複說明。圖8所示鎖存器820可以參照圖6所示鎖存器321a與鎖存器321b的相關說明，而圖8所示電位移位器830可以參照圖6所示電位移位器322a與電位移位器322b的相關說明。圖6與圖8的主要差異在於圖8的鎖存器820共用電位移位器830。圖8所示資料鎖存電路840a與資料鎖存電路840b可以參照圖2所示資料鎖存電路211_1與資料鎖存電路211_m的相關說明。類似于圖6，增益與輸出級電路452可被輸入級電路451a、451b共用。依據開關340a、340b是否導通，數位類比轉換器330a、330b所產生的輸出信號其中的一個可傳遞至增益與輸出級電路452，此外，數位類比轉換器330a、330b可被視為一個分為兩群的數位類比轉換器（例如8位元的數位類比轉換器），分別轉換從鎖存器840a、840b而來的資料，並且輸出從伽馬電壓產生電路（未示出）輸出的多個伽馬電壓位準的全部範圍（例如0至255伽馬電壓位準）的各自一半的範圍（例如0至127、128至255伽馬電壓位準）。

在圖8所示實施例中，資料鎖存電路840a與資料鎖存電路840b從電位移位元器830接收像素資料的位元資料的所述第一各自部份。資料鎖存電路840a的輸出端耦接至數位類比轉換器330a的輸入端。資料鎖存電路840b的輸出端耦接至數位類比轉換器330b的輸入端。

在一例中，電位移位器830輸出8位元資料，至少一位元資料（例如分別作為位元Ma、Mb的MSB及反相的MSB）給開關340a、340b，其他7位元的LSB資料給鎖存器840a、840b的每一個。

具體而言，當最高有效位元Ma為邏輯”1”（亦即反相位元Mb為邏輯”0”）時，亦即當像素資料PD屬於所述第一子範圍時，資料鎖存電路840a鎖存並輸出像素資料的位元資料的所述第一各自部份至數位類比轉換器330a的輸入端，而數位類比轉換器330a可以輸出對應的伽馬電壓給輸入級電路451a的輸入端。當最高有效位元Ma為邏輯”1”（亦即反相位元Mb為邏輯”0”）時，開關340a為導通而開關340b為截止，使得增益與輸出級電路452可以選擇將相關於輸入級電路451a的輸入端的信號的第一驅動信號輸出給資料線31_1。

當最高有效位元Ma為邏輯”0”（亦即反相位元Mb為邏輯”1”）時，亦即當像素資料PD屬於所述第二子範圍時，資料鎖存電路840b鎖存並輸出像素資料的位元資料的所述第一各自部份至數位類比轉換器330b的輸入端，而數位類比轉換器330b可以輸出對應的伽馬電壓給輸入級電路451b的輸入端。當最高有效位元Ma為邏輯”0”（亦即反相位元Mb為邏輯”1”）時，開關340a為截止而開關340b為導通，使得增益與輸出級電路452可以選擇將相關於輸入級電路451b的輸入端的信號的第二驅動信號輸出給資料線31_1。

上述實施例是依照像素資料PD的最高有效位元而將像素資料PD的數值範圍分為第一子範圍與第二子範圍。無論如何，像素資料PD的數值範圍的切分方式不應受限於上述實施例。像素資料PD的數值範圍的切分方式可以依照設計需求來決定。

圖9是依照本發明的更一實施例所示出的一種通道電路900的電路方塊示意圖。圖9所示通道電路900包括鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路450。圖9所示通道電路900、鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路450可以參照圖6的相關說明，故不再重複說明。以此種實施方式，增益與輸出級電路452可被輸入級電路451a、451b共用。依據開關340a、340b是否導通，數位類比轉換器330a、330b所產生的輸出信號其中的一個可傳遞至增益與輸出級電路452。

在圖9所示實施例中，資料鎖存電路320a包括鎖存器321a、電位移位元器322a與組合邏輯電路323，而資料鎖存電路320b包括鎖存器321b與電位移位器322b。伽馬電壓產生電路（未示出）輸出的多個伽馬電壓位準被分為兩群並分別提供給數位類比轉換器330a、330b。組合邏輯電路323可決定如何分配鎖存器310所鎖存的資料給鎖存器321a、321b，接著分別由數位類比轉換器330a、330b轉換。

在一具體例中，組合邏輯電路323可以判斷像素資料PD是否屬於第一子範圍或是第二子範圍。所述第一子範圍與所述第二子範圍可以依照設計需求來定義。當像素資料PD是屬於所述第一子範圍時，組合邏輯電路323可以輸出判斷結果323a給鎖存器321a。當像素資料PD是屬於所述第二子範圍時，組合邏輯電路323可以輸出判斷結果323b給鎖存器321b。

鎖存器321a的輸入端用以接收像素資料PD的位元資料的所述第一各自部份。當判斷結果323a表示像素資料PD屬於所述第一子範圍且載入信號LD為致能時，鎖存器321a鎖存並輸出像素資料PD的位元資料的所述第一各自部份。電位移位器322a的輸入端耦接至第一鎖存器321a的輸出端。電位移位器322a的輸出端耦接至數位類比轉換器330a的輸入端。鎖存器321b的輸入端用以接收像素資料PD的位元資料的第一各自部份。當判斷結果323b表示像素資料PD屬於所述第二子範圍且載入信號LD為致能時，第二鎖存器321b鎖存並輸出像素資料PD的位元資料的所述第一各自部份。電位移位器322b的輸入端耦接至鎖存器321b的輸出端。電位移位器322b的輸出端耦接至數位類比轉換器330b的輸入端。

當像素資料PD屬於所述第一子範圍時，鎖存器321a可以鎖存並輸出像素資料PD，因此數位類比轉換器330a可以輸出對應的伽馬電壓給輸入級電路451a的輸入端。當最高有效位元Ma為邏輯”1”（亦即反相位元Mb為邏輯”0”）時，開關340a為導通而開關340b為截止，使得增益與輸出級電路452可以選擇將相關於輸入級電路451a的輸入端的信號的第一驅動信號輸出給資料線31_1。

當像素資料PD屬於所述第二子範圍時，鎖存器321b可以鎖存並輸出像素資料PD，因此數位類比轉換器330b可以輸出對應的伽馬電壓給輸入級電路451b的輸入端。當最高有效位元Ma為邏輯”0”（亦即反相位元Mb為邏輯”1”）時，開關340a為截止而開關340b為導通，使得增益與輸出級電路452可以選擇將相關於輸入級電路451b的輸入端的信號的第二驅動信號輸出給資料線31_1。

例如，鎖存器310鎖存8個位元的資料。從鎖存器310輸出的8位元資料（例如8位元）中的至少一個位元可被提供給組合邏輯電路323，且從鎖存器310輸出的8位元資料也可被提供給鎖存器321a、321b的每一個。此外，組合邏輯電路323可提供資料（例如1位元）的至少一個位元給鎖存器321a、321b的每一個。因此，鎖存器321a、321b的每一個可鎖存9個位的資料（一個位元來自組合邏輯電路323，其他8個位元來自鎖存器310），接著可依據來自組合邏輯電路323的位元而響應以鎖存來自鎖存器310的資料的全部範圍的各自子範圍。從鎖存器321a、321b的每一個所輸出的至少一個位元（例如MSB個位元）可被提供至開關340a、340b中對應的一個，並且從鎖存器321a、321b所輸出的其他七個位元可被提供至數位類比轉換器330a、330b中對應的一個。

圖10是依照本發明的再一實施例所示出的一種通道電路1000的電路方塊示意圖。圖10所示通道電路1000包括鎖存器310、資料鎖存電路1020a、資料鎖存電路1020b、資料鎖存電路1020c、資料鎖存電路1020d、數位類比轉換器330a、數位類比轉換器330b、數位類比轉換器330c、數位類比轉換器330d、開關340a、開關340b、開關340c、開關340d以及輸出緩衝電路1050。圖10所示通道電路1000、鎖存器310以及輸出緩衝電路1050可以參照圖9所示通道電路900、鎖存器310以及輸出緩衝電路450的相關說明，故不再重複說明。圖10所示資料鎖存電路1020a、資料鎖存電路1020b、資料鎖存電路1020c與資料鎖存電路1020d可以參照圖9所示資料鎖存電路320a與資料鎖存電路320b的相關說明來類推，圖10所示數位類比轉換器330a、數位類比轉換器330b、數位類比轉換器330c與數位類比轉換器330d可以參照圖9所示數位類比轉換器330a與數位類比轉換器330b的相關說明來類推，而圖10所示開關340a、開關340b、開關340c與開關340d可以參照圖9所示開關340a與開關340b的相關說明來類推，故不再重複說明。伽馬電壓產生電路（未示出）可分別提供多群伽馬電壓位準給數位類比轉換器330a、330b、330c、330d。在一些實施例中，各數位類比轉換器可在伽馬電壓產生電路所輸出的全部伽馬電壓範圍的子範圍中動作。例如，數位類比轉換器330a、330b、330c、330d可分別接收192至255、128至191、64至127、0至63伽馬電壓位準。

在圖10所示實施例中，資料鎖存電路1020a的輸出端耦接至數位類比轉換器330a的輸入端，資料鎖存電路1020b的輸出端耦接至數位類比轉換器330b的輸入端，資料鎖存電路1020c的輸出端耦接至數位類比轉換器330c的輸入端，而資料鎖存電路1020d的輸出端耦接至數位類比轉換器330d的輸入端。數位類比轉換器330a的輸出端耦接至輸出緩衝電路1050的第一輸入端，數位類比轉換器330b的輸出端耦接至輸出緩衝電路1050的第二輸入端，數位類比轉換器330c的輸出端耦接至輸出緩衝電路1050的第三輸入端，而數位類比轉換器330d的輸出端耦接至輸出緩衝電路1050的第四輸入端。

在圖10所示實施例中，輸出緩衝電路1050包括輸入級電路451a、輸入級電路451b、輸入級電路451c、輸入級電路451d以及增益與輸出級電路452。圖10所示輸入級電路451a、輸入級電路451b、輸入級電路451c與輸入級電路451d可以參照圖9所示輸入級電路451a與輸入級電路451b的相關說明來類推，而圖10所示增益與輸出級電路452可以參照圖9所示增益與輸出級電路452的相關說明來類推，故不再重複說明。以此種實施方式，增益與輸出級電路452可被輸入級電路451a、451b、451c、451d共用。依據開關340a、340b、340c、340d是否導通，數位類比轉換器330a、330b、330c、330d所產生的輸出信號其中的一個可傳遞至增益與輸出級電路452。

在圖10所示實施例中，資料鎖存電路1020a包括鎖存器321a、電位移位元器322a與組合邏輯電路1023a，資料鎖存電路320b包括鎖存器321b、電位移位元器322b與組合邏輯電路1023b，資料鎖存電路320c包括鎖存器321c、電位移位元器322c與組合邏輯電路1023c，而資料鎖存電路320d包括鎖存器321d、電位移位元器322d與組合邏輯電路1023d。圖10所示鎖存器321a、鎖存器321b、鎖存器321c與鎖存器321d可以參照圖9所示鎖存器321a與鎖存器321b的相關說明來類推，而圖10所示電位移位器322a、電位移位器322b、電位移位器322c與電位移位器322d可以參照圖9所示電位移位器322a與電位移位器322b的相關說明來類推，故不再重複說明。以此種實施方式，各鎖存器321a至321d在組合邏輯電路1023a至1023d的控制之下而響應以鎖存來自鎖存器310的資料的全部範圍的各自子範圍。例如，鎖存器310鎖存8個位元的資料。從鎖存器310輸出的8位元資料（例如8位元）中的至少一個位元（例如2個MSB位元）可被提供給組合邏輯電路1023a至1023d，且從鎖存器310輸出的6位元資料也可被提供給鎖存器321a至321d的每一個。此外，組合邏輯電路1023a至1023d可提供資料（例如1位元）的至少一個位元給鎖存器321a至321d的每一個。因此，鎖存器321a至321d的每一個可鎖存7個位元的資料（一個位元來自對應的組合邏輯電路，其他6個位元來自鎖存器310），接著可依據來自對應的組合邏輯電路的位元而響應以鎖存來自鎖存器310的資料的全部範圍的各自子範圍。從鎖存器321a至321d的每一個所輸出的位元（例如MSB位元）可被提供至開關340a至340d中對應的一個。

在圖10所示實施例中，像素資料PD包括第一部份位元資料PD2與第二部份位元資料PD1。為方便說明，在此假設所述第二部份位元資料PD1是像素資料PD的最高有效位元（兩個位元），而第一部份位元資料PD2是像素資料PD的其他有效位元。

在圖10所示實施例中，像素資料PD的數值範圍被分為第一子範圍、第二子範圍、第三子範圍與第四子範圍。所述第一子範圍、所述第二子範圍、所述第三子範圍與所述第四子範圍可以依照設計需求來定義。數位類比轉換器330a的輸出電壓範圍、數位類比轉換器330b的輸出電壓範圍、數位類比轉換器330c的輸出電壓範圍與數位類比轉換器330d的輸出電壓範圍互不相同。數位類比轉換器330a的輸出電壓範圍相關於像素資料PD的所述第一子範圍，數位類比轉換器330b的輸出電壓範圍相關於像素資料PD的所述第二子範圍，數位類比轉換器330c的輸出電壓範圍相關於像素資料PD的所述第三子範圍，以及數位類比轉換器330d的輸出電壓範圍相關於像素資料PD的所述第四子範圍。

圖10所示組合邏輯電路1023a可以依據素資料PD的第二部份位元資料PD1來判斷像素資料PD是否屬於第一子範圍，以及輸出判斷結果給鎖存器321a。組合邏輯電路1023b可以依據素資料PD的第二部份位元資料PD1來判斷像素資料PD是否屬於第二子範圍，以及輸出判斷結果給鎖存器321b。組合邏輯電路1023c可以依據素資料PD的第二部份位元資料PD1來判斷像素資料PD是否屬於第三子範圍，以及輸出判斷結果給鎖存器321c。組合邏輯電路1023d可以依據素資料PD的第二部份位元資料PD1來判斷像素資料PD是否屬於第四子範圍，以及輸出判斷結果給鎖存器321d。

當組合邏輯電路1023a的判斷結果表示像素資料PD是屬於所述第一子範圍且載入信號LD為致能時，鎖存器321a鎖存並輸出像素資料PD的第一部份位元資料PD2。當像素資料PD是屬於所述第一子範圍時，輸出緩衝電路1050的輸出端選擇輸出相關於輸出緩衝電路1050的第一輸入端的信號的第一驅動信號。當組合邏輯電路1023b的判斷結果表示像素資料PD是屬於所述第二子範圍且載入信號LD為致能時，鎖存器321b鎖存並輸出像素資料PD的第一部份位元資料PD2。當像素資料PD是屬於所述第二子範圍時，輸出緩衝電路1050的輸出端選擇輸出相關於輸出緩衝電路1050的第二輸入端的信號的第二驅動信號。當組合邏輯電路1023c的判斷結果表示像素資料PD屬於第三子範圍且載入信號LD為致能時，鎖存器321c鎖存並輸出像素資料PD的第一部份位元資料PD2。當像素資料PD是屬於所述第三子範圍時，輸出緩衝電路1050的輸出端選擇輸出相關於輸出緩衝電路1050的第三輸入端的信號的第三驅動信號。當組合邏輯電路1023d的判斷結果表示像素資料PD屬於第四子範圍且載入信號LD為致能時，鎖存器321d鎖存並輸出像素資料PD的第一部份位元資料PD2。當像素資料PD是屬於所述第四子範圍時，輸出緩衝電路1050的輸出端選擇輸出相關於輸出緩衝電路1050的第四輸入端的信號的第四驅動信號。

圖11是依照本發明的再一實施例所示出的一種通道電路1100的電路方塊示意圖。圖11所示通道電路1100可以參照圖2所示通道電路210_1、圖3所示通道電路300或圖4所示通道電路400的相關說明。在圖11所示實施例中，通道電路1100包括鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路1150。圖11所示鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a與開關340b可以參照圖4所示鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a與開關340b的相關說明，故不再重複說明。

在圖11所示實施例中，輸出緩衝電路1150包括輸入與增益級電路1151a、輸入與增益級電路1151b以及輸出級電路1152。本實施例並不限制輸入與增益級電路1151a、輸入與增益級電路1151b以及輸出級電路1152的實施方式。舉例來說，在一些實施例中，輸入與增益級電路1151a與/或輸入與增益級電路1151b可以包括習知的放大器的輸入級電路與增益級電路，或者輸入與增益級電路1151a與/或輸入與增益級電路1151b可以是其他類型的輸入級電路。輸出級電路1152可以包括習知的放大器的輸出級電路（或是其他類型的輸出級電路）。以此實施方式，輸出級電路1152可被輸入及增益級1151a、1151b共用。依據開關340a、340b是否導通，輸入及增益級1151a、1151b所產生的輸出信號其中的一個可傳遞至輸出級電路1152。

輸入與增益級電路1151a的輸入端可以被用來做為輸出緩衝電路1150的第一輸入端，亦即輸入與增益級電路1151a的輸入端耦接至數位類比轉換器330a的輸出端。開關340a的第一端耦接至輸入與增益級電路1151a的輸出端。輸入與增益級電路1151b的輸入端可以被用來做為輸出緩衝電路1150的第二輸入端，亦即輸入與增益級電路1151b的輸入端耦接至數位類比轉換器330b的輸出端。開關340b的第一端耦接至輸入與增益級電路1151b的輸出端。輸出級電路1152的輸入端耦接至開關340a的第二端與開關340b的第二端。輸出級電路1152的輸出端可以被用來做為輸出緩衝電路1150的輸出端。

在第一期間，數位類比轉換器330a可以輸出伽馬電壓給輸入與增益級電路1151a的輸入端，開關340a為導通而開關340b為截止，使得輸出級電路1152可以選擇將相關于輸入與增益級電路1151a的輸入端的信號的第一驅動信號輸出給資料線31_1。在所述第一期間，資料鎖存電路320b可以鎖存並輸出像素資料的位元資料的各自部份或是全部至數位類比轉換器330b的輸入端，使得數位類比轉換器330b可以預先地對輸入與增益級電路1151b的輸入端進行充電。

在所述第一期間後的第二期間，資料鎖存電路320a可以鎖存並輸出像素資料的位元資料的各自部份或是全部至數位類比轉換器330a的輸入端，使得數位類比轉換器330a可以預先地對輸入與增益級電路1151a的輸入端進行充電。在所述第二期間，數位類比轉換器330b可以輸出伽馬電壓給輸入與增益級電路1151b的輸入端，開關340a為截止而開關340b為導通，使得輸出級電路1152可以選擇將相關于輸入與增益級電路1151b的輸入端的信號的第二驅動信號輸出給資料線31_1。

圖12是依照本發明的更一實施例所示出的一種通道電路1200的電路方塊示意圖。圖12所示通道電路1200可以參照圖2所示通道電路210_1、圖3所示通道電路300或圖4所示通道電路400的相關說明。在圖12所示實施例中，通道電路1200包括鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a、開關340b以及輸出緩衝電路1250。圖12所示鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a與開關340b可以參照圖4所示鎖存器310、資料鎖存電路320a、資料鎖存電路320b、數位類比轉換器330a、數位類比轉換器330b、開關340a與開關340b的相關說明，故不再重複說明。

在圖12所示實施例中，輸出緩衝電路1250包括輸出緩衝器1251a以及輸出緩衝器1251b。本實施例並不限制輸出緩衝器1251a以及輸出緩衝器1251b的實施方式。舉例來說，在一些實施例中，輸出緩衝器1251a以及輸出緩衝器1251b可以包括習知的輸出緩衝器或是其他類型的輸出緩衝電路。輸出緩衝器1251a的輸入端可以被用來做為輸出緩衝電路1250的第一輸入端，亦即輸出緩衝器1251a的輸入端耦接至數位類比轉換器330a的輸出端。開關340a的第一端耦接至輸出緩衝器1251a的輸出端。開關340a的第二端可以被用來做為輸出緩衝電路1250的輸出端。輸出緩衝器1251b的輸入端可以被用來做為輸出緩衝電路1250的第二輸入端，亦即輸出緩衝器1251b的輸入端耦接至數位類比轉換器330b的輸出端。開關340b的第一端耦接至輸出緩衝器1251b的輸出端。開關340b的第二端耦接至開關340a的第二端。以此實施方式，輸出緩衝器1251a以及輸出緩衝器1251b有各自的輸出級電路。依據開關340a、340b是否導通，輸出緩衝器1251a以及輸出緩衝器1251b所產生的輸出信號其中的一個可傳遞至顯示面板30。

在第一期間，數位類比轉換器330a可以輸出伽馬電壓給輸出緩衝器1251a的輸入端，開關340a為導通而開關340b為截止，使得輸出緩衝器1251a可以將相關於輸出緩衝器1251a的輸入端的信號的第一驅動信號輸出給資料線31_1。在所述第一期間，資料鎖存電路320b可以鎖存並輸出像素資料的位元資料的各自部份或是全部至數位類比轉換器330b的輸入端，使得數位類比轉換器330b可以預先地對輸出緩衝器1251b的輸入端進行充電。

在所述第一期間後的第二期間，資料鎖存電路320a可以鎖存並輸出像素資料的位元資料的各自部份或是全部至數位類比轉換器330a的輸入端，使得數位類比轉換器330a可以預先地對輸出緩衝器1251a的輸入端進行充電。在所述第二期間，數位類比轉換器330b可以輸出伽馬電壓給輸出緩衝器1251b的輸入端，開關340a為截止而開關340b為導通，使得輸出緩衝器1251b可以選擇將相關於輸出緩衝器1251b的輸入端的信號的第二驅動信號輸出給資料線31_1。

綜上所述，本發明諸實施例所述源極驅動器的通道電路具有多個數位類比轉換器。這些數位類比轉換器的任一個可以對輸出緩衝電路的多個信號路徑中的一個對應信號路徑進行充放電（亦即輸出類比信號）。當這些數位類比轉換器的其中一個數位類比轉換器對這些信號路徑的其中一個信號路徑進行充放電時，輸出緩衝電路的這些信號路徑中的另一個對應信號路徑可以提供對應的驅動信號給顯示面板的資料線。在這些信號路徑之間的切換操作，有利於顯示面板的操作頻率的提升。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、210_1、210_n、300、600、900、1000、1100、1200‧‧‧通道電路 11、212_1、212_m、330a、330b、330c、330d‧‧‧數位類比轉換器 12、214、350、450、1050、1150、1250‧‧‧輸出緩衝電路 13‧‧‧金屬線 20、30‧‧‧顯示面板 21、31_1、31_n‧‧‧資料線 200‧‧‧源極驅動器 211_1、211_m、320a、320b、1020a、1020b、1020c、1020d‧‧‧資料鎖存電路 213_1、213_m、340a、340b、340c、340d‧‧‧開關 310、321a、321b、321c、321d、820、840a、840b‧‧‧鎖存器 322a、322b、322c、322d、830‧‧‧電位移位器 323、1023a、1023b、1023c、1023d‧‧‧組合邏輯電路 323a、323b‧‧‧判斷結果 351、1251a、1251b‧‧‧輸出緩衝器 451a、451b、451c、451d、1152‧‧‧輸入級電路 452‧‧‧增益與輸出級電路 1151a、1151b‧‧‧輸入與增益級電路 C12、C13‧‧‧電容 D11‧‧‧像素資料 LD‧‧‧載入信號 Load_odd、Load_even‧‧‧載入信號 Ma、Mb、Mc‧‧‧位元 PD1、PD2‧‧‧位元資料 SP_1、SP_m‧‧‧信號路徑

圖1是習知的一種源極驅動器的通道電路的電路方塊（circuit block）示意圖。 圖2是依照本發明的一實施例所示出的一種源極驅動器的通道電路的電路方塊示意圖。 圖3是依照本發明的一實施例所示出的一種通道電路的電路方塊示意圖。 圖4是依照本發明的另一實施例所示出的一種通道電路的電路方塊示意圖。 圖5是依照本發明的一實施例說明圖4所示電路的信號時序示意圖。 圖6是依照本發明的另一實施例所示出的一種通道電路的電路方塊示意圖。 圖7是依照本發明的一實施例說明圖6所示電路的信號時序示意圖。 圖8是依照本發明的另一實施例所示出的一種通道電路的電路方塊示意圖。 圖9是依照本發明的另一實施例所示出的一種通道電路的電路方塊示意圖。 圖10是依照本發明的另一實施例所示出的一種通道電路的電路方塊示意圖。 圖11是依照本發明的另一實施例所示出的一種通道電路的電路方塊示意圖。 圖12是依照本發明的另一實施例所示出的一種通道電路的電路方塊示意圖。

30‧‧‧顯示面板

31_1、31_n‧‧‧資料線

200‧‧‧源極驅動器

210_1、210_n‧‧‧通道電路

211_1、211_m‧‧‧資料鎖存電路

212_1、212_m‧‧‧數位類比轉換器

213_1、213_m‧‧‧開關

214‧‧‧輸出緩衝電路

SP_1、SP_m‧‧‧信號路徑

Claims (50)

1. 一種源極驅動器的通道電路，包括： 輸出緩衝電路，至少具有多個輸入端與輸出端，其中該輸出緩衝電路的該輸出端用以耦接至顯示面板的資料線； 多個數位類比轉換器，包括第一數位類比轉換器與第二數位類比轉換器，其中該第一數位類比轉換器的輸出端耦接至該輸出緩衝電路的該多個輸入端中的第一輸入端，該第二數位類比轉換器的輸出端耦接至該輸出緩衝電路的該多個輸入端中的第二輸入端； 第一開關，沿第一信號路徑設置在該第一數位類比轉換器的輸出端與該輸出緩衝電路的該輸出端之間；以及 第二開關，沿第二信號路徑設置在該第二數位類比轉換器的輸出端與該輸出緩衝電路的該輸出端之間。
2. 如申請專利範圍第1項所述的通道電路，其中 在第一期間，該第一開關導通以啟用該第一信號路徑，並且該第二開關截止以停用該第二信號路徑，以及 在該第一期間後的第二期間，該第一開關截止以停用該第一信號路徑，並且該第二開關導通以啟用該第二信號路徑。
3. 如申請專利範圍第2項所述的通道電路，其中在該第一期間，該第一數位類比轉換器被配置為輸出第一伽馬電壓，該第一信號路徑被啟用以傳輸該第一伽馬電壓，該第二數位類比轉換器被配置為輸出第二伽馬電壓，該第二信號路徑被停用以便不傳輸該第二伽馬電壓，並且該輸出緩衝電路被配置為根據該第一伽馬電壓輸出驅動電壓。
4. 如申請專利範圍第2項所述的通道電路，其中在該第二期間，該第一數位類比轉換器被配置為輸出第三伽馬電壓，該第一信號路徑被停用以便不傳輸該第三伽馬電壓，該第二數位類比轉換器被配置為輸出第二伽馬電壓，該第二信號路徑被啟用以傳輸該第二伽馬電壓，並且該輸出緩衝電路被配置為根據該第二伽馬電壓輸出驅動電壓。
5. 如申請專利範圍第1項所述的通道電路，其中： 該第一數位類比轉換器的第一輸入資料範圍與該第二數位類比轉換器的第二輸入資料範圍相同；以及 該第一數位類比轉換器的第一輸出資料範圍與該第二數位類比轉換器的第二輸出資料範圍相同。
6. 如申請專利範圍第5項所述的通道電路，還包括： 伽馬電路，用以分別提供具有第一位準範圍的第一伽馬電壓及具有第二位準範圍的第二伽馬電壓給該第一數位類比轉換器及該第二數位類比轉換器，其中該第一位準範圍與該第二位準範圍相同。
7. 如申請專利範圍第1項所述的通道電路，該第一數位類比轉換器用以轉換圖框的第一多個掃描線；以及該第二數位類比轉換器用以轉換該圖框的第二多個掃描線，其中該第一多個掃描線與該第二多個掃描線不同。
8. 如申請專利範圍第7項所述的通道電路，其中該第一多個掃描線是第奇數條掃描線以及該第二多個掃描線是第偶數條掃描線。
9. 如申請專利範圍第7項所述的通道電路，其中該第一數位類比轉換器開始轉換該圖框的該第一多個掃描線的第一掃描線以及該第二數位類比轉換器開始轉換該圖框的該第二多個掃描線的第二掃描線，其中該第一掃描線及該第二掃描線是相鄰的掃描線。
10. 如申請專利範圍第9項所述的通道電路，其中該第一掃描線是第N條掃描線，以及該第二掃描線是第(N+1)條掃描線。
11. 如申請專利範圍第1項所述的通道電路，還包括： 第一資料鎖存電路與第二資料鎖存電路，該第一資料鎖存電路的輸出端耦接至該第一數位類比轉換器的輸入端，且該第二資料鎖存電路的輸出端耦接至該第二數位類比轉換器的輸入端，其中該第一資料鎖存電路用以依據第一載入信號來載入資料，該第一載入信號指示第一載入時序，以及該第二資料鎖存電路用以依據第二載入信號來載入資料，該第二載入信號指示不同於該第一載入時序的第二載入時序。
12. 如申請專利範圍第11項所述的通道電路，其中該第一載入信號及該第二載入信號的每一個的載入期間的時間長度是該第一資料鎖存電路及該第二資料鎖存電路的每一個的線鎖存期間的時間長度的兩倍。
13. 如申請專利範圍第11項所述的通道電路，其中在該第一載入信號被產生以開始第一鎖存期間之後，該第二載入信號在該第一鎖存期間被產生以開始第二鎖存期間，其中該第一資料鎖存電路在該第一鎖存期間鎖存像素資料的該第一掃描線，該第二資料鎖存電路在該第二鎖存期間鎖存像素資料的該第二掃描線。
14. 如申請專利範圍第11項所述的通道電路，其中該第一開關的第一切換時序是取決於該第一載入信號的所指示的該第一載入時序，該第二開關的第二切換時序是取決於該第二載入信號的所指示的該第二載入時序。
15. 如申請專利範圍第1項所述的通道電路，其中當該第一數位類比轉換器與該第二數位類比轉換器當中的一個對圖框的目前掃描線進行像素資料轉換時，該第一數位類比轉換器與該第二數位類比轉換器當中的另一個對該圖框的下一個掃描線進行像素資料轉換。
16. 如申請專利範圍第1項所述的通道電路，其中： 該像素資料的數值範圍被分為多個子範圍，其中該多個子範圍包括第一子範圍與第二子範圍；以及 該第一數位類比轉換器的第一輸出電壓範圍不同於該第二數位類比轉換器的第二輸出電壓範圍，該第一輸出電壓範圍相關於該第一子範圍，以及該第二輸出電壓範圍相關於該第二子範圍。
17. 如申請專利範圍第16項所述的通道電路，還包括： 伽馬電路，用以分別提供具有第一位準範圍的第一伽馬電壓及具有第二位準範圍的第二伽馬電壓給該第一數位類比轉換器及該第二數位類比轉換器，其中該第一位準範圍與該第二位準範圍不同。
18. 如申請專利範圍第16項所述的通道電路，其中該第一子範圍及該第二子範圍分別是該像素資料的數值範圍的高範圍及低範圍。
19. 如申請專利範圍第16項所述的通道電路，其中該第一子範圍及該第二子範圍不重疊。
20. 如申請專利範圍第16項所述的通道電路，其中 當該像素資料的數值屬於該第一子範圍時，該第一數位類比轉換器動作以轉換該像素資料，當該像素資料的數值不屬於該第一子範圍時，該第一數位類比轉換器不動作；以及 當該像素資料的數值屬於該第二子範圍時，該第二數位類比轉換器動作以轉換該像素資料，當該像素資料的數值不屬於該第二子範圍時，該第二數位類比轉換器不動作。
21. 如申請專利範圍第1項所述的通道電路，其中 對該像素資料的各數值而言，當該第一數位類比轉換器與該第二數位類比轉換器當中的一個動作以進行像素資料轉換時，該第一數位類比轉換器與該第二數位類比轉換器當中的另一個不動作。
22. 如申請專利範圍第1項所述的通道電路，還包括： 第一資料鎖存電路與第二資料鎖存電路，該第一資料鎖存電路的輸出端耦接至該第一數位類比轉換器的輸入端，且該第二資料鎖存電路的輸出端耦接至該第二數位類比轉換器的輸入端，其中該第一資料鎖存電路用以依據該像素資料的至少一個位元及載入信號來載入資料，該第二資料鎖存電路用以依據該像素資料的至少一個位元及該載入信號來載入資料。
23. 如申請專利範圍第22項所述的通道電路，其中該載入信號的載入期間的時間長度等於該第一資料鎖存電路及該第二資料鎖存電路的每一個的線鎖存期間的時間長度。
24. 如申請專利範圍第22項所述的通道電路，其中該第一開關的第一切換時序是取決於該像素資料的該至少一個位元，該第二開關的第二切換時序是取決於該像素資料的該至少一個位元。
25. 如申請專利範圍第1項所述的通道電路，其中對該像素資料的各數值而言，該第一資料鎖存電路及該第二資料鎖存電路當中的哪一個進行像素資料轉換是取決於該像素資料的數值。
26. 如申請專利範圍第1項所述的通道電路，還包括： 第一資料鎖存電路與第二資料鎖存電路，該第一資料鎖存電路的輸出端耦接至該第一數位類比轉換器的輸入端，且該第二資料鎖存電路的輸出端耦接至該第二數位類比轉換器的輸入端，其中該第一資料鎖存電路用以依據取決於該第一開關的第一切換時序的第一載入時序來載入資料，該第二資料鎖存電路用以依據取決於該第二開關的第二切換時序的第二載入時序來載入資料。
27. 如申請專利範圍第26項所述的通道電路，其中該第一載入時序及第二載入時序的每一個是取決於該像素資料在圖框中的位置。
28. 如申請專利範圍第26項所述的通道電路，其中該第一載入時序及第二載入時序的每一個是取決於該像素資料的至少一個位元。
29. 如申請專利範圍第1項所述的通道電路，其中該第一開關的第一端作為或耦接至該輸出緩衝電路的該第輸入端，且該第二開關的第一端作為或耦接至該輸出緩衝電路的該第二輸入端，以及該輸出緩衝電路包括： 輸出緩衝器，具有輸入端與輸出端，其中該輸出緩衝器的該輸入端耦接至該第一開關的第二端及該第二開關的第二端，以及該輸出緩衝器的該輸出端作為或耦接至該輸出緩衝電路的該輸出端。
30. 如申請專利範圍第1項所述的通道電路，其中該輸出緩衝電路包括： 第一輸入級電路，具有輸入端與輸出端，其中該第一輸入級電路的該輸入端作為或耦接至該輸出緩衝電路的該第一輸出端，且該第一開關的第一端耦接至該第一輸入級電路的該輸出端； 第二輸入級電路，具有輸入端與輸出端，其中該第二輸入級電路的該輸入端作為或耦接至該輸出緩衝電路的該第二輸出端，且該第二開關的第一端耦接至該第二輸入級電路的該輸出端；以及 增益及輸出級電路，具有輸入端與輸出端，其中該增益及輸出級電路的該輸入端耦接至該第一開關的第二端及該第二開關的第二端，且該增益及輸出級電路的該輸出端作為或耦接至該輸出緩衝電路的該輸出端。
31. 如申請專利範圍第1項所述的通道電路，其中該輸出緩衝電路包括： 第一輸入與增益級電路，具有輸入端與輸出端，其中該第一輸入與增益級電路的該輸入端作為或耦接至該輸出緩衝電路的該第一輸入端，以及該第一開關的第一端耦接至該第一輸入與增益級電路的該輸出端； 第二輸入與增益級電路，具有輸入端與輸出端，其中該第二輸入與增益級電路的該輸入端作為或耦接至該輸出緩衝電路的該第二輸入端，以及該第二開關的第一端耦接至該第二輸入與增益級電路的該輸出端；以及 輸出級電路，具有輸入端與輸出端，其中該輸出級電路的該輸入端耦接至該第一開關的第二端與該第二開關的第二端，而該輸出級電路的該輸出端作為或耦接至該輸出緩衝電路的該輸出端。
32. 如申請專利範圍第1項所述的通道電路，其中該輸出緩衝電路包括： 第一輸出緩衝器，具有輸入端與輸出端，其中該第一輸出緩衝器的該輸入端作為或耦接至該輸出緩衝電路的該第一輸入端，該第一開關的第一端耦接至該第一輸出緩衝器的該輸出端，以及該第一開關的第二端作為或耦接至該輸出緩衝電路的該輸出端；以及 第二輸出緩衝器，具有輸入端與輸出端，其中該第二輸出緩衝器的該輸入端作為或耦接至該輸出緩衝電路的該第二輸入端，該第二開關的第一端耦接至該第二輸出緩衝器的該輸出端，以及該第二開關的第二端耦接至該第一開關的該第二端。
33. 如申請專利範圍第1項所述的通道電路，還包括： 多個資料鎖存電路，其中該多個資料鎖存電路的每一個的輸入端用以接收該像素資料的位元資料的各自部份或是全部，該多個資料鎖存電路包括第一資料鎖存電路與第二資料鎖存電路，該第一資料鎖存電路的輸出端耦接至該第一數位類比轉換器的輸入端，該第二資料鎖存電路的輸出端耦接至該第二數位類比轉換器的輸入端。
34. 如申請專利範圍第33項所述的通道電路，其中： 在第一期間，該輸出緩衝電路選擇將相關於該輸出緩衝電路的該第一輸入端的信號的第一驅動信號經由該輸出緩衝電路的該輸出端輸出，以及該第二資料鎖存電路鎖存並輸出該像素資料的該各自部份或是全部至該第二數位類比轉換器的該輸入端；以及 在第二期間，該第一資料鎖存電路鎖存並輸出該像素資料的該各自部份或是全部至該第一數位類比轉換器的該輸入端，以及該輸出緩衝電路選擇將相關於該輸出緩衝電路的該第二輸入端的信號的第二驅動信號經由該輸出緩衝電路的該輸出端輸出。
35. 如申請專利範圍第33項所述的通道電路，其中該第一資料鎖存電路包括： 第一鎖存器，具有輸入端、輸出端與控制端，其中該第一鎖存器的該輸入端用以接收該像素資料的位元資料的各自部份或是全部，該第一鎖存器的該控制端受控於第一鎖存信號；以及 第一電位移位器，具有輸入端與輸出端，其中該第一電位移位器的該輸入端耦接至該第一鎖存器的該輸出端，該第一電位移位器的該輸出端耦接至該第一數位類比轉換器的該輸入端。
36. 如申請專利範圍第35項所述的通道電路，其中該第二資料鎖存電路包括： 第二鎖存器，具有輸入端、輸出端與控制端，其中該第二鎖存器的該輸入端用以接收該像素資料的位元資料的各自部份或是全部，該第二鎖存器的該控制端受控於第二鎖存信號；以及 第二電位移位器，具有輸入端與輸出端，其中該第二電位移位器的該輸入端耦接至該第二鎖存器的該輸出端，該第二電位移位器的該輸出端耦接至該第二數位類比轉換器的該輸入端。
37. 如申請專利範圍第33項所述的通道電路，其中： 該像素資料的數值範圍被分為多個子範圍，其中該多個子範圍包括第一子範圍與第二子範圍；以及 該第一數位類比轉換器的第一輸出電壓範圍不同於該第二數位類比轉換器的第二輸出電壓範圍，該第一輸出電壓範圍相關於該第一子範圍，以及該第二輸出電壓範圍相關於該第二子範圍。
38. 如申請專利範圍第37項所述的通道電路，其中當該像素資料屬於該第一子範圍時，該第一資料鎖存電路鎖存並輸出該像素資料的位元資料的第一各自部份至該第一數位類比轉換器的該輸入端，以及該輸出緩衝電路選擇將相關於該輸出緩衝電路的該第一輸入端的信號的第一驅動信號經由該輸出緩衝電路的該輸出端輸出；以及 當該像素資料屬於該第二子範圍時，該第二資料鎖存電路鎖存並輸出該像素資料的位元資料的該第一各自部份至該第二數位類比轉換器的該輸入端，以及該輸出緩衝電路選擇將相關於該輸出緩衝電路的該第二輸入端的信號的第二驅動信號經由該輸出緩衝電路的該輸出端輸出。
39. 如申請專利範圍第37項所述的通道電路，其中該第一資料鎖存電路包括： 第一鎖存器，具有輸入端與輸出端，其中該第一鎖存器的該輸入端用以接收該像素資料的位元資料的該第一各自部份，以及當該像素資料屬於該第一子範圍且載入信號為致能時，該第一鎖存器鎖存並輸出該像素資料的位元資料的該第一各自部份；以及 第一電位移位器，具有輸入端與輸出端，其中該第一電位移位器的該輸入端耦接至該第一鎖存器的該輸出端，該第一電位移位器的該輸出端耦接至該第一數位類比轉換器的該輸入端。
40. 如申請專利範圍第39項所述的通道電路，其中該第二資料鎖存電路包括： 第二鎖存器，具有輸入端與輸出端，其中該第二鎖存器的該輸入端用以接收該像素資料的位元資料的該第一各自部份，以及當該像素資料屬於該第二子範圍且該載入信號為致能時，該第二鎖存器鎖存並輸出該像素資料的位元資料的該第一各自部份；以及 第二電位移位器，具有輸入端與輸出端，其中該第二電位移位器的該輸入端耦接至該第二鎖存器的該輸出端，該第二電位移位器的該輸出端耦接至該第二數位類比轉換器的該輸入端。
41. 如申請專利範圍第37項所述的通道電路，其中： 該第一資料鎖存電路與該第二資料鎖存電路從電位移位元器接收該像素資料的位元資料的該第一各自部份； 當該像素資料屬於該第一子範圍時，該第一資料鎖存電路鎖存並輸出該像素資料的位元資料的該第一各自部份至該第一數位類比轉換器的該輸入端；以及 當該像素資料屬於該第二子範圍時，該第二資料鎖存電路鎖存並輸出該像素資料的位元資料的該第一各自部份至該第二數位類比轉換器的該輸入端。
42. 如申請專利範圍第37項所述的通道電路，其中該第一資料鎖存電路包括： 組合邏輯電路，具有輸入端用以接收該像素資料，其中該組合邏輯電路判斷該像素資料是否屬於該第一子範圍，以及輸出第一判斷結果； 第一鎖存器，具有輸入端與輸出端，其中該第一鎖存器的該輸入端用以接收該像素資料的位元資料的該第一各自部份，以及當該第一判斷結果表示該像素資料屬於該第一子範圍且載入信號為致能時，該第一鎖存器鎖存並輸出該像素資料的位元資料的該第一各自部份；以及 第一電位移位器，具有輸入端與輸出端，其中該第一電位移位器的該輸入端耦接至該第一鎖存器的該輸出端，該第一電位移位器的該輸出端耦接至該第一數位類比轉換器的該輸入端。
43. 如申請專利範圍第42項所述的通道電路，其中該組合邏輯電路還判斷該像素資料是否屬於該第二子範圍而輸出第二判斷結果，該第二資料鎖存電路至少依據該第二判斷結果是否指示該像素資料屬於該第二子範圍，鎖存並輸出該像素資料的位元資料的該第一各自部份。
44. 如申請專利範圍第42項所述的通道電路，其中該第二資料鎖存電路包括： 第二鎖存器，具有輸入端與輸出端，其中該第二鎖存器的該輸入端用以接收該像素資料的位元資料的該第一各自部份，以及當該第二判斷結果表示該像素資料屬於該第二子範圍且該載入信號為致能時，該第二鎖存器鎖存並輸出該像素資料的位元資料的該第一各自部份；以及 第二電位移位器，具有輸入端與輸出端，其中該第二電位移位器的該輸入端耦接至該第二鎖存器的該輸出端，該第二電位移位器的該輸出端耦接至該第二數位類比轉換器的該輸入端。
45. 如申請專利範圍第33項所述的通道電路，其中： 該像素資料的數值範圍被分為多個子範圍，其中該多個子範圍包括第一子範圍、第二子範圍、第三子範圍與第四子範圍； 該多個數位類比轉換器還包括第三數位類比轉換器與第四數位類比轉換器，該第三數位類比轉換器的輸出端耦接至該輸出緩衝電路的該多個輸入端中的第三輸入端，該第四數位類比轉換器的輸出端耦接至該輸出緩衝電路的該多個輸入端中的第四輸入端； 該多個資料鎖存電路還包括第三資料鎖存電路與第四資料鎖存電路，該第三資料鎖存電路的輸出端耦接至該第三數位類比轉換器的輸入端，該第四資料鎖存電路的輸出端耦接至該第四數位類比轉換器的輸入端； 當該像素資料屬於該第一子範圍時，該第一資料鎖存電路鎖存並輸出該像素資料的位元資料的該第一各自部份至該第一數位類比轉換器的該輸入端，以及該輸出緩衝電路的該輸出端選擇輸出相關於該輸出緩衝電路的該第一輸入端的信號的第一驅動信號； 當該像素資料屬於該第二子範圍時，該第二資料鎖存電路鎖存並輸出該像素資料的位元資料的該第一各自部份至該第二數位類比轉換器的該輸入端，以及該輸出緩衝電路的該輸出端選擇輸出相關於該輸出緩衝電路的該第二輸入端的信號的第二驅動信號； 當該像素資料屬於該第三子範圍時，該第一資料鎖存電路鎖存並輸出該像素資料的位元資料的該第一各自部份至該第三數位類比轉換器的該輸入端，以及該輸出緩衝電路的該輸出端選擇輸出相關於該輸出緩衝電路的該第三輸入端的信號的第三驅動信號；以及 當該像素資料屬於該第四子範圍時，該第四資料鎖存電路鎖存並輸出該像素資料的位元資料的該第一各自部份至該第四數位類比轉換器的該輸入端，以及該輸出緩衝電路的該輸出端選擇輸出相關於該輸出緩衝電路的該第四輸入端的信號的第四驅動信號。
46. 如申請專利範圍第45項所述的通道電路，其中該第一數位類比轉換器的第一輸出電壓範圍、該第二數位類比轉換器的第二輸出電壓範圍、該第三數位類比轉換器的第三輸出電壓範圍與該第四數位類比轉換器的第四輸出電壓範圍互不相同，該第一輸出電壓範圍相關於該第一子範圍，該第二輸出電壓範圍相關於該第二子範圍，該第三輸出電壓範圍相關於該第三子範圍，以及該第四輸出電壓範圍相關於該第四子範圍。
47. 如申請專利範圍第45項所述的通道電路，其中該第一資料鎖存電路包括： 第一組合邏輯電路，具有輸入端用以接收該像素資料的位元資料的第二各自部份，其中該第一組合邏輯電路判斷該像素資料是否屬於該第一子範圍，以及輸出第一判斷結果； 第一鎖存器，具有輸入端與輸出端，其中該第一鎖存器的該輸入端用以接收該像素資料的位元資料的該第一各自部份，以及當該第一判斷結果表示該像素資料屬於該第一子範圍且載入信號為致能時，該第一鎖存器鎖存並輸出該像素資料的位元資料的該第一各自部份；以及 第一電位移位器，具有輸入端與輸出端，其中該第一電位移位器的該輸入端耦接至該第一鎖存器的該輸出端，該第一電位移位器的該輸出端耦接至該第一數位類比轉換器的該輸入端。
48. 如申請專利範圍第47項所述的通道電路，其中該第二資料鎖存電路包括： 第二組合邏輯電路，具有輸入端用以接收該像素資料的位元資料的該第二各自部份，其中該第二組合邏輯電路判斷該像素資料是否屬於該第二子範圍，以及輸出第二判斷結果； 第二鎖存器，具有輸入端與輸出端，其中該第二鎖存器的該輸入端用以接收該像素資料的位元資料的該第一各自部份，以及當該第二判斷結果表示該像素資料屬於該第二子範圍且該載入信號為致能時，該第二鎖存器鎖存並輸出該像素資料的位元資料的該第二各自部份；以及 第二電位移位器，具有輸入端與輸出端，其中該第二電位移位器的該輸入端耦接至該第二鎖存器的該輸出端，該第二電位移位器的該輸出端耦接至該第二數位類比轉換器的該輸入端。
49. 一種源極驅動器的通道電路，包括： 輸出緩衝電路，至少具有多個輸入端與輸出端，其中該輸出緩衝電路的該輸出端用以耦接至顯示面板的資料線； 多個數位類比轉換器，包括第一數位類比轉換器與第二數位類比轉換器，其中該第一數位類比轉換器的輸出端耦接至該輸出緩衝電路的該多個輸入端中的第一輸入端，該第二數位類比轉換器的輸出端耦接至該輸出緩衝電路的該多個輸入端中的第二輸入端； 其中當該第一數位類比轉換器與該第二數位類比轉換器當中的一個對圖框的目前掃描線進行像素資料轉換時，該第一數位類比轉換器與該第二數位類比轉換器當中的另一個對該圖框的下一個掃描線進行像素資料轉換。
50. 一種源極驅動器的通道電路，包括： 輸出緩衝電路，至少具有多個輸入端與輸出端，其中該輸出緩衝電路的該輸出端用以耦接至顯示面板的資料線； 多個數位類比轉換器，包括第一數位類比轉換器與第二數位類比轉換器，其中該第一數位類比轉換器的輸出端耦接至該輸出緩衝電路的該多個輸入端中的第一輸入端，該第二數位類比轉換器的輸出端耦接至該輸出緩衝電路的該多個輸入端中的第二輸入端； 其中對該像素資料的各數值而言，當該第一數位類比轉換器與該第二數位類比轉換器當中的一個動作以進行像素資料轉換時，該第一數位類比轉換器與該第二數位類比轉換器當中的另一個不動作，以及 該第一資料鎖存電路及該第二資料鎖存電路當中的一個進行像素資料轉換是取決於該像素資料的數值。

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