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TW202007085A - 時脈產生電路與混合式電路 - Google Patents

時脈產生電路與混合式電路 Download PDF

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TW202007085A
TW202007085A TW107125828A TW107125828A TW202007085A TW 202007085 A TW202007085 A TW 202007085A TW 107125828 A TW107125828 A TW 107125828A TW 107125828 A TW107125828 A TW 107125828A TW 202007085 A TW202007085 A TW 202007085A
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何偉雄
婁佳寧
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瑞昱半導體股份有限公司
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Abstract

本發明揭露了一種時脈產生電路，能夠適應性地運作於一類比時脈資料回復（analog clock data recovery, ACDR）模式以及一時脈倍頻單元（clock multiplication unit, CMU）模式。該時脈產生電路之一實施例包含一濾波器與一環形振盪器。該濾波器用來接收一輸入訊號，並依據該輸入訊號，經由一第一節點輸出一第一電壓訊號以及經由一第二節點輸出一第二電壓訊號，該濾波器包含：一第一濾波電路，耦接於該第一節點與一低電位端之間；以及一第二濾波電路，耦接於該第一節點與該低電位端之間，並與該第一濾波電路並聯，該第二濾波電路包含串聯的一開關與一電容，其中該第二節點位於該開關與該電容之間，該開關於該ACDR模式下不導通，而於該CMU模式下導通。該環形振盪器耦接該第一節點與該第二節點，用來於該ACDR模式下用來依據該第一電壓訊號產生至少一時脈，並用來於該CMU模式下用來依據該第二電壓訊號產生至少一時脈。

Description

時脈產生電路與混合式電路
本發明是關於時脈產生電路與混合式電路，尤其是關於能夠適應性地運作於一類比時脈資料回復模式以及一時脈倍頻單元模式的時脈產生電路與混合式電路。
傳統的序列/解序列（Serializer/Deserializer, SerDes）實體層電路（physical layer circuit, PHY）包含接收電路和傳送電路，接收電路包含類比時脈資料回復（analog clock data recovery, ACDR）電路，傳送電路包含時脈倍頻單元（clock multiplication unit, CMU），ACDR電路與CMU的每一個包含電荷泵、低通濾波器與壓控振盪器，若能共用上述相同/相仿的部分，將可節省電路面積。
然而，ACDR電路與CMU對於低通濾波器的需求不同，這使得同一個低通濾波器難以滿足兩方的需求。以圖1所示的ACDR電路與CMU共用的二階低通濾波器100為例，其包含一電阻110、一電容120、一開關130、以及一電容140。當低通濾波器100用於ACDR電路，為了減少整個ACDR電路的迴路延遲（loop latency），電容140愈小愈好，因此開關130須斷開。當低通濾波器100用於CMU，為了滿足CMU的迴路穩定與頻寬要求，電容140愈大愈好，因此開關130須導通。然而，當開關130導通時，開關130的開關電阻不可能為零，此開關電阻和電容140串聯後，一方面開關電阻會降低電容的品質因素（quality factor），另一方面開關130（電晶體）的閘極電壓，會經由開關寄生電容干擾輸出給CMU之壓控振盪器的電壓；因此，當低通濾波器100用於CMU時，上述問題會導致CMU的輸出時脈的抖動（jitter）較大。
據上所述，為了實現ACDR電路與CMU的共用，低通濾波器的設計會面臨兩難。
本發明之一目的在於提供一種裝置與方法，以避免先前技術的問題。
本發明揭露了一種時脈產生電路，能夠適應性地運作於一類比時脈資料回復（analog clock data recovery, ACDR）模式以及一時脈倍頻單元（clock multiplication unit, CMU）模式，該時脈產生電路包含一濾波器與一環形振盪器。該濾波器用來接收一輸入訊號，並依據該輸入訊號，經由一第一節點輸出一第一電壓訊號以及經由一第二節點輸出一第二電壓訊號。該濾波器包含一第一濾波電路與一第二濾波電路，該第一濾波電路耦接於該第一節點與一低電位端之間，該第二濾波電路耦接於該第一節點與該低電位端之間，並與該第一濾波電路並聯。該第二濾波電路包含串聯的一開關與一電容，該開關於該ACDR模式下不導通，並於該CMU模式下導通，其中該第二節點位於該開關與該電容之間。該環形振盪器耦接該第一節點與該第二節點，用來於該ACDR模式下，依據該第一電壓訊號產生至少一時脈，而不受該第二電壓訊號的影響；該環形振盪器另用來於該CMU模式下，依據該第二電壓訊號產生至少一時脈，而不受該第一電壓訊號的影響。
本發明另揭露一種混合式電路，能夠運作於一ACDR模式以及一CMU模式的其中之一，該混合式電路包含一CMU、一採樣電路、一相位偵測器、以及一多工器。該CMU包含一相位頻率偵測器、一電荷泵、一濾波器、一環形振盪器、以及一迴路除法器。該電荷泵依據該相位偵測器與該相位頻率偵測器之一的輸出，產生一電壓控制訊號；該濾波器用來依據該電荷泵的電壓控制訊號，輸出一第一電壓訊號以及一第二電壓訊號的至少其中之一至該環形振盪器；該環形振盪器用來於該ACDR模式下依據該第一電壓訊號產生至少一時脈，並用來於該CMU模式下依據該第二電壓訊號產生至少一時脈。該採樣電路依據該環形振盪器的輸出以運作。該相位偵測器依據該採樣電路的輸出以運作。該多工器用來於該ACDR模式下，電性連接該相位偵測器與該電荷泵，以及電性斷開該相位頻率偵測器與該電荷泵，從而令該電荷泵依據該相位偵測器之輸出產生該電壓控制訊號；該多工器另用來於該CMU模式下，電性連接該相位頻率偵測器與該電荷泵，以及電性斷開該相位偵測器與該電荷泵，從而令該電荷泵依據該相位頻率偵測器之輸出產生該電壓控制訊號。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露包含時脈產生電路與混合式電路，能夠適應性地運作於一類比時脈資料回復（analog clock data recovery, ACDR）模式以及一時脈倍頻單元（clock multiplication unit, CMU）模式，以在ACDR模式下減少ACDR電路的迴路延遲（loop latency），並在CMU模式下達到CMU的迴路穩定與頻寬要求。
圖2顯示本發明之時脈產生電路的一實施例。圖2之時脈產生電路200包含一濾波器210與一環形振盪器220。濾波器210用來接收一輸入訊號VCP ，並依據該輸入訊號VCP ，經由一第一節點230輸出一第一電壓訊號VCP_ACDR ，以及經由一第二節點240輸出一第二電壓訊號VCP_CMU 。濾波器210包含一第一濾波電路212與一第二濾波電路214。第一濾波電路212耦接於第一節點230與一低電位端（例如：接地端）VSS 之間，且包含串聯的一電阻R1 與一電容C1 。第二濾波電路214耦接於第一節點230與低電位端VSS 之間，並與第一濾波電路212並聯。第二濾波電路214包含串聯的一開關SW與一電容C2 ，且第二節點240位於開關SW與電容C2 之間。開關SW於前述ACDR模式下不導通，以在時脈產生電路200用於一ACDR電路時，避免電容C2 對該ACDR電路造成不利影響；另外，開關SW於前述CMU模式下導通，以在時脈產生電路200用於一CMU時，利用電容C2 來幫助該CMU的迴路穩定與頻寬要求。環形振盪器220耦接第一節點230與第二節點240，用來於該ACDR模式下，依據該第一電壓訊號VCP_ACDR 輸出至少一時脈（例如：圖3之任一振盪單元310之輸出），並用來於該CMU模式下，依據該第二電壓訊號VCP_CMU 輸出至少一時脈（例如：圖3之任一振盪單元310之輸出）。
圖3顯示環形振盪器220的一實施例。圖3之環形振盪器220包含串聯的複數個振盪單元310，每個振盪單元310之輸入是前一級振盪單元310的輸出，每個振盪單元310的輸出是下一級振盪單元310的輸入，圖3之振盪單元310的數目僅為範例，實施本發明者可依其需求決定振盪單元310的數目。於該ACDR模式下，每個振盪單元310依據第一電壓訊號VCP_ACDR 以及一控制電壓VCM 來運作，而不受第二電壓訊號VCP_CMU 的影響；於該CMU模式下，每個振盪器元310依據第二電壓訊號VCP_CMU 以及該控制電壓VCM 來運作，而不受該第一電壓訊號VCP_ACDR 的影響，其中該控制電壓VCM 是一預設電壓（例如：一固定電壓VDD /2，或任何能使環形振盪器220適當運作的電壓）。
圖4顯示每個振盪單元310的一實施例。圖4之振盪單元310包含一延遲電路410、一ACDR模式致能電路420、一CMU模式致能電路430、一電晶體440、以及一電流源450。延遲電路410耦接一高電位端VDD ，包含負載RL 與電晶體M1 、M2 、M3 、M4 ，用來依據一振盪單元輸入（即前一級振盪單元310的輸出）產生一振盪單元輸出（即下一級振盪單元310的輸入），該振盪單元輸入於圖4之實施例中為一差動輸入VIN_P 、VIN_N ，該振盪單元輸出於圖4之實施例中為一差動輸出VOUT_P 、VOUT_N ，然而，在實施為可能的前提下，延遲電路410可以是已知或自行開發的單端輸入與單端輸出之延遲電路。ACDR模式致能電路420耦接於延遲電路410與電流源450之間，包含串聯的電晶體M5 與電晶體M5_EN ，電晶體M5 之閘極用來接收前述第一電壓訊號VCP_ACDR ，電晶體M5_EN 之閘極用來接收一第一控制訊號ENACDR （由一控制電路產生，如圖6所示）。CMU模式致能電路430耦接於延遲電路410與電流源450之間，包含串聯的電晶體M6 與電晶體M6_EN ，電晶體M6 之閘極用來接收前述第二電壓訊號VCP_CMU ，電晶體M6_EN 之閘極用來接收一第二控制訊號ENCMU （由一控制電路產生，如圖6所示）。電晶體440耦接於延遲電路410與電流源450之間，用來依據前述控制電壓VCM 以運作
圖5顯示每個振盪單元310的另一實施例。相較於圖4，圖5之振盪單元310進一步包含一電晶體M7_EN ，用來增進硬體結構上的對稱。電晶體M7_EN 耦接於電晶體440與電流源450之間，電晶體M7_EN 之閘極用來於振盪單元310運作時，接收一預設電壓VTIE （例如：一固定或非固定電壓），以令電晶體M7_EN 保持導通。
圖6顯示本發明之時脈產生電路的另一實施例。相較於圖2，圖6之時脈產生電路600進一步包含一電荷泵610與一控制電路620。電荷泵610用來於該ACDR模式下依據一相位偵測器（phase detector, PD）之輸出產生輸入訊號VCP ，以及用來於該CMU模式下依據一相位頻率偵測器（phase frequency detector, PFD）之輸出產生輸入訊號VCP 。控制電路620用來輸出前述第一控制訊號ENACDR 與第二控制訊號ENCMU ，當第一控制訊號ENACDR 對應一第一準位（例如：一高準位）且第二控制訊號ENCMU 對應一第二準位（例如：一低準位）時，時脈產生電路600運作於該ACDR模式；當第一控制訊號ENACDR 對應該第二準位且第二控制訊號ENCMU 對應該第一準位時，時脈產生電路600運作於該CMU模式。由於電荷泵610與控制電路620的每一個可藉由已知技術來實現，故其細節在此省略。
圖7顯示本發明之時脈產生電路的另一實施例。相較於圖2，圖7之時脈產生電路700中，第一節點230與環形振盪器220之間設有一開關710，第二節點240與環形振盪器220之間設有一開關720。開關710之作用等效於前述電晶體M5_EN ，用來依據前述第一控制訊號ENACDR 以導通或關閉，開關720之作用等效於前述電晶體M6_EN ，用來依據前述第二控制訊號ENCMU 以導通或關閉。舉例而言，當第一控制訊號ENACDR 對應一第一準位且第二控制訊號ENCMU 對應一第二準位時，開關導通710而開關720關閉，從而濾波器210輸出第一電壓訊號VCP_ACDR 而不輸出第二電壓訊號VCP_CMU 給環形振盪器220，此時時脈產生電路700是作為一ACDR電路的一部分；當第一控制訊號ENACDR 對應該第二準位且該第二控制訊號ENCMU 對應該第一準位時，開關710關閉而開關720導通，從而濾波器210輸出第二電壓訊號VCP_CMU 而不輸出第一電壓訊號VCP_ACDR 給環形振盪器220，此時時脈產生電路700是作為一CMU的一部分。
圖8顯示本發明之混合式電路的一實施例。如圖8所示，混合式電路800包含一CMU 810、一採樣電路820、一相位偵測器830、以及一多工器（multiplexer, MUX）840。CMU 810之一實施例如圖9所示，包含一相位頻率偵測器910、一電荷泵920、一濾波器930、一環形振盪器940、以及一迴路除法器950。相位頻率偵測器910依據一參考時脈與一回授時脈，輸出一相位頻率偵測訊號；電荷泵920依據多工器840的輸出，產生一電壓控制訊號；濾波器930為本發明之濾波器或其等效電路，用來依據電荷泵920的電壓控制訊號，輸出一第一電壓訊號VCP_ACDR 以及一第二電壓訊號VCP_CMU 的至少其中之一至環形振盪器940；環形振盪器940為本發明之環形振盪器或其等效電路，包含串聯的複數個振盪單元，每該振盪單元用來於一ACDR模式下依據第一電壓訊號VCP_ACDR 運作而不受第二電壓訊號VCP_CMU 的影響，並用來於一CMU模式下依據第二電壓訊號VCP_CMU 運作而不受第一電壓訊號VCP_ACDR 的影響；迴路除法器950用來依據環形振盪器940之輸出時脈，產生該回授時脈。採樣電路820用來依據環形振盪器940的輸出時脈，採樣一資料輸入端之訊號。相位偵測器830用來依據採樣電路820的輸出，產生一相位偵測訊號。多工器840用來於該ACDR模式下電性連接相位偵測器830與電荷泵920以及電性斷開相位頻率偵測器910與電荷泵920，以輸出該相位偵測器830之相位偵測訊號給電荷泵920；多工器840另用來於該CMU模式下電性連接相位頻率偵測器910與電荷泵920以及電性斷開相位偵測器830與電荷泵920，以輸出該相位頻率偵測器910之相位頻率偵測訊號給電荷泵920。值得注意的是，採樣電路820、相位偵測器830、多工器840、相位頻率偵測器910、電荷泵920、以及迴路除法器950的每一個可藉由已知的技術來實現，故其細節在此省略。
由於本領域具有通常知識者能夠參酌圖1至圖7之揭露來瞭解圖8與圖9之實施例的細節與變化，因此，在不影響圖8與圖9之揭露要求與可實施性的前提下，重複及冗餘之說明在此予以節略。
請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
綜上所述，本發明能夠適應性地運作於ACDR模式以及CMU模式，以在ACDR模式下減少ACDR電路的迴路延遲，並在CMU模式下達到CMU的迴路穩定與頻寬要求。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧濾波器110‧‧‧電阻120‧‧‧電容130‧‧‧開關140‧‧‧電容200‧‧‧時脈產生電路210‧‧‧濾波器212‧‧‧第一濾波電路214‧‧‧第二濾波電路220‧‧‧環形振盪器230‧‧‧第一節點240‧‧‧第二節點VCP‧‧‧輸入訊號VCP_ACDR‧‧‧第一電壓訊號VCP_CMU‧‧‧第二電壓訊號VSS‧‧‧低電位端R1‧‧‧電阻C1‧‧‧電容SW‧‧‧開關C2‧‧‧電容310‧‧‧振盪單元VCM‧‧‧控制電壓410‧‧‧延遲電路420‧‧‧類比時脈資料回復模式致能電路430‧‧‧時脈倍頻單元模式致能電路440‧‧‧電晶體450‧‧‧電流源VDD‧‧‧高電位端RL‧‧‧負載M1、M2、M3、M4、M5、M5_EN、M6、M6_EN‧‧‧電晶體VIN_P、VIN_N‧‧‧差動輸入VOUT_P、VOUT_N‧‧‧差動輸出ENACDR‧‧‧第一控制訊號ENCMU‧‧‧第二控制訊號M7_EN‧‧‧電晶體VTIE‧‧‧預設電壓600‧‧‧時脈產生電路610‧‧‧電荷泵620‧‧‧控制電路700‧‧‧時脈產生電路710、720‧‧‧開關800‧‧‧混合式電路810‧‧‧CMU（時脈倍頻單元）820‧‧‧採樣電路830‧‧‧相位偵測器840‧‧‧MUX（多工器）910‧‧‧相位頻率偵測器920‧‧‧電荷泵930‧‧‧濾波器940‧‧‧環形振盪器950‧‧‧迴路除法器
［圖1］顯示先前技術的一濾波器； ［圖2］顯示本發明之時脈產生電路的一實施例； ［圖3］顯示圖2之環形振盪器的一實施例； ［圖4］顯示圖3之振盪單元的一實施例； ［圖5］顯示圖3之振盪單元的另一實施例； ［圖6］顯示本發明之時脈產生電路的另一實施例； ［圖7］顯示本發明之時脈產生電路的另一實施例； ［圖8］顯示本發明之混合式電路的一實施例；以及 ［圖9］顯示圖8之時脈倍頻單元的一實施例。
200‧‧‧時脈產生電路
210‧‧‧濾波器
212‧‧‧第一濾波電路
214‧‧‧第二濾波電路
220‧‧‧環形振盪器
230‧‧‧第一節點
240‧‧‧第二節點
VCP‧‧‧輸入訊號
VCP_ACDR‧‧‧第一電壓訊號
VCP_CMU‧‧‧第二電壓訊號
VSS‧‧‧低電位端
R1‧‧‧電阻
C1‧‧‧電容
SW‧‧‧開關
C2‧‧‧電容

Claims (10)

  1. 一種時脈產生電路，能夠適應性地運作於一類比時脈資料回復（analog clock data recovery, ACDR）模式以及一時脈倍頻單元（clock multiplication unit, CMU）模式，該時脈產生電路包含： 一濾波器，用來接收一輸入訊號，並依據該輸入訊號，經由一第一節點輸出一第一電壓訊號以及經由一第二節點輸出一第二電壓訊號，該濾波器包含： 一第一濾波電路，耦接於該第一節點與一低電位端之間；以及 一第二濾波電路，耦接於該第一節點與該低電位端之間，並與該第一濾波電路並聯，該第二濾波電路包含串聯的一開關與一電容，其中該第二節點位於該開關與該電容之間，該開關於該ACDR模式下不導通，而於該CMU模式下導通；以及 一環形振盪器，耦接該第一節點與該第二節點，用來於該ACDR模式下用來依據該第一電壓訊號產生至少一時脈，並用來於該CMU模式下用來依據該第二電壓訊號產生至少一時脈。
  2. 如申請專利範圍第1項所述之時脈產生電路，進一步包含：一電荷泵，用來於該ACDR模式下依據一相位偵測器之輸出產生該輸入訊號，以及用來於該CMU模式下依據一相位頻率偵測器之輸出產生該輸入訊號。
  3. 如申請專利範圍第1項所述之時脈產生電路，進一步包含：一控制電路，用來輸出一第一控制訊號與一第二控制訊號給該環形振盪器，當該第一控制訊號對應一第一準位且該第二控制訊號對應一第二準位時，該時脈產生電路運作於該ACDR模式，當該第一控制訊號對應該第二準位且該第二控制訊號對應該第一準位時，該時脈產生電路運作於該CMU模式。
  4. 如申請專利範圍第3項所述之時脈產生電路，其中該環形振盪器包含串聯的複數個振盪單元，每該振盪單元包含： 一延遲電路，用來依據一振盪單元輸入，產生一振盪單元輸出； 一ACDR模式致能電路，耦接於該延遲電路與一電流源之間，包含串聯的一第一電晶體與一第二電晶體，該第一電晶體之閘極用來接收該第一電壓訊號，該第二電晶體之閘極用來接收該第一控制訊號； 一CMU模式致能電路，耦接於該延遲電路與該電流源之間，包含串聯的一第三電晶體與一第四電晶體，該第三電晶體之閘極用來接收該第二電壓訊號，該第四電晶體之閘極用來接收該第二控制訊號；以及 一第五電晶體，耦接於該延遲電路與該電流源之間，該第五電晶體用來依據一控制電壓以運作。
  5. 如申請專利範圍第4項所述之時脈產生電路，其中每該振盪單元進一步包含：一第六電晶體，耦接於該第五電晶體與該電流源之間，該第六電晶體之閘極用來接收一固定電壓以令該第六電晶體保持導通。
  6. 如申請專利範圍第1項所述之時脈產生電路，進一步包含：一控制電路，用來輸出一第一控制訊號給該第一節點至該環形振盪器之間的一第一開關，以及用來輸出一第二控制訊號給該第二節點至該環形振盪器之間的一第二開關，當該第一控制訊號對應一第一準位且該第二控制訊號對應一第二準位時，該第一開關導通而該第二開關關閉，從而該濾波器輸出該第一電壓訊號而不輸出該第二電壓訊號給該環形振盪器，當該第一控制訊號對應該第二準位且該第二控制訊號對應該第一準位時，該第一開關關閉而該第二開關導通，從而該濾波器輸出該第二電壓訊號而不輸出該第一電壓訊號給該環形振盪器。
  7. 一種混合式電路，能夠運作於一類比時脈資料回復（analog clock data recovery, ACDR）模式以及一時脈倍頻單元（clock multiplication unit, CMU）模式的其中之一，該混合式電路包含： 一時脈倍頻單元電路，包含一相位頻率偵測器、一電荷泵、一濾波器、一環形振盪器、以及一迴路除法器，其中該濾波器依據該電荷泵的輸出，輸出一第一電壓訊號以及一第二電壓訊號的至少其中之一至該環形振盪器，該環形振盪器用來於該ACDR模式下依據該第一電壓訊號產生至少一時脈，並用來於該CMU模式下依據該第二電壓訊號產生至少一時脈； 一採樣電路，依據該環形振盪器的輸出以運作； 一相位偵測器，依據該採樣電路的輸出以運作；以及 一多工器，用來於該ACDR模式下電性連接該相位偵測器與該電荷泵以及電性斷開該相位頻率偵測器與該電荷泵，並用來於該CMU模式下電性連接該相位頻率偵測器與該電荷泵以及電性斷開該相位偵測器與該電荷泵。
  8. 如申請專利範圍第7項所述之混合式電路，進一步包含：一控制電路，用來輸出一第一控制訊號與一第二控制訊號給該環形振盪器，當該第一控制訊號對應一第一準位且該第二控制訊號對應一第二準位時，該環形振盪器運作於該ACDR模式，當該第一控制訊號對應該第二準位且該第二控制訊號對應該第一準位時，該環形振盪器運作於該CMU模式。
  9. 如申請專利範圍第8項所述之混合式電路，其中該環形振盪器包含串聯的複數個振盪單元，每該振盪單元包含： 一延遲電路，用來依據一振盪單元輸入，產生一振盪單元輸出； 一ACDR模式致能電路，耦接於該延遲電路與一電流源之間，包含串聯的一第一電晶體與一第二電晶體，該第一電晶體之閘極用來接收該第一電壓訊號，該第二電晶體之閘極用來接收該第一控制訊號； 一CMU模式致能電路，耦接於該延遲電路與該電流源之間，包含串聯的一第三電晶體與一第四電晶體，該第三電晶體之閘極用來接收該第二電壓訊號，該第四電晶體之閘極用來接收該第二控制訊號；以及 一第五電晶體，耦接於該延遲電路與該電流源之間，該第五電晶體用來依據一控制電壓以運作。
  10. 如申請專利範圍第7項所述之混合式電路，進一步包含：一控制電路，用來輸出一第一控制訊號給該第一節點至該環形振盪器之間的一第一開關，以及用來輸出一第二控制訊號給該第二節點至該環形振盪器之間的一第二開關，當該第一控制訊號對應一第一準位且該第二控制訊號對應一第二準位時，該第一開關導通而該第二開關關閉，從而該濾波器輸出該第一電壓訊號而不輸出該第二電壓訊號給該環形振盪器，當該第一控制訊號對應該第二準位且該第二控制訊號對應該第一準位時，該第一開關關閉而該第二開關導通，從而該濾波器輸出該第二電壓訊號而不輸出該第一電壓訊號給該環形振盪器。
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