TW201946224A - 包括用於降低由打線接合造成之銲墊下損壞之力減輕系統之積體電路(ic)裝置 - Google Patents

Abstract

一種積體電路晶片(晶粒)可包括用於降低或減輕一般由打線接合造成的銲墊下應力之一力減輕系統。該IC晶粒可包括打線接合墊及形成在各打線接合墊下方之一力減輕系統。該力減輕系統可包括一「衝擊板」(例如，金屬區域)、位於該衝擊板上方的一密封層、及包括於該金屬區域與該密封層之間的經密封空隙之一陣列的一力減輕層。可藉由在一氧化物介電層中形成開口並在該等開口上方形成一非適形密封層以界定經密封空隙的一陣列來界定該力減輕層中的該等密封空隙。該力減輕系統可減輕由各打線接合墊上的一打線接合造成的應力，其可降低或消除對位於該晶粒之銲墊下區域中之半導體裝置的與打線接合相關的損壞。

Description

包括用於降低由打線接合造成之銲墊下損壞之力減輕系統之積體電路(IC)裝置

本揭露係關於積體電路(IC)裝置及製造，且更具體地係關於包括力減輕系統(例如包括經密封空隙之陣列)的IC裝置，以用於降低由打線/球接合程序造成的銲墊下(under-pad)損壞，及形成此類IC裝置的方法。

許多積體電路(IC)裝置需要打線接合，例如將矽晶片(晶粒)連接到一或多個引線或其他傳導元件。各導線可係於一端處接合至矽晶片之上表面上的各別接合墊，且於另一端處連接至引線或其他晶片外的電路組件。

打線接合可施加相對大的力在各別接合墊上，其可在晶片中於接合墊下方引入大的應力(例如，向下、超音波(megasonic)、熱力)。此外，在一些例項中，可藉由在製造程序中沉積鈍化及/或鋁層來引入應力。失效分析報告及影像顯示向下延伸到晶片中的裂紋，其可損壞位於接合墊下方區域中的半導體組件。因此，由於得自於打線接合的應力/損壞，晶片製造可避免形成某些類型的半導體組件(例如非靜電敏感裝置(非ESD)及/或其他類型的組件)在打線接合下方，已知為「銲墊下電路系統(CUP)」。這是有問題的(尤 其是當矽晶粒大小繼續減少時)，此係因為接合墊金屬界定更加大的晶粒面積百分比。

先前的解決方案包括在晶粒本體中形成用於吸收該墊金屬下方的力之固體金屬板，且形成用於減輕由打線接合造成的銲墊下損壞之金屬及介電質的交錯圖案。然而，這些解決方案需要額外金屬及/或介電層，其降低晶片中之可用面積區。

本發明的實施例提供一種積體電路晶片(晶粒)及形成此類IC晶粒的一種方法，該積體電路晶片包括用於降低或減輕由打線接合造成的銲墊下應力的一力減輕系統。該IC晶粒可包括打線接合墊及形成在各打線接合墊下方之一力減輕系統。該力減輕系統可包括一「衝擊板」(例如，金屬區域)、位於該衝擊板上方的一密封層、及包括於該金屬區域與該密封層之間的經密封空隙之一陣列的一力減輕層。可藉由在一氧化物介電層中形成開口並在該等開口上方形成一非適形密封層以界定經密封空隙的一陣列來界定該力減輕層中的該等密封空隙。該力減輕系統可減輕由各打線接合墊上的一打線接合造成的應力，其可降低或消除對位於該晶粒之銲墊下區域中之半導體裝置的與打線接合相關的損壞。

一些實施例提供一種形成一矽晶粒之方法，該方法包括於一基材上方形成一金屬區域，於該金屬區域上方形成一非金屬層，於該非金屬層中形成複數個開口，於該非金屬層中之該複數個開口之上形成一密封層以於該金屬區域上方界定複數個經密封空隙，及於該密封層之上形成一打線接合墊。

在一些實施例中，半導體裝置係形成在該金屬區域下方的該晶粒之一區域中。該等半導體裝置可包括至少一非靜電敏感裝置(非ESD)。

在一實施例中，該方法包括於該基材之上形成一介電區域，及於該基材之上之該介電區域上或該介電區域中形成該金屬區域。

在一實施例中，於該金屬區域之上之該非金屬層包含一氧化物介電層，且於該非金屬層中形成複數個開口包含於該氧化物介電層中形成複數個導通孔。

在一實施例中，於該非金屬層中之該複數個開口之上形成一密封層包含於該複數個開口之上形成一非適形金屬間介電(IMD)層。在一實施例中，該方法進一步包括於該等經密封空隙之上形成一鈍化層。

在一實施例中，開口之一二維陣列係形成在該非金屬層中以界定經密封空隙的一二維陣列。

在一實施例中，該方法進一步包括於該密封層中或上方形成至少一金屬線，其中該打線接合墊係傳導地耦接至該密封層中或該密封層上方之該至少一金屬線。

在一實施例中，一部分真空係產生在該等經密封空隙中。

另一實施例提供一種矽晶粒，其包括一基材、及一或多個的打線接合區域，各打線接合區域包括位於該基材上方之一金屬區域、位於該非金屬層上方之一密封層、位於該金屬區域與該密封層之間之一力減輕層、界定在該力減輕層中之複數個經密封空隙、及形成於該密封層之上之一打線接合墊。一或多個半導體裝置可係形成在該力減輕層及金屬區域下方之該晶粒之一區域中。

另一實施例提供一種矽晶粒，其包括一基材、一打線接合墊、形成於該打線接合墊下方之一或多個半導體裝置、及位於該打線接合墊下方與該一或多個半導體裝置上方之一力減輕系統。該力減輕系統可包括一金屬衝擊板區域、及一力減輕層，該力減輕層在該金屬衝擊板區域上方，該力減輕層包括界定在一非金屬區域中的複數個經密封空隙。

另一實施例提供一種電子裝置，其包括如上所揭露的一矽晶粒、一或多個傳導引線、及一或多個導線，各者具有經接合至該矽晶粒上的一各別打線接合墊之一第一端及經接合至一各別引線之一第二端。

10‧‧‧IC晶粒結構/晶粒

12‧‧‧半導體裝置

14‧‧‧晶粒基材

16‧‧‧區域

18‧‧‧介電場

20‧‧‧金屬層

22‧‧‧衝擊板區域/衝擊板

24‧‧‧導通孔/傳導區域

28‧‧‧導通孔/傳導區域

30‧‧‧金屬層

40‧‧‧Cu障壁介電層

42‧‧‧非金屬層

46A‧‧‧開口

46B‧‧‧開口

48‧‧‧線

52‧‧‧密封層

56A‧‧‧經密封空隙/空隙

56B‧‧‧經密封空隙/空隙

60‧‧‧力減輕層

64‧‧‧溝

70‧‧‧頂部金屬層/金屬頂部層

74‧‧‧導通孔

80‧‧‧介電層

82‧‧‧鈍化層

90‧‧‧接合墊溝/接合墊

100‧‧‧打線/球接合

本揭露的實例態樣在下面結合圖式來敘述，其中：〔圖1A至圖8B〕繪示根據本發明的一實施例的形成積體電路(IC)晶粒的實例方法，該積體電路晶粒包括用於降低或減輕由在晶粒上的打線接合造成的銲墊下應力的空隙陣列；〔圖9A及圖9B〕繪示根據本發明的一實例實施例的根據圖1A至圖8B所示之實例方法形成之在IC晶粒結構上的線/球接合；及〔圖10A及圖10B〕顯示根據本發明的一實例實施例的力減輕層中的實例空隙之顯微鏡影像。

〔相關申請案之交互參考〕

本申請案主張2018年3月15日申請之共同擁有之美國臨時專利申請案第62/643,226號之優先權，其完整內容出於所有目的特此以引用方式併入本文中。

本發明的實施例提供一種積體電路晶片(晶粒)及形成此類IC晶粒的一種方法，該積體電路晶片包括用於降低或減輕由打線接合造成的銲墊下應力的一力減輕系統。力減輕系統可包括形成於力減輕層中的經密封空隙(例如，當部分真空)的陣列。在一些實施例中，力減輕系統可包括亦可包括位於力減輕層下方之「衝擊板(shock plate)」(例如，金屬區域)。在一些實施例中，經密封空隙係夾置在接合墊金屬層與非頂部金屬層之間以產生空隙軟墊。此外，本發明的實施例可降低或減輕在習知製造程序中由鈍化及/或鋁層之沉積所引入的應力。

圖1A至圖8B繪示根據一實例實施例的形成積體電路(IC)晶粒的實例方法，該積體電路晶粒包括用於降低或減輕由在晶粒上的打線接合造成的銲墊下應力的力減輕系統。在此實例實施例中，壓力減輕系統包括(a)金屬「衝擊板」及(b)包括位於衝擊板上方之空隙陣列之力減輕層。

圖1A及圖1B分別顯示於製造中之實例IC晶粒結構10的一橫截面側視圖及一俯視圖。晶粒10可包括一或多個類型的半導體裝置12，包括形成在晶粒基材14(例如矽基材)中及/或在晶粒基材14上方的靜電敏感裝置(ESD)及/或非ESD，表示為區域16。區域16可包括介電場18及/或任何其他(多個)合適材料之層或區域。

如下文所討論者，可藉由力減輕結構(例如(a)包括一力減輕層，其包括經密封空隙之一陣列及/或(b)經配置於力減輕層下方之一衝擊板) 來保護半導體裝置12免於由(晶粒10之進一步處理之後)半導體裝置12上方執行之打線接合所造成的損壞。所繪示的實施例包括衝擊板及力減輕層兩者。

如圖1A及圖1B所示，金屬層20可形成於基材上方的介電場區域中。金屬層20可包括耦接至已形成或隨後形成的一或多個其他金屬層的「衝擊板」區域22及一或多個導通孔或其他傳導區域24，例如圖1A中所示的至少一導通孔28及下金屬層30。金屬層20可包含銅或任何其他合適的金屬。

圖2A及圖2B分別顯示進一步處理之後的IC晶粒結構10之側橫截面視圖及俯視圖。如所示，Cu障壁介電層40(例如，包括SiN或SiC)可在衝擊板金屬層20上方形成，隨後係形成在Cu障壁介電層40上方的非金屬層42。例如，非金屬層42可包含氧化物介電層。非金屬層42可具有任何合適的厚度，例如1,000Å至8,000Å之間(例如4,000Å)。

開口46A(空導通孔)之陣列可係接著形成在衝擊板22上方一區內之非金屬層42中，且開口46B亦可係形成在經連接至其他(多個)金屬層(例如圖2A所示之金屬層30)之各導通孔/傳導區域28上方。開口46A及46B可由任何合適的微影蝕刻技術(例如，已知的遮罩及蝕刻技術)形成。

形成在衝擊板上方的開口46A的陣列可包括以任何一維或二維圖案配置的任意數目的開口46A。圖2B顯示開口46A的一實例二維圖案，其包含由5μm寬的線(以48表示)組成的星形或星號形狀圖案，其以密集導通孔開口46A填充。所繪示的圖案僅係一實例；開口46A可係以任何其他一維或二維圖案形成，例如界定一或多個線或列或開口的一圖案(例如平行、垂直、或以其他方式延伸的列)、棋盤圖案、同心圓圖案、或任何其他幾何圖案。個別開口46A可具有任何形狀及尺寸，且陣列中的開口46A的不同者可具有相同形 狀及尺寸，或可具有不同的形狀及/或尺寸。在一些實施例中，開口46A可向下延伸至金屬衝擊板22。在其他實施例中，一、一些、或所有開口46A可僅部分地向下延伸至金屬衝擊板22上方之非金屬層42(例如，氧化物介電層)內。

在一些實施例中，個別開口46A可具有正方形或圓形形狀(當從頂部觀看)，其中寬度在.060μm至.250μm的範圍(例如0.18μm)中。在一些實施例中，各開口46A可具有在0.10與2.5之間(或在0.25與1.0之間)的寬度/深度比率。例如，各開口46A可具有0.16μm的寬度及0.40μm的深度。

圖3A顯示進一步處理之後的IC晶粒結構10的橫截面視圖。如所示，密封層52可係沉積或形成在非金屬層42(例如氧化物介電層)上方，其可密封先前形成在非金屬層42中的開口46A、46B之頂部，以藉此界定在衝擊板22上方之經密封空隙56A之陣列且密封經形成在導通孔/(多個)傳導區域28上方之一或多個經密封空隙56B。在一些實施例中，密封層52可包含非適形金屬間介電(IMD)層，例如以自對準雙鑲嵌(self-aligned dual damascene,SADD)程序執行，諸如待審的美國專利申請案第14/735,425中所揭露者，其全部內容以引用方式併入本文中。在一些實施例中，部分真空係產生在經密封空隙56A及/或56B中，具體地，密封該等空隙之頂部的覆蓋(最終)沉積可在部分真空下執行完成。因為該等空隙係在部分真空下(密閉性)密封，因此該等空隙保留較低壓力。

包括經密封空隙56A之陣列的非金屬層42可稱為「力減輕層」(以60表示)，此係因為此類層可降低或減輕後續在經密封空隙56A上方之打線接合所造成的銲墊下應力，如下文所討論。

圖3B顯示根據一實例實施例形成的實例力減輕層60之一對經密封空隙56A的實例SEM影像。

圖4A及圖4B分別顯示進一步處理之後的IC晶粒結構10之側橫截面視圖及俯視圖。如所示，可執行圖案化及蝕刻以在密封層52及/或力減輕層60中界定一個或多個溝64，以用於隨後容納頂部金屬層。在所繪示之實例中，經蝕刻溝64揭開先前形成的連接至導通孔/傳導區域24之開口46B(其開口46B係先前由密封層52覆蓋以暫時界定經密封空隙56B，如圖3B所示)。

圖5顯示進一步處理之後的IC晶粒結構10的側橫截面視圖。如所示，頂部金屬層70可藉由沉積金屬或其他傳導材料至經蝕刻在密封層53及/或力減輕層60中的(多個)溝64內及拋光頂部表面而形成。因為形成於力減輕層60下方的開口46B係如圖4A及圖4B中所示由蝕刻而暴露，因此雙鑲嵌程序可用以填充溝64及下方的開口46B兩者以界定傳導通孔74，以從而提供自頂部金屬層70至所選擇之(例如較深的)(多個)金屬層30或晶粒中的其他(多個)傳導元件的連續傳導連接。頂部金屬層70可包括銅或任何其他合適的金屬。

圖6顯示進一步處理之後的IC晶粒結構10的側橫截面視圖。具體地，Cu障壁介電層80(例如，包括SiN或SiC)可係形成在密封層52/金屬頂部層70上方，以密封頂部金屬層70，隨後在結構上方沉積鈍化層82。鈍化層82可係介電層，例如包含SiN加上氧化物。

圖7A及圖7B分別顯示將鈍化層82圖案化及向下蝕刻至金屬頂部層70以形成用於容納傳導接合墊之接合墊溝90之後的IC晶粒結構10之橫截面視圖及俯視圖，如下文所討論。

圖8A及圖8B分別顯示在接合墊溝中沉積接合墊90之後的IC晶粒結構10之側橫截面視圖及俯視圖。例如，接合墊90可接觸金屬頂部層70的一或多個區以提供至所選擇之(多個)金屬線或其他傳導元件(例如金屬層30或晶粒中的其他傳導元件)的一或多個傳導路徑。接合墊90可包含鋁或任何其他合適的傳導材料。

圖9A及圖9B繪示如圖8A所示的IC晶粒結構10上的打線/球接合100，具體地，在形成於包括經密封空隙56A的陣列之力減輕層60及下方的衝擊板22上方之接合墊90上，如上文所揭露者。圖9C繪示力減輕層60(包括空隙56A)及金屬衝擊板22可例如藉由撓曲或造成破裂於該結構中受控制而充當吸震器以降低金屬衝擊板22下之區域16中的應力及損壞，其中在該衝擊板下方降低或沒有破裂傳播。在一些實施例中，力減輕層60及衝擊板22可降低由打線/球接合所造成的晶粒結構中的拉伸及壓縮應力兩者，其可保護位於區域16中的半導體裝置12(包括ESD及/或非ESD)免於損壞。在一些實施例中，包括空隙56A的力減輕層60可迫使打線接合期間的損壞至晶粒中的特定區，並且在打線接合程序中提供更高水平的控制。

圖10A及圖10B顯示例如使用如上揭露的程序所形成的力減輕層60中的實例空隙56A的SEM影像。圖10A顯示在空隙陣列的中心區域處的三個實例空隙56A，而圖10B顯示在空隙陣列的邊緣區域處的三個實例空隙56A。

Claims (14)

1. 一種形成一矽晶粒之方法，該方法包含：於一基材上方形成一金屬區域；於該金屬區域之上形成一非金屬層；於該非金屬層中形成複數個開口；於該非金屬層中之該複數個開口之上形成一密封層以於該金屬區域之上界定複數個經密封空隙；及於該密封層之上形成一打線接合墊。
2. 如請求項1之方法，其中半導體裝置係形成在該金屬區域下方之該晶粒之一區域中。
3. 如請求項2之方法，其中該等半導體裝置包括至少一非靜電敏感裝置(非ESD)。
4. 如請求項1之方法，其包含：於該基材之上形成一介電區域；及於該基材之上之該介電區域上或該介電區域中形成該金屬區域。
5. 如請求項1之方法，其中：該金屬區域之上之該非金屬層包含一氧化物介電層；且於該非金屬層中形成複數個開口包含於該氧化物介電層中形成複數個導通孔。
6. 如請求項1之方法，其中於該非金屬層中之該複數個開口之上形成一密封層包含於該複數個開口之上形成一非適形金屬間介電(IMD)層。
7. 如請求項1之方法，其進一步包含於該等經密封空隙之上形成一鈍化層。
8. 如請求項1之方法，其進一步包含將一導線接合至該打線接合墊。
9. 如請求項1之方法，其中於該非金屬層中形成該複數個開口包含於該非金屬層中形成開口之一二維陣列。
10. 如請求項1之方法，其進一步包含於該密封層中或該密封層上方形成至少一金屬線；其中該打線接合墊係傳導地耦接至該密封層中或該密封層上方之該至少一金屬線。
11. 如請求項1之方法，其進一步包含於該等經密封空隙中產生一部分真空。
12. 一種矽晶粒，其包含：一基材；一或多個打線接合區域，各打線接合區域包含：一金屬區域，其位於該基材上方；一密封層，其位於該非金屬層上方；一力減輕層，其位於該金屬區域與該密封層之間；複數個經密封空隙，其等係界定於該力減輕層中；及一打線接合墊，其形成於該密封層之上；及一或多個半導體裝置，該一或多個半導體裝置形成在該力減輕層及金屬區域下方之該晶粒之一區域中。
13. 一種矽晶粒，其包含：一基材；一打線接合墊；一或多個半導體裝置，該一或多個半導體裝置形成在該打線接合墊下方；及一力減輕系統，其位於該打線接合墊下方且在該一或多個半導體裝置上方，該力減輕系統包括：一金屬衝擊板區域；及一力減輕層，其在該金屬衝擊板區域上方，該力減輕層包括界定在一非金屬區域中的複數個經密封空隙。
14. 一種電子裝置，其包含：一矽晶粒，其包含：一晶粒基材；一或多個打線接合區域，各打線接合區域包含：一金屬區域，其位於該基材上方；一密封層，其位於該非金屬層上方；一力減輕層，其位於該金屬區域與該密封層之間；複數個經密封空隙，其等係界定於該力減輕層中；及一打線接合墊，其形成於該密封層之上；及一或多個半導體裝置，該一或多個半導體裝置形成在該力減輕層及金屬區域下方之該晶粒之一區域中；一或多個傳導引線；及 一或多個導線，各導線具有經接合至該矽晶粒上的一各別打線接合墊之一第一端及經接合至一各別引線之一第二端。