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TW201946156A - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

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TW201946156A
TW201946156A TW107131018A TW107131018A TW201946156A TW 201946156 A TW201946156 A TW 201946156A TW 107131018 A TW107131018 A TW 107131018A TW 107131018 A TW107131018 A TW 107131018A TW 201946156 A TW201946156 A TW 201946156A
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朵爾伯斯 吉爾本
馬克范達爾
馬汀克里斯多福荷蘭
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件的製造方法，包括在一層間介電層中形成一開口，以使得一源極/汲極區暴露在開口中。形成一第一半導體層以完全覆蓋開口內暴露的源極/汲極區。進行一熱處理以使第一半導體層的一上表面實質上平坦。在第一半導體層上形成一導體接觸層。

Description

半導體元件及其製造方法
本揭露是有關於一種半導體積體電路，特別是具有鰭式場效電晶體(fin field effect transistor,FinFET)的半導體元件及其製程。
隨著半導體工業已經進入奈米科技製程節點，以追求更高的元件密度、更高的效能與更低的成本，來自製造和設計問題的挑戰導致了三維設計的發展，例如包括鰭式場效電晶體(fin FET)與環繞式閘極電晶體(gate-all-around FET,GAA FET)之多閘極電晶體(multi-gate FET)。在鰭式場效電晶體中，閘極電極層與通道區的三個側表面相鄰，且閘極電極層與通道區的三個側表面之間具有閘極介電層。因為閘極結構在三個表面上圍繞或環繞鰭片，所以電晶體基本上具有三個閘極來控制電流通過鰭片或通道區。鰭式場效電晶體的電流驅動力通常藉由通道區的鰭片數量、鰭片寬度及鰭片高度決定。
10‧‧‧基板
20‧‧‧鰭狀結構
22‧‧‧硬遮罩圖案
24‧‧‧源極/汲極區、源極/汲極半導體區
28‧‧‧鰭襯墊層
29‧‧‧第一絕緣材料層
30‧‧‧第一隔離絕緣層
40‧‧‧虛設閘極結構
41‧‧‧虛設閘極介電層
42‧‧‧虛設閘極電極層
45‧‧‧側壁間隔物
48‧‧‧閘極間隔、開口
50‧‧‧層間介電層
58‧‧‧源極/汲極開口
59‧‧‧凹部
60‧‧‧閘極介電層
65‧‧‧閘極電極層、閘極結構
70‧‧‧源極/汲極磊晶層
72‧‧‧離子植入操作
75‧‧‧界面層、界面半導體層
78‧‧‧矽化物層
80‧‧‧導體接觸
82‧‧‧襯墊層
84‧‧‧體層
120‧‧‧第一半導體層
121‧‧‧鰭狀結構
125‧‧‧第二半導體層
127‧‧‧緩衝半導體層
160‧‧‧通道半導體層
162‧‧‧鰭狀結構
220‧‧‧奈米導線
280‧‧‧接觸
CT‧‧‧接觸間隔
H1、H3‧‧‧高度
H2、H5、H6‧‧‧厚度
H4‧‧‧距離
Hmax‧‧‧最大厚度
Hmin‧‧‧最小厚度
D1‧‧‧變化
T1‧‧‧深度
本揭露之態樣可從以下的詳細說明及隨附的圖式理解。值得注意的是，根據產業上的實際應用，各個特徵並未按照比例繪製，事實上，各個特徵的尺寸可以任意的放大或縮小，以利清楚地說明。
第1A與1B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第2A與2B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第3A與3B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第4A與4B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第5A與5B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第6A與6B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第7A與7B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第8A與8B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第9A與9B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第10A與10B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第11A與11B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第12A與12B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第13A與13B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第14A、14B、14C及14D圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第15A與15B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第16A與16B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第17A與17B圖繪示根據本揭露一實施方式用於製造半導體元件順序製程各階段之一。
第18A與18B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第19A與19B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第20A、20B、20C及20D圖繪示根據本揭露一些實施方式用於製造半導體元件順序製程各階段之一。
第21A與21B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第22A與22B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第23A與23B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第24A與24B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第25A與25B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第26A與26B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第27A與27B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第28A與28B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第29A與29B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第30A與30B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第31A與31B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第32A與32B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第33A與33B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第34A與34B圖繪示根據本揭露另一實施方式用於製造半導體元件順序製程各階段之一。
第35A、35B、35C及35D圖繪示模擬條件。
第36A與36B圖繪示模擬結果。
下提供本揭露之多種不同的實施方式或實施例，以實現本揭露的不同技術特徵。元件的實施方式和配置係如下所述以簡化本揭露。當然，這些敘述僅為示例，而非用以限制本揭露。舉例而言，第一特徵係形成於第二特徵上之敘述可包括第一特徵與第二特徵係直接接觸的實施方式，亦可包括額外特徵形成於第一與第二特徵之間的實施方式，使得第一特徵與第二特徵可非直接接觸。此外，本揭露可重複地使用元件符號於多個實施方式中。此重複係為了簡潔，並非用以討論各個實施方式及/或配置之間的關係。
另外，空間相對用語，如「下」、「下方」、「低」、「上」、「上方」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。除了圖式中所示之方位以外，這些空間相對用語亦可用來幫助理解元件在使用或操作時的不同方位。當元件被轉向其他方位(例如旋轉90度或其他方位)時，本文所使用的空間相對敘述亦可幫助理解。此外，「由...製成(made of)」可以表示「包含(comprising)」或「由...組成(consisting of)」。在本揭露中，「A、B及C中的至少一個」表示「A、B及/或C」(A、B、C、A+B、A+C、B+C、A+B+C)，除非另有說明，否則並不表示A中的一個、B中的一個與C中的一個。
隨著半導體元件(例如，FinFET和GAA FET)的尺寸減小，需要改善源極/汲極區的結構及/或配置，以降低導體接觸(金屬層)與源極/源極(半導體)之間的接觸電阻，並藉由源極/汲極區向通道區提供適當的應力。為了將應力施加到FinFET或GAA FET的源極/汲極區域，以形成一個或多個磊晶半導體層。為了降低接觸電阻，採用覆蓋鰭片源極/汲極區的頂面與側面之環繞式接觸。
然而，源極/汲極磊晶層傾向於具有連接相鄰鰭片源極/汲極結構的鑽石剖面形狀。特別地，在鰭片結構之間經常形成空隙，這引起各種問題。在環繞式接觸結構中，通常不形成磊晶半導體層，因此結構不會對通道區提供應力。此外，即使利用環繞結構可以減少接觸電阻，鰭片體積也減少，因此鰭片電阻可能增加。
在本揭露中，提供了具有用於FinFET和GAA FET的平坦頂表面的源極/汲極磊晶結構及其製造方法。
在以下實施方式中，除非另外描述，否則可以在另一實施方式中採用一實施方式的材料、配置、尺寸及/或製程，並且可以省略其中的詳細說明。在以下實施方式中，除非另有說明，否則半導體(例如，Si、Ge、SiGe等)、半導體層及磊晶層等通常是指單晶。
第1A至17A與1B至17B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFET半導體元件之順序製程。應瞭解到，可以在第1A至17A與1B至17B圖所示的製程之前、期間和之後提供附加操作，並且對於該方 法的其他實施方式，可以替換或移除下面所描述的一些操作。操作/製程的順序是可以互換的。在第1A至17A與1B至17B圖中，「A」圖(第1A圖、2A圖...)表示沿著Y方向的剖面圖，且「B」圖(第1B圖、2B圖...)表示平面圖(上視圖)。
如第1A與1B圖所示，提供半導體基板10。在一實施方式中，基板10至少在表面部分上包括單晶半導體層。基板10可以包括單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在一實施方式中，基板10由Si製成。
基板10可以在表面區中包括一個或多個緩衝層(未繪示)。緩衝層可用於逐漸地將晶格常數從基板的晶格常數轉變為源極/汲極區的晶格常數。緩衝層可以由磊晶生長的單晶半導體材料形成，例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在一特定的實施方式中，基板10包括在矽基板10上磊晶生長的矽鍺(SiGe)緩衝層。SiGe緩衝層的鍺濃度可從最底緩衝層的30%鍺原子增加到最頂緩衝層70%鍺原子。基板10可以包括已經適當摻雜雜質的各區(例如，p型或n型導電性)。
如第2A與2B圖所示，鰭狀結構20形成在基板10之上。鰭狀結構20可以藉由任何適當的方法來圖案化。例如，可以使用一個或多個顯影製程來圖案化鰭狀結構20，包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程組合顯影與自對準製程，允許創建具有例如比使用單一直接顯影製程 可獲得的間距更小間距之圖案。例如，在一個實施方式中，在基板10上形成虛設層並使用顯影製程圖案化。使用自對準製程在圖案化的虛設層旁邊形成間隔物。然後移除虛設層，可以使用剩餘的間隔物來圖案化鰭片。
在一些實施方式中，可以通過使用硬遮罩圖案22作為蝕刻遮罩來圖案化鰭狀結構20。在一些實施方式中，硬遮罩圖案22包括第一罩層和設置在第一罩層上的第二罩層。第一罩層是由氧化矽製成的襯墊氧化層，可以透過熱氧化形成。第二罩層由氮化矽製成，藉由化學氣相沉積(chemical vapor deposition；CVD)形成，包括低壓化學氣相沉積(low pressure CVD；LPCVD)與電漿增強化學氣相沉積(plasma enhanced CVD；PECVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)，或其他適當製程。藉由使用包括顯影與蝕刻的圖案化操作將沉積的硬遮罩層圖案化為硬遮罩圖案22。然後，藉由使用硬遮罩圖案32將基板10圖案化為鰭狀結構20，兩者均沿X方向延伸。在第2A與2B中，兩個鰭狀結構20沿Y方向排列，但鰭狀結構20的數量並不限於兩個，可以是一個或三個或更多個。在一些實施方式中，在鰭狀結構20的兩側上形成一個或多個虛設鰭狀結構20，以改善圖案化操作中的圖案保真度。
在一些實施方式中，鰭狀結構20的上部沿Y方向的寬度在約5nm至約40nm的範圍內，並且在一些其他的實施方式中，在約10nm至約20nm的範圍內。在一些實施方式中，沿著鰭狀結構20的Z方向的高度在約100nm至約200nm的範 圍內。
第3A與3B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第3A圖是沿著第3B圖線Y1-Y1繪示的剖面圖。
在形成鰭狀結構20之後，在基板10上方形成包括一層或多層絕緣材料之第一絕緣材料層29，使得鰭狀結構20完全嵌設於第一絕緣材料層29中。用於第一絕緣材料層29的絕緣材料可以包括氧化矽、氮化矽、氮氧化矽(SiON)、碳氮化矽(SiCN)、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass；FSG)或低K介電質材料，可藉由低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)、電漿化學氣相沉積(plasma-CVD)或可流動化學氣相沉積(flowable CVD)，或任何其他適當的薄膜形成方法來形成。在一些實施方式中，第一絕緣材料層29係由氧化矽製成。可以在形成第一絕緣材料層29之後進行退火操作。然後，進行例如化學機械拋光(chemical mechanical polishing；CMP)方法及/或回蝕方法的平坦化操作，如第3A圖所示，使得硬遮罩圖案22被移除，且鰭狀結構20的上表面從第一絕緣材料層29所暴露。
在一些實施方式中，在形成第一絕緣材料層29之前，在鰭狀結構20上形成一個或多個的鰭襯墊層28。鰭襯墊層28可以由氮化矽或氮化矽基材料(例如，SiON或SiCN)製成。
第4A與4B圖繪示根據本揭露一實施方式用於製造具有平頂(flat-top)源極/汲極磊晶層的FinFETs半導體元件 之順序製程。第4A圖是沿著第4B圖線Y1-Y1繪示的剖面圖。
然後，如第4A圖所示，凹陷第一絕緣材料層29以形成第一隔離絕緣層30，使得鰭狀結構20的上部暴露。透過此操作，鰭狀結構20透過第一隔離絕緣層30彼此電性隔離，這也稱為淺溝槽隔離(shallow trench isolation；STI)。在凹陷蝕刻之後，在一些實施方式中，暴露的鰭狀結構20的高度H1在約50nm至約100nm的範圍內，而在其他的實施方式中，在約60nm至約80nm的範圍內。
第5A與5B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第5A圖是沿著第5B圖線Y1-Y1繪示的剖面圖。
如第5A與5B圖所示，在形成隔離絕緣層30之後，形成虛設閘極結構40。虛設閘極結構40包括一虛設閘極介電層41及一虛設閘極電極層42。虛設閘極介電層41包括一層或多層絕緣材料，例如氧化矽基的材料。在一些實施方式中，使用透過化學氣相沉積(CVD)形成的氧化矽。在一些實施例方式，虛設閘極介電層41的厚度在約1nm至約5nm的範圍內。
藉由在暴露的鰭狀結構20與隔離絕緣層30的上表面上沉積虛設閘極介電層41來形成虛設閘極結構40。閘極電極層42於是覆蓋沉積在虛設閘極介電層41上，使得鰭狀結構20完全嵌設於虛設閘極電極層42內。虛設閘極電極層42包括如多晶矽(polycrystalline silicon or polysilicon)或非晶形的矽。在一些實施方式中，虛設閘極電極層42係由多晶矽製 成。在一些實施方式中，虛設閘極電極層42的厚度在約100nm至約200nm的範圍內。在一些實施方式中，虛設閘極電極層42經由平坦化操作。使用化學氣相沉積(CVD)沉積虛設閘極介電層41與虛設閘極電極層42，包括低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當的製程。隨後，在虛設閘極電極層42上形成遮罩層。遮罩層可以是抗蝕圖案或硬遮罩圖案22。
接下來，如第5A與5B圖所示，對遮罩層進行圖案化操作，並且將虛設閘極電極層42圖案化為虛設閘極結構40。藉由圖案化虛設閘極結構40，如第5B圖所示，將成為源極/汲極區的鰭狀結構20之上部部分地暴露在虛設閘極結構40的相對側上。在本揭露中，源極和汲極可互換使用，並且其中結構的本質上相同。在第5B圖中，兩個虛設閘極結構40分別形成在兩個鰭狀結構20上，以及一個虛設閘極結構40形成在兩個鰭狀結構20上。然而，佈局並不限於第5B圖。
在一些實施方式中，虛設閘極結構40在Y方向上的寬度在約5nm至約30nm的範圍內，並且在其他的實施方式中，在約7nm至約15nm的範圍內。在一些實施方式中，虛設閘極結構40的間距(pitch)在約10nm至約50nm的範圍內，並且在其他實施例中在約15nm至約40nm的範圍內。
第6A與6B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第6A圖是沿著第6B圖線Y2-Y2繪示的剖面圖。
在形成虛設閘極結構40之後，藉由使用化學氣相沉積(CVD)或其他適當的方法共形地形成用於側壁間隔物45的絕緣材料之覆蓋層(blanket layer)。覆蓋層以共形方式沉積，以使在垂直表面上具有本質上相等的厚度，例如側壁、水平表面以及虛設閘極結構40的頂部。在一些實施方式中，將覆蓋層沉積至約2nm至約20nm的厚度。在一實施方式中，覆蓋層的絕緣材料不同於第一隔離絕緣層30與第二隔離絕緣層的材料，並且由氮化矽基材料製成，例如氧化矽、碳矽氧化物(SiCOH)與碳氧化矽(SiOC)，以及其組合。在一些實施方式中，覆蓋層(側壁間隔物45)由氮化矽製成。如第6A與6B圖所示，側壁間隔物45藉由非等向性蝕刻(anisotropic etching)形成在虛設閘極結構40的相對側壁上。
第7A與7B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第7A圖是沿著第7B圖線Y2-Y2繪示的剖面圖。
隨後，形成層間介電(interlayer dielectric；ILD)層50。用於層間介電層50的材料包括Si、O、C及/或H的化合物，例如氧化矽、碳矽氧化物(SiCOH)與碳氧化矽(SiOC)。諸如聚合物的有機材料可以用於層間介電層50。在形成層間介電層50之後，執行例如化學機械拋光(CMP)的平坦化操作，以使虛設閘極結構40的虛設閘極電極層42的頂部部分暴露，如同第7A圖所示。在一些實施方式中，硬遮罩層(未繪示)用於圖案化虛設閘極結構40，並且在一些實施方式中，平坦化操作移除硬遮罩層。
第8A與8B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第8A圖是沿著第8B圖線Y2-Y2繪示的剖面圖。
接下來，如第8A與8B圖所示，移除虛設閘極結構40，從而形成閘極間隔48，其中鰭狀結構20的上部分別暴露。在一些實施方式中，側壁間隔物45未被移除。
在移除虛設閘極結構40的期間，層間介電層50保護鰭狀結構20的S/D區。可以使用電漿乾式蝕刻及/或濕式蝕刻來移除虛設閘極結構40。當虛設閘極電極層42是多晶矽且層間介電層50是氧化矽時，可以使用例如四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)溶液的濕式蝕刻劑來選擇性地移除虛設閘極電極層42。之後再使用電漿乾式蝕刻及/或濕式蝕刻移除虛設閘極介電層42。
第9A與9B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第9A圖是沿著第9B圖線Y2-Y2繪示的剖面圖。然後，如第9A與9B所示，在作為通道區的暴露的鰭狀結構20與周圍區域上形成閘極介電層60。在一些實施方式中，閘極介電層60包括一層或多層介電材料，例如氧化矽、氮化矽或高k介電材料，其他適當的介電材料，及/或以上的組合。高k介電材料例如二氧化鉿(HfO2)、鉿矽酸鹽(HfSiO)、鉿矽氮氧化物(HfSiON)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鉿鋯氧化物(HfZrO)、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適當的高k介電材料，及/或以上的 組合。在一些實施方式中，閘極介電層60包括藉由使用化學氧化在通道層與介電材料之間形成的界面層。
可藉由化學氣相沉積(CVD)、原子層沉積(ALD)或任何適當的方法形成閘極介電層60。在一個實施方式中，使用例如ALD的高共形沉積製程來形成閘極介電層60，以確保在每個通道層周圍形成具有均勻厚度的閘極介電層60。在一實施方式中，閘極介電層60的厚度在約1nm至約6nm的範圍內。
第10A與10B圖以及第11A與10B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第10A圖是沿著第10B圖線Y2-Y2繪示的剖面圖。第11A圖是沿著第11B圖線Y2-Y2繪示的剖面圖。
隨後，在閘極介電層60上形成閘極電極層65。閘極電極層65包括一層或多層的導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦(TiN)、氮化鎢(WN)、鋁化鈦(TiAl)、鈦氮化鋁(TiAlN)、碳氮化鉭(TaCN)、碳化鉭(TaC)、鉭氮化矽(TaSiN)、金屬合金，其他適當的材料及/或以上的組合。
閘極電極層65可以藉由化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍或其他適當的方法形成。閘極介電層60與閘極電極層65也沉積在層間介電層50的上表面之上。然後藉由使用例如化學機械拋光(CMP)，在層間介電層50上形成的閘極介電層60與閘極電極層65被平坦化，直到露出層間介電層50的頂表面，如第10A圖所示。
在本揭露的一些實施方式中，一個或多個功函數調整層(未圖式)插入在閘極介電層60與閘極電極層65之間。功函數調整層由導電材料製成，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或這些材料中的兩種或更多種的多層。對於n通道FET而言，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一種或多種可作為功函數調整層，而對於p通道FET而言，一種或多種TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co可作為功函數調整層。功函數調整層可以藉由原子層氣相沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸發(e-beam evaporation)或其他適當的製程形成。此外，功函數調整層可以分別形成用於n通道FET和p通道FET，其可以使用不同的金屬層。
第11A圖繪示了在形成閘極電極層65之後的鰭狀結構20的源極/汲極區。如第11A圖所示，鰭狀結構20的源極/汲極區被層間介電層50所覆蓋。
第12A與12B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第12A圖是沿著第12B圖線Y1-Y1繪示的剖面圖。
如第12A與12B所示，透過一次或多次顯影和蝕刻操作圖案化層間介電層50，從而形成源極/汲極開口58。在源極/汲極開口58中，暴露鰭狀結構20的源極/汲極區。
在一些實施方式中，在形成源極/汲極開口58之前或之後，鰭狀結構20的源極/汲極區摻雜有適當的摻雜劑。在 第12A與12B圖中，形成一個源極/汲極開口58以暴露兩個鰭狀結構20。然而，配置並不限於此。在一些實施方式中，一個源極/汲極開口58僅形成在一個鰭狀結構20上，並且在其他的實施方式中，一個源極/汲極開口58形成在三個或更多個鰭狀結構20之上。
第13A與13B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第13A圖是沿著第13B圖線Y1-Y1繪示的剖面圖。
如第13A與13B圖所示，在形成源極/汲極開口58並且鰭狀結構20的源極/汲極區暴露之後，在鰭狀結構20上方形成一個或多個源極/汲極磊晶半導體層70。在一些實施方式中，源極/汲極磊晶層70包括摻雜有磷的鍺(Ge：P)或摻雜有磷的Si1-xGex(SiGe：P)，其中對於n型FETs，0.3<x<1。在一些實施方式中，0.3<x，或是0.5<x<0.8。
在一些實施方式中，Ge：P層或SiGe：P層中P的量在約1×1019原子/cm3至1×1020原子/cm3的範圍內。在一些其他的實施方式中，P的量在約2×1019原子/cm3至8×1019原子/cm3的範圍內。在一些其他的實施方式中，硼(B)摻雜用於p型FETs，在約1×1019原子/cm3至1×1020原子/cm3的範圍內，或在約2×1019原子/cm3至8×1019原子/cm3的範圍內。
藉由使用金屬有機化學氣相沉積(metal-organic CVD；MOCVD)、分子束磊晶(molecular beam epitaxy；MBE)、原子層沉積(ALD)或任何其他的薄膜形成方法，可以在鰭狀結構20的源極/汲極區上磊晶形成Ge：P層。在一些實施 方式中，Ge2H6氣體用作Ge的來源氣體。在一些實施方式中，Si2H6氣體用作Si的來源氣體。在一些實施方式中，代替Ge2H6及/或Si2H6，或是除了Ge2H6及/或Si2H6以外，還可使用GeH4及/或SiH4。一種或多種惰性氣體，例如H2、He、Ar及/或N2，被用於作為稀釋氣體。
在磊晶形成Ge：P層或SiGe：P層期間，在一些實施方式中，基板溫度保持在約350℃至約410℃的範圍內。基板溫度是熱板或晶片支架/台的溫度。在一些其他的實施方式中，基板溫度係在約380℃至約400℃的範圍內。當使用Ge2H6氣體和/或Si2H6氣體時，可以在低於約400℃的較低溫度下磊晶形成Ge或SiGe層70。源極/汲極磊晶層70可以選擇性地從半導體鰭狀結構20形成，並且不形成在層間介電層50的上表面上。摻雜氣體是PH3(對於磷)、AsH3(對於砷)或B2H6(對於硼)。
形成源極/汲極磊晶層70，使得在一些實施方式中，在鰭狀結構20上方的源極/汲極磊晶層70的厚度H2在約10nm至約100nm的範圍內，在其他實施方式中，在約20nm至約60nm的範圍內。如第13A圖所示，沉積的源極/汲極磊晶層70具有不平坦的表面。在一些實施方式中，源極/汲極磊晶層70具有從基板10測量的最高部分與最低部分，並且最高部分與最低部分的高度差H3在約10nm至約100nm的範圍內，在一些實施方案中，在約20nm至約60nm的範圍內。在一些實施方式中，最低部分係位於兩個鰭狀結構20之間，並且在其他實施方式中，最低部分係位於源極/汲極磊晶層70和層間介電層50之間的界面處。此外，如第13A圖所示，在源極/汲極磊晶層 70與隔離絕緣層30之間以及源極/汲極磊晶層70與ILD層50之間的源極/汲極開口58中沒有形成空隙。
第14A與14B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第14A圖是沿著第14B圖線Y1-Y1繪示的剖面圖。
如第14A與14B圖所示，在形成源極/汲極磊晶層70之後，可選地進行熱退火操作以使源極/汲極磊晶層70的表面變平坦。在一些實施方式中，透過在約410℃至約470℃的溫度下加熱基板來進行退火操作，並且在一些其他的實施方式中，在約440℃至約460℃的範圍內進行退火操作。在一些實施方式中，退火操作進行的持續時間在約100秒至約500秒的範圍內，在一些其他的實施方式中，在約250秒至350秒的範圍內執行。在一些實施方式中，退火操作在相同的製造裝置中進行，特別是在與形成源極/汲極磊晶層70的製程相同的反應室中進行。在一特定的些實施方式中，在用於磊晶成長的製程氣體停止之後，將基板溫度升高到退火溫度。因此，進行退火操作而不將基板(源極/汲極磊晶層)暴露於大氣環境中，特別是暴露於含氧的大氣環境。在一些實施方式中，在退火操作期間，供應惰性氣體，例如H2、He、Ar及/或N2。透過退火操作，源極/汲極磊晶層70的上表面變得本質上平坦。在一些其他的實施方式中，採用例如回蝕刻操作或化學機械拋光操作之平坦化操作來平坦化源極/汲極磊晶層70的上表面。
在一些特定的實施方式中，進行激光退火操作以使源極/汲極磊晶層70變平坦。在這種情況下，僅選擇性地將 激光束施加到源極/汲極區以避免閘極結構。在一些實施方式中，源極/汲極磊晶層70被加熱到約800℃至約1000℃。在一些實施方式中，將激光施加到源極/汲極區的持續時間在約0.1奈米秒(nanosecond；nsec)至1000nsec的範圍內，並且在其他實施方式中，在約1nsec到100nsec的範圍內。
在一些實施方式中，鰭狀結構20的頂部與源極/汲極磊晶層70的上表面之間的距離H4在約5nm至約90nm的範圍內，並且在一些其他的實施方式中，其範圍為約10nm至約50nm。在一些實施方式中，從隔離絕緣層30的上表面起算的源極/汲極磊晶層70的厚度H5在約55nm至約190nm的範圍內，並且在一些其他的實施方式中，在約70nm至約130nm的範圍內。
在一些實施方式中，源極/汲極磊晶層70的上表面不是完全平坦的。如第14C圖與14D圖所示，厚度(平坦度)變化D1為源極/汲極磊晶層70的最大厚度Hmax和最小厚度Hmin之間的差，在一些實施方式中小於約5nm。在一些特定的實施方式中，變化D1大於0nm或大於約0.2nm。在一些其他的實施方式中，變化D1在約0.3nm至約3nm的範圍內。在一些實施方式中，源極/汲極磊晶層70的上表面具有一凸形，如第14C圖所示，以及最大厚度係位於源極/汲極磊晶層70與層間介面層50之間的界面。在一些特定的實施方式中，最小厚度係位於兩個鰭狀結構20之間或源極/汲極磊晶層70與層間介面層50之間的另一個界面。在一些其他的實施方式中，源極/汲極磊晶層70的上表面具有波浪形狀，如第14D圖所示。在一些實 施方式中，藉由調整磊晶成長條件，使源極/汲極磊晶層70的上表面平坦，而無需如上所述的額外加熱操作。
第15A與15B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第15A圖是沿著第15B圖線Y1-Y1繪示的剖面圖。
在加熱(退火)製程之後，在源極/汲極磊晶層70上形成界面層75，如第15A與15B圖所示。在一些實施方式中，界面層75係由半導體材料製成。界面層的半導體材料包括Si或Si1-yGey，其中0<y<0.3。在一些實施方式中，磷(P)及/或砷(As)摻雜在半導體界面層75中。在其他實施方式中，摻雜硼(B)。在一些實施方式中，界面半導體層75中的摻雜量在約1×1020原子/cm3至1×1021原子/cm3的範圍內，並且在一些其他的實施方式中，在約2×1020原子/cm3至8×1020原子/cm3的範圍內。在一些特定的實施方式中，摻雜有P的Si被用於作為界面半導體層75。在一些實施方式中，界面半導體層75是非單晶的，並且是非晶及/或多晶的。
藉由使用金屬有機CVD(MOCVD)、原子層沉積(ALD)或任何其他的薄膜形成方法可以在源極/汲極磊晶層70上形成界面半導體層75。在一些實施方式中，SiH4、Si2H6、Si3H8、Si4H10、GeH4與Ge2H6中的一種或多種被用於作為來源氣體。在一些特定的實施方式中，Si3H8和PH3用於形成Si：P層。在磊晶形成界面半導體層75期間，在一些實施方式中，基板溫度保持在約410℃至約470℃的範圍內。在一些其他的實施方式中，基板溫度為約440℃至約460℃的範圍內。在一些 特定的實施方式中，用於形成界面半導體層75的基板溫度與退火操作中的基板溫度相同或本質上相同。在一些其他的實施方式中，退火操作和界面層形成之間的基板溫度的變化在±10℃之內(本質上相同)。
在一些實施方式中，界面半導體層75的厚度H6在約5nm至約50nm的範圍內，而在一些其他的實施方式中，在約10nm至30nm的範圍內。如第15A圖所示，在一些實施方式中，界面半導體層75亦形成在層間介電層50之上。換句話說，界面半導體層75係共形地形成。
在一些實施方式中，界面層75的形成係在相同的製造裝置中進行，特別是在與退火操作相同的反應室中進行。在一些特定的實施方式中，在預期的退火時間過去之後，供應界面層75的製程氣體。因此，在不將基板(平坦的源極/汲極磊晶層)暴露於大氣環境，特別是暴露於含氧的大氣環境情況下，形成界面層75。
第16A與16B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第16A圖是沿著第16B圖線Y1-Y1繪示的剖面圖。
在一些實施方式中，進行離子植入操作72以將另外的摻雜劑植入到源極/汲極磊晶層70，如第16A與16B圖所示。在一些實施方式中，植入P和及/或As。在一些其他的實施方式中，植入B(BF2)。在一些實施方式中，進行激光退火操作(laser annealing operation)以激活源極/汲極磊晶層70中的摻雜劑(摻雜雜質)。在這種情況下，激光束僅選擇性地 施加到源極/汲極區域，避免施加到閘極結構。在一些實施方式中，源極/汲極磊晶層70被加熱到約800℃至約1000℃。可以在不執行離子植入操作72的情況下進行激光退火。
第17A與17B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第17A圖是沿著第17B圖線Y1-Y1繪示的剖面圖。
在形成界面層75之後，形成導體接觸80，如第17A與17B圖所示。在接觸開口58的剩餘部分中形成一層或多層導體材料。在接觸開口58中及上方形成一層或多層的導體材料，然後進行平面化操作(例如CMP操作)，以形成接觸80，如第17A與17B圖所示。在一些實施方式中，接觸80包括襯墊層82與體層(body layer)84。襯墊層是阻擋層及/或膠(黏合)層。在一些實施方式中，在界面層75上形成Ti層，並在Ti層上形成TiN或TaN層，作為襯墊層82。體層84包括一層或多層的Co、Ni、W、Ti、Ta、Cu和Al，或任何其他適當的材料。
如第17A與17B圖所示，導體接觸80僅通過界面半導體層75與源極/汲極磊晶層70的上表面接觸，因此不形成環繞的接觸結構，其中源極/汲極區的側面及/或源極/汲極磊晶層70被導體接觸所覆蓋。層間介電層50具有一接觸開口58(見第12A圖)，接觸開口58的一下部由源極/汲極磊晶層70填充，並且接觸開口58的一上部由界面半導體層75與導電接觸80填充。此外，在鰭狀結構20的源極/汲極區之間沒有形成孔隙。在一些實施方式中，源極/汲極磊晶層70的側面與導體接觸80的側面直接接觸層間介電層50的開口的內壁。
第18A與18B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層70的FinFETs半導體元件之順序製程。第18A與18B圖是源極/汲極磊晶層形成之後的上視圖。
當接觸開口58如第12A與12B圖所示形成時，上視(平面)圖中的接觸開口58的形狀在一些實施方式中具有圓角，如第18A圖所示。在一些特定的實施方式中，當開口58的襯墊側(例如，沿Y方向)較小時，開口58的形狀是橢圓形的，如第18B圖所示。因此，源極/汲極磊晶層70具有圓柱形狀，在上視圖為橢圓形、圓形或具有圓角的多邊形，鰭狀結構20從底部穿入其中。
第19A與19B圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。第19A與19B圖是沿著第18A圖線Y1-Y1繪示的剖面圖。
當接觸開口58如第12A與12B所示形成時，過蝕刻形成開口的層間介電層50的側面的一部分，以形成凹部59，如第19A圖所示。凹部59由於在蝕刻層間介電層50以形成開口58期間之蝕刻條件(例如，氣體，功率等)的變化而形成。根據改變的時間，凹部59的位置因而改變。在一些實施方式中，凹部59形成在鰭狀結構20的頂部與隔離絕緣層30的上表面之間的水平位置，如第19A圖所示。在一些其他的實施方式中，凹部59形成在鰭狀結構20的頂部的水平位置，並且在一些特定的實施方式中，凹部59形成在高於鰭狀結構20頂部的水平位置。在形成源極/汲極磊晶層70之後，源極/汲極磊晶 層70具有對應於凹部59的一凸部，如第19B圖所示。在一些實施方式中，凹部59從開口側面起算的深度(最大深度)T1在約2nm至約30nm的範圍內。在一些實施方式中，兩個或更多個凹部59形成在開口之一側面的不同高度處。
第20A圖繪示根據本揭露另一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。在本實施方式中，在界面半導體層75與接觸80之間形成矽化物層78。在一些實施方式中，矽化物層78包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一種或多種。
第20B圖繪示根據本揭露另一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。在本實施方式中，源極/汲極區24由與基板10不同的材料製成。在形成接觸開口58之後，如第12A與12B圖所示，鰭狀結構20的源極/汲極區凹陷或低於隔離絕緣層30的上表面之水平位置。然後，藉由使用磊晶成長方法，在凹陷的鰭狀結構20上方形成一源極/汲極半導體區24。在一些實施方式中，當基板10是Si時，源極/汲極半導體區24是Ge或Si1-zGez，其中0.3<z<1。在一些其他的實施方式中，使用兩個或更多個半導體層作為源極/汲極半導體區24。
第20C與20D圖繪示根據本揭露一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之剖面圖。在第20C圖中，僅一個鰭狀結構(源極/汲極區)20設置在開口58中且被源極/汲極磊晶層70覆蓋。在第20D圖中，三個鰭狀結構(源極/汲極區)20設置在開口58中且被源極/汲極 磊晶層70覆蓋。開口58中的鰭狀結構的數量可以多於三且可以達到10。
第21A至24B圖繪示根據本揭露另一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。應瞭解到，可以在第21A至24B圖所示的製程之前、期間和之後提供附加操作，並且對於該方法的其他實施方式，可以替換或移除下面所描述的一些操作。操作/製程的順序是可以互換的。
如第21A與21B圖所示，在基板10上磊晶形成通道半導體層160。第21A圖是對應於第21B圖的線Y1-Y1的剖面圖。在一些實施方式中，基板10是Si，並且通道半導體層160是Ge或Si1-zGez，其中0.3<z<1。在一些實施方式中，在基板10與通道半導體層160之間形成緩衝半導體層。
藉由使用關於第2A至4B圖所解釋的類似操作，如第22A與22B圖所示，形成從隔離絕緣層30突出的鰭狀結構162。第22A圖是對應於第22B圖的線Y1-Y1的剖面圖。
藉由使用關於第5A至11B圖所解釋的類似操作，如第23A與23B圖所示，形成閘極結構65。第23A圖是對應於第23B圖的線Y2-Y2的剖面圖。
藉由使用關於第12A至17B圖所解釋的類似操作，如第24A與24B圖所示，形成導體接觸80。第24A圖是對應於第24B圖的線Y1-Y1的剖面圖。在一些實施方式中，鰭狀結構162的源極/汲極區是Si1-zGez，其中0.3<z<1，源極/汲極磊晶層70是Ge或Si1-xGex，其中z<x，摻雜有P及/或As。
第25A至34B圖繪示根據本揭露另一實施方式用於製造具有平頂源極/汲極磊晶層的FinFETs半導體元件之順序製程。應瞭解到，可以在第25A至34B圖所示的製程之前、期間和之後提供附加操作，並且對於該方法的其他實施方式，可以替換或移除下面所描述的一些操作。操作/製程的順序是可以互換的。
第25A至26B圖繪示根據本揭露另一實施方式用於製造具有平頂源極/汲極磊晶層的GAA FET半導體元件之順序製程。第25A與26A圖是對應於第25B與26B圖的線Y1-Y1的剖面圖。
如第25A圖所示，在基板10上形成緩衝半導體層127。然後，如第26A與26B圖所示，第一半導體層120與第二半導體層125交替地堆疊在緩衝半導體層127上。
在一些實施方式中，基板10是Si、第一半導體層120是Si，緩衝半導體層127與第二半導體層125是Si1-zGez，其中0.2<z<0.7。在一些其他的實施方式中，基板10是Si，第一半導體層120是Ge或Si1-xGex，其中0.5<x<1，以及緩衝半導體層127與第二半導體層125是Si1-zGez，其中0.2<z<0.7，且z<x。在一些其他的實施方式中，緩衝半導體層127的半導體材料和第二半導體層125的半導體材料是不同的。藉由使用CVD、MBE、ALD或任何其他適當的方法磊晶形成緩衝半導體層127、第一半導體層120及第二半導體層125。在一些實施方式中，沒有形成緩衝半導體層127。
藉由使用關於第2A至4B圖所解釋的類似操作， 如第27A與27B圖所示，形成從隔離絕緣層30突出的鰭狀結構121。第27A圖是對應於第27B圖的線Y1-Y1的剖面圖。
如第27A所示，鰭狀結構121包括交替堆疊的多個第一半導體層120與第二半導體層125。在一些實施方式中，緩衝半導體層127的厚度大於每個第一半導體層120的厚度。雖然第27A繪示三個第一半導體層120與四個第二半導體層125，但第一半導體層與第二半導體層的數量可以是二、三或多於四，且最多可至十。
藉由使用關於第5A至8B圖所解釋的類似操作，如第28A與28B圖所示，形成閘極間隔48，其中鰭狀結構121的上部分別暴露於其中。第28A圖是對應於第28B圖的線Y1-Y1的剖面圖。在一些實施方式中，緩衝半導體層127的一部分暴露在開口48中。在一些其他的實施方式中，整個緩衝半導體層127被暴露，並且在一些特定的實施方式中，緩衝半導體層127未暴露在開口48中。
然後，如第29A與29B圖所示，在閘極開口48中移除緩衝半導體層127與第二半導體層125。第29A圖是對應於第29B圖線Y1-Y1的剖面圖。可以使用濕式蝕刻劑選擇性地移除第二半導體層125，所述濕式蝕刻劑例如但不限於氫氧化銨(ammonium hydroxide；NH4OH)、氫氧化四甲基銨(tetramethylammonium hydroxide；TMAH)、乙二胺鄰苯二酚(ethylenediamine pyrocatechol；EDP)或氫氧化鉀(potassium hydroxide；KOH)溶液。因此，半導體導線由第一半導體層120形成。
然後，藉由使用關於第9A至10B圖所解釋的類似操作，如第30A與30B圖所示，形成閘極結構65。第30A圖是對應於第30B圖的線Y2-Y2的剖面圖。
此外，藉由使用關於第11A至12B圖所解釋的類似操作，如第31A與31B圖所示，藉由使用一個或多個顯影與蝕刻操作，圖案化層間介電層50來形成源極/汲極開口58。第31A圖是對應於第31B圖的線Y1-Y1的剖面圖。在開口58中，暴露鰭狀結構121的源極/汲極區。
然後，如第32A與32B圖所示，在源極/汲極開口58中移除緩衝半導體層127與第二半導體層125。第32A圖是對應於第32B圖的線Y1-Y1的剖面圖。可以使用濕式蝕刻劑選擇性地移除第二半導體層125，所述濕式蝕刻劑例如但不限於氫氧化銨(NH4OH)、氫氧化四甲基銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液。
隨後，藉由使用關於第13A至14B圖所解釋的類似操作，如第33A與33B圖所示，形成源極/汲極磊晶層70。第33A圖是對應於第33B圖線Y1-Y1的剖面圖。如第33A圖所示，源極/汲極磊晶層70環繞第一半導體層121的源極/汲極區。源極/汲極磊晶層70在源極/汲極開口58中沒有形成孔隙。
此外，藉由使用關於第17A與17B圖所解釋的類似操作，如第34A與34B圖所示，形成一界面層75與一導體接觸80。第34A圖是對應於第34B圖線Y1-Y1的剖面圖。
應瞭解到，FinFETs與GAA FETs經歷進一步的互補式金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)製程以形成各種特徵，例如接觸/通孔、內連接金屬層、介電層、鈍化層等。
在前述實施方式中，首先形成閘極結構，而後形成源極/汲極磊晶層。在一些其他的實施方式中，在保持虛設閘極結構的同時形成源極/汲極磊晶層和界面半導體層，然後形成閘極結構以移除虛設閘極結構。在這種情況下，在形成界面半導體層之後，形成一或多個介電層或其他層，並且圖案化這些層以形成導體接觸。
第35A至36B圖繪示接觸電阻的模擬結果。如第35A圖所示，第35A圖是模擬中使用結構的上視(平面)圖。兩個接觸280設置在四組奈米導線220上。兩個接觸280被接觸間隔CT分開。三種不同的接觸結構繪示在第35B圖(結構B)、第35C圖(結構C)及第35D圖(結構D)。在結構B至D中，由Ge製成的九個奈米導線220在垂直方向上堆疊，並且由Ge：P製成的源極/汲極磊晶層270圍繞奈米導線220。此外，形成與源極/汲極磊晶層270接觸的接觸280。在對應於理想情況的結構B中，接觸280環繞源極/汲極磊晶層270，接觸電阻280對於三個面(頂面與兩側面)具有2×10-19Ωcm2的接觸電阻。在對應於藉由電流產生方法之GAA FET製造情況的結構C中，接觸280環繞源極/汲極磊晶層270，舉例而言，接觸280具有之頂面的接觸電阻僅為2×10-19Ωcm2，且兩個側面的接觸電阻為1×10-17Ωcm2。由於製程條件或一些其他因素，側面的接觸電阻變得高於頂面的接觸電阻。舉例而言，當利用激光退火時，僅藉由激光有效地處理磊晶層的頂部以降低接觸電阻。 在對應於一些本揭露實施方式之結構D中，接觸280形成在源極/汲極磊晶層270的頂面上，具有接觸電阻為2×10-19Ωcm2。
第36A與36B圖繪示了所計算的兩個觸點280之間的總電阻。總電阻包括奈米導線的電阻與接觸電阻(左和右兩個分量)。第36A圖是奈米導線組的間距P為24nm的情況，第36B圖是奈米導線組的間距P為48nm的情況。如第36A與36B圖所示，對應於本揭露的實施方式，顯示比結構C更低的接觸電阻值，其對應於製造的情況。
本揭露描述的各種實施方式或示例提供了優於現有技術的許多優點。例如，在本揭露中，藉由使用在平頂上接觸導電接觸的平頂源極/汲極磊晶層，可以減小FinFET或GAA FET之源極/汲極區的接觸電阻。此外，藉由提供比環繞式接觸結構更大體積的源極/汲極磊晶層，可以從源極/汲極磊晶層到FET的通道區提供更大的應力量。
應瞭解到，並非所有優點都必須在本揭露中討論，所有實施方式或示例並不需要特定的優點，且其他的實施方式或示例可以提供不同的優點。
在本揭露的一些實施方式中，一種半導體元件的製造方法包括在一層間介電層中形成一開口，以使得一源極/汲極區暴露在開口中。形成一第一半導體層以完全覆蓋開口內暴露的源極/汲極區。進行一熱處理以使第一半導體層的一上表面實質上平坦。在第一半導體的一上表面實質上平坦。在第一半導體上形成一導體接觸層。在前述或以下之一或多個實施方式中，在進行熱處理之後且在形成導體接觸層之前，在第一 半導體上與層間介電層的一上表面上形成一第二半導體層。在前述或以下之一或多個實施方式中，第一半導體層為鍺或矽鍺(Si1-xGex)，其中0.3<x<1。在前述或以下之一或多個實施方式中，第一半導體層摻雜磷。在前述或以下之一或多個實施方式中，第一半導體層在350℃至410℃的基板溫度範圍中磊晶形成，且熱處理在410℃至470℃的基板溫度範圍中進行。在前述或以下之一或多個實施方式中，第二半導體層為矽或矽鍺(Si1-yGey)，其中0<y<0.3，且第二半導體層在410℃至470℃的基板溫度範圍中形成。在前述或以下之一或多個實施方式中，第二半導體層為非晶或多晶。在前述或以下之一或多個實施方式中，第二半導體層摻雜磷。在前述或以下之一或多個實施方式中，第一半導體層的一底部或複數側上沒有孔洞形成。在前述或以下之一或多個實施方式中，第一半導體層的複數側面和導體接觸層的複數側面與開口的一內壁接觸。
在本揭露的一些實施方式中，一種半導體元件的製造方法，包括在一層間介電層中形成一開口，使得一鰭狀結構的一源極/汲極區暴露在開口中，且鰭狀結構的源極/汲極區從一隔離絕緣層突出。藉由磊晶成長形成一第一半導體層以完全覆蓋開口內暴露的源極/汲極區。進行一熱處理以回流第一半導體層。在第一半導體層上形成一第二半導體層。在第二半導體層上形成一導體接觸層。在前述或以下之一或多個實施方式中，在進行熱處理之後，開口內的第一半導體層的厚度變化小於或等於5nm。在前述或以下之一或多個實施方式中，在進行熱處理之後，第一半導體層的厚度變化大於或等於0.2nm。在 前述或以下之一或多個實施方式中，在形成第二半導體層之後且在形成導體接觸層之前，對第一半導體層與第二半導體層進行一退火操作。在前述或以下之一或多個實施方式中，退火操作是進行一種激光退火方法。在前述或以下之一或多個實施方式中，形成第一半導體層、進行熱處理以及形成第二半導體層是在一相同的製造設備中進行。在前述或以下之一或多個實施方式中，熱處理與形成第二半導體層是在相同的基板溫度下進行。在前述或以下之一或多個實施方式中，第一半導體層的一生長速率是在5nm/分至15nm/分的範圍內。
在本揭露的一些其他的實施方式中，一種半導體元件的製造方法，包括在層間介電層中形成一開口，使得源極/汲極區暴露在開口中。形成第一半導體層以完全覆蓋開口內暴露的源極/汲極區。進行熱處理以使第一半導體層的一上表面實質上平坦。在第一半導體層上形成導體接觸層。在前述或以下之一或多個實施方式中，源極/汲極區是(i)從隔離絕緣層突出的多個鰭的部分，或是(ii)在隔離絕緣層上水平延伸的半導體導線的部分。
在本揭露的一些實施方式中，一種半導體元件，包括一閘極結構、一源極/汲極區、一第一磊晶半導體層、一導體接觸以及一介電層。閘極結構設置於一通道半導體層之上。源極/汲極區設置於通道半導體層的一側上。第一磊晶半導體層覆蓋源極/汲極區。導體接觸設置於第一磊晶半導體層之上。介電層具有一開口，開口的一下部由第一磊晶半導體層所填充，且開口的一上部由導體接觸所填充。在前述或以下之一或多個 實施方式中，半導體元件更包括一第二半導體層，設置在開口內，第二半導體層位於第一磊晶半導體層與導體接觸之間以及介電層與導體接觸之間。在前述或以下之一或多個實施方式中，第一磊晶半導體層是Ge或Si1-xGex，其中0.3<x<1。在前述或以下之一或多個實施方式中，第一外延半導體層摻雜磷。其量為1×1019原子/cm3至1×1020原子/cm3。在前述或以下之一或多個實施方式中，第二半導體層是Si或Si1-yGey，其中0<y<0.3。在前述或以下之一或多個實施方式中，第二半導體層是非晶或多晶的。在前述或以下之一或多個實施方式中，第二半導體層摻雜有1×1020原子/cm3至1×1021原子/cm3的磷。在前述或以下之一或多個實施方式中，源極/汲極區域是Ge或Si1-zGez，其中0.3<z<1。在前述或以下之一或多個實施方式中，在第一磊晶半導體層的一底部或複數側面沒有形成空隙。在前述或以下之一或多個實施方式中，第一磊晶半導體層的側面和導體接觸的側面與開口的內壁接觸。在前述或以下之一或多個實施方式中，開口中的第一磊晶半導體層的厚度變化小於或等於5nm。在前述或以下之一或多個實施方式中，開口中的第一磊晶半導體層的厚度變化大於或等於0.2nm。在前述或以下之一或多個實施方式中，第一磊晶半導體層摻雜有1×1019原子/cm3至1×1020原子/cm3的硼。在前述或以下之一或多個實施方式中，第一磊晶半導體層摻雜有1×1019原子/cm3至1×1020原子/cm3的鎵。
在本揭露的一些實施方式中，一種半導體元件包括設置在一基板上的通道半導體層、設置在通道半導體層的側 面上的源極/汲極區、設置在通道半導體層中的至少一個上的閘極結構、覆蓋源極/汲極區的第一半導體層、第二半導體層是與第一半導體層不同的材料所製成且設置在第一半導體層之上、設置在第二半導體層之上的導體接觸，以及一具有一開口的介電層，介電層的下部由第一磊晶半導體層填充，介電層的上部由第二半導體層與導體接觸填充。在前述或以下之一或多個實施方式中，開口中的第一磊晶半導體層的厚度變化小於或等於5.0nm。在前述或以下之一或多個實施方式中，，開口中的第一磊晶半導體層的厚度變化小於或等於3.0nm。在前述或以下之一或多個實施方式中，開口中的第一磊晶半導體層的厚度變化大於或等於0.2nm。在前述或以下之一或多個實施方式中，在源極/汲極區之間沒有形成空隙。
在本揭露的一些實施方式中，一種半導體元件包括在一基板上方沿垂直方向排列的複數半導體導線，並且分別具有通道區和源極/汲極區、圍繞通道區的閘極結構、覆蓋源極/汲極區的一第一半導體層、一第二半導體層是與第一半導體層不同的材料製成且設置在第一半導體層之上，以及設置於第二半導體層之上的導體接觸。第一磊晶半導體層的厚度變化小於或等於5.0nm。
上文概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精 神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (20)

  1. 一種半導體元件的製造方法，包含：在一層間介電層中形成一開口，以使得一源極/汲極區暴露在該開口中；形成一第一半導體層以完全覆蓋該開口內暴露的該源極/汲極區；進行一熱處理以使該第一半導體層的一上表面實質上平坦；以及在該第一半導體層上形成一導體接觸層。
  2. 如請求項1所述之方法，更包含：在進行該熱處理之後且在形成該導體接觸層之前，在該第一半導體層上及該層間介電層的一上表面上形成一第二半導體層。
  3. 如請求項1所述之方法，其中該第一半導體層為鍺或矽鍺(Si 1-xGe x)，其中0.3<x<1。
  4. 如請求項3所述之方法，其中該第一半導體層摻雜磷。
  5. 如請求項3所述之方法，其中：該第一半導體層在350℃至410℃的基板溫度範圍中磊晶形成；以及該熱處理在410℃至470℃的基板溫度範圍中進行。
  6. 如請求項2所述之方法，其中：該第二半導體層為矽或矽鍺(Si 1-yGe y)，其中0<y<0.3；以及該第二半導體層在410℃至470℃的基板溫度範圍中形成。
  7. 如請求項6所述之方法，其中該第二半導體層為非晶或多晶。
  8. 如請求項6所述之方法，其中該第二半導體層摻雜磷。
  9. 如請求項1所述之方法，其中在該第一半導體層的一底部或複數側上沒有孔洞形成。
  10. 如請求項1所述之方法，其中該第一半導體層的複數側面和該導體接觸層的複數側面與該開口的一內壁接觸。
  11. 一種半導體元件的製造方法，包含：在一層間介電層中形成一開口，使得一鰭狀結構的一源極/汲極區暴露在該開口中，且該鰭狀結構的該源極/汲極區從一隔離絕緣層突出；藉由磊晶成長形成一第一半導體層以完全覆蓋該開口內 暴露的該源極/汲極區；進行一熱處理以回流該第一半導體層；在該第一半導體層上形成一第二半導體層；以及在該第二半導體層上形成一導體接觸層。
  12. 如請求項11所述之方法，其中在進行該熱處理之後，該開口內的該第一半導體層的厚度變化小於或等於5nm。
  13. 如請求項12所述之方法，其中在進行該熱處理之後，該開口內的該第一半導體層的厚度變化大於或等於0.2nm。
  14. 如請求項11所述之方法，更包含：在形成該第二半導體層之後且在形成該導體接觸層之前，對該第一半導體層及該第二半導體層進行一退火操作。
  15. 如請求項14所述之方法，其中該退火操作係進行一激光退火方法。
  16. 如請求項11所述之方法，其中形成該第一半導體層、進行該熱處理以及形成該第二半導體層係在一相同的製造設備中所進行。
  17. 如請求項11所述之方法，其中該熱處理及 形成該第二半導體層係在相同的基板溫度下進行。
  18. 如請求項11所述之方法，其中該第一半導體層的一生長速率係在5nm/分至15nm/分的範圍內。
  19. 一種半導體元件，包含：一閘極結構，設置於一通道半導體層之上；一源極/汲極區，設置於該通道半導體層的一側上；一第一磊晶半導體層，該第一磊晶半導體層覆蓋該源極/汲極區；一導體接觸，設置於該第一磊晶半導體層之上；以及一介電層，具有一開口，該開口的一下部由該第一磊晶半導體層所填充，且該開口的一上部由該導體接觸所填充。
  20. 如請求項19所述之半導體元件，更包含：一第二半導體層，設置於該開口內，該第二半導體層位於該第一磊晶半導體層與該導體接觸之間以及該介電層與該導體接觸之間。
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