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TW201944407A - 半導體裝置 - Google Patents

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TW201944407A
TW201944407A TW107122950A TW107122950A TW201944407A TW 201944407 A TW201944407 A TW 201944407A TW 107122950 A TW107122950 A TW 107122950A TW 107122950 A TW107122950 A TW 107122950A TW 201944407 A TW201944407 A TW 201944407A
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Taiwan
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transistor
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node
latch circuit
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TW107122950A
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English (en)
Inventor
櫛田桂一
Original Assignee
日商東芝記憶體股份有限公司
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Abstract

本發明之半導體裝置具備鎖存電路，該鎖存電路具有能夠保持相反極性之資料之第1、第2節點。第1電晶體位於第1節點與第1位元線之間，且閘極電極連接於字元線。第2電晶體位於第2節點與第2位元線之間，且閘極連接於字元線。電源線電性連接於鎖存電路。第3電晶體位於第1節點與基準電壓源之間。第4電晶體位於第2節點與基準電壓源之間，且閘極電性連接於基準電壓源。信號線電性連接於第3電晶體之閘極。於第1模式下，電源線對鎖存電路供給第1電壓，信號線使第3電晶體為非導通狀態，於第2模式下，電源線對鎖存電路供給第2電壓，信號線使第3電晶體為導通狀態而將第1節點連接於基準電壓源。

Description

半導體裝置
本發明之實施形態係關於一種半導體裝置。
一般而言，SRAM(Static Random Access Memory，靜態隨機存取記憶體)具有如下特點，即，雖然於存取速度方面較快，但為揮發性，若斷開電源則無法保持資料。再者，SRAM若為了資料保持而維持電力供給，則消耗電力變大。另一方面，若對SRAM附加ROM(Read-Only Memory，唯讀記憶體)，則存在佈局面積變大而整體晶片尺寸變大之問題。
實施形態提供一種兼具SRAM與ROM之功能、且佈局面積較小之半導體裝置。
本實施形態之半導體裝置具備鎖存電路，該鎖存電路具有能夠保持互為相反極性之資料之第1及第2節點。第1電晶體電性連接於第1節點與第1位元線之間，且將閘極電極電性連接於字元線。第2電晶體電性連接於第2節點與第2位元線之間，且將閘極電極電性連接於字元線。電源線電性連接於鎖存電路。第3電晶體電性連接於第1節點與基準電壓源之間。第4電晶體電性連接於第2節點與基準電壓源之間，且將閘極電極電性連接於基準電壓源。信號線電性連接於第3電晶體之閘極電極。於第1模式下，電源線對鎖存電路供給第1電壓，信號線使第3電晶體為非導通狀態。於第2模式下，電源線向鎖存電路供給第2電壓，信號線使第3電晶體為導通狀態而將第1節點電性連接於基準電壓源。
以下，一面參考附圖一面說明實施形態。附圖係示意性或概念性附圖，各部分之比率等未必與實際情形相同。於說明書與附圖中，對於與於已說明附圖中所述者相同之要素標註相同之符號並適當省略詳細說明。又，以下，“連接”不僅包含直接連接，亦包含電性連接。
圖1係表示本實施形態之半導體記憶裝置1之構成例之電路圖。半導體記憶裝置1例如係對SRAM(Static Random Access Memory)附加有ROM(Read-Only Memory)之功能之半導體記憶裝置。半導體記憶裝置1由1個半導體晶片構成，再者，亦可與NAND型閃速記憶體等其他半導體裝置組合而作為1個半導體晶片。
半導體記憶裝置1具有：多個記憶體單元MU00〜MU22；多個位元線BL_A0〜BL_A2、BL_B0〜BL_B2、XBL_A0〜XBL_A2、XBL_B0〜XBL_B2；多個字元線WL_A0〜WL_A2、WL_B0〜WL_B2；電源線PL0〜PL2；重置線RST0〜RST2；以及預充電電晶體Tprc_A0〜Tprc_A2、Tprc_B0〜Tprc_B2、Txprc_A0〜Txprc_A2、Txprc_B0〜Txprc_B2。
1個記憶體單元MUij(i、j為0以上之整數)對應於字元線WL_Ai、WL_Bi、電源線PLi、重置線RST1i、RST0i、位元線BL_Aj、BL_Bj、XBL_Aj、XBL_Bj、預充電電晶體Tprc_Aj、Tprc_Bj、Txprc_Aj、Txprc_Bj而設置。記憶體單元MUij對應於字元線WL_Ai、WL_Bi與位元線BL_Aj、BL_Bj、XBL_Aj、XBL_Bj而設置，且配置於其等之交點。記憶體單元MUij係如下所述具有ROM功能之SRAM，且構成為可分別存儲1位資料。
又，圖1中i及j係0〜3。但是，i及j亦可為4以上之數值。於i及j係0〜3之情形時，記憶體單元MU之數量成為9。但是，記憶體單元MU之數量亦可為8以下，或者亦可為10以上。
於本實施形態中，連接於1個記憶體單元MUij之字元線之數量係2條。但是，連接於1個記憶體單元MU之字元線之數量亦可為1條，還可為3條以上。
連接於1個記憶體單元MUij之字元線係(BL_Aj，XBL_Aj)及(BL_Bj，XBL_Bj)之2個對。位元線BL_Aj與XBL_Aj傳輸互為相反邏輯之信號，位元線BL_Bj與XBL_Bj傳輸互為相反邏輯之信號。位元線對(BL_Aj，XBL_Aj)對應於字元線WL_Ai。因此，於選擇字元線WL_Ai之情形時，將資料傳輸至位元線對(BL_Aj，XBL_Aj)，由記憶體單元MUij執行資料之讀出或寫入。另一方面，位元線對(BL_Bj，XBL_Bj)對應於字元線WL_Bi。因此，於選擇字元線WL_Bi之情形時，將資料傳輸至位元線對(BL_Bj，XBL_Bj)，由記憶體單元MUij執行資料之讀出或寫入。
預充電電晶體Tprc_Aj、Tprc_Bj、Txprc_Aj、Txprc_Bj連接於位元線BL_Aj、BL_Bj、XBL_Aj、XBL_Bj與電源Vdd之間，為了對與各者對應之位元線進行預充電而成為導通狀態。例如，於經由位元線對(BL_Aj，XBL_Aj)讀出資料之情形時，預充電電晶體Tprc_Aj、Txprc_Aj成為導通狀態，利用電源Vdd預先對位元線對(BL_Aj，XBL_Aj)進行預充電。於使預充電電晶體Tprc_Aj、Txprc_Aj為非導通狀態之後，選擇性地將字元線WL_Ai升壓，由此於位元線對(BL_Aj，XBL_Aj)產生電壓差。藉由未圖示之感測放大器檢測位元線對(BL_Aj，XBL_Aj)之電壓差而可檢測保持於記憶體單元MUij中之資料之邏輯。再者，於經由位元線對(BL_Bj，XBL_Bj)讀出資料之情形時，預充電電晶體Tprc_Bj、Txprc_Bj成為導通狀態，利用電源Vdd預先對位元線對(BL_Bj，XBL_Bj)進行預充電。於使預充電電晶體Tprc_Bj、Txprc_Bj為非導通狀態之後，選擇性地將字元線WL_Bi升壓，由此於位元線對(BL_Bj，XBL_Bj)產生電壓差。藉由感測放大器檢測位元線對(BL_Bj，XBL_Bj)之電壓差而可檢測保持於記憶體單元MUij中之資料之邏輯。
預充電電晶體Tprc_Aj、Tprc_Bj、Txprc_Aj、Txprc_Bj例如由P型MOSFET(Metal Oxide Semiconductor Field-Effect Transistor，金屬-氧化物半導體場效應電晶體)構成。因此，於預充電信號PRCH_Aj、PRCH_Bj降壓至低位準電壓時，預充電電晶體Tprc_Aj、Tprc_Bj、Txprc_Aj、Txprc_Bj成為導通狀態。
這樣，保持於記憶體單元MUij中之資料係藉由檢測如下電壓差而讀出，該電壓差為藉由選擇性地將字元線WL_Ai或WL_Bi之任一者升壓而於預先預充電之位元線對(BL_Aj，XBL_Aj)或(BL_Bj，XBL_Bj)產生之電壓差。
接下來，對記憶體單元MUij之內部構成進行說明。
圖2係表示記憶體單元MUij之內部構成之一例之電路圖。記憶體單元MUij分別具有相同之構成，因此對其中之1個構成進行說明。
記憶體單元MUij具備鎖存電路LC、ROM電路RC、以及電晶體Tn1〜Tn4。鎖存電路LC包含反相器電路INV1、INV2。反相器電路INV1、INV2具有將一者之輸入端連接於另一者之輸出端、且將另一者之輸入端連接於一者之輸出端之構成。第1節點電性連接於反相器電路INV1之輸入端與反相器電路INV2之輸出端之間。第2節點電性連接於反相器電路INV1之輸出端與反相器電路INV2之輸入端之間。電源線PLi以能夠供給反相器電路INV1、INV2各自之電力之方式連接於鎖存電路LC。電源線PLi升壓至高位準電壓(第1電壓)，由此鎖存電路LC可將互為相反極性之資料保持於第1及第2節點N1、N2。即，於第1節點N1成為邏輯高之情形時，第2節點N2成為邏輯低，於第1節點N1成為邏輯低之情形時，第2節點N2成為邏輯高。
另一方面，於電源線PLi降壓至相較高位準電壓低之低位準電壓(第2電壓)之情形時，第1及第2節點N1、N2之電位變得不確定，鎖存電路LC成為未保持資料之狀態。這樣，鎖存電路LC只要電源線PLi升壓至高位準電壓則作為SRAM發揮功能，雖具有揮發性但可保持資料。
作為第1電晶體之電晶體Tn1連接於第1節點N1與作為第1位元線之位元線BL_Aj之間，且其閘極電極連接於作為第1字元線之字元線WL_Ai。作為第2電晶體之電晶體Tn2連接於第2節點N2與作為第2位元線之位元線XBL_Aj之間，且其閘極電極與電晶體Tn1之閘極電極同樣地連接於字元線WL_Ai。電晶體Tn1、Tn2例如由N型MOSFET構成。因此，若選擇性地將字元線WL_Ai升壓，則電晶體Tn1、Tn2成為導通狀態，第1及第2節點N1、N2分別連接於位元線BL_Aj、XBL_Aj。由此，將保持於第1及第2節點N1、N2之資料或來自ROM電路RC之資料讀出至位元線BL_Aj、XBL_Aj。
電晶體Tn3連接於第1節點N1與位元線BL_Bj之間，且其閘極電極連接於字元線WL_Bi。電晶體Tn4連接於第2節點N2與位元線XBL_Bj之間，且其閘極電極與電晶體Tn3之閘極電極同樣地連接於字元線WL_Bi。電晶體Tn3、Tn4例如亦係由N型MOSFET構成。因此，若字元線WL_Bi選擇性地升壓，則電晶體Tn3、Tn4成為導通狀態，第1及第2節點N1、N2分別連接於位元線BL_Bj、XBL_Bj。由此，將保持於第1及第2節點N1、N2之資料或來自ROM電路RC之資料讀出至位元線BL_Bj、XBL_Bj。又，本實施形態之記憶體單元MUij係從節點N1、N2輸出互為相反邏輯之資料之2端口之SRAM或ROM。
ROM電路RC具備電晶體Tn5、Tn6。作為第3電晶體之電晶體Tn5連接於第1節點N1與接地(基準電壓源)GND之間，且其閘極電極連接於作為信號線之重置線RST1i。
又，基準電壓源亦可為接地GND或低位準電壓源Vss之任一者，賦予接地電壓或低位準電壓。以下，使用接地GND或基準電壓源Vss作為基準電壓源。作為第4電晶體之電晶體TN6連接於第2節點N2與接地GND之間，且其閘極電極連接於重置線RST0i。重置線RST0i係維持為接地GND或基準電壓源Vss之信號線。電晶體Tn5、Tn6例如由N型MOSFET構成。因此，於電源線PLi降壓而鎖存電路LC未作為SRAM發揮功能時，若重置線RST1i升壓至高位準電壓(第4電壓)，則ROM電路RC發揮功能。即，藉由重置線RST1i升壓而電晶體Tn5成為導通狀態，電晶體Tn5將第1節點N1電性連接於接地GND。第1節點N1接地，預充電於第1節點N1之電荷向接地GND逃逸。另一方面，電晶體Tn6之閘極電極經由重置線RST0i而接地，因此電晶體Tn6不管重置線RST1i之電壓如何均成為非導通狀態。因此，第2節點N2成為浮動狀態，預充電於第2節點N2之電荷幾乎不會逃逸。
於此情形時，第1節點N1之電位相較第2節點N2之電位快速降低，於第1節點N1與第2節點N2之間產生電位差。感測放大器SA經由位元線對(BL_Aj，XBL_Aj)或(BL_Bj，XBL_Bj)將第1節點N1與第2節點N2之間之電位差放大並檢測出。由此，經由第1及第2節點N1、N2檢測出ROM電路RC之資料。
於電源線PLi升壓而鎖存電路LC作為SRAM發揮功能時，重置線RST1i降壓至低位準電壓(第3電壓)。因此，ROM電路RC將第1及第2節點N1、N2從接地GND電切斷。即，於重置線RST1i降壓至低位準電壓之情形時，ROM電路RC不發揮功能。
於此，ROM電路RC可藉由選擇性地變更電晶體Tn5、Tn6之閘極電極之連接狀態而變更存儲於ROM中之資料之邏輯。例如，於圖2之ROM電路RC中，電晶體Tn5之閘極電極連接於重置線RST1i，電晶體Tn6之閘極電極連接於重置線RST0i。於此情形時，於資料讀出時若將字元線WL_Ai或WL_Bi選擇性地升壓，則第1節點N1之電位相對於第2節點N2之電位降低。
由此，能夠檢測出第1邏輯之資料。
一方面，於將電晶體Tn6之閘極電極連接於重置線RST1i，且將電晶體Tn5之閘極電極連接於重置線RST0i之情形時，於重置線RST1i升壓時，電晶體Tn6成為導通狀態，預充電於第2節點N2之電荷向接地GND逃逸。另一方面，電晶體Tn5不管重置線RST1i之電壓如何均成為非導通狀態，於第1節點N1，預充電之電荷幾乎不會逃逸。於此情形時，第2節點N2之電位相較第1節點N1之電位快速降低。由此，檢測出與第1邏輯為相反邏輯之第2邏輯之資料。
存儲於ROM電路RC中之資料之邏輯係於製造半導體記憶裝置1時設定，由物理構造決定。因此，ROM電路RC之資料於製造半導體記憶裝置1之後無法變更。因此，於使記憶體單元MUij以ROM模式動作之情形時，記憶體單元MUij從ROM電路RC輸出預先決定之不能覆寫之特定邏輯之資料。於使記憶體單元MUij以SRAM模式動作之情形時，記憶體單元MUij不管ROM電路RC之資料如何，均輸出寫入至鎖存電路LC之能夠覆寫之揮發性資料。
這樣，本實施形態之記憶體單元MUij於電源線PLi升壓時作為SRAM發揮功能，於電源線PLi降壓時，可藉由重置線RST1i之升壓而使ROM電路RC啟動來作為ROM發揮功能。又，連接於重置線RST0i之電晶體Tr5或Tr6之閘極電極亦可直接連接於接地GND或基準電壓源Vss。
本實施形態之記憶體單元MUij並非為將SRAM電路與ROM電路簡單地組合而成，而是於鎖存電路LC與ROM電路RC共有位元線BL_Aj、XBL_Aj、BL_Bj、XBL_Bj、字元線WL_Ai、WL_Bi、電晶體Tn1〜Tn4、以及節點N1、N2，以儘可能小之尺寸構成。即。本實施形態之記憶體單元MUij兼具SRAM與ROM之功能，並且佈局面積非常小。記憶體單元MUij僅設置有i及j之數之多個。因此，藉由減小各記憶體單元MUij之佈局面積而能使半導體記憶裝置1整體之面積變得非常小。
接下來，對本實施形態之半導體記憶裝置1之動作進行說明。
圖3係表示本實施形態之記憶體單元MUij之資料讀出動作之一例之流程圖。圖3中，首先表示SRAM模式下之各配線之電壓，其次表示ROM模式下之各配線之電壓。又，記憶體單元MUij分別能夠相同地動作，因此對其中1者之動作進行說明。再者，圖3中表示選擇字元線WL_Ai之情形，因此顯示對應於字元線WL_Ai之預充電信號PRCH_Aj、位元線對BL_Aj、XBL_Aj之電壓。
但是，當然亦可選擇字元線WL_Bi。於選擇字元線WL_Bi之情形時，對應於字元線WL_Bi之預充電信號PRCH_Bj、位元線對BL_Bj、XBL_Bj之電壓如圖3所示般動作。
(SRAM模式) 首先，於t0〜t1，記憶體單元MUij成為作為第1模式之SRAM模式之待機狀態。於SRAM模式之待機狀態下，電源線PLi升壓，鎖存電路LC將互為相反邏輯之信號(1位資料)存儲於存儲節點N1、N2，成為能夠作為SRAM動作之狀態。
於SRAM模式下，重置線RST1i降壓至低位準電壓，重置線RST1i使電晶體Tn5(或Tn6)為非導通狀態。因此，於SRAM模式下，ROM電路RC不發揮功能。
再者，於待機狀態下，字元線WL_Ai及WL_Bi降壓至低位準電壓，均為非選擇狀態。再者，於待機狀態下，預充電信號PRCH_Aj降壓至低位準電壓，預充電電晶體Tprc_Aj、Txprc_Aj成為導通狀態。由此，於待機狀態下，將位元線對BL_Aj及XBL_Aj預充電為電源Vdd之電壓。
又，於待機狀態下，亦可將預充電信號PRCH_Bj維持為高位準電壓，使位元線對BL_Bj及XBL_Bj為浮動狀態而不被預充電。由此，可使待機狀態下之消耗電力降低。於此情形時，於t1使字元線WL_Ai升壓之前，需要暫時將預充電信號PRCH_Bj降壓至低位準電壓而對位元線對BL_Bj、XBL_Bj進行預充電。
於t1〜t3，於將預充電信號PRCH_Aj升壓至高位準電壓而結束位元線對BL_Aj、XBL_Aj之預充電之同時或者緊隨其後，將字元線WL_Ai升壓至高位準電壓。由此，電晶體Tn1、Tn2將各自之N1、N2之電壓傳輸至位元線BL_Aj、XBL_Aj。此時，與保持於節點N1、N2之相反邏輯之信號相應地，於位元線對BL_Aj與XBL_Aj之間產生電壓差。
例如，於將高位準電壓保持於第2節點N2，且將低位準電壓保持於第1節點N1之情形時，於將位元線XBL_Aj維持為高位準電壓之狀態下，位元線BL_Aj之電壓逐漸降低。於t2，於將字元線WL_Ai降壓之同時或者緊隨其後，感測放大器SA檢測出位元線對BL_Aj、XBL_Aj之電壓差。由此，檢測出保持於鎖存電路LC中之資料之邏輯(例如，第1邏輯)。
反之，於將高位準電壓保持於第1節點N1，且將低位準電壓保持於第2節點N2之情形時，於將位元線BL_Aj維持為高位準電壓之狀態下，位元線XBL_Aj之電壓逐漸降低。於t2，於將字元線WL_Ai降壓之同時或者緊隨其後，感測放大器SA檢測出位元線對BL_Aj、XBL_Aj之電壓差。由此，檢測出保持於鎖存電路LC中之資料之邏輯(例如，第2邏輯)。
於t3〜t4，藉由將預充電信號PRCH_Aj向低位準電壓降壓而進入SRAM之待機模式。之後，可重複SRAM模式，亦可向ROM模式轉移。
(ROM模式) 於t4〜t5，記憶體單元MUij成為ROM模式之待機狀態。於SRAM模式下，電源線PLi降壓，電源線PLi停止向鎖存電路LC之電源供給。因此，鎖存電路LC未作為SRAM發揮功能。於ROM模式下，電源線PLi及重置線RST1i降壓，因此消耗電力較小，但節點N1、N2之信號狀態為不確定。
於待機狀態下，字元線WL_Ai及WL_Bi降壓至低位準電壓，均為非選擇狀態。再者，於待機狀態下，預充電信號PRCH_Aj升壓至高位準電壓，預充電電晶體Tprc_Aj、Txprc_Aj成為非導通狀態。由此，於待機狀態下，位元線對BL_Aj及XBL_Aj成為浮動狀態。由此，可使待機狀態中之消耗電力進一步降低。
於t5〜t6，將預充電信號PRCH_Aj降壓至低位準電壓，將位元線對BL_Aj及XBL_Aj預充電為電源Vdd之電壓。
於t6〜t7，於將預充電信號PRCH_Aj升壓至高位準電壓而結束位元線對BL_Aj、XBL_Aj之預充電之同時或者緊隨其後，將字元線WL_Ai及重置線RST1i升壓至高位準電壓。藉由將重置線RST1i升壓，連接於重置線RST1i之電晶體Tn5(或Tn6)成為導通狀態，且將節點N1(或N2)連接於接地GND。電晶體Tn6(或Tn5)維持為非導通狀態，將節點N2(或N1)從接地GND電切斷。進而，將字元線WL_AL升壓，由此與節點N1、N2之電壓差相應地，於位元線對BL_Aj與XBL_Aj之間產生電壓差。
例如，於將電晶體Tn5之閘極電極連接於重置線RST1i，且將電晶體Tn6之閘極電極連接於重置線RST0i之情形時(參考圖2之實線)，電晶體Tn5使第1節點N1接地。電晶體Tn6維持為非導通狀態，將第2節點N2從接地GND電切斷，使第2節點N2維持為浮動狀態。於此情形時，位元線XBL_Aj維持為高位準電壓狀態，位元線BL_Aj之電壓逐漸降低。因此，於t7，於將字元線WL_Ai降壓之同時或者緊隨其後，感測放大器SA檢測出位元線對BL_Aj、XBL_Aj之電壓差。由此，檢測出保持於ROM電路RC中之資料之邏輯(例如，第1邏輯)。
反之，於將電晶體Tn5之閘極電極連接於重置線RST0i，且將電晶體Tn6之閘極電極連接於重置線RST1i之情形時(參考圖2之虛線)，電晶體Tn6成為導通狀態，且使第2節點N2接地。電晶體Tn5維持為非導通狀態之狀態，將第1節點N1從接地GND電切斷，使第1節點N1維持為浮動狀態。於此情形時，位元線BL_Aj維持為高位準電壓，位元線XBL_Aj之電壓逐漸降低。因此，於t7，於將字元線WL_Ai降壓之同時或者緊隨其後，感測放大器SA檢測出位元線對BL_Aj、XBL_Aj之電壓差。由此，檢測出保持於ROM電路RC中之資料之邏輯(例如，第2邏輯)。
於t7以後，藉由將字元線WL_Ai及重置線RST1i降壓而進入ROM模式之待機狀態。之後，可重複ROM模式，亦可向SRAM模式轉移。
這樣，本實施形態之半導體記憶裝置1具有將電源線PLi升壓而將資料保持於鎖存電路LC中之SRAM模式、以及將電源線PLi降壓且將重置線RST1i升壓而使ROM電路RC發揮功能之ROM模式。
關於資料寫入動作並未圖示，於SRAM模式下，只要選擇性地驅動字元線WL_Ai而使電晶體Tn1、Tn2為導通狀態，將來自位元線BL_Aj、XBL_Aj之電壓分別傳輸至第1及第2節點N1、N2即可。再者，於ROM模式下，無法進行資料寫入。
這樣，於SRAM模式下，電源線PLi將電力供給至鎖存電路LC，由此鎖存電路LC保持資料。另一方面，重置線RST1i不將電力供給至ROM電路RC，ROM電路RC將節點N1、N2之兩者從接地GND電切斷。
再者，於ROM模式下，電源線PLi停止向鎖存電路LC之電源供給，由此鎖存電路LC變得不保持資料。另一方面，重置線RST1i將電力供給至ROM電路RC，由此ROM電路RC將節點N1、N2之任一者電性連接於接地GND。
這樣，本實施形態之記憶體單元MUij可於電源線PLi升壓時作為SRAM發揮功能，且於電源線PLi降壓時藉由重置線RST1i之升壓而作為ROM電路RC發揮功能。
(變化例) 於上述實施形態中，如圖3之t6〜t7所示，重置線RST1i於與字元線WL_Ai相同之時序升壓或降壓。但是，如虛線所示，重置線RST1i亦可於字元線WL_Ai之升壓時序之前(例如，t4或t5)升壓。
再者，重置線RST1i亦可於字元線WL_Ai之降壓時序之後維持高位準電壓。即，重置線RST1i亦可於ROM模式時繼續高位準電壓之狀態。於此情形時，亦有重置線RST1i之消耗電力增大之情形，但ROM電路RC之動作或功能不會產生問題。
另一方面，於ROM模式下頻繁地存取之情形時，即，於短時間內頻繁地執行t5〜t7之動作之情形時，頻繁地執行重置線RST1i之升壓與降壓之動作。於此情形時，於短時間內頻繁地反覆進行重置線RST1i之充放電，因此毋寧有消耗電力增大之擔心。因此，於ROM模式下頻繁地存取之情形時，為了使消耗電力降低，如本變化例般，亦有重置線RST1i較佳繼續高位準電壓之狀態之情形。
(佈局) 接下來，對本實施形態之半導體記憶裝置1之佈局進行說明。
圖4係表示記憶體單元MUij之概略佈局之一例之俯視圖。又，圖4中將除於X方向延伸之電源線PL、重置線RST1i、RST0i、基準電壓源Vss之配線、以及字元線WL_Ai、WL_Bi以外之配線簡化而以連接關係表示。圖4所示之記憶體單元MUij之等效電路如圖2之記憶體單元MUij所示。
本實施形態之記憶體單元MUij之佈局中，反相器電路INV1、INV2各自之N型電晶體Tn_inv1、Tn_inv2並排配置於字元線WL_Ai、WL_Bi之延伸方向(X方向)。進而，ROM電路RC之N型電晶體Tn5、Tn6並排配置於N型電晶體Tn_inv1、Tn_inv2之橫向(X方向)。即，鎖存電路LC之N型電晶體Tn_inv1、Tn_inv2與ROM電路RC之N型電晶體Tn5、Tn6並列配置於X方向。
電晶體Tn5、Tn6之源極連接於基準電壓源Vss。電晶體Tn5、Tn6之汲極分別連接於節點N1、N2。電晶體Tn5、Tn6之閘極電極分別經由接點CNT5、CNT6連接於重置線RST1i或RST0i之任一者。重置線RST1i係於SRAM模式下維持低位準電壓(Vss或GND)，且於ROM模式下升壓至高位準電壓(Vdd)之信號線。即，重置線RST1i之電壓可於作為第3電壓之低位準電壓、與作為第4電壓之高位準電壓之間變化。另一方面，重置線RST0i係維持為低位準電壓(Vss或GND)之信號線。
例如，於將電晶體Tn5之閘極電極連接於重置線RST1i，且將電晶體Tn6之閘極電極連接於重置線RST0i之情形時，ROM電路RC存儲第1邏輯(例如，資料“1”)。反之，於將電晶體Tn5之閘極電極連接於重置線RST0i，且將電晶體Tn6之閘極電極連接於重置線RST1i之情形時，ROM電路RC存儲第2邏輯(例如，資料“0”)。又，電晶體Tn5或Tn6之閘極電極亦可不經由重置線RST0i而連接於低位準電壓(Vss或GND)。
這樣，寫入至ROM電路RC中之資料之邏輯依賴於ROM電路RC之製造工序中之接點CNT5、CNT6之形成位置，由物理構造決定。連接於重置線RST1i之電晶體Tn5(或Tn6)藉由重置線RST1i之升壓而將節點N1(或N2)連接於基準電壓源Vss，使存儲於節點N1(或N2)之電荷流向基準電壓源Vss。由此，決定存儲於ROM電路RC中之資料之邏輯。
電晶體Tn_inv1、Tn_inv2之源極連接於基準電壓源Vss。電晶體Tn_inv1、Tn_inv2之汲極分別連接於節點N1、N2。電晶體Tn_inv1之閘極電極連接於節點N2，電晶體Tn_inv2之閘極電極連接於節點N1。
反相器電路INV1、INV2各自之P型電晶體Tp_inv1、Tp_inv2相對於N型電晶體Tn_inv1、Tn_inv2配置在於位元線BL_Aj、XBL_Aj之延伸方向(Y方向)上偏移之位置。電晶體Tp_inv1、Tp_inv2之源極連接於電源線PL，於SRAM模式下維持高位準電壓，且於ROM模式下維持低位準電壓。電晶體Tp_inv1之汲極連接於節點N1。電晶體Tp_inv2之汲極連接於節點N2。即，電晶體Tn_inv1、Tp_inv1之閘極電極、電晶體Tn_inv2、Tp_inv2、Tn6之汲極均連接於第2節點N2。電晶體Tn_inv2、Tp_inv2之閘極電極、電晶體Tn_inv1、Tp_inv1、Tn5之汲極均電性連接於第1節點N1。
由此，電晶體Tn_inv1、Tp_inv1構成反相器電路INV1，電晶體Tn_inv2、Tp_inv2構成反相器電路INV2。電晶體Tn5、Tn6構成ROM電路RC。
第1節點N1進而電性連接於電晶體Tn1、Tn3之汲極。第2節點N2進而電性連接於電晶體Tn2、Tn4之汲極。電晶體Tn1〜Tn4亦相對於N型電晶體Tn_inv1、Tn_inv2配置在於Y方向上偏移之位置，但配置於與P型電晶體Tp_inv1、Tp_inv2為相反側。
字元線WL_Ai作為電晶體Tn1、Tn2之閘極發揮功能，字元線WL_Bi作為電晶體Tn3、Tn4之閘極發揮功能。電晶體Tn1之源極或汲極之一者連接於節點N1，另一者連接於位元線BL_Aj。電晶體Tn2之源極或汲極之一者連接於節點N2，另一者連接於位元線XBL_Aj。電晶體Tn3之源極或汲極之一者與電晶體Tn1一起連接於節點N1，另一者連接於位元線BL_Bj。電晶體Tn4之源極或汲極之一者與電晶體Tn2一起連接於節點N2，另一者連接於位元線XBL_Bj。由此，電晶體T1〜T4作為資料之轉移電晶體發揮功能。
電源線PLi、重置線RST1i、RST0i與字元線WL_Ai、WL_Bi大致平行地於X方向延伸。因此，如參考圖1可知，電源線PLi、重置線RST1i、RST0i相對於共通連接於字元線WL_Ai、WL_Bi之多個記憶體單元MUij共通連接。電源線PLi共通連接於多個記憶體單元MUij之鎖存電路LC。
重置線RST1i選擇性地連接於多個記憶體單元MUij之電晶體Tn5、Tn6之任一者之閘極電極，重置線RST0i連接於另一者之閘極電極。電源線PLi可分別獨立地進行電壓控制。重置線RST1i亦可分別獨立地進行電壓控制。由此，本實施形態之半導體記憶裝置1可對共有字元線WL_Ai、WL_Bi之多個記憶體單元MUij之每一個選擇性地設定成SRAM模式或ROM模式之任一者。
例如，共通連接於某字元線WL_Ai、WL_Bi之多個記憶體單元MUij將對應於其等之電源線PLi升壓而以SRAM模式動作。此時，重置線RST1i預先降壓。另一方面，共通連接於其他字元線WL_Ak、WL_Bk(k為自然數，但是，k¹i)之多個記憶體單元MUkj將對應於其等之電源線PLk降壓且將重置線RST1k升壓而以ROM模式動作。
由此，於最初將半導體記憶裝置1全體用作ROM，其後想要覆寫ROM之資料之情形時，可僅將連接於對應之字元線WL_Ai、WL_Bi之行之記憶體單元MUij選擇性地變更為SRAM模式。
又，於ROM模式下使用之字元線之信息與於SRAM模式下使用之字元線之信息亦可存儲於對應於各字元線而設置之未圖示之其他記憶體(寄存器、熔絲或NAND型閃速記憶體等)中。或者亦可參考半導體記憶裝置1內部之冗餘單元之值而決定ROM模式下使用之字元線與SRAM模式下使用之字元線。
再者，構成ROM電路RC之電晶體Tn5、Tn6如上所述並列配置於構成反相器電路之電晶體Tn_inv1、Tn_inv2之側方(X方向)。因此，由電晶體Tn5、Tn6之追加而引起之佈局面積之增加幾乎不存在或者非常小。因此，本實施形態之半導體記憶裝置1兼具SRAM與ROM之功能，並且可減小佈局面積。
已對本發明之若干個實施形態進行了說明，但該些實施形態係作為示例而提出，並非意圖限定發明之範圍。該些新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該些實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2018-73259號(申請日：2018年4月5日)作為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之全部內容。
BL_Aj‧‧‧位元線對
BL_A0‧‧‧位元線對
BL_A1‧‧‧位元線對
BL_A2‧‧‧位元線對
BL_Bj‧‧‧位元線對
BL_B0‧‧‧位元線對
BL_B1‧‧‧位元線對
BL_B2‧‧‧位元線對
CNT5‧‧‧接點
CNT6‧‧‧接點
INV1‧‧‧反相器電路
INV2‧‧‧反相器電路
GND‧‧‧接地
LC‧‧‧鎖存電路
MU00‧‧‧記憶體單元
MU01‧‧‧記憶體單元
MU02‧‧‧記憶體單元
MU10‧‧‧記憶體單元
MU11‧‧‧記憶體單元
MU12‧‧‧記憶體單元
MU20‧‧‧記憶體單元
MU21‧‧‧記憶體單元
MU22‧‧‧記憶體單元
MUij‧‧‧記憶體單元
N1‧‧‧第1節點
N2‧‧‧第2節點
PL0‧‧‧電源線
PL1‧‧‧電源線
PL2‧‧‧電源線
PLi‧‧‧電源線
PRCH_Aj‧‧‧預充電信號
PRCH_A0‧‧‧預充電信號
PRCH_A1‧‧‧預充電信號
PRCH_A2‧‧‧預充電信號
PRCH_Bj‧‧‧預充電信號
PRCH_B0‧‧‧預充電信號
PRCH_B1‧‧‧預充電信號
PRCH_B2‧‧‧預充電信號
RC‧‧‧ROM電路
RST0‧‧‧重置線
RST1‧‧‧重置線
RST2‧‧‧重置線
RST1i‧‧‧重置線
RST0i‧‧‧重置線
SA‧‧‧感測放大器
Tprc_Aj‧‧‧預充電電晶體
Tprc_A0‧‧‧預充電電晶體
Tprc_A1‧‧‧預充電電晶體
Tprc_A2‧‧‧預充電電晶體
Tprc_Bj‧‧‧預充電電晶體
Tprc_B0‧‧‧預充電電晶體
Tprc_B1‧‧‧預充電電晶體
Tprc_B2‧‧‧預充電電晶體
Tp_inv1‧‧‧P型電晶體
Tp_inv2‧‧‧P型電晶體
Txprc_Aj‧‧‧預充電電晶體
Txprc_A0‧‧‧預充電電晶體
Txprc_A1‧‧‧預充電電晶體
Txprc_A2‧‧‧預充電電晶體
Txprc_Bj‧‧‧預充電電晶體
Txprc_B0‧‧‧預充電電晶體
Txprc_B1‧‧‧預充電電晶體
Txprc_B2‧‧‧預充電電晶體
Tn1‧‧‧電晶體
Tn2‧‧‧電晶體
Tn3‧‧‧電晶體
Tn4‧‧‧電晶體
Tn5‧‧‧電晶體
Tn6‧‧‧電晶體
Tn_inv1‧‧‧N型電晶體
Tn_inv2‧‧‧N型電晶體
TN6‧‧‧電晶體
Tn_inv1‧‧‧N型電晶體
Tn_inv2‧‧‧N型電晶體
Vss‧‧‧基準電壓源
Vdd‧‧‧電源
WL_Ai‧‧‧字元線
WL_A0‧‧‧字元線
WL_A1‧‧‧字元線
WL_A2‧‧‧字元線
WL_Bi‧‧‧字元線
WL_B0‧‧‧字元線
WL_B1‧‧‧字元線
WL_B2‧‧‧字元線
XBL_Aj‧‧‧位元線對
XBL_A0‧‧‧位元線對
XBL_A1‧‧‧位元線對
XBL_A2‧‧‧位元線對
XBL_Bj‧‧‧位元線對
XBL_B0‧‧‧位元線對
XBL_B1‧‧‧位元線對
XBL_B2‧‧‧位元線對
圖1係表示本實施形態之半導體記憶裝置之構成例之電路圖。 圖2係表示記憶體單元之內部構成之一例之電路圖。 圖3係表示本實施形態之記憶體單元之資料讀出動作之一例之流程圖。 圖4係表示記憶體單元之概略佈局之一例之俯視圖。

Claims (10)

  1. 一種半導體裝置，其具備： 鎖存電路，其具有能夠保持互為相反極性之資料之第1及第2節點； 第1電晶體，其電性連接於上述第1節點與第1位元線之間，且將閘極電極電性連接於字元線； 第2電晶體，其電性連接於上述第2節點與第2位元線之間，且將閘極電極電性連接於上述字元線； 電源線，其電性連接於上述鎖存電路； 第3電晶體，其電性連接於上述第1節點與基準電壓源之間； 第4電晶體，其連接於上述第2節點與上述基準電壓源之間，且將閘極電極電性連接於上述基準電壓源；以及 信號線，其電性連接於上述第3電晶體之閘極電極；且 於第1模式下，上述電源線對上述鎖存電路供給第1電壓，上述信號線使上述第3電晶體為非導通狀態， 於第2模式下，上述電源線對上述鎖存電路供給第2電壓，上述信號線使上述第3電晶體為導通狀態而將上述第1節點電性連接於上述基準電壓源。
  2. 如請求項1之半導體裝置，其中 於上述第1模式下，上述鎖存電路將資料保持於上述第1及第2節點， 於上述第2模式下，上述第3電晶體將上述第1節點電性連接於上述基準電壓源，上述第4電晶體將上述第2節點從上述基準電壓源電切斷。
  3. 如請求項1之半導體裝置，其中 於上述第1及第2模式下，於資料讀出時，藉由上述字元線之選擇，上述第1及第2電晶體分別將上述第1及第2節點之電壓傳輸至上述第1及第2位元線。
  4. 如請求項1之半導體裝置，其中 於上述第1模式下，於資料寫入時，藉由上述字元線之選擇，上述第1及第2電晶體將來自上述第1及第2位元線之電壓分別傳輸至上述第1及第2節點， 於上述第2模式下，不進行資料寫入。
  5. 如請求項1至4中任一項之半導體裝置，其中 上述第1模式係使上述鎖存電路作為SRAM(Static Random Access Memory)發揮功能之模式， 上述第2模式係使上述鎖存電路、上述第3及第4電晶體作為ROM(Read-Only Memory)發揮功能之模式。
  6. 如請求項1至4中任一項之半導體裝置，其中 上述電源線與上述字元線大致平行地延伸。
  7. 如請求項1至4中任一項之半導體裝置，其中 上述信號線與上述字元線大致平行地延伸。
  8. 如請求項1至4中任一項之半導體裝置，其中 當將上述鎖存電路及上述第1〜第4電晶體設為1個單元時， 多個上述單元對應於上述字元線與上述第1及第2位元線而設置， 上述多個單元共通連接於上述字元線， 上述電源線共通連接於上述多個單元之上述鎖存電路， 上述信號線選擇性地連接於上述多個單元之上述第3及第4電晶體中之任一者之閘極電極。
  9. 如請求項8之半導體裝置，其中 將上述第3電晶體連接於上述信號線之上述單元於第2模式下輸出第1邏輯之資料， 將上述第4電晶體連接於上述信號線之上述單元於第2模式下輸出與上述第1邏輯為相反邏輯之第2邏輯之資料。
  10. 一種半導體裝置，其具備： 鎖存電路，其具有能夠保持互為相反極性之資料之第1及第2節點； 電源線，其電性連接於上述鎖存電路； ROM電路，其電性連接於上述第1及第2節點與基準電壓源之間；以及 信號線，其電性連接於上述ROM電路；且 於第1模式下，上述電源線對上述鎖存電路供給第1電壓，由此上述鎖存電路保持資料，上述信號線對上述R0M電路供給第3電壓，由此上述ROM電路將上述第1及第2節點從上述基準電壓源電切斷， 於第2模式下，上述電源線對上述鎖存電路供給第2電壓，由此上述鎖存電路不保持資料，上述信號線對上述ROM電路供給第4電壓，由此上述ROM電路將上述第1或第2節點之任一者電性連接於上述基準電壓源。
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