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TW201931362A - 使用物理不可複製技術的糾葛與取回系統 - Google Patents

使用物理不可複製技術的糾葛與取回系統 Download PDF

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TW201931362A
TW201931362A TW107135832A TW107135832A TW201931362A TW 201931362 A TW201931362 A TW 201931362A TW 107135832 A TW107135832 A TW 107135832A TW 107135832 A TW107135832 A TW 107135832A TW 201931362 A TW201931362 A TW 201931362A
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王志明
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Abstract

一種糾葛與取回系統，包括：一反熔絲型PUF記憶胞陣列，可產生至少一金鑰；以及一處理電路，連接至該反熔絲型PUF記憶胞；其中，於一糾葛動作時，該處理電路接收一明文與該至少一金鑰，並根據該明文與該至少一金鑰產生一密文；以及於一取回動作時，該處理電路接收該密文與該至少一金鑰，並根據該密文與該至少一金鑰產生該明文。

Description

使用物理不可複製技術的糾葛與取回系統
本發明是一種系統，且特別是有關於一種使用物理不可複製技術(physically unclonable function，簡稱PUF技術)的糾葛(entanglement)與取回(recall)系統。
物理不可複製技術(physically unclonable function，簡稱PUF技術)是一種創新的方式用來保護積體電路晶片(IC chip)內部的資料，防止積體電路晶片的內部資料被竊取。根據PUF技術，積體電路晶片可以產生獨一無二的隨機碼(random code)。此隨機碼可作為積體電路晶片上特有的身分碼(ID code)。
一般來說，PUF技術是利用積體電路晶片的製造變異(manufacturing variation)來獲得獨特的隨機碼。此製造變異包括積體電路晶片的製程變異(process variation)。亦即，就算有精確的製程步驟可以製作出積體電路晶片，但是其隨機碼幾乎不可能被複製(duplicate)。
換句話說，利用相同製程所生產的二個積體電路晶片，其身分碼(ID code)不可能完全相同。因此，具有PUF技術的積體電路晶片通常被運用於高安全防護的應用(applications with high security requirements)。
美國專利號US 9,613,714揭露運用於一次編程記憶胞與記憶胞陣列的PUF技術以及相關的隨機碼產生方法。其中，一次編程記憶胞(one time programming memory cell)簡稱為OTP記憶胞。
在該PUF技術中，利用製造反熔絲型(antifuse-type)OTP記憶胞時的製程變異，使得編程後的(programmed)OTP記憶胞產生無法預測的儲存狀態，並可以作為一位元的隨機碼。再者，運用於PUF技術的OTP記憶胞又可稱為反熔絲型PUF記憶胞(antifuse-type PUF cell)，OTP記憶胞陣列又可稱為反熔絲型PUF記憶胞陣列(antifuse-type PUF cell array)。
同理，當反熔絲型PUF記憶胞陣列完成並經過編程動作(program action)之後，反熔絲型PUF記憶胞陣列內已經記錄了複數個位元的隨機碼。再者，在PUF技術領域中，編程動作(program action)與另一種編程動作(enroll action)是相同的意思。亦即，反熔絲型PUF記憶胞可被編程(programmed)，也可以說反熔絲型PUF記憶胞可被編程(enrolled)。
本發明之主要目的在於提出一種糾葛與取回系統，包括：一反熔絲型PUF記憶胞陣列，可產生至少一金鑰；以及一處理電路，連接至該反熔絲型PUF記憶胞以接收該至少一金鑰；其中，於一糾葛動作時，該處理電路接收一明文與該至少一金鑰，並根據該明文與該至少一金鑰產生一密文；以及於一取回動作時，該處理電路接收該密文與該至少一金鑰，並根據該密文與該至少一金鑰產生該明文。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
請參照第1圖，其所繪示為本發明的糾葛與取回系統示意圖。糾葛與取回系統100設置於積體電路晶片(IC chip)內，此系統100包括一反熔絲型PUF記憶胞陣列110以及一處理電路(processing circuit)120。其中，反熔絲型PUF記憶胞陣列110已進行編程動作(enrollment)。
根據本發明的實施例，於糾葛動作與取回動作時，反熔絲型PUF記憶胞陣列110可以輸出金鑰(key)至處理電路120。舉例來說，於糾葛動作時，處理電路120接收明文(plain text)與金鑰並產生密文(cipher text)。而密文可以儲存於儲存電路130。舉例來說，儲存電路130可為一非揮發性記憶體或者一硬碟。當然，儲存電路130也可以包含於本系統100中。
再者，於取回動作時，處理電路120接收儲存電路130輸出的密文。接著，處理電路120根據密文與金鑰來產生明文。
根據本發明的實施例，反熔絲型PUF記憶胞陣列110是由多個反熔絲型OTP記憶胞所組成。由於製程變異，將無法預測編程後(enrolled)反熔絲型PUF記憶胞陣列110中反熔絲型PUF記憶胞的儲存狀態。因此，在積體電路晶片中的反熔絲型PUF記憶胞陣列110可以提供無法預測且獨一無二的金鑰至處理電路120。
亦即，由於本系統100的金鑰係由積體電路晶片內部的反熔絲型PUF記憶胞陣列110所產生，積體電路晶片外界無法輕易得知金鑰的內容。因此，就算取得儲存裝置130中的密文，由於無法得知反熔絲PUF記憶胞陣列110所產生的金鑰，密文將無法被破解。
換言之，由特定積體電路晶片的糾葛與取回系統100所產生的密文，僅能由該特定積體電路晶片來取回為明文。其他結構類似的積體電路晶片，由於金鑰內容相異，無法將特定積體電路晶片產生的密文取回為明文。
請參照第2A圖，其所繪示為本發明的糾葛與取回系統的第一實施例。糾葛與取回系統200設置於積體電路晶片(IC chip)內，此系統200包括一反熔絲型PUF記憶胞陣列210以及一處理電路。其中，處理電路包括一順序邏輯電路(sequence logic circuit)220、一打亂邏輯電路(randomize logic circuit)230。
於糾葛動作與取回動作時，反熔絲型PUF記憶胞陣列210可輸出第一金鑰KEY1至打亂邏輯電路230。舉例來說，於糾葛動作時，順序邏輯電路220接收明文Data_p。於進行順序調整程序(sequence adjusting process)後產生第一資料Data_s。接著，打亂邏輯電路230接收第一資料Data_s與第一金鑰KEY1並產生密文Data_c。而密文Data_c可以儲存於儲存電路240中。
再者，於取回動作時，打亂邏輯電路230接收密文Data_c與第一金鑰KEY1並產生第一資料Data_s。接著，順序邏輯電路220接收第一資料Data_s，並且進行順序回復程序(sequence reversing process)後，產生明文Data_p。
根據本發明的第一實施例，順序邏輯電路220基於對稱性交換(symmetric swapping)來設計順序調整程序與順序回復程序。請參照第2B圖與第2C圖，其所繪示為第一實施例之順序邏輯電路進行順序調整程序與順序回復程序的一個範例。
如第2B圖所示，順序邏輯電路220包括二個暫存器222、224。暫存器222接收明文Data_p，且明文Data_p被區分為四個部分P1~P4。舉例來說，假設明文為32個位元(bits)，可區分為4個位元組(bytes)。亦即，暫存器222中位址A31~A24中的內容為明文的第一部分P1、位址A23~A16中的內容為明文的第二部分P2、位址A15~A8中的內容為明文的第三部分P3、位址A7~A0中的內容為明文的第四部分P4。
當順序邏輯電路220進行順序調整程序時，第一部分P1與第二部分P2對調，且第三部分P3與第四部分P4對調後，產生第一資料Data_s並儲存於暫存器224。因此，於順序調整程序後，暫存器224中位址A31~A24中的內容為明文的第二部分P2、位址A23~A16中的內容為明文的第一部分P1、位址A15~A8中的內容為明文的第四部分P4、位址A7~A0中的內容為明文的第三部分P3。
如第2C圖所示，暫存器222接收第一資料Data_s，且第一資料Data_s依序為明文的第二部分P2、第一部分P1、第四部分P4與第三部分P3。亦即，暫存器222中位址A31~A24中的內容為明文的第二部分P2、位址A23~A16中的內容為明文的第一部分P1、位址A15~A8中的內容為明文的第四部分P4、位址A7~A0中的內容為明文的第三部分P3。
當順序邏輯電路222進行順序回復程序時，第二部分P2與第一部分P1對調，且第四部分P4與第三部分P3對調後，產生明文Data_p並儲存於暫存器224。因此，於順序回復程序後，暫存器224中位址A31~A24中的內容為明文的第一部分P1、位址A23~A16中的內容為明文的第二部分P2、位址A15~A8中的內容為明文的第三部分P3、位址A7~A0中的內容為明文的第四部分P4。換言之，於順序回復程序後，第一資料Data_s即可回復為明文Data_p。
由以上的說明可知，於進行順序調整程序時，第一位元組與第二位元組對調，且第三位元組與第四位元組對調。因此，於順序調整程序後，第一資料Data_s的順序依序為明文的第二位元組、第一位元組、第四位元組與第三位元組。再者，於順序回復程序後，第一資料Data_s即可回復為明文Data_p。
當然，上述的順序調整程序與順序回復程序僅是本發明的一個實施例。在此領域的技術人員也可以基於對稱性交換(symmetric swapping)來設計其他順序調整程序與順序回復程序。舉例來說，於進行順序調整程序時，將明文Data_p的第四部分P4與第一部分P1對調，且第三部分P3與第二部分P2對調。之後，產生第一資料Data_s。於進行順序回復程序時，將第一資料Data_s回復為明文Data_p。
如第2D圖與第2E圖，其所繪示為打亂邏輯電路及其運作示意圖。其中，打亂邏輯電路230包括二個暫存器232、234與多個互斥或閘(XOR gate)900~931。打亂邏輯電路230將第一資料Data_s與第一金鑰KEY1進行互斥或運算(XOR operation)後，即產生密文Data_c。
舉例來說，暫存器232接收的第一資料Data_s為32位元，亦即s31~s0；暫存器234接收的第一金鑰 KEY1為32位元，亦即k31~k0。如第2D圖所示，第一資料Data_s的位元s0與第一金鑰的位元k0利用互斥或閘900進行互斥或運算後，產生密文的位元c0。利用相同的運作方式，也可以產生密文Data_c的其他位元c31~c1。
另外，打亂邏輯電路224將密文Data_c與第一金鑰KEY1進行互斥或運算後，即產生第一資料Data_s。如第2E圖所示，暫存器232接收密文Data_c，亦即c31~c0；暫存器234接收的第一金鑰KEY1。再者，密文Data_c的位元c0與第一金鑰的位元k0利用互斥或閘900進行互斥或運算後，產生第一資料的位元s0。利用相同的運作方式，也可以產生第一資料Data_s的其他位元s31~s1。
再者，在此領域的技術人員也可以根據第一實施例的糾葛與取回系統200進行修改。舉例來說，於糾葛動作時，先利用打亂邏輯電路230來接收明文，並根據明文與第一金鑰KEY1來產生第一資料。接著，順序邏輯電路220對第一資料進行順序調整程序後，產生密文。於取回動作時，利用順序邏輯電路220對密文進行順序回復程序並產生第一資料。接著，打亂邏輯電路230接收第一資料與第一金鑰KEY1來產生明文。
請參照第3A圖，其所繪示為本發明的糾葛與取回系統的第二實施例。糾葛與取回系統300設置於積體電路晶片(IC chip)內，此系統300包括一反熔絲型PUF記憶胞陣列310以及一處理電路。其中，處理電路包括一順序邏輯電路320、一打亂邏輯電路330。
於糾葛動作與取回動作時，反熔絲型PUF記憶胞陣列210可輸出第一金鑰KEY1與第二金鑰KEY2至順序邏輯電路320與打亂邏輯電路330。舉例來說，於糾葛動作時，順序邏輯電路320接收明文Data_p以及第一金鑰KEY1並進行順序調整程序後，產生第一資料Data_s。接著，打亂邏輯電路330接收第一資料Data_s與第二金鑰KEY2並產生密文Data_c。而密文Data_c可以儲存於儲存電路340中。
再者，於取回動作時，打亂邏輯電路330接收密文Data_c與第二金鑰KEY2並產生第一資料Data_s。接著，順序邏輯電路320接收第一資料Data_s與第一金鑰KEY1，並且進行順序回復程序後，產生明文Data_p。
相較於第一實施例，第二實施例的順序邏輯電路320可基於對非稱性交換(asymmetric swapping)或者稱性交換(symmetric swapping)來進行順序調整程序與順序回復程序。以下僅介紹順序邏輯電路320，其他電路的運作不再贅述。
請參照第3B圖與第3C圖，其所繪示為第二實施例之順序邏輯電路基於對非稱性交換來進行順序調整程序與順序回復程序的一個範例。順序邏輯電路320包括二個暫存器321、322，其中暫存器321為一循環移位暫存器(circular shift register)。舉例來說，暫存器321接收的明文Data_p為32位元，亦即p31~p0；且暫存器322接收的第一金鑰 KEY1為32位元。當順序邏輯電路320進行順序調整程序時，暫存器321進行右移動作(shifted right)，亦即由左至右方向位移(L→R)。而第一金鑰KEY1的數值用來決定暫存器321右移的位元數。
再者，當順序邏輯電路320進行順序回復程序時，暫存器321進行左移動作(shifted left) ，亦即由右至左方向位移(R→L)。再者，第一金鑰KEY1的數值用來決定暫存器321左移的位元數。
如第3B圖所示，暫存器321接收明文 Data_p。假設第一金鑰KEY的數值為“10”，則暫存器321右移10個位元。因此，順序邏輯電路320進行順序調整程序後，暫存器321中，明文Data_p的位元p9成為第一資料Data_s的最高位元(MSB)，明文Data_p的位元p10成為第一資料Data_s的最低位元(LSB)。
如第3C圖所示，暫存器322接收第一資料 Data_s，且第一金鑰KEY的數值為“10”。於順序邏輯電路320進行順序回復程序時，暫存器321中的第一資料Data_s可以根據第一金鑰KEY來回復為明文Data_p。
請參照第3D圖與第3E圖，其所繪示為第二實施例之順序邏輯電路基於非稱性交換來進行順序調整程序與順序回復程序的一個範例。其中，順序邏輯電路320包括三個暫存器323~325與多個互斥或閘800~831。
當順序邏輯電路320進行順序調整程序時，暫存器323接收32位元的明文Data_p，亦即p31~p0。暫存器325接收的第一金鑰 KEY1。再者，暫存器323的位址A31~A0會與第一金鑰KEY1進行互斥或運算並形成新的位址。而順序邏輯電路320根據新的位址來調整明文Data_p的順序，並儲存於暫存器324而成為第一資料Data_s。
再者，當順序邏輯電路320進行順序回復程序時，暫存器323接收第一資料Data_s。暫存器325接收的第一金鑰 KEY1。同理，暫存器323的位址A31~A0會與第一金鑰KEY1進行互斥或運算並形成新的位址。而順序邏輯電路320根據新的位址來調整第一資料Data_s的順序並儲存於暫存器324，而暫存器324的內容即為回復的明文Data_p。
以下以第一金鑰KEY1為“10101”為例來說明順序調整程序與順序回復程序。
如第3D圖所示，於進行順序調整程序時，暫存器323接收明文 Data_p。再者，暫存器323的位址A31~A0會與第一金鑰KEY1進行互斥或運算並形成新的位址。
舉例來說，位址A31(“11111”)與金鑰KEY1(“10101”)進行互斥或運算後的新位址為A10(“01010”)，所以暫存器323位址A31的內容p31會儲存於暫存器424的位址A10內。位址A30(“11110”)與金鑰KEY1(“10101”)進行互斥或運算後的新位址為A11(“01011”)，所以暫存器323位址A30的內容p30會儲存於暫存器424的位址A11內。位址A1(“00001”)與金鑰KEY1(“10101”)進行互斥或運算後的新位址為A20(“10100”)，所以暫存器323位址A1的內容p1會儲存於暫存器424的位址A20內。位址A0(“00000”)與金鑰KEY1(“10101”)進行互斥或運算後的新位址為A21(“10101”)，所以暫存器323位址A0的內容p0會儲存於暫存器424的位址A21內。
因此，於進行順序調整程序後，暫存器324中的內容即為第一資料Data_s。亦即，暫存器324中位址A31~A0所儲存的內容依序為p10、p11、p8、p9、p14、p15、p12、p13、p2、p3、p0、p1、p26、p27、p24、p25、p30、p31、p28、p29、p18、p19、p16、p17、p22、p23、p20、p21。
如第3E圖所示，於進行順序回復程序時，暫存器323接收第一資料Data_s。再者，暫存器323的位址A31~A0會與第一金鑰KEY1進行互斥或運算並形成新的位址。
舉例來說，位址A31(“11111”)與金鑰KEY1(“10101”)進行互斥或運算後的新位址為A10(“01010”)，所以暫存器323位址A31的內容p10會儲存於暫存器424的位址A10內。位址A30(“11110”)與金鑰KEY1(“10101”)進行互斥或運算後的新位址為A11(“01011”)，所以暫存器323位址A30的內容p11會儲存於暫存器424的位址A11內。位址A1(“00001”)與金鑰KEY1(“10101”)進行互斥或運算後的新位址為A20(“10100”)，所以暫存器323位址A1的內容p20會儲存於暫存器424的位址A20內。位址A0(“00000”)與金鑰KEY1(“10101”)進行互斥或運算後的新位址為A21(“10101”)，所以暫存器323位址A0的內容p21會儲存於暫存器424的位址A21內。
因此，於進行順序回復程序後，暫存器324中的內容即為明文Data_p。亦即，暫存器324中位址A31~A0所儲存的內容依序為p31~p0。
當然，上述的順序調整程序與順序回復程序僅是本發明的一個實施例。在此領域的技術人員也可以同時基於對稱性交換(symmetric swapping)與非對稱性交換(asymmetric swapping)來設計其他順序調整程序與順序回復程序。
請參照第3F圖，其所繪示為第二實施例之順序邏輯電路進行順序調整程序與順序回復程序的再一個範例。順序邏輯電路330包括三個暫存器326、327、328以及一對照表(look up table)329。其中，暫存器326接收的明文Data_p，暫存器328接收第一金鑰 KEY1，暫存器327產生第一資料Data_s。再者，對照表329中記錄順序邏輯電路320所使用的操作模式(operation mode)。
舉例來說，根據對照表329的內容，當第一金鑰KEY1的數值為奇數時，順序邏輯電路320基於對稱性交換進行第3D圖與第3E圖所示之順序調整程序與順序回復程序。另外，當第一金鑰KEY1的數值為偶數時，順序邏輯電路320基於非對稱性交換進行第3B圖與第3C圖所示之順序調整程序與順序回復程序。
當然，照表324的內容並不限定於僅有二種操作模式。在此領域的技術人員可以設計更多的操作模式，運用於順序邏輯電路320。
相同地，第二實施例的糾葛與取回系統300也可以進行修改。舉例來說，於糾葛動作時，先利用打亂邏輯電路330來接收明文，並根據明文與第一金鑰KEY1來產生第一資料。接著，順序邏輯電路320根據第二金鑰KEY2與第一資料進行順序調整程序後，產生密文。於取回動作時，利用順序邏輯電路320根據第二金鑰KEY2與密文來進行順序回復程序並產生第一資料。接著，打亂邏輯電路330接收第一資料與第一金鑰KEY1來產生明文。
請參照第4A圖，其所繪示為本發明的糾葛與取回系統的第三實施例。糾葛與取回系統400設置於積體電路晶片(IC chip)內，此系統400包括一反熔絲型PUF記憶胞陣列410以及一處理電路。其中，處理電路包括一順序邏輯電路420、一打亂邏輯電路430與一加密邏輯電路(encryption logic circuit)450。
於糾葛動作與取回動作時，反熔絲型PUF記憶胞陣列410可輸出第一金鑰KEY1、第二金鑰KEY2、第三金鑰KEY3至順序邏輯電路420、打亂邏輯電路430與加密邏輯電路450。舉例來說，於糾葛動作時，順序邏輯電路420接收明文Data_p與第一金鑰KEY1並進行順序調整程序後，產生第一資料Data_s。接著，打亂邏輯電路430接收第一資料Data_s與第二金鑰KEY2並產生第二資料Data_r。接著，加密邏輯電路450接收第二資料Data_r與第三金鑰KEY3並產生密文Data_c。而密文Data_c可以儲存於儲存電路440中。
再者，於取回動作時，加密邏輯電路450接收密文Data_c與第三金鑰KEY3並產生第二資料Data_r。接著，打亂邏輯電路430接收第二資料Data_r與第二金鑰KEY2並產生第一資料Data_s。接著，順序邏輯電路420接收第一資料Data_s與第一金鑰KEY1，並且進行順序回復程序(sequence reversing process)後，產生明文Data_p。
第三實施例的順序邏輯電路420與打亂邏輯電路430的運作原理相同於第二實施例。以下僅介紹加密邏輯電路450，其他電路的運作不再贅述。
請參照第4B圖與第4C圖，其所繪示為第三實施例之加密邏輯電路進行加密程序與解密程序的一個範例。
舉例來說，如第4B圖所示，加密邏輯電路450包括二個暫存器452、454與一資料加密標準電路(data encryption standard circuit，簡稱DES電路)456。暫存器452接收第二資料Data_r，且暫存器454接收第三金鑰KEY3。當加密邏輯電路450進行加密程序時，資料加密標準電路456接收第二資料Data_r與第三金鑰KEY後，產生密文Data_c。
如第4C圖所示，暫存器452接收密文Data_c，且暫存器454接收第三金鑰KEY3。當加密邏輯電路450進行解密程序時，資料加密標準電路456接收密文Data_c與第三金鑰KEY後，產生第二資料Data_r。
當然，上述的加密程序與解密程序僅是本發明的一個實施例。在此領域的技術人員也可以設計其他加密程序與解密程序。請參照第4D圖與第4E圖，其所繪示為第三實施例之加密邏輯電路進行加密程序與解密程序的另一個範例。
舉例來說，如第4D圖所示，加密邏輯電路450包括二個暫存器452、454與一進階加密標準電路(advanced encryption standard circuit，簡稱AES電路)458。暫存器452接收第二資料Data_r，且暫存器454接收第三金鑰KEY3。當加密邏輯電路450進行加密程序時，進階加密標準電路458接收第二資料Data_r與第三金鑰KEY後，產生密文Data_c。
如第4E圖所示，暫存器452接收密文Data_c，且暫存器454接收第三金鑰KEY3。當加密邏輯電路450進行解密程序時，進階加密標準電路458接收密文Data_c與第三金鑰KEY後，產生第二資料Data_r。
再者，第三實施例中的順序邏輯電路420是於非對稱性交換(asymmetric swapping)來設計順序調整程序與順序回復程序。在此領域的技術人員也可以基於對稱性交換(symmetric swapping)來設計其他順序調整程序與順序回復程序。此時，順序邏輯電路420不需要接收第一金鑰KEY1。
同理，在此領域的技術人員也可以根據第三實施例的糾葛與取回系統400來任意修改順序邏輯電路420、打亂邏輯電路430、加密邏輯電路450的先後動作次序。此處不再贅述。再者，打亂邏輯電路430與加密邏輯電路450皆具備將接收資料打亂的特性，因此加密邏輯電誤450也可視為另一打亂邏輯電路。
由以上的說明可知，本發明提出一種使用物理不可複製技術的糾葛與取回系統。本系統由反熔絲型PUF記憶胞陣列提供無法預測且獨一無二的金鑰，處理電路即可將明文轉換為密文。由於無法得知反熔絲PUF記憶胞陣列中的金鑰內容，密文將無法被破解。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400‧‧‧糾葛與隨機碼產生器
110、210、310、410‧‧‧反熔絲型PUF記憶胞陣列
120‧‧‧處理電路
130、240、340、440‧‧‧儲存電路
220、320、420‧‧‧順序邏輯電路
222、224、232、234、321、322、323、324‧‧‧暫存器
230、330、430‧‧‧打亂邏輯電路
325、326、327、328‧‧‧暫存器
329‧‧‧對照表
450‧‧‧加密邏輯電路
452、454‧‧‧暫存器
456‧‧‧資料加密標準電路
458‧‧‧進階加密標準電路
800~831、900~931‧‧‧互斥或閘
第1圖為本發明的糾葛與取回系統示意圖。 第2A圖為本發明的糾葛與取回系統的第一實施例。 第2B圖與第2C圖為第一實施例之順序邏輯電路進行順序調整程序與順序回復程序的一個範例。 第2D圖與第2E圖為打亂邏輯電路及其運作示意圖。 第3A圖為本發明的糾葛與取回系統的第二實施例。 第3B圖與第3C圖為第二實施例之順序邏輯電路基於對非稱性交換來進行順序調整程序與順序回復程序的一個範例。 第3D圖與第3E圖為第二實施例之順序邏輯電路基於非稱性交換來進行順序調整程序與順序回復程序的一個範例。 第3F圖為第二實施例之順序邏輯電路進行順序調整程序與順序回復程序的再一個範例。 第4A圖為本發明的糾葛與取回系統的第三實施例。 第4B圖與第4C圖為第三實施例之加密邏輯電路進行加密程序與解密程序的一個範例。 第4D圖與第4E圖為第三實施例之加密邏輯電路進行加密程序與解密程序的另一個範例。

Claims (31)

  1. 一種糾葛與取回系統，包括： 一反熔絲型PUF記憶胞陣列，可產生至少一金鑰；以及 一處理電路，連接至該反熔絲型PUF記憶胞以接收該至少一金鑰； 其中，於一糾葛動作時，該處理電路接收一明文與該至少一金鑰，並根據該明文與該至少一金鑰產生一密文；以及於一取回動作時，該處理電路接收該密文與該至少一金鑰，並根據該密文與該至少一金鑰產生該明文。
  2. 如申請專利範圍第1項所述之糾葛與取回系統，其中該反熔絲型PUF記憶胞陣列為編程後的一反熔絲型一次編程記憶胞陣列。
  3. 如申請專利範圍第1項所述之糾葛與取回系統，更包括一儲存電路以儲存該密文。
  4. 如申請專利範圍第1項所述之糾葛與取回系統，其中該處理電路包括： 一順序邏輯電路；以及 一打亂邏輯電路，連接至該順序邏輯電路與該反熔絲型PUF記憶胞陣列。
  5. 如申請專利範圍第4項所述之糾葛與取回系統，其中於該糾葛動作時，該順序邏輯電路接收該明文並進行一順序調整程序後產生一第一資料；且該打亂邏輯電路接收該第一資料與一第一金鑰，並根據該第一資料與該第一金鑰產生該密文；以及，於該取回動作時，該打亂邏輯電路接收該密文與該第一金鑰，並根據該密文與該第一金鑰產生該第一資料；該順序邏輯電路接收該第一資料並進行一順序回復程序後產生該明文。
  6. 如申請專利範圍第5項所述之糾葛與取回系統，其中該打亂邏輯電路將該第一資料與該第一金鑰進行一互斥或運算後產生該密文；以及該打亂邏輯電路將該密文與該第一金鑰進行該互斥或運算後產生該第一資料。
  7. 如申請專利範圍第5項所述之糾葛與取回系統，其中該打亂邏輯電路將該第一資料與該第一金鑰進行一加密程序後產生該密文；以及該打亂邏輯電路將該密文與該第一金鑰進行一解密程序後產生該第一資料。
  8. 如申請專利範圍第4項所述之糾葛與取回系統，其中，該順序邏輯電路連接至該反熔絲型PUF記憶胞陣列；於該糾葛動作時，該順序邏輯電路接收該明文與一第一金鑰並進行一順序調整程序後產生一第一資料；且該打亂邏輯電路接收該第一資料與一第二金鑰，並根據該第一資料與該第二金鑰產生該密文；以及，於該取回動作時，該打亂邏輯電路接收該密文與該第二金鑰，並根據該密文與該第二金鑰產生該第一資料；該順序邏輯電路接收該第一資料與該第一金鑰並進行一順序回復程序後產生該明文。
  9. 如申請專利範圍第8項所述之糾葛與取回系統，其中該打亂邏輯電路將該第一資料與該第二金鑰進行一互斥或運算後產生該密文；以及該打亂邏輯電路將該密文與該第二金鑰進行該互斥或運算後產生該第一資料。
  10. 如申請專利範圍第8項所述之糾葛與取回系統，其中該打亂邏輯電路將該第一資料與該第二金鑰進行一加密程序後產生該密文；以及該打亂邏輯電路將該密文與該第二金鑰進行一解密程序後產生該第一資料。
  11. 如申請專利範圍第4項所述之糾葛與取回系統，其中於該糾葛動作時，該打亂邏輯電路接收該明文與一第一金鑰，並根據該明文與該第一金鑰產生該第一資料；該順序邏輯電路接收該第一資料並進行一順序調整程序後產生該密文；以及，於該取回動作時，該順序邏輯電路接收該密文並進行一順序回復程序後產生該第一資料；該打亂邏輯電路接收該第一資料與該第一金鑰，並根據該第一資料與該第一金鑰產生該明文。
  12. 如申請專利範圍第11項所述之糾葛與取回系統，其中該打亂邏輯電路將該明文與該第一金鑰進行一互斥或運算後產生該第一資料；以及該打亂邏輯電路將該第一資料與該第一金鑰進行該互斥或運算後產生該明文。
  13. 如申請專利範圍第11項所述之糾葛與取回系統，其中該打亂邏輯電路將該明文與該第一金鑰進行一加密程序後產生該第一資料；以及該打亂邏輯電路將該第一資料與該第一金鑰進行一解密程序後產生該明文。
  14. 如申請專利範圍第4項所述之糾葛與取回系統，其中於該糾葛動作時，該打亂邏輯電路接收該明文與一第一金鑰，並根據該明文與該第一金鑰產生該第一資料；該順序邏輯電路接收該第一資料與一第二金鑰並進行一順序調整程序後產生該密文；以及，於該取回動作時，該順序邏輯電路接收該密文與該第二金鑰並進行一順序回復程序後產生該第一資料；該打亂邏輯電路接收該第一資料與該第一金鑰，並根據該第一資料與該第一金鑰產生該明文。
  15. 如申請專利範圍第14項所述之糾葛與取回系統，其中該打亂邏輯電路將該明文與該第一金鑰進行一互斥或運算後產生該第一資料；以及該打亂邏輯電路將該第一資料與該第一金鑰進行該互斥或運算後產生該明文。
  16. 如申請專利範圍第14項所述之糾葛與取回系統，其中該打亂邏輯電路將該明文與該第一金鑰進行一加密程序後產生該第一資料；以及該打亂邏輯電路將該第一資料與該第一金鑰進行一解密程序後產生該明文。
  17. 如申請專利範圍第1項所述之糾葛與取回系統，其中該處理電路包括： 一順序邏輯電路；以及 一打亂邏輯電路，連接至該反熔絲型PUF記憶胞陣列；以及 一加密邏輯電路，連接至該反熔絲型PUF記憶胞陣列。
  18. 如申請專利範圍第17項所述之糾葛與取回系統，其中該加密邏輯電路包括一資料加密標準電路，且該資料加密電路接收該反熔絲型PUF記憶胞陣列所產生的一第一金鑰，用以進行一加密程序或者一解密程序。
  19. 如申請專利範圍第17項所述之糾葛與取回系統，其中該加密邏輯電路包括一進階加密標準電路，且該進階加密電路接收該反熔絲型PUF記憶胞陣列所產生的一第一金鑰，用以進行一加密程序或者一解密程序。
  20. 如申請專利範圍第17項所述之糾葛與取回系統，其中該打亂邏輯電路連接至該順序邏輯電路與該加密邏輯電路；於該糾葛動作時，該順序邏輯電路接收該明文並進行一順序調整程序後產生一第一資料；且該打亂邏輯電路接收該第一資料與一第一金鑰，並根據該第一資料與該第一金鑰產生一第二資料；且該加密邏輯電路接收該第二資料與一第二金鑰並進行一加密程序後，產生該密文；以及，於該取回動作時，該加密邏輯電路接收該密文與該第二金鑰並進行一解密程序後，產生該第二資料；該打亂邏輯電路接收該第二資料與該第一金鑰，並根據該第二資料與該第一金鑰產生該第一資料；該順序邏輯電路接收該第一資料並進行一順序回復程序後產生該明文。
  21. 如申請專利範圍第17項所述之糾葛與取回系統，其中該打亂邏輯電路連接至該順序邏輯電路與該加密邏輯電路；於該糾葛動作時，該加密邏輯電路接收該明文與一第一金鑰並進行一加密程序後，產生一第一資料；該打亂邏輯電路接收該第一資料與一第二金鑰，並根據該第一資料與該第二金鑰產生一第二資料；該順序邏輯電路接收該第二資料並進行一順序調整程序後產生該密文；以及，於該取回動作時，該順序邏輯電路接收該密文並進行一順序回復程序後產生該第二資料；且該打亂邏輯電路接收該第二資料與該第二金鑰，並根據該第二資料與該第二金鑰產生該第一資料；且該加密邏輯電路接收該第一資料與該第一金鑰並進行一解密程序後，產生該明文。
  22. 如申請專利範圍第17項所述之糾葛與取回系統，其中該打亂邏輯電路連接至該順序邏輯電路與該加密邏輯電路，且該順序邏輯電路連接至該反熔絲型PUF記憶胞陣列；於該糾葛動作時，該順序邏輯電路接收該明文與一第一金鑰並進行一順序調整程序後產生一第一資料；且該打亂邏輯電路接收該第一資料與一第二金鑰，並根據該第一資料與該第二金鑰產生一第二資料；且該加密邏輯電路接收該第二資料與一第三金鑰並進行一加密程序後，產生該密文；以及，於該取回動作時，該加密邏輯電路接收該密文與該第三金鑰並進行一解密程序後，產生該第二資料；該打亂邏輯電路接收該第二資料與該第二金鑰，並根據該第二資料與該第二金鑰產生該第一資料；該順序邏輯電路接收該第一資料與該第一金鑰並進行一順序回復程序後產生該明文。
  23. 如申請專利範圍第17項所述之糾葛與取回系統，其中該打亂邏輯電路連接至該順序邏輯電路與該加密邏輯電路，且該順序邏輯電路連接至該反熔絲型PUF記憶胞陣列；於該糾葛動作時，該加密邏輯電路接收該明文與一第一金鑰並進行一加密程序後，產生一第一資料；該打亂邏輯電路接收該第一資料與一第二金鑰，並根據該第一資料與該第二金鑰產生一第二資料；該順序邏輯電路接收該第二資料與一第三金鑰並進行一順序調整程序後產生該密文；以及，於該取回動作時，該順序邏輯電路接收該密文與該第三金鑰並進行一順序回復程序後產生該第二資料；且該打亂邏輯電路接收該第二資料與該第二金鑰，並根據該第二資料與該第二金鑰產生該第一資料；且該加密邏輯電路接收該第一資料與該第一金鑰並進行一解密程序後，產生該明文。
  24. 如申請專利範圍第17項所述之糾葛與取回系統，其中該順序邏輯電路連接至該打亂邏輯電路與該加密邏輯電路；於該糾葛動作時，該打亂邏輯電路接收該明文與一第一金鑰，並根據該明文與該第一金鑰產生一第一資料；該順序邏輯電路接收該第一資料並進行一順序調整程序後產生一第二資料；且該加密邏輯電路接收該第二資料與一第二金鑰並進行一加密程序後，產生該密文；以及，於該取回動作時，該加密邏輯電路接收該密文與該第二金鑰並進行一解密程序後，產生該第二資料；該順序邏輯電路接收該第二資料並進行一順序回復程序後產生該第一資料；且該打亂邏輯電路接收該第一資料與該第一金鑰，並根據該第一資料與該第一金鑰產生該明文。
  25. 如申請專利範圍第17項所述之糾葛與取回系統，其中該順序邏輯電路連接至該打亂邏輯電路與該加密邏輯電路；於該糾葛動作時，該加密邏輯電路接收該明文與一第一金鑰並進行一加密程序後，產生一第一資料；該順序邏輯電路接收該第一資料並進行一順序調整程序後產生一第二資料；且該打亂邏輯電路接收該第二資料與一第二金鑰，並根據該第二資料與該第二金鑰產生該密文；以及，於該取回動作時，該打亂邏輯電路接收該密文與該第二金鑰，並根據該密文與該第二金鑰產生該第二資料；該順序邏輯電路接收該第二資料並進行一順序回復程序後產生該第一資料；且該加密邏輯電路接收該第一資料與該第一金鑰並進行一解密程序後，產生該明文。
  26. 如申請專利範圍第17項所述之糾葛與取回系統，其中該順序邏輯電路連接至該打亂邏輯電路與該加密邏輯電路，且該順序邏輯電路連接至該反熔絲型PUF記憶胞陣列；於該糾葛動作時，該打亂邏輯電路接收該明文與一第一金鑰，並根據該明文與該第一金鑰產生一第一資料；該順序邏輯電路接收該第一資料與一第二金鑰並進行一順序調整程序後產生一第二資料；且該加密邏輯電路接收該第二資料與一第三金鑰並進行一加密程序後，產生該密文；以及，於該取回動作時，該加密邏輯電路接收該密文與該第三金鑰並進行一解密程序後，產生該第二資料；該順序邏輯電路接收該第二資料與該第二金鑰並進行一順序回復程序後產生該第一資料；且該打亂邏輯電路接收該第一資料與該第一金鑰，並根據該第一資料與該第一金鑰產生該明文。
  27. 如申請專利範圍第17項所述之糾葛與取回系統，其中該順序邏輯電路連接至該打亂邏輯電路與該加密邏輯電路，且該順序邏輯電路連接至該反熔絲型PUF記憶胞陣列；於該糾葛動作時，該加密邏輯電路接收該明文與一第一金鑰並進行一加密程序後，產生一第一資料；該順序邏輯電路接收該第一資料與一第二金鑰並進行一順序調整程序後產生一第二資料；且該打亂邏輯電路接收該第二資料與一第三金鑰，並根據該第二資料與該第三金鑰產生該密文；以及，於該取回動作時，該打亂邏輯電路接收該密文與該第三金鑰，並根據該密文與該第三金鑰產生該第二資料；該順序邏輯電路接收該第二資料與該第二金鑰並進行一順序回復程序後產生該第一資料；且該加密邏輯電路接收該第一資料與該第一金鑰並進行一解密程序後，產生該明文。
  28. 如申請專利範圍第17項所述之糾葛與取回系統，其中該加密邏輯電路連接至該打亂邏輯電路與該順序邏輯電路；於該糾葛動作時，該打亂邏輯電路接收該明文與一第一金鑰，並根據該明文與該第一金鑰產生一第一資料；該加密邏輯電路接收該第一資料與一第二金鑰並進行一加密程序後，產生一第二資料；且該密文該順序邏輯電路接收該第二資料並進行一順序調整程序後產生該密文；以及，於該取回動作時，該順序邏輯電路接收該密文並進行一順序回復程序後產生該第二資料；該加密邏輯電路接收該第二資料與該第二金鑰並進行一解密程序後，產生該第一資料；且該打亂邏輯電路接收該第一資料與該第一金鑰，並根據該第一資料與該第一金鑰產生該明文。
  29. 如申請專利範圍第17項所述之糾葛與取回系統，其中該加密邏輯電路連接至該打亂邏輯電路與該順序邏輯電路；於該糾葛動作時，該順序邏輯電路接收該明文並進行一順序調整程序後產生一第一資料；該加密邏輯電路接收該第一資料與一第一金鑰並進行一加密程序後，產生一第二資料；且該打亂邏輯電路接收該第二資料與一第二金鑰，並根據該第二資料與該第二金鑰產生該密文；以及，於該取回動作時，該打亂邏輯電路接收該密文與該第二金鑰，並根據該密文與該第二金鑰產生該第二資料；該加密邏輯電路接收該第二資料與該第一金鑰並進行一解密程序後，產生該第一資料；且該順序邏輯電路接收該第一資料並進行一順序回復程序後產生該明文。
  30. 如申請專利範圍第17項所述之糾葛與取回系統，其中該加密邏輯電路連接至該打亂邏輯電路與該順序邏輯電路，且該順序邏輯電路連接至該反熔絲型PUF記憶胞陣列；於該糾葛動作時，該打亂邏輯電路接收該明文與一第一金鑰，並根據該明文與該第一金鑰產生一第一資料；該加密邏輯電路接收該第一資料與一第二金鑰並進行一加密程序後，產生一第二資料；且該密文該順序邏輯電路接收該第二資料與一第三金鑰並進行一順序調整程序後產生該密文；以及，於該取回動作時，該順序邏輯電路接收該密文與該第三金鑰並進行一順序回復程序後產生該第二資料；該加密邏輯電路接收該第二資料與該第二金鑰並進行一解密程序後，產生該第一資料；且該打亂邏輯電路接收該第一資料與該第一金鑰，並根據該第一資料與該第一金鑰產生該明文。
  31. 如申請專利範圍第17項所述之糾葛與取回系統，其中該加密邏輯電路連接至該打亂邏輯電路與該順序邏輯電路，且該順序邏輯電路連接至該反熔絲型PUF記憶胞陣列；於該糾葛動作時，該順序邏輯電路接收該明文與一第一金鑰並進行一順序調整程序後產生一第一資料；該加密邏輯電路接收該第一資料與一第二金鑰並進行一加密程序後，產生一第二資料；且該打亂邏輯電路接收該第二資料與一第三金鑰，並根據該第二資料與該第三金鑰產生該密文；以及，於該取回動作時，該打亂邏輯電路接收該密文與該第三金鑰，並根據該密文與該第三金鑰產生該第二資料；該加密邏輯電路接收該第二資料與該第二金鑰並進行一解密程序後，產生該第一資料；且該順序邏輯電路接收該第一資料與該第一金鑰並進行一順序回復程序後產生該明文。
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