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TW201935858A - 數位背景式校正電路 - Google Patents

數位背景式校正電路 Download PDF

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TW201935858A
TW201935858A TW107105243A TW107105243A TW201935858A TW 201935858 A TW201935858 A TW 201935858A TW 107105243 A TW107105243 A TW 107105243A TW 107105243 A TW107105243 A TW 107105243A TW 201935858 A TW201935858 A TW 201935858A
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digital
sampling
capacitor
background correction
analog
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江哲豪
張斯緯
偉展 許
王篤修
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新唐科技股份有限公司
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Abstract

一種數位背景式校正電路，包括一數位式隨機參數產生器、一類比數位轉換器以及複數開關。數位式隨機參數產生器用以產生一數位序列。數位序列具有複數位元。類比數位轉換器具有複數取樣電容。開關接收數位序列並耦接取樣電容。在一校正期間，數位式隨機參數產生器透過開關控制取樣電容，用以取樣數位序列。

Description

數位背景式校正電路
本發明係有關於一種數位背景式校正電路，特別是有關於一種具有一數位隨機產生器的數位背景式校正電路。
類比數位轉換器(analog-to-digital converter；ADC)係為常見的電子裝置，其將一類比信號轉換成一數位信號。一般而言，類比數位轉換器具有複數電容。當類比數位轉換器內部的電容的容值因製程影響而發生漂移時，類比數位轉換器可能產生不正確的數位信號。
本發明提供一種數位背景式校正電路，包括一數位式隨機參數產生器、一類比數位轉換器以及複數開關。數位式隨機參數產生器用以產生一數位序列。數位序列具有複數位元。類比數位轉換器具有複數取樣電容。開關接收數位序列並耦接取樣電容。在一校正期間，數位式隨機參數產生器透過開關控制取樣電容，用以取樣數位序列。
本發明另提供一種控制方法，適用於一數位背景式校正系統。數位背景式校正系統具有一類比數位轉換器。類比數位轉換器包括複數取樣電容。每一取樣電容耦接一取樣節點。本發明的控制方法包括，利用一數位式隨機參數產生器產 生一數位序列，其中數位序列具有複數位元。在一校正期間，根據數位序列，控制每一取樣節點的電位，用以對數位序列進行取樣。數位式隨機參數產生器與類比數位轉換器整合在一晶片中。
本發明之控制方法可經由本發明之系統來實作，其為可執行特定功能之硬體或韌體，亦可以透過程式碼方式收錄於一紀錄媒體中，並結合特定硬體來實作。當程式碼被電子裝置、處理器、電腦或機器載入且執行時，電子裝置、處理器、電腦或機器變成用以實行本發明之電路、裝置或系統。
100、200‧‧‧數位背景式校正電路
105、205‧‧‧數位式隨機參數產生器
110、210‧‧‧類比數位轉換器
Din<n：0>‧‧‧數位序列
Din<n>~Din<0>‧‧‧位元
C0~Cn‧‧‧取樣電容
SW0~SWn、215、220、235‧‧‧開關
ND0~NDn‧‧‧取樣節點
NDcom‧‧‧共同節點
Vrefp‧‧‧參考電壓
Gnd‧‧‧接地電壓
Vcm‧‧‧共模電壓
230‧‧‧計算電路
225、300‧‧‧比較電路
O<n：0>‧‧‧取樣結果
Dout‧‧‧數位輸出
SC0~SCn‧‧‧控制信號
240、245‧‧‧暫存器
250、255‧‧‧處理電路
S411、S412、S511~S518‧‧‧步驟
第1圖為本發明之數位背景式校正電路的示意圖。
第2圖為本發明數位背景式校正電路的另一示意圖。
第3A~3F圖為本發明之計算電路更新權重值的方法示意圖。
第4圖係為本發明之控制方法的流程示意圖。
第5圖係為本發明之控制方法的另一流程示意圖。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。
第1圖為本發明之數位背景式校正電路的示意圖。如圖所示，數位背景式校正電路100包括一數位式隨機參數產生器105以及一類比數位轉換器110。數位式隨機參數產生器105用以產生一數位序列(sequence)Din<n：0>。數位序列Din<n：0>具有複數位元Din<n>~Din<0>。本發明並不限定數位序列Din<n：0>的位元數量。在一可能實施例中，數位序列Din<n：0>係為一二進制序列(binary sequence)。
本發明並不限定數位式隨機參數產生器(digital random number generator)105的電路架構。在一可能實施例中，數位式隨機參數產生器105係為一偽(pseudo)隨機參數產生器，用以產生一偽隨機序列。在另一可能實施例中，數位式隨機參數產生器105係為一真(true)隨機參數產生器，用以產生一真隨機序列。在其它實施例中，數位式隨機參數產生器105係為一線性反饋移位暫存器(Linear Feedback Shift Register；LFSR)。在其它實施例中，數位式隨機參數產生器105係根據一觸發信號(未顯示)產生數位序列Din<n：0>。
類比數位轉換器110至少包括取樣電容C0~Cn以及開關SW0~SWn。在一可能實施例中，取樣電容C0~Cn以及開關SW0~SWn構成一取樣維持(sample and hold；S/H)電路，用以對數位序列Din<n：0>進行取樣。本發明並不限定類比數位轉換器110的內部架構。在一可能實施例中，類比數位轉換器110係為一循續漸近式類比數位轉換器(successive approximation register analog to digital converter；SAR ADC)。為方便說明，第1圖僅顯示類比數位轉換器110的部分電路架構。
取樣電容C0~Cn之每一者耦接於一取樣節點與一共同節點NDcom之間。舉例而言，取樣電容C0耦接於取樣節點ND0與共同節點NDcom之間。取樣電容C1耦接於取樣節點ND1與共同節點NDcom之間。取樣電容Cn耦接於取樣節點NDn與共同節點NDcom之間。本發明並不限定取樣電容C0~Cn的容值。在一可能實施例中，取樣電容C0~Cn的容值均不相同。在一些實施例中，取樣電容C0~Cn之一者的容值與取樣電容C0~Cn之另一者的容值之間具有倍數關係。舉例而言，取樣電容C0的容值係為取樣電容C1的容值的一半。取樣電容Cn-1的容值係為取樣電容Cn的容值的一半。在其它實施例中，取樣電容C0的容值係為一最小值，而取樣電容Cn的容值係為一最大值。
開關SW0~SWn之每一耦接一相對應的取樣節點，並根據一切換信號選擇性地提供參考電壓Vrefp或接地電壓Gnd予相對應的取樣節點。在本實施例中，數位序列Din<n：0>的位元Din<n>~Din<0>作為切換信號，用以控制開關SW0~SWn。以開關SW0為例，當位元Din<0>的數為”1”時，開關SW0提供參考電壓Vrefp予取樣節點ND0。當位元Din<0>的數值為”0”時，開關SW0提供接地電壓Gnd予取樣節點ND0。在此例中，取樣電容C0根據取樣節點ND0的電壓，進行一取樣動作，用以判斷位元Din<0>的數值。在本實施例中，共同節點NDcom接收一共模電壓Vcm。在一可能實施例中，共模電壓Vcm係為參考電壓Vrefp的一半。
在一校正期間，數位式隨機參數產生器105產生數位序列Din<n：0>。開關SW0~SWn根據數位序列Din<n：0>的數值 控制取樣電容C0~Cn，用以對數位序列Din<n：0>進行取樣。在本實施例中，藉由數位取樣，產生一類比信號，並根據該類比信號進行一校正動作，故不需從外部提供一類比信號予類比數位轉換器110進行校正，故可大幅降低校正成本。再者，數位背景式校正電路在出廠後，客戶可根據不同操作環境，啟動自我校正功能，因而提高類比數位轉換器的精準度及可靠度。
第2圖為本發明數位背景式校正電路的另一示意圖。數位背景式校正電路200包括一數位式隨機參數產生器205、一類比數位轉換器210以及一計算電路230。在一校正模式下，數位背景式校正電路200自行產生一校正信號，用以校正類比數位轉換器210裡的取樣電容的容值。在一正常模式下，數位背景式校正電路200將一外部類比信號轉換成一數位信號。在一可能實施例中，數位式隨機參數產生器205、類比數位轉換器210以及計算電路230整合成單一晶片。
數位式隨機參數產生器205用以產生一數位序列Din<n：0>。在一可能實施例中，數位式隨機參數產生器205根據一觸發信號ST調整數位序列Din<n：0>的數值。觸發信號ST係係由類比數位轉換器210或是計算電路230所產生。在另一可能實施例中，觸發信號ST係由一外部電路(未顯示)所產生。該外部電路可能獨立於數位背景式校正電路200之外或是整合於數位背景式校正電路200之中。由於數位式隨機參數產生器205的特性與第1圖的數位式隨機參數產生器105相似，故不再贅述。
類比數位轉換器210用以對一類比信號進行一取樣維持(sample and hold)操作。在一校正期間，類比數位轉換 器210對數位序列Din<n：0>進行取樣維持動作。在一正常期間，類比數位轉換器210對一外部類比信號Vin進行取樣維持動作，其中外部類比信號Vin係由一外部電路所產生，該外部電路獨立於數位背景式校正電路200之外。
在本實施例中，類比數位轉換器210具有開關SW0~SWn、取樣電容C0~Cn以及一比較電路225。當數位背景式校正電路200操作於一校正模式時，開關SW0~SWn根據數位序列Din<n：0>的數值控制取樣電容C0~Cn，用以對數位序列Din<n：0>進行取樣。當數位背景式校正電路200離開校正模式並進入一正常模式時，開關SW0~SWn根據外部類比信號Vin的數值控制取樣電容C0~Cn，用以取樣外部類比信號Vin。由於第2圖的開關SW0~SWn及取樣電容C0~Cn的特性與第1圖的開關SW0~SWn及取樣電容C0~Cn相似，故不再贅述。
比較電路225耦接共同節點NDcom及開關220，用以讀取並輸出取樣電容C0~Cn的取樣結果O<n：0>。當開關215及220導通時，類比數位轉換器210進入一採樣模式。在此模式下，藉由控制信號SC0~SCn，比較電路225依序輸出取樣結果O<n：0>。本發明並不限定比較電路225的內部電路架構。只要能夠讀取取樣電容C0~Cn所儲存的電荷的電路，均可作為比較電路225。
計算電路230計算並轉換取樣結果O<n：0>，用以產生一數位輸出Dout。在本實施例中，在校正期間，計算電路230產生控制信號SC0~SCn。開關SW0~SWn根據控制信號SC0~SCn，提供相對應的電壓(Vrefp或Gnd)予取樣電容C0~Cn。比較電路225根據取樣電容C0~Cn所儲存的電荷產生取樣結果O<n：0>。計 算電路230根據取樣結果O<n：0>，更新取樣電容C0~Cn的權重值(weight value)，並記錄更新後的權重值。在一些實施例中，計算電路230判斷一誤差係數(error coefficient)是否小於一預設值。若否，計算電路230產生觸發信號ST。數位式隨機參數產生器205根據觸發信號ST產生另一數位序列。在此例中，類比數位轉換器210再對新的數位序列進行取樣，計算電路230根據更新後的權重值處理類比數位轉換器210的取樣結果，用以再次更新取樣電容C0~Cn的權重值，直到誤差係數小於預設值。在一可能實施例中，當誤差係數小於預設值時，計算電路230所記錄的權重值稱為最終權重值。
在一正常期間，類比數位轉換器210對一外部類比信號Vin進行取樣。計算電路230根據最終權重值，處理類比數位轉換器210的取樣結果O<n：0>，用以產生一數位輸出Dout。由於數位背景式校正電路200在校正階段，已藉由特殊的數位取樣對一內部的數位序列進行取樣，故不需額外接收一外部類比信號以進行校正動作。因此，大幅降低校正成本。再者，藉由校正動作，可提高類比數位轉換器210的準確度及可靠度。
本發明並不限定計算電路230的電路架構。在本實施例中，計算電路230係對類比數位轉換器210的取樣結果O<n：0>進行一最小均方(Least Mean Square；以下簡稱LMS)演算。在一可能實施例中，計算電路230包括一開關235、暫存器240、245、處理電路250及255。開關235用以將取樣結果O<n：0>提供予暫存器240或245。在一可能實施例中，開關235係由處理電路255所控制。
處理電路250用以計算暫存器240及245的資料。在一可能實施例中，處理電路250係計算暫存器240及245的資料的差值。處理電路255根據處理電路250的計算結果進行LMS演算，用以產生一誤差係數，並更新取樣電容C0~Cn的權重值。在一可能實施例中，更新後的權重值儲存於暫存器240及245中，但並非用以限制本發明。在其它實施例中，更新後的權重值係儲存在一記憶體中。
第3A~3F圖為本發明之計算電路230更新權重值的方法示意圖。為方便說明，第3A~3F圖僅顯示五個開關及五個取樣電容。首先，計算電路230進入一正轉切換(direction switching)模式。在此模式下，計算電路230依序讀取取樣電容C4~C0的取樣結果。
如第3A圖所示，計算電路230透過控制信號SC0~SC4，提供高電壓(如Vrefp)予取樣電容C4，並提供低電壓(如Gnd)予取樣電容C3~C0。比較電路300根據取樣電容C4所儲存的電荷，輸出取樣結果O<4>。假設，取樣結果O<4>的數值為”1”。在此例中，計算電路230透過開關SW4，在正轉切換模式下，持續提供高電壓予取樣電容C4。
接著，計算電路230讀取取樣電容C3的取樣結果。在第3B圖中，計算電路230透過控制信號SC0~SC4提供高電壓(如Vrefp)予取樣電容C4及C3，並提供低電壓(如Gnd)予取樣電容C2~C0。比較電路300根據取樣電容C3所儲存的電荷，輸出取樣結果O<3>。假設，取樣結果O<3>的數值為”0”。在此例中，在正轉切換模式下，計算電路230透過開關SW3，持續提供低電 壓予取樣電容C3。
接著，計算電路230讀取取樣電容C2的取樣結果。在第3C圖中，計算電路230透過控制信號SC0~SC4提供高電壓(如Vrefp)予取樣電容C4及C2，並提供低電壓(如Gnd)予取樣電容C3、C1、C0。比較電路300根據取樣電容C2所儲存的電荷，輸出取樣結果O<2>。假設，取樣結果O<2>的數值為”1”。因此，在正轉切換模式下，計算電路230透過開關SW2，固定提供高電壓予取樣電容C2。
接著，計算電路230依序讀取取樣電容C1及C0的取樣結果，並根據比較電路300所輸出的取樣結果，決定提供高電壓或低電壓予取樣電容C1及C0。舉例而言，當比較電路300所輸出的取樣結果為”1”時，計算電路230提供高電壓予相對應的取樣電容。然而，當比較電路300所輸出的取樣結果為”0”時，計算電路230提供低電壓予相對應的取樣電容。由於取樣電容C1及C0的讀取方式與取樣電容C4~C2相似，故不再贅述。
讀取完取樣電容C1及C0的取樣結果後，計算電路230進入一反轉切換(reverse switching)模式。在此模式下，計算電路230依序讀取取樣電容C4~C0的取樣結果。如第3D圖所示，計算電路230透過控制信號SC3~SC0提供高電壓(如Vref)予取樣電容C3~C0，並透過控制信號SC4提供低電壓(如Gnd)予取樣電容C4。比較電路300根據取樣電容C4所儲存的電荷，輸出取樣結果O<4>。由於取樣結果O<4>的數值為”1”，故在反轉切換模式下，計算電路230透過開關SW4，固定提供高電壓予取樣電容C4。
接著，計算電路230讀取取樣電容C3的取樣結果。在第3E圖中，計算電路230透過控制信號SC4~SC0提供高電壓(如Vrefp)予取樣電容C4及C2~C0，並提供低電壓(如Gnd)予取樣電容C3。比較電路300根據取樣電容C3所儲存的電荷，輸出取樣結果O<3>。由於取樣結果O<3>的數值為”0”，故在反轉切換模式下，計算電路230透過開關SW3，固定提供低電壓予取樣電容C3。
接著，計算電路230讀取取樣電容C2的取樣結果。在第3F圖中，計算電路230透過控制信號SC4~SC0提供高電壓(如Vrefp)予取樣電容C4、C1及C0，並提供低電壓(如Gnd)予取樣電容C2及C3。比較電路300根據取樣電容C2所儲存的電荷，輸出取樣結果O<2>。由於取樣結果O<2>的數值為”1”，故在反轉切換模式下，計算電路230透過開關SW2，固定提供高電壓予取樣電容C2。
接著，計算電路230依序讀取取樣電容C1及C0的取樣結果，並根據比較電路300所輸出的取樣結果，決定提供高電壓或低電壓予取樣電容C1及C0。舉例而言，當比較電路300所輸出的取樣結果為”1”時，計算電路230提供高電壓予相對應的取樣電容。然而，當比較電路300所輸出的取樣結果為”0”時，計算電路230提供低電壓予相對應的取樣電容。由於取樣電容C1及C0在反轉切換模式下的讀取方式與取樣電容C4~C2在反轉切換模式下的讀取方式相似，故不再贅述。
計算電路230根據取樣電容C4~C0的預設權重值，計算正轉及反轉切換模式下的讀取結果，產生一計算結果。計 算電路230再根據計算結果更新取樣電容C4~C0的權重值。在另一可能實施例中，計算電路230根據計算結果，求得一誤差係數。在此例中，計算電路230判斷誤差係數是否小於一預設值。若否，計算電路230觸發數位式隨機參數產生器205，用以產生新的數位序列。類比數位轉換器210取樣新的數位序列，用以產生複數取樣結果。計算電路230進入正轉及反轉切換模式，用以讀取該等取樣結果，並更新權重值，直到誤差係數小於預設值。
由於數位背景式校正電路200已校正取樣電容C4~C0的權重值，故當數位背景式校正電路200操作於一正常模式時，計算電路230根據更新後的權重值，讀取並計算類比數位轉換器的取樣結果，用以產生一正確的數位值。
第4圖係為本發明之控制方法的流程示意圖。本發明的控制方法適用於一數位背景式校正系統。該數位背景式校正系統具有一類比數位轉換器。該類比數位轉換器包括複數取樣電容。每一取樣電容耦接一取樣節點。
啟動一數位式隨機參數產生器，用以產生一數位序列(步驟S411)，其中數位序列具有複數位元。在一可能實施例中，數位序列的位元數量與取樣電容的數量有關。在其它實施例中，數位序列係為一二進制序列。在一實施例中，數位序列係為一偽隨機序列或是一真隨機序列。在一些實施例中，數位式隨機參數產生器與類比數位轉換器整合在一晶片中。在一可能實施例中，數位式隨機參數產生器係為一線性反饋移位暫存器(LFSR)。
在一校正期間，根據數位序列，控制取樣節點的電位，用以取樣數位序列(步驟S412)。以第1圖為例，當數位序列Din<n：0>的位元Din<n>的數值為1時，提供一參考電壓Vrefp予取樣節點NDn。當位元Din<n>的數值為0時，提供一接地電壓Gnd予取樣節點NDn。取樣電容Cn根據取樣節點NDn的電壓，取樣位元Din<n>的數值。
第5圖為本發明之控制方法的另一流程示意圖。由於步驟S511及S512與第4圖的步驟S411及S412相似，故不再贅述。步驟S513係利用一正轉切換方式，控制取樣節點的電壓位準，用以量化步驟S512的取樣結果。以本案3A圖的取樣電容C4為例，步驟S513在一第一期間，提供一第一電壓予取樣電容C4，並讀取取樣電容C4所儲存的電荷，產生一第一輸出O<4>。在一可能實施例中，當第一輸出O<4>的數值為”1”時，步驟S513固定提供第一電壓予取樣電容C4。然而，若第一輸出O<4>的數值為”0”時，步驟S513改提供第二電壓予取樣電容C4。在本實施例中，第一電壓可能高於或低於第二電壓。
步驟S514係利用一反轉切換方式，控制取樣節點的電壓位準，用以量化步驟S512的取樣結果。以本案3D圖的取樣電容C4為例，步驟S514在一第二期間，提供第二電壓予取樣電容C4，並讀取取樣電容C4所儲存的電荷，產生一第二輸出O<4>。在一可能實施例中，當第二輸出O<4>的數值為”0”時，步驟S513固定提供第二電壓予取樣電容C4。然而，若第二輸出O<4>的數值為”1”時，步驟S513改提供第一電壓予取樣電容C4。
步驟S515計算步驟S513及S514的量化結果。在一可能實施例中，步驟S515係根據LMS演算法，處理步驟S513及S514的量化結果，用以精準地收斂量化誤差。步驟S516根據步驟S515的計算結果，更新取樣電容的權重值。接著，判斷一誤差係數是否小於一預設值(步驟S517)。在一可能實施例中，誤差係數係由步驟S515所產生。在此例中，步驟S515根據步驟S513及S514的量化差異，產生一誤差係數。
當誤差係數未小於預設值時，回到步驟S512，對新的數位序列進行取樣，直到誤差係數小於預設值。當誤差係數小於預設值時，結束校正(步驟S518)。本發明藉由校正取樣電容的權重值，可使得類比數位轉換器在一正常模式下，接收並轉換一外部類比信號，用以產生準確的數位值，因而提高類比數位轉換器的可靠度。在一可能實施例中，外部類比信號係由一外部電路所產生，其中該外部電路獨立在該數位背景式校正系統之外。再者，由於數位背景式校正系統具有一數位式隨機參數產生器，用以產生一數位序列予類比數位轉換器，故不需接收一外部校正信號，因而減少校正成本及時間。
本發明之控制方法，或特定型態或其部份，可以以程式碼的型態存在。程式碼可儲存於實體媒體，如軟碟、光碟片、硬碟、或是任何其他機器可讀取(如電腦可讀取)儲存媒體，亦或不限於外在形式之電腦程式產品，其中，當程式碼被機器，如電腦載入且執行時，此機器變成用以參與本發明之裝置。程式碼也可透過一些傳送媒體，如電線或電纜、光纖、或是任何傳輸型態進行傳送，其中，當程式碼被機器，如電腦接 收、載入且執行時，此機器變成用以參與本發明之裝置。當在一般用途處理單元實作時，程式碼結合處理單元提供一操作類似於應用特定邏輯電路之獨特裝置。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種數位背景式校正電路，包括：一數位式隨機參數產生器，用以產生一第一數位序列，該第一數位序列具有複數位元；一類比數位轉換器，具有複數取樣電容；以及複數開關，接收該第一數位序列並耦接該等取樣電容；其中在一校正期間，該數位式隨機參數產生器透過該等開關控制該等取樣電容，用以取樣該第一數位序列。
  2. 如申請專利範圍第1項所述之數位背景式校正電路，其中該數位式隨機參數產生器係為一偽隨機參數產生器或是一真隨機參數產生器。
  3. 如申請專利範圍第1項所述之數位背景式校正電路，其中該數位式隨機參數產生器係為一線性反饋移位暫存器。
  4. 如申請專利範圍第1項所述之數位背景式校正電路，其中該類比數位轉換器係為一循續漸近式類比數位轉換器。
  5. 如申請專利範圍第1項所述之數位背景式校正電路，其中該等開關包括：一第一開關，根據該等位元中之一第一位元，提供一第一電壓或一第二電壓予該等取樣電容中之一第一電容，用以取樣該第一位元；以及一第二開關，根據該等位元中之一第二位元，提供該第一電壓或該第二電壓予該等取樣電容中之一第二電容，用以取樣該第二位元。
  6. 如申請專利範圍第5項所述之數位背景式校正電路，更包 括：一比較電路，耦接該等取樣電容；以及一計算電路，在該校正期間，控制該等開關。
  7. 如申請專利範圍第6項所述之數位背景式校正電路，其中在該校正期間之後的一第一期間，該計算電路控制該第一開關，用以提供該第一電壓予該第一電容，在該第一期間之後的一第二期間，該計算電路控制該第一開關，用以提供該第二電壓予該第一電容。
  8. 如申請專利範圍第7項所述之數位背景式校正電路，其中在該第一期間，該比較電路根據該第一電容所儲存的電荷產生一第一輸出，在該第二期間，該比較電路根據該第一電容所儲存的電荷產生一第二輸出。
  9. 如申請專利範圍第8項所述之數位背景式校正電路，其中該計算電路根據該第一電容的一權重值，對該第一及第二輸出進行一最小均方演算，用以產生一誤差係數，並更新該權重值。
  10. 如申請專利範圍第9項所述之數位背景式校正電路，其中該計算電路判斷該誤差係數是否小於一預設值，當該誤差係數未小於該預設值時，該數位式隨機參數產生器產生一第二數位序列，用以再次控制該等取樣電容。
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