CN102237874B

CN102237874B - 模拟至数字转换器及其相关的校准比较器

Info

Publication number: CN102237874B
Application number: CN201010166645.4A
Authority: CN
Inventors: 徐建昌
Original assignee: Pixart Imaging Inc
Current assignee: Pixart Imaging Inc
Priority date: 2010-04-27
Filing date: 2010-04-27
Publication date: 2014-05-14
Anticipated expiration: 2030-04-27
Also published as: CN102237874A

Abstract

本发明涉及一种用于一逐次逼近型模拟至数字转换器，特别是有关于一种可大幅降低电能消耗与减少芯片使用面积的逐次逼近型模拟至数字转换器。本发明的逐次逼近型模拟至数字转换器包括一取样保持单元，一逼近控制单元，一查找内存，及一校准比较器。其中，校准比较器包括一正输入端，一负输入端，一时序信号输入端，一数字数据端口，一栓锁单元，一启动开关，一第一可控可变电阻，一第二可控可变电阻，一重置开关模块，一可控电容装置，及一输出端。

Description

模拟至数字转换器及其相关的校准比较器

技术领域

本发明涉及一种用于一逐次逼近型模拟至数字转换器及其相关的校准比较器，特别是有关于一种可大幅降低电能消耗与减少芯片使用面积的逐次逼近型模拟至数字转换器及其相关的校准比较器。

背景技术

模拟至数字转换器(Analog to Digital Converter)可将真实世界中的模拟信号转换为数字数据，再交由数字信号处理装置处理。随着科技日趋普及，许多产品都具备多媒体功能，例如，影像及声音信号的压缩或辨识，就必然包括将影像及声音的模拟信号，经由模拟至数字转换器转换为数字数据，然后输出给数字信号处理器，进行数据的运算，再储存于数字数据储存装置，或经由网络传播。除此之外，各类型感测组件的使用，例如，数字体温计就是利用温度传感器，产生模拟的温度信号，经由模拟至数字转换器，将温度信号转成数字型式，加以运算、校正及显示。除此之外，在医学、通讯及控制等领域，模拟至数字转换器的使用也愈来愈频繁，几乎可以说是无所不在。其中，逐次逼近型模拟至数字转换器(Successive Approximation Analog to Digital Converter，简称为SAR ADC)是模拟至数字转换器的一种常见的特殊型式，常见于取样频率属于中等数据量或较低速的应用。

请参考图1，图1为公知技术中一逐次逼近型模拟至数字转换器10的示意图。模拟至数字转换器10包含一取样保持电路100、一比较器102、一逼近演算控制单元104及一数字至模拟转换器106。模拟至数字转换器10的操作方式如下，首先，取样保持电路100将一输入信号VIN取样及维持在一取样电压VSIN。比较器102比较输入取样电压VSIN与一模拟电压VCOM的大小，并将其比较结果输出到逼近演算控制单元104。逼近演算控制单元104根据比较器102所输出的比较结果，产生一数字数据DK，而数字至模拟转换器106则将数字数据DK转换为模拟电压VCOM，并输出到比较器102。

在模拟至数字转换器10中，逼近演算控制单元104根据比较器102的比较结果，以一次产生一个有效位的方式，逐次产生具有多个有效位的数字数据DK，使数字至模拟转换器106产生的模拟电压VCOM趋近于取样电压VSIN。依此循环，直到产生所有有效位为止。一般而言，有效位的数目与模拟至数字转换器10的精密度有关，有效位的数目愈多，通常精度就愈高，而上述的数字至模拟转换及比较过程的循环次数也就愈多。

然而，传统的逐次逼近型模拟至数字转换器必须具备一独立的数字至模拟转换(DAC)单元，因而衍生出一些技术上的困难点，將詳述于后。请参考图2，图2为一以七位(7-bit)为例的电容充电-逐次逼近型模拟至数字转换器(Charge-Redistribution SAR ADC)20的示意图。模拟至数字转换器20包含一取样保持电路200(此图中无标示)、一比较器202、一逼近演算控制单元204、一数字至模拟转换单元206及一参考电压输出单元208。模拟至数字转换器20的架构与运作方式是模拟至数字转换器10一种特殊且常见的型式，特殊之处在于模拟至数字转换器20利用一种电荷重分配的技术，达到数字至模拟转换的功能。另外，数字至模拟转换单元206，由具有不同电容值的电容C1～C7及电路开关S0～S7所形成。由于当电容C1～C7的端点位于同一电压时，电容值决定储存电荷的数量，因此数字至模拟转换单元206所包括的不同电容的电容值之间需具有精准的比例关系，进而可使电容C1～C7所储存的电荷数量，以及数字至模拟转换单元206所输出的模拟电压產生足够的准确性。因此，电容C1～C7的电荷数量相对于电压的线性度必须非常良好，以获得精确的模拟至数字转换结果，而金属-绝缘体-金属(Meta1-Insulator-Metal，MIM)电容便符合上述条件。在公知半导体技术中，以金属-绝缘体-金属所建构的电容，其电荷数量相对于电压的线性度远较金属氧化半导体电容(MOS Capacitor)优良。然而，金属-绝缘体-金属电容的单位面积电容值约1～2(fF/μm²)，远小于金属氧化半导体电容的单位面积电容值(约7fF/μm²)。换句话说，相对于同样的电容值，金属-绝缘体-金属电容需具备大数倍的芯片面积。但是，金属氧化半导体电容的线性度不如金属-绝缘体-金属电容，因此在模拟至数字转换器20的设计中不被采用。

除此之外，无论是模拟至数字转换器10的架构、或是模拟至数字转换器20的特殊架构，其中的数字至模拟转换单元206皆需使用参考电压输出单元208提供参考电压VREF。根据实验结果显示，参考电压输出单元208所耗费的电力，大约占整体模拟数字转换器20所耗费电力的一半。然而，数字至模拟转换单元206是模拟至数字转换器20运作时不可或缺的部份，因此所耗费的大量电力不能豁免。同时，由于参考电压输出单元208的电能消耗较大，模拟至数字转换器20也需耗费较大电能以维持其正常运作。

发明内容

因此，本发明提出一种逐次逼近型模拟至数字转换器及其相关的校准比较器。

本发明揭露一种节省电源消耗的一模拟至数字转换器，包括一取样保持单元，连接于一外部差动输入信号，根据一取样频率信号，取样、保持及输出一差动取样信号；一逼近控制单元，连接于该校准比较器，根据该比较器的比较结果，输出一内存地址，并于模拟至数字转换完成时，输出一转换结果；一查找内存，连接于该校准比较器及该逼近控制单元，根据该内存地址，输出一数字数据至该校准比较器的该多个数字数据输入端口；以及一校准比较器，连接于该取样保持单元、该逼近控制单元及该查找内存，比较该差动取样信号及一内建等效漂移电压，输出一比较结果，包括一正输入端，用来接收一差动取样信号的一正向信号；一负输入端，用来接收该差动取样信号的一负向信号；一时序信号输入端，用来接收一时序信号；一数字数据端口，用来接收一数字数据；一栓锁单元，包括一第一比较端、一第二比较端，一第一输出端及一第二输出端，用来比较该第一比较端与该第二比较端的一电路系数值的大小，以决定该第一输出端及该第二输出端的状态值；一启动开关，包括一第一端，一第二端连接于该时序信号输入端，及一第三端连接于一地端，用来根据该时序信号的大小，控制该第一端至该第三端的信号连结；一第一可控可变电阻，连接于该正输入端、该栓锁单元的该第一比较端及该启动开关的该第一端，用来根据该差动取样信号的该正向信号，调整该栓锁单元的该第一比较端至该启动开关的该第一端间的电阻值；一第二可控可变电阻，连接于该负输入端、该栓锁单元的该第二比较端及该启动开关的该第一端，用来根据该差动取样信号的该负向信号，调整该栓锁单元的该第二比较端至该启动开关的该第一端间的电阻值；一重置开关模块，连接于该时序信号输入端及该栓锁单元，用来根据该时序信号的大小，控制该栓锁单元的状态；一可控电容装置，连接于该栓锁单元的该第一比较端、该栓锁单元的该第二比较端及该地端，用来根据一数字数据，控制该第一比较端及该第二比较端至该地端的电容值；以及一输出端，连接于该栓锁单元的该第一输出端，用来输出一比较结果。

本发明另揭露一种用于一逐次逼近型模拟至数字转换器的校准比较器，包括一正输入端，用来接收一差动取样信号的一正向信号；一负输入端，用来接收该差动取样信号的一负向信号；一时序信号输入端，用来接收一时序信号；一数字数据端口，用来接收一数字数据；一栓锁单元，包括一第一比较端、一第二比较端，一第一输出端及一第二输出端，用来比较该第一比较端与该第二比较端的一电路系数值的大小，以决定该第一输出端及该第二输出端的状态值；一启动开关，包括一第一端，一第二端连接于该时序信号输入端，及一第三端连接于一地端，用来根据该时序信号的大小，控制该第一端至该第三端的信号连结；一第一可控可变电阻，连接于该正输入端、该栓锁单元的该第一比较端及该启动开关的该第一端，用来根据该差动取样信号的该正向信号，调整该栓锁单元的该第一比较端至该启动开关的该第一端间的电阻值；一第二可控可变电阻，连接于该负输入端、该栓锁单元的该第二比较端及该启动开关的该第一端，用来根据该差动取样信号的该负向信号，调整该栓锁单元的该第二比较端至该启动开关的该第一端间的电阻值；一重置开关模块，连接于该时序信号输入端及该栓锁单元，用来根据该时序信号的大小，控制该栓锁单元的状态；一可控电容装置，连接于该栓锁单元的该第一比较端、该栓锁单元的该第二比较端及该地端，用来根据一数字数据，控制该第一比较端及该第二比较端至该地端的电容值；以及一输出端，连接于该栓锁单元的该第一输出端，用来输出一比较结果。

附图说明

图1为公知技术中一逐次逼近型模拟至数字转换器的示意图。

图2为公知技术中一电容充电-逐次逼近型模拟至数字转换器的示意图。

图3A为根据本发明的一逐次逼近型模拟至数字转换器的結构示意图。

图3B为根据本发明的一逐次逼近型模拟至数字转换器中校准模块的示意图。

图3C为一根据本发明的校准比较器的結构示意图。

图4为一单一位的校准比较器的实施例示意图。

图5A为一两位的校准比较器的实施例示意图。

图5B为一多位的校准比较器的实施例示意图。

其中，附图标记说明如下：

10、20模拟至数字转换器 102、202比较器

100取样保持电路 104、204逼近演算控制单元

106、206数字至模拟转换器

208参考电压输出单元

30校准比较器

300重置开关模块 302启动开关

304栓锁单元 306第一可控可变电阻

308第二可控可变电阻 310可控电容装置

312数字数据端口 314时序信号输入端

60模拟数字转换器

600取样保持单元 602逼近控制单元

604查找内存

70校准模块

700标准电压源 702电压选择开关

704校准控制器 706计数器

708内存

IN_P正输入端 IN_N负输入端

VA电压上标值 VB电压下标值

CT1第一比较端 CT2第二比较端

OP1第一输出端 OP2第二输出端

VCC电源 GND地端

R_1～R_K电阻

C1～C7电容

S0～S7电路开关

INV1第一反相器 INV2第二反相器

VD_1～VD_N、SVD标准电压

EOV等效漂移电压

CU_1～CU_N可控电容次单元

MP1～MP6、MP_N1 PMOS晶体

管

MN1～MN9、MN_N1 NMOS晶体管

SP_1～SP_N正边开关 SN_1～SN_N负边开关

INV_1～INV_N反相器 CC_1～CC_N电容

VIN输入信号 VSIN取样电压

VCOM模拟电压 CLK时序信号

DK、D数字数据

D_1～D_N位数据

YD_1～YD_N D_1～D_N的反相信

号

具体实施方式

公知技术中的模拟至数字转换器必须采用以金属-绝缘体-金属所建构的电容，导致芯片面积大增。究其原因，实为公知技术中的模拟至数字转换器架构上的限制所导致。其中，最主要的原因在于公知技术必须采用电压相对于电荷线性度良好的电容，否则模拟至数字的转换结果就会有相当大的误差。此外，参考电压VREF的存在，亦使公知技术中的模拟至数字转换器耗能较大。

如本发明的发明内容中所述，本发明的目的即在于提供一逐次逼近型模拟至数字转换器的全新架构，使用一校准模式及方法，使逐次逼近型模拟至数字转换器可采用线性度较差的电容，而不影响转换结果的精确度。并且，本发明的全新架构因不需使用如公知技术中的参考电压VREF，因而可使耗电量大的问题一并得到解决。为方便清楚陈述本发明的操作方法及其实施方式，将本发明的实施方法、原理及形成要件，叙述于下：

请参考图3A，图3A为本发明的一逐次逼近型模拟至数字转换器60的架构示意图。模拟数字转换器60包括一取样保持单元600、一逼近控制单元602、一查找内存604及校准比较器30。其中，取样保持单元600根据一取样频率信号(此图中无标示)，接收一外部输入差动信号VIN，加以取样，成为差动取样信号VSIN，并传送至校准比较器30。逼近控制单元602连接于校准比较器30及查找内存604，用来控制模拟至数字转换器60的运作。逼近控制单元602根据比较器的比较结果COMP，输出一内存地址ADDR到查找内存604，并于模拟至数字的动作全部完成时，输出模拟至数字转换的转换结果。此外，查找内存604连接于校准比较器30及逼近控制单元602，根据逼近控制单元602所给予的内存地址ADDR，输出一数字数据D至校准比较器30。

为提供模拟至数字转换器60适当的校准功能，必须附加一校准模块。请参考图3B，图3B为用于逐次逼近型模拟数字转换器60的一校准模块70的示意图。校准模块70操作于校准模式。其中，校准模块70包括一标准电压源700、一电压选择开关702、一校准控制器704、一计数器706以及一内存708。当模拟数字转换器60进入校准模式操作时，标准电压源700用来在一电压上标值VA及一电压下标值VB之间，提供一定数量的标准电压VD_1～VD_N。较佳地，这些标准电压平均分布于电压上标值VA及电压下标值VB之间，其实施方式为串联电阻R_1～R_K，其中一端连接于电压上标值VA，另一端连接于电压下标值VB，电阻与电阻之间即可连接出所需的标准电压VD_1～VD_N。电压选择开关702连接于标准电压源700，用来从上述标准电压VD_1～VD_N中，选择其中的一标准电压SVD输出至校准比较器。计数器706连接于校准比较器30，用来提供数字数据DD。此数字数据DD用来调整一等效漂移电压EOV(关于等效漂移电压EOV，请详阅以下说明)。较佳地，当电压选择开关702连接于一新的标准电压VD_1～VD_N时，计数器706从最小值开始往上计数、或从最大值开始往下计数，用来根据校准比较器60的比较结果，决定计数器706是否应继续计数。当比较结果显示标准电压值及等效漂移电压EOV相等时(实际上，仅能判断出达到最接近相等或次接近相等的状态)，计数器706即停止计数，并连接至下一个标准电压。

另外，在图3B中，内存708连接于计数器706及电压选择开关702，用来当校准比较器30显示等效漂移电压EOV与标准电压值相等时，于内存708中记录此时的计数器706的计数值及标准电压值(或是对应于标准电压值的索引值或编号)。较佳地，内存708为与模拟至数字转换器60共享的查找内存704。例如，有N个标准电压VD_1～VD_N，当校准完成时，内存708应有N笔数据。此外，校准控制器704连接于电压选择开关702、计数器706及内存708，用来根据校准比较器30的比较结果，控制电压选择开关702、计数器706及内存708的动作。当电压选择开关702连接到一新的标准电压VD_1～VD_N时，校准控制器704命令计数器706重新开始计数。当校准比较器30显示等效漂移电压EOV与标准电压值达到最接近或次接近的状态时，校准控制器704命令内存708记录此时的标准电压值(或对应于标准电压值的一索引值或编号)及计数器706的计数值，直到所有标准电压VD_1～VD_N都校准结束。

当逐次逼近型模拟数字转换器中校准模块70完成校准动作之后，本发明将自动转换至图3A中的模拟至数字转换器60的正常操作模式。其中，有关校准模式与正常操作模式之间数据路径(Data Path)的转换所需之调变控制(Switching Control)电路当属本领域具一般知识者所熟知，并根据上列描述予以实现，故不赘述或明示于图中。

关于校准比较器30的细部结构，请参考图3C，图3C所示为本发明实施例之一校准比较器30之示意图。校准比较器30包含一正输入端IN_P、一负输入端IN_N、一时序信号输入端314、一数字数据端口312、一重置开关模块300、一启动开关302、一栓锁单元304、一第一可控可变电阻306、一第二可控可变电阻308及一可控电容装置310。正输入端IN_P及负输入端IN_N分别用来接收差动取样信号之正、负向信号。较佳地，外部输入差动信号VIN经取样后，成为差动取样信号VSIN，差动取样信号VSIN的正相信号连接于校准比较器30的正输入端IN_P，差动取样信号VSIN的负相信号则连接于校准比较器30的负输入端IN_N；此外，用于校准模式的电压选择开关702亦可将标准电压SVD输出至校准比较器的正输入端IN_P，并将校准比较器的负输入端IN_N接地，以作为校准时校准比较器所使用之电压标准。其次，时序信号输入端314用来接收一时序信号CLK，作为控制校准比较器30的时序基准。数字数据端口312用来接收一数字数据D，其包含D_1～D_N等N个位。栓锁单元304包括一第一比较端CT1、一第二比较端CT2，一第一输出端OP1及一第二输出端OP2，用来比较第一比较端CT1及第二比较端CT2电路数值的差异，以决定第一输出端OP1及第二输出端OP2之状态值。启动开关302用来根据时序信号CLK的电压，控制第一可控可变电阻306及第二可控可变电阻308至地端之间的信号连结，以启动比较动作。第一可控可变电阻306及第二可控可变电阻308分别连接于差动取样信号的正输入端IN_P及负输入端IN_N，用来根据差动取样信号的正向信号及负向信号，分别调整第一比较端CT1及第二比较端CT2至启动开关302之间的电阻值。重置开关模块300用来根据时序信号CLK的大小，控制栓锁单元304的状态。较佳地，当时序信号CLK到达一预设的电压时(在此为一低电压)，重置开关模块300将第一比较端CT1、第二比较端CT2、第一输出端OP1及第二输出端OP2等端点的电压，重置于接近电源VCC的电压值。可控电容装置310连接于第一比较端CT1、第二比较端CT2及地端GND，用来根据数字数据D，控制第一比较端CT1及第二比较端CT2至地端的电容值。此外，值得注意的是，设计者可选择由第一输出端OP1或第二输出端OP2来输出一比较结果。请参考图3C，图3C利用第一输出端OP1来输出比较结果COMP。并且，较佳地，第一可控可变电阻306及第二可控可变电阻308是N型金氧半晶体管(NMOS)。

简单来说，重置开关模块300于时序信号CLK低电位时导通，使第一比较端CT1、第二比较端CT2、第一输出端OP1及第二输出端OP2皆拉高到高电位，以进行重置栓锁单元304的动作。启动开关302亦受时序信号CLK控制，与重置开关模块300不同的是，启动开关302于时序信号CLK高电位时导通，用以启动校准比较器30的比较动作。另外，栓锁单元304比较第一比较端CT1及第二比较端CT2电路系数值的差异，较佳地可为电阻值的差异、电容值的差异或是电阻值及电容值之乘积的差距。当校准比较器30启动时，第一输入端CT1与第二输入端CT2重置于相同的电压(约等于电源VCC)，但是，因为第一输入端CT1及第二输入端CT2的电路系数的差异，促使第一输入端CT1与第二输入端CT2的电压以不同的速度向低电压趋近。其中，电阻值与电容值之乘积比较大的一端，其向低电压趋近的速度较慢。反之，电阻值与电容值之乘积比较小的一端，则趋近速度较快。由于第一比较端CT1及第二比较端CT2等两端的趋近速度不同，能使栓锁单元304往不同的稳定状态趋近。例如，第一比较端CT1向低电压趋近的速度较快，则于栓锁单元304状态达成稳定时，第一输出端OP1为高电压，以及第二比较端CT2为低电压。反之，若第二比较端CT2向低电压趋近的速度较快，则于栓锁单元304状态达成稳定时，第一输出端OP1为低电压，以及第二比较端CT2是为高电压。较佳地，由于校准比较器30的输出端连接于第一输出端OP1。最后，校准比较器30的比较结果就是第一输出端OP1的稳定状态电压值。

因此，通过差动取样信号控制第一可控可变电阻306及第二可控可变电阻308，本发明可分别控制第一输入端CT1与第二输入端CT2的电阻值。同时，通过数字数据端口312所接收之数字数据D，控制可控电容装置310，进而分别控制第一输入端CT1及第二输入端CT2的电容值。最后，通过比较第一输入端CT1与第二输入端CT2的电阻值与电容值之乘积大小，决定校准比较器30的输出电压。除此之外，当第一输入端CT1及第二输入端CT2的电阻值分别固定于一定值时，亦可通过仅调整其个别的电容值以决定校准比较器30的比较结果；或者，将第一输入端CT1与第二输入端CT2的电容值分别固定于一定值时，也可通过单独调整其个别的电阻值以决定校准比较器30的比较结果。

比如说，本发明可通过固定差动取样信号，使第一输入端CT1与第二输入端CT2的电阻值分别固定于一定值。同时，通过数字数据端口312所接收之数字数据D，控制可控电容装置310，逐步改变第一比较端CT1相对于第二比较端CT2的电容值，并依次读取校准比较器30的比较结果。则当校准比较器30的比较结果显示第一输入端CT1与第二输入端CT2的电路系数为最接近或次接近的状态时，记录差动取样信号与数字数据D之间的对应关系。较佳地，此对应关系中的任何一个数字数据D，可用来对应于一个标准电压。如此一来，本发明即可利用此现象，通过对校准比较器30进行校准动作。有关校准比较器30的校准方式与装置，将于后文详述。

值得注意的是，通过数字数据端口312所接收之数字数据，控制可控电容装置310，可视为于第一比较端CT1与第二比较端CT2之间，产生一个相应的电压值。本发明称此因不平衡所对应的电压差为「等效漂移电压」(EquivalentOffset Voltage)EOV。等效漂移电压EOV原先是发生于一般操作放大器的两个输入端的一种电压不平衡的现象，这种不平衡现象一般导因于电路设计或芯片制造所产生的误差所致。本发明利用人为刻意地造成两个输入端电路系数的不平衡现象，于校准比较器30的输入端产生一电压差异，并加以利用来比较信号大小。因此，校准比较器30亦可视为用以比较差动取样信号与等效漂移电压EOV的装置。较佳地，当差动取样信号大于等效漂移电压EOV时，校准比较器30的比较结果为一高电压(逻辑值为1)；反之，当差动取样信号小于等效漂移电压EOV时，校准比较器30的比较结果为一低电压(逻辑值为0)。

简而言之，校准比较器30通过正输入端IN_P及负输入端IN_N的电压及数字数据端口312所接收之数字数据，决定栓锁单元304的稳定状态，并作为校准比较器30的比较结果。校准比较器30既可以用来将一笔数字数据D转换成一等效漂移电压EOV，用来与一外部电压做电压大小的比较。另外，也可以通过改变数字数据D，针对一标准电压，进行校准的工作，得到数字数据D所对应的等效漂移电压EOV。

需注意的是，图3C所示之校准比较器30为本发明之实施例示意图，本领域具通常知识者当可根据不同需求，做适当之修饰，而不限于此。举例来说，请参考图4，图4为校准比较器30之电路示意图。在图4中，第一可控可变电阻306及第二可控可变电阻308分别由晶体管MN3及晶体管MN4所形成。晶体管MN3及晶体管MN4的闸极分别连接于正输入端IN_P及负输入端IN_N，用来接收差动取样信号。启动开关302由晶体管MN5所形成，其在时序信号CLK为高电压时导通，以启动校准比较器30的比较动作。重置开关模块300由晶体管MP3、MP4、MP5及MP6所形成，分别用以实现一重置开关，以在时序信号CLK为低电压时导通，从而将第一比较端CT1、第二比较端CT2、第一输出端OP1及第二输出端OP2重置于高电压。栓锁单元304由晶体管MN1、MP1、MN2及MP2所形成。其中，晶体管MN1及MP1形成一第一反相器INV1，而晶体管MN2及MP2形成一第二反相器INV2。第一反相器INV1的输出端与第二反相器INV2的输入端相连结，且第二反相器INV2的输出端与第一反相器INV1的输入端相连结，形成一可以暂存一位数据的栓锁装置304。由于第一输入端CT1连接于栓锁单元304中晶体管MN1的源极，若晶体管MN1的源极电压较高，则由晶体管MP1及晶体管MN1所形成的第一反相器INV1的驱动能力变小。如果同一时间，连接于第二输入端CT2的晶体管MN2的源极电压较低，则由晶体管MP2及晶体管MN2所形成的第二反相器INV2的驱动能力变大。如此一来，拥有较强驱动能力的反相器将决定栓锁单元304的稳定状态。以上述情形为例，晶体管MP2及晶体管MN2所形成的第二反相器INV2的驱动能力较大，将使第一输出端OP1的输出为低电压。反之，若晶体管MN1的源极电压较低，由晶体管MP1及晶体管MN1所形成之第一反相器INV1的驱动能力较大，则将使第一输出端OP1的输出为高电压。

值得注意的是，根据电路原理，场效晶体管汲极与源极之间的导电度(conductivity)会随汲极至源极之间的通道电场强度的增强而增加，故经由控制晶体管的闸极至源极的电压差，可以改变晶体管之汲极与源极之间的导电度。因此，于晶体管MN3及MN4之长宽皆相同的情况下，晶体管汲极与源极之间的导电度将正比于晶体管的通道电阻，因而可以通过晶体管的闸极至源极电压差，调整晶体管的通道电阻。可控可变电阻306及308因此可以分别用晶体管MN3及MN4实现。

此外，为方便清楚解释可控电容装置310，请继续参考图4。图4中的可控电容装置310由单一位的数字数据D_1所控制，其中包含正边开关SP_1、负边开关SN_1、反相器INV_1及电容CC_1。正边开关SP_1及负边开关SN_1分别由晶体管MN6及MN7所形成，用来控制第一比较端CT1及第二比较端CT2对电容CC_1的连结。反相器INV_1由晶体管MP_N1及MN1_N1所形成，用以产生位数据D_1的反相信号YD_1。电容CC_1由一金属氧化半导体式电容所形成，作为提供第一比较端CT1或第二比较端CT2所能观测的电容值。

在图4中，可控电容装置310仅包含一电容，实际上，可控电容装置310亦可根据不同需求，而有超过一个以上的电容。请参考图5A，图5A显示校准比较器30之另一实施例示意图。为清楚显示多于一个可控电容次单元的可控电容装置310的电路连接受方法，在图5A中，可控电容装置310包括可控电容次单元CU_1及CU_2，并由二位的数字数据D(包含位D_1及D_2)控制这两个可控电容次单元(CU_1及CU_2)。可控电容次单元CU_1包括晶体管MN6所形成的正边开关、晶体管MN7所形成的负边开关、一反相器(未示于图中)及一由金属氧化半导体式电容所形成的电容组件CC_1。晶体管MN6的闸极连接于数字数据D之位D_1，而晶体管MN7的闸极连接于位D_1的反相信号YD_1。可控电容次单元CU_2包括一晶体管MN8所形成的正边开关、一晶体管MN9所形成的负边开关、一反相器(未示于图中)及一由金属氧化半导体式电容所形成的电容组件CC_2。晶体管MN8的闸极连接于数字数据D之位D_2，而晶体管MN9的闸极连接于位D_2的反相信号YD_2。其中，电容组件CC_2的电容值为电容组件CC_1的一倍；因此，可通过控制位D_1及位D_2，于第一比较端CT1及第二比较端CT2之间产生四阶(即二的二次方阶)大小不同的电容值。除此之外，其它运作方法皆完全相同于前述，故不予赘述。

请参考图5B，图5B为校准比较器30之另一实施例示意图。在图5B中，可控电容装置310包括可控电容次单元CU_1～CU_N。其中，可控电容次单元CU_1～CU_N之每一可控电容次单元皆包括一正边开关、一负边开关、一反相器及一电容。因此，N个可控电容次单元CU_1～CU_N共包括N个正边开关SP_1～SP_N、N个负边开关SN_1～SN_N、N个反相器INV_1～INV_N及N个电容CC_1～CC_N。其中，电容CC_1～CC_N的电容值呈二进制比例关系。此外，在图5B中，一数字数据端口312用来接收数字数据D(含D_1～D_N等位)。较佳地，数字数据D的位数对应于可控电容装置310的数目，其代表一个二进制之数字，用以表示特定物理量或数字的大小，例如电压的位准等等。由于可控电容次单元CU_1～CU_N中的电容值为一呈二进制比例关系的序列，使每一可控电容次单元CU_1～CU_N与数字数据D中的每一个位D_1～D_N一对一对应，并且一对一连接，例如，D_1连接于CU_1、D_2连接于CU_2、…、以及D_N连接于CU_N等等。如此一来，数字数据D所代表的大小即可一对一的对应于所有可控电容次单元中电容值的不同组合。因此，可通过控制位D_1～D_N，于第一比较端CT1及第二比较端CT2产生二的N次方阶大小不同的电容值。因此，可进一步通过输入数字数据D，控制第一比较端CT1及第二比较端CT2所能观测到的电容多寡，以产生二的N次方阶大小不同的等效漂移电压EOV，作为与差动取样信号比较之用。此外，在图5B中，除了明显标示可控电容次单元CU_1～CU_N之外，其余的电路与运作方法皆完全相同于前述，故不予赘述。

因此，当需要增加数字至模拟转换的精准度时，校准比较器30祇需增加数字数据D的位数及可控电容次单元CU_1～CU_N的数目，即可增加数字至模拟转换的精准度。其中，由于可控电容次单元中的电容CC_1～CC_N皆可由金属氧化半导体式电容(MOS Capacitor)形成，以节省芯片面积。依实验量测结果，金属氧化半导体式电容的单位面积电容值约为7fF/μm²。因此，金属氧化半导体式电容所占的芯片面积可远较一般所使用的金属-绝缘体-金属式电容(单位面积电容值约为1～2fF/μm²)减少许多。

以上为本发明中所使用之校准比较器的实施方法、原理及构成要件。根据上述之校准比较器，本发明得以建立一模拟至数字转换器的全新架构。校准比较器30可根据多阶段的比较与判断方式，对每一笔取样后的差动取样信号VSIN执行复数次的比较动作，每一次的比较动作均能产生一新的有效位，使数字数据D所对应的等效漂移电压EOV逐步趋近差动取样信号VSIN。内存地址ADDR所对应的数字数据D对应于校准比较器30的等效漂移电压EOV。简言之，模拟至数字转换器60的逼近控制单元602根据校准比较器30的比较结果COMP判断下一阶段的等效漂移电压EOV所对应的内存地址ADDR，并输出给查找内存604。校准比较器30根据查找内存604所输出的数字数据D，以控制可控电容次单元CU_1～CU_N(有关数字数据D及可控电容次单元CU_1～CU_N，请参考图5B)，产生下一阶段的等效漂移电压EOV，以趋近差动取样信号VSIN。逼近控制单元602每做一次判断的动作，模拟至数字转换器60便产生一个新的有效位，依此循环，直到产生所有有效位为止。值得注意的是，为符合精确度的要求，查找内存604所输出的数字数据D的位数应至少大于校准比较器所输出内存地址ADDR的位数。

由此可知，由于本发明所揭露的的模拟至数字转换器60所使用之校准比较器30整合数字至模拟转换功能，因而可以免除公知技术中数字至模拟转换单元106，进而节省电力的消耗。此外，模拟至数字转换器60可于开机时，以及需要重新校准的情况发生时，进行校准比较器30的校准动作，以建立或更新查找内存604中数字数据D与等效漂移电压EOV的对应关系。

综上所述，本发明与公知技术之一主要技术差异，在于本发明使用一整合数字至模拟转换功能的比较器，使公知技术中数字至模拟转换单元得以去除。

同时，免除了公知技术中数字至模拟转换单元所需使用的参考电压电路，因而节省许多电力。经由特有的校准程序，本发明之模拟至数字转换器可储存比较器之数字数据与等效漂移电压之函数关系，使本发明无需使用线性度良好的电容装置，即可进行精准的模拟至数字转换。经由使用高单位面积电容值的金属氧化半导体式电容，电容所占用的芯片面积因而大幅减少。

总而言之，通过设计一模拟至数字转换器的独特架构与整合数字至模拟转换功能的比较器，以取代公知的数字至模拟转换单元，本发明可有效达成大幅节约电能与减少芯片面积的功效。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种节省电源消耗的模拟至数字转换器,其特征在于包括:

一取样保持单元,连接于一外部差动输入信号,根据一取样频率信号,取样、保持及输出一差动取样信号;

一逼近控制单元,连接于一校准比较器,根据该比较器的比较结果,输出一内存地址,并于模拟至数字转换完成时,输出一转换结果;

一查找内存,连接于该校准比较器及该逼近控制单元,根据该内存地址,输出一数字数据至该校准比较器的一数字数据端口;以及

该校准比较器,连接于该取样保持单元、该逼近控制单元及该查找内存,比较该差动取样信号及一内建等效漂移电压,输出一比较结果,包括:

一正输入端,用来接收一差动取样信号的一正向信号;

一负输入端,用来接收该差动取样信号的一负向信号;

一时序信号输入端,用来接收一时序信号;

该数字数据端口,用来接收一数字数据;

一栓锁单元,包括一第一比较端、一第二比较端,一第一输出端及一第二输出端,用来比较该第一比较端与该第二比较端的一电路系数值的大小,以决定该第一输出端及该第二输出端的状态值;

一启动开关,包括一第一端,一第二端连接于该时序信号输入端,及一第三端连接于一地端,用来根据该时序信号的大小,控制该第一端至该第三端的信号连结;

一第一可控可变电阻,连接于该正输入端、该栓锁单元的该第一比较端及该启动开关的该第一端,用来根据该差动取样信号的该正向信号,调整该栓锁单元的该第一比较端至该启动开关的该第一端间的电阻值;

一第二可控可变电阻,连接于该负输入端、该栓锁单元的该第二比较端及该启动开关的该第一端,用来根据该差动取样信号的该负向信号,调整该栓锁单元的该第二比较端至该启动开关的该第一端间的电阻值;

一重置开关模块,连接于该时序信号输入端及该栓锁单元,用来根据该时序信号的大小,控制该栓锁单元的状态;

一可控电容装置,连接于该栓锁单元的该第一比较端、该栓锁单元的该第二比较端及该地端,用来根据一数字数据,控制该第一比较端及该第二比较端至该地端的电容值;以及

一输出端,连接于该栓锁单元的该第一输出端,用来输出一比较结果。

2.如权利要求1所述的模拟至数字转换器,其特征在于另包含一校准模块,用来校准该模拟至数字转换器。

3.如权利要求2所述的模拟至数字转换器,其特征在于该校准模块包括:一标准电压源,用来于一电压上标值及一电压下标值之间,提供多个标准电压值;

一电压选择开关,连接于该标准电压源及该正输入端,用来由该多个标准电压值中选择一标准电压值输出至该正输入端;

一计数器,连接于一校准控制器及该校准比较器,用来产生一计数结果;

一内存,连接于该计数器,用来于该校准比较器显示该比较结果相等时,于一对应于该标准电压值的一内存地址记录该计数器的该计数结果;以及

该校准控制器,连接于该校准比较器,用来于该校准比较器显示该比较结果相等时,控制该内存记录该计数器的该计数结果。

4.如权利要求1所述的模拟至数字转换器,其特征在于该第一可控可变电阻、该第二可控可变电阻以及该启动开关皆为N型金氧半晶体管,该第一可控可变电阻及该第二可控可变电阻的该N型金氧半晶体管的一汲极连接于该栓锁单元的该第一比较端,一闸极连接于该正输入端,以及一源极连接于该启动开关的该第一端。

5.如权利要求1所述的模拟至数字转换器,其特征在于该重置开关模块包括:

一第一重置开关,包括一第一端连接于一电源,一第二端连接于该时序信号输入端,及一第三端连接于该栓锁单元的该第一比较端,用来根据时序信号,导通该第一端至该第三端的连结;

一第二重置开关,包括一第一端连接于该电源,一第二端连接于该时序信号输入端,及一第三端连接于该栓锁单元的该第一输出端,用来根据时序信号,导通该第一端至该第三端的连结;

一第三重置开关,包括一第一端连接于该电源,一第二端连接于该时序信号输入端,及一第三端连接于该栓锁单元的该第二输出端,用来根据时序信号,导通该第一端至该第三端的连结;以及

一第四重置开关,包括一第一端连接于该电源,一第二端连接于该时序信号输入端,及一第三端连接于该栓锁单元的该第二比较端,用来根据时序信号,导通该第一端至该第三端的连结。

6.如权利要求5所述的模拟至数字转换器,其特征在于该第一重置开关、该第二重置开关、该第三重置开关及该第四重置开关皆为P型金氧半晶体管,且每一重置开关的该第一端是一源极,该第二端是一闸极,以及该第三端是一汲极。

7.如权利要求1所述的模拟至数字转换器,其特征在于该栓锁单元包括:

一第一反相器,连接于一电源、该第一比较端、该第一输出端及该第二输出端,用来根据该电源及该第一比较端的信号,输出该第一输出端的信号的反相结果至该第二输出端;以及

一第二反相器,连接于该电源、该第二比较端、该第一输出端及该第二输出端,用来根据该电源及第二比较端的信号,输出该第二输出端的信号的反相结果至该第一输出端。

8.如权利要求7所述的模拟至数字转换器,其特征在于该第一反相器及该第二反相器皆各包括:

一P型金氧半晶体管,其一闸极连接于该第一输出端,一源极连接于该电源,及一汲极连接于该第二输出端;以及

一N型金氧半晶体管,其一闸极连接于该第一输出端,一源极连接于该第一比较端,及一汲极连接于该第二输出端。

9.如权利要求1所述的模拟至数字转换器,其特征在于该可控电容装置包括:

一电容,包括一第一端,及一第二端连接于该地端;

一正边开关,包括一第一端连接于该栓锁单元的该第一比较端,一第二端连接于该数字数据,及一第三端连接于该电容,用来根据该数字数据的信号大小,导通该第一端至该第三端的信号连结;

一反相器,用来产生该数字数据的反相结果;以及

一负边开关,包括一第一端连接于该栓锁单元的该第二比较端,一第二端连接于该反相器,及一第三端连接于该电容,用来根据该数字数据的反相信号大小,导通该第一端至该第三端的信号连结。

10.如权利要求9所述的模拟至数字转换器,其特征在于该正边开关及该负边开关皆为N型金氧半晶体管,该正边开关或该负边开关的该第一端是一汲极,该第二端是一闸极,以及该第三端是一源极。

11.如权利要求1所述的模拟至数字转换器,其特征在于该电路系数值是一电阻值,或是一电容值，或是一电容值及一电阻值的乘积。

12.如权利要求1所述的模拟至数字转换器,其特征在于该可控电容装置包括:

多个电容,每一电容包括一第一端,及一第二端连接于该地端;

多个正边开关,每一正边开关包括一第一端连接于该栓锁单元的该第一比较端,一第二端连接于该数字数据,及一第三端连接于该多个电容的一电容,用来根据该数字数据的信号大小,导通该第一端至该第三端的信号连结;

多个反相器,每一反相器用来产生该数字数据的反相结果;以及

多个负边开关,每一负边开关包括一第一端连接于该栓锁单元的该第二比较端,一第二端连接于该多个反相器的一反相器,及一第三端连接于该多个电容的一电容,用来根据该数字数据的反相信号大小,导通该第一端至该第三端的信号连结。

13.如权利要求12所述的模拟至数字转换器,其特征在于该多个电容的电容值呈二进制比例关系。

14.如权利要求12所述的模拟至数字转换器,其特征在于该多个正边开关及该多个负边开关皆为N型金氧半晶体管,每一正边开关或负边开关的该第一端是一汲极,该第二端是一闸极,以及该第三端是一源极。

15.一种用于一模拟至数字转换器的校准比较器,其特征在于包括:

一正输入端,用来接收一差动取样信号的一正向信号;

一负输入端,用来接收该差动取样信号的一负向信号;

一时序信号输入端,用来接收一时序信号;

一数字数据端口,用来接收一数字数据;

16.如权利要求15所述的校准比较器,其特征在于该第一可控可变电阻及该第二可控可变电阻是N型金氧半晶体管,该N型金氧半晶体管的一汲极连接于该栓锁单元的该第一比较端,一闸极连接于该正输入端,以及一源极连接于该启动开关的该第一端。

17.如权利要求15所述的校准比较器,其特征在于该启动开关是一N型金氧半晶体管,该启动开关的该第一端是一汲极,该第二端是一闸极,以及该第三端是一源极。

18.如权利要求15所述的校准比较器,其特征在于该重置开关模块包括:一第一重置开关,包括一第一端连接于一电源,一第二端连接于该时序信号输入端,及一第三端连接于该栓锁单元的该第一比较端,用来根据时序信号,导通该第一端至该第三端的连结;

19.如权利要求18所述的校准比较器,其特征在于该第一重置开关、该第二重置开关、该第三重置开关及该第四重置开关皆为P型金氧半晶体管,且每一重置开关的该第一端是一源极,该第二端是一闸极,以及该第三端是一汲极。

20.如权利要求15所述的校准比较器,其特征在于该栓锁单元包括:

21.如权利要求20所述的校准比较器,其特征在于该第一反相器及该第二反相器皆各包括:

22.如权利要求15所述的校准比较器,其特征在于该可控电容装置包括:

一电容,包括一第一端,及一第二端连接于该地端;

一反相器,用来产生该数字数据的反相结果;以及

23.如权利要求22所述的校准比较器,其特征在于该正边开关及该负边开关皆为N型金氧半晶体管,该正边开关或该负边开关的该第一端是一汲极,该第二端是一闸极,以及该第三端是一源极。

24.如权利要求15所述的校准比较器,其特征在于该电路系数值是一电阻值,或是一电容值,或是一电容值及一电阻值的乘积。

25.如权利要求15所述的校准比较器,其特征在于该电容是一金属氧化半导体式电容。

26.如权利要求15所述的校准比较器,其特征在于该可控电容装置包括:多个电容,每一电容包括一第一端,及一第二端连接于该地端;多个正边开关,每一正边开关包括一第一端连接于该栓锁单元的该第一比较端,一第二端连接于该数字数据,及一第三端连接于该多个电容的一电容,用来根据该数字数据的信号大小,导通该第一端至该第三端的信号连结;

27.如权利要求26所述的校准比较器,其特征在于该多个电容的电容值呈二进制比例关系。

28.如权利要求26所述的校准比较器,其特征在于该多个电容皆为金属氧化半导体式电容。

29.如权利要求26所述的校准比较器,其特征在于该多个正边开关及该多个负边开关皆为N型金氧半晶体管,每一正边开关或负边开关的该第一端是一汲极,该第二端是一闸极,以及该第三端是一源极。