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TW201935568A - 半導體裝置 - Google Patents

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TW201935568A
TW201935568A TW107145980A TW107145980A TW201935568A TW 201935568 A TW201935568 A TW 201935568A TW 107145980 A TW107145980 A TW 107145980A TW 107145980 A TW107145980 A TW 107145980A TW 201935568 A TW201935568 A TW 201935568A
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silicon layer
metal layer
gate
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TW107145980A
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Inventor
吉村充弘
Original Assignee
日商艾普凌科有限公司
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Abstract

本發明的課題在於在形成雙向二極體的區域亦形成縱型MOSFET。本發明包括：設置在基板內的汲極區域及源極區域；設置在汲極區域與源極區域之間的基極區域；設置在基極區域內的比基極區域濃度高的基極接觸區域；閘極電極，以在基極區域形成通道的方式，設置為經由閘極絕緣膜而與基極區域相接；雙向二極體，以在與基板表面垂直的方向上，至少一部分與閘極電極重疊的方式設置，其中一端與閘極電極電性連接，另一端與源極區域電性連接；源極金屬層，與源極區域、基極區域及雙向二極體的另一端電性連接；以及閘極金屬層，與閘極電極電性連接，並設置為在基板上的至少一部分的區域中，在與基板表面垂直的方向上，至少一部分與源極金屬層重疊。

Description

半導體裝置
本發明是有關於一種半導體裝置，特別是有關於一種具有縱型金屬氧化物半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor，MOSFET）及保護該縱型MOSFET的閘極絕緣膜免受靜電放電（Electrostatic Discharge，ESD）影響的雙向二極體的半導體裝置。
作為先前的具有縱型MOSFET的半導體裝置之一，例如，在專利文獻1中提出有：將連接於源極的金屬層及連接於閘極電極的金屬層分別設為雙層結構，將連接於閘極電極的雙層結構的金屬層中的上層的金屬層的上表面的一部分設為閘極墊（gate pad）部，藉此將雙向二極體配置為與閘極墊部非重疊。藉此，因不在閘極墊部的下方配置雙向二極體，所以能夠在該閘極墊部下方亦配置縱型MOSFET，即確保大的元件區域。
[現有技術文獻]
[專利文獻]
[專利文獻1]日本專利特開2010-177454號公報
[發明所欲解決之課題]
然而，在專利文獻1所揭示的構成中，無法在形成有雙向二極體的區域配置縱型MOSFET。因此難以進一步擴大元件區域。
因此，本發明的目的在於提供一種在形成雙向二極體的區域亦能夠形成縱型MOSFET的半導體裝置。
[解決課題之手段]
為了解決所述課題，本發明的半導體裝置的特徵在於包括：半導體基板；第一導電型的汲極區域及源極區域，設置在所述半導體基板內；第二導電型的基極區域，設置在所述汲極區域與所述源極區域之間；第二導電型的基極接觸區域，比所述基極區域濃度高；閘極電極，以在所述基極區域形成通道的方式，設置為經由閘極絕緣膜而與所述基極區域相接；雙向二極體，以在與所述半導體基板的表面垂直的第一方向上，與所述閘極電極重疊的方式設置，其中一端與所述閘極電極電性連接，另一端與所述源極區域電性連接；源極金屬層，與所述源極區域、所述基極區域及所述雙向二極體的另一端電性連接；以及閘極金屬層，與所述閘極電極電性連接，並設置為在所述半導體基板上的至少一部分的區域中，在所述第一方向上，至少一部分與所述源極金屬層重疊。
[發明的效果]
根據本發明，雙向二極體以在與半導體基板的表面垂直的方向上，與閘極電極重疊的方式設置。即，能夠將雙向二極體與包括閘極電極、汲極區域、源極區域、及基極區域的縱型MOSFET形成在俯視時的相同區域。因此，即便形成雙向二極體，亦能夠擴大元件區域。
以下，參照圖示對本發明的半導體裝置的實施方式進行說明。
圖1是用以說明本發明的第一實施方式的具有縱型MOSFET的半導體裝置100的平面圖。另外，本平面圖在後述第二實施方式～第四實施方式的半導體裝置200～半導體裝置400中亦為共通。
如圖1所示，本發明的第一實施方式的半導體裝置100包括主動（active）區域A及場（field）區域B，在主動區域A設置有N型（第一導電型）的縱型MOSFET（未圖示）、閘極墊GG、及源極墊SS。
圖2是用以對本發明的第一實施方式的半導體裝置100中的縱型MOSFET的結構進行說明的剖面圖，是沿圖1的C-C'線的剖面圖。
如圖2所示，本實施方式的半導體裝置100具有半導體基板120，所述半導體基板120包括：N型（第一導電型）的高濃度半導體層101、設置在高濃度半導體層101上的比高濃度半導體層101雜質濃度低的N型的漂移（drift）區域102以及形成在漂移區域102上的P型（第二導電型）的基極區域103。所述半導體基板120例如藉由如下方式形成：使用N型的矽單晶基板作為高濃度半導體層101，在矽單晶基板上使N型的磊晶矽層成長，自該磊晶層上表面注入P型的雜質，在磊晶矽層的下部殘存漂移區域102，將上部設為基極區域103。高濃度半導體層101與漂移區域102構成了汲極區域。在半導體基板120的背面設置有汲極電極117。
在基極區域103設置有自半導體基板120的表面到達漂移區域102（汲極區域）的上表面的多個溝槽104。在各溝槽104內，以覆蓋溝槽104的內側的底面及側面的方式設置有閘極絕緣膜105。進而，在溝槽104內，經由閘極絕緣膜105，自溝槽104底部起至自半導體基板120表面算起的深度d的位置為止，埋入有包括N型多晶矽層的閘極電極106。在閘極電極106上，將P型多晶矽層107與N型多晶矽層108在與半導體基板120垂直的方向上依次積層，埋入至溝槽104內。藉由該些閘極電極（N型多晶矽層）106、P型多晶矽層107及N型多晶矽層108，構成了閘極電極106為其中一端，N型多晶矽層108成為另一端的雙向二極體109。
在與溝槽104的上部外側面鄰接的區域，設置有具有自半導體基板120的表面起至d的位置為止的深度的N型的源極區域110，藉此，源極區域110與漂移區域102（汲極區域）之間的基極區域中的沿著溝槽104的外側面的區域成為通道區域。而且，在基極區域103內的鄰接的源極區域間的半導體基板120表面，設置有比基極區域103雜質濃度高的P型的基極接觸區域111。另外，源極區域110例如是在形成閘極電極106後，形成多晶矽層107前，藉由以保持著傾斜的狀態進行旋轉注入的離子注入或者改變傾斜方向的多次離子注入等來形成。
閘極絕緣膜105的上表面、多晶矽層108的上表面、源極區域110的上表面、及基極接觸區域111的上表面齊平，以與該些的上表面相接的方式設置有雙層結構的源極金屬層112的下層源極金屬層112a。藉此，雙向二極體109成為作為另一端的多晶矽層108與源極區域110電性連接的構成。另外，為了與源極金屬層112（下層源極金屬層112a）之間獲得歐姆接觸，源極區域110的上表面中的雜質濃度及基極接觸區域111的上表面中的雜質濃度較佳為分別為1×1019 /cm3 以上及1×1020 /cm3 以上的濃度。
在下層源極金屬層112a上，以至少覆蓋與形成閘極墊GG的區域對應的區域，露出與形成源極墊SS的區域對應的區域的方式設置有層間絕緣膜113。
在與下層源極金屬層112a上的形成源極墊SS的區域對應的區域，以與下層源極金屬層112a連接的方式設置有上層源極金屬層112b。即，藉由下層源極金屬層112a及上層源極金屬層112b構成了源極金屬層112。
另一方面，在與下層源極金屬層112a上的形成閘極墊GG的區域對應的區域，經由層間絕緣膜113而設置有雙層結構的閘極金屬層114的上層閘極金屬層114b。
此處，參照圖3所示的沿圖1的D-D'線的剖面圖，對用以將閘極電極106與外部電性連接的閘極引出部的結構進行說明。
如圖3所示，閘極電極106在主動區域A的端部，被自溝槽104內引出至半導體基板120表面上的閘極絕緣膜105上，進而，被引出至場區域B的場絕緣膜118上。在閘極電極106上設置有在場區域B具有露出閘極電極106的上表面的一部分的接觸孔116c，選擇性地覆蓋在閘極電極106上的層間絕緣膜116。在場區域B，在層間絕緣膜116上，設置有下層閘極金屬層114a。下層閘極金屬層114a以填埋接觸孔116c的方式形成，與閘極電極106電性連接。
上述層間絕緣膜113在場區域B具有露出下層閘極金屬層114a的上表面的一部分的接觸孔113c，並且與層間絕緣膜116連接而形成為將下層源極金屬層112a與下層閘極金屬層114a絕緣。
層間絕緣膜113例如如下般形成。首先，形成填埋接觸孔116c，且覆蓋閘極絕緣膜105的上表面、多晶矽層108的上表面、源極區域110的上表面、基極接觸區域111的上表面及層間絕緣膜116的金屬膜。其次，將此金屬膜圖案化為下層源極金屬層112a及下層閘極金屬層114a的形狀。之後，如圖3所示，以埋入至下層源極金屬層112a與下層閘極金屬層114a之間，且選擇性地覆蓋在下層源極金屬層112a及下層閘極金屬層114a上的層間絕緣膜113。
上述上層閘極金屬層114b以與在場區域B中露出的下層閘極金屬層114a的上表面連接的方式形成。即，藉由下層閘極金屬層114a及上層閘極金屬層114b構成了閘極金屬層114。
如圖2及圖3所示，在源極金屬層112及閘極金屬層114上，以使源極金屬層112上表面的一部分及閘極金屬層114上表面的一部分露出而形成源極墊SS及閘極墊GG的方式設置有絕緣膜115。
絕緣膜115例如如下般形成。首先，形成填埋接觸孔113c且覆蓋下層源極金屬層112a及層間絕緣膜113的金屬膜。其次，將此金屬膜圖案化為上層源極金屬層112b及上層閘極金屬層114b的形狀。之後，如圖2所示，以埋入至上層源極金屬層112b與上層閘極金屬層114b之間，且選擇性地覆蓋在上層源極金屬層112b及上層閘極金屬層114b上的方式形成絕緣膜115。
如此，源極金屬層112與閘極金屬層114成為分別具有雙層結構，並藉由層間絕緣膜116、層間絕緣膜113、及絕緣膜115而絕緣的構成。
如以上所說明般，根據本實施方式的半導體裝置100，藉由在溝槽104內，依次在與基板120的垂直方向上設置構成雙向二極體109的N型多晶矽層即閘極電極106、P型多晶矽層107、及N型多晶矽層108，而能夠將雙向二極體109與縱型MOSFET形成在俯視時的相同區域。因此，不再需要如先前般在場區域設置雙向二極體。即，可將形成雙向二極體109的區域亦設為元件區域，因此能夠確保廣的元件區域。
圖4是用以說明本發明的第二實施方式的具有縱型MOSFET的半導體裝置200的結構的剖面圖，是沿圖1的C-C'線的剖面圖。
本實施方式的半導體裝置200中的縱型MOSFET為平面型的縱型MOSFET，與第一實施方式的半導體裝置100的大的不同方面在於未在半導體基板內設置溝槽，而在半導體基板表面上積層構成雙向二極體的N型多晶矽層（閘極電極）、P型多晶矽層及N型多晶矽層。以下，雖具體地進行說明，但對與第一實施方式同樣的構成要素標注相同的符號，並對同樣的構成，適當省略重覆的說明。
如圖4所示，本實施方式的半導體裝置200具有半導體基板220，所述半導體基板220包括：N型的高濃度半導體層201（例如，矽單晶基板）及設置在高濃度半導體層201上的比高濃度半導體層201雜質濃度低的N型的漂移區域202（例如，磊晶矽層）。高濃度半導體層201與漂移區域202構成了汲極區域。在半導體基板220的背面設置有汲極電極217。
在半導體基板220的表面設置有：P型的基極區域203、在基極區域203內部並設置在半導體基板220表面的N型的源極區域210、以及自半導體基板220的表面起穿過源極區域210而到達基極區域203的、比基極區域203雜質濃度高的P型的基極接觸區域211。
在半導體基板220上，以在基極區域203的半導體基板220表面部形成通道的方式，經由閘極絕緣膜205而設置有包括N型多晶矽層的閘極電極206。在閘極電極206上，在與半導體基板220垂直的方向上，依次積層有P型多晶矽層207與N型多晶矽層208，藉由該些閘極電極206、P型多晶矽層207、及N型多晶矽層208構成了閘極電極206為其中一端，N型多晶矽層208成為另一端的雙向二極體209。
另外，基極區域203例如藉由如下方式形成：以閘極電極205為遮罩，自半導體基板220的上表面注入P型的雜質，之後以使該雜質擴展至閘極電極205的下部為止的方式使該雜質熱擴散。源極區域210例如藉由以閘極電極205為遮罩，自半導體基板220的上表面注入N型的雜質而形成。基極接觸區域211藉由以在源極區域210的一部分上具有開口的光阻為遮罩，自半導體基板220的上表面注入P型的雜質而形成。
在半導體基板220上除去雙向二極體209的區域，至與雙向二極體209的另一端即N型多晶矽層208的表面相等的高度為止，設置有層間絕緣膜216。在層間絕緣膜216形成有露出各源極區域210及基極接觸區域211的上表面的接觸孔216c。在多晶矽層208及層間絕緣膜216上設置有雙層結構的源極金屬層212的下層源極金屬層212a。下層源極金屬層212a亦形成在接觸孔216c內，與源極區域210的上表面及基極接觸區域211的上表面連接。藉此，雙向二極體209成為作為另一端的N型多晶矽層208與源極區域210電性連接的構成。
在下層源極金屬層212a上，與第一實施方式同樣地，設置有層間絕緣膜113。在與下層源極金屬層212a上的形成源極墊SS的區域對應的區域，與第一實施方式同樣地，設置有與下層源極金屬層212a連接的上層源極金屬層112b。即，藉由下層源極金屬層212a及上層源極金屬層112b構成了源極金屬層212。
另一方面，在與下層源極金屬層212a上的形成閘極墊GG的區域對應的區域，與第一實施方式同樣地，經由層間絕緣膜113而設置有雙層結構的閘極金屬層114的上層閘極金屬層114b。
關於本實施方式中的用以將閘極電極206與外部電性連接的閘極引出部的結構，雖省略圖示，但具有與圖3所示的第一實施方式中的閘極引出部大致相同的結構。即，閘極電極206在自主動區域的端部至場區域的範圍內，被自半導體基板220表面上的閘極絕緣膜205上，引出至場絕緣膜上，與形成於其上的下層閘極金屬層連接。並且，上層閘極金屬層114b以與在場區域B中露出的下層閘極金屬層的上表面連接的方式形成，從而形成包括下層閘極金屬層及上層閘極金屬層114b的閘極金屬層114。
在源極金屬層212及閘極金屬層114上，與第一實施方式同樣地，以使源極金屬層212上表面的一部分及閘極金屬層114上表面的一部分露出而形成源極墊SS及閘極墊GG的方式設置有絕緣膜115。
如此，源極金屬層212與閘極金屬層114跟第一實施方式同樣地，成為分別具有雙層結構，並彼此絕緣的構成。
如以上所說明般，根據本實施方式的半導體裝置200，亦藉由依次在與基板220的垂直方向上設置構成雙向二極體209的N型多晶矽層即閘極電極206、P型多晶矽層207、及N型多晶矽層208，而能夠與第一實施方式同樣地，將雙向二極體209與縱型MOSFET形成在俯視時的相同區域。因此，可確保廣的元件區域。
圖5是用以對本發明的第三實施方式的半導體裝置300中的縱型MOSFET的結構進行說明的剖面圖，是沿圖1的C-C'線的剖面圖。
本實施方式的半導體裝置300中的縱型MOSFET與第一實施方式的縱型MOSFET同樣地，為溝槽型的縱型MOSFET，但與第一實施方式的半導體裝置100的大的不同方面在於不將雙向二極體設置在溝槽內，而設置在下層源極金屬層上。以下，雖具體地進行說明，但對與第一實施方式同樣的構成要素標注相同的符號，並對同樣的構成，適當省略重覆的說明。
如圖5所示，本實施方式的半導體裝置300與第一實施方式同樣地，具有包括構成汲極區域的N型的高濃度半導體層101及N型的漂移區域102、以及P型的基極區域103的半導體基板120。在半導體基板120的背面設置有汲極電極117。
在基極區域103設置有多個溝槽104，在各溝槽104內，自溝槽104底部起至自半導體基板120表面算起的深度d的位置為止，設置有覆蓋溝槽104的內側的底面及側面的閘極絕緣膜305，進而經由閘極絕緣膜305而埋入有包括多晶矽層的閘極電極306。在閘極絕緣膜305及閘極電極306上的溝槽104的剩餘的部分，埋入有層間絕緣膜316。
與第一實施方式同樣地，在與溝槽104的上部外側面鄰接的區域設置有N型的源極區域110，而且，在基極區域103內的鄰接的源極區域間的半導體基板120表面設置有P型的基極接觸區域111。
層間絕緣膜316的上表面、源極區域110的上表面、及基極接觸區域111的上表面齊平，以與該些的上表面相接的方式設置有雙層結構的源極金屬層312的下層源極金屬層312a。
在與下層源極金屬層312a上的形成閘極墊GG的區域對應的區域，設置有包括N型多晶矽層321、P型多晶矽層322、及N型多晶矽層323的雙向二極體309。N型多晶矽層321、P型多晶矽層322、及N型多晶矽層323在與半導體基板120垂直的方向上，依此順序進行配置。
在下層源極金屬層312a上，以至少覆蓋與形成閘極墊GG的區域對應的區域之中除去形成有雙向二極體309的部分的區域，露出與形成源極墊SS的區域對應的區域的方式，設置有層間絕緣膜313。另外，雙向二極體309例如藉由如下方式形成：在下層源極金屬層312a上藉由濺鍍法等形成多晶矽層，反覆進行離子注入，形成N型多晶矽層、P型多晶矽層、N型多晶矽層的積層膜，並對其進行圖案化。而且，層間絕緣膜313例如藉由如下方式形成：在包括雙向二極體309上的下層源極金屬層312a上整個面形成絕緣膜，之後，以使雙向二極體309的N型多晶矽層323的上表面及與形成源極墊SS的區域對應的區域露出的方式進行圖案化。
在與下層源極金屬層312a上的形成源極墊SS的區域對應的區域，以與下層源極金屬層312a連接的方式設置有上層源極金屬層112b。即，藉由下層源極金屬層312a及上層源極金屬層112b構成了源極金屬層312。
另一方面，在與下層源極金屬層312a上的形成閘極墊GG的區域對應的區域，經由層間絕緣膜313及雙向二極體309而設置有雙層結構的閘極金屬層314的上層閘極金屬層314b。
關於本實施方式中的用以將閘極電極306與外部電性連接的閘極引出部的結構，雖省略圖示，但具有與圖3所示的第一實施方式中的閘極引出部大致相同的結構。即，上層閘極金屬層314b在場區域B中，以與露出至形成於層間絕緣膜313的接觸孔內的下層閘極金屬層的上表面連接的方式形成，從而形成包括下層閘極金屬層及上層閘極金屬層314b的閘極金屬層314。
因此，雙向二極體309成為其中一端即N型多晶矽層323經由上層閘極金屬層314b（閘極金屬層314）而電性連接於閘極電極306，另一端即N型多晶矽層321連接於下層源極金屬層312a的構成。
在源極金屬層312及閘極金屬層314上，與第一實施方式同樣地，以使源極金屬層312上表面的一部分及閘極金屬層314上表面的一部分露出而形成源極墊SS及閘極墊GG的方式設置有絕緣膜115。
如此，源極金屬層312與閘極金屬層314跟第一實施方式同樣地，成為分別具有雙層結構，並彼此絕緣的構成。
如以上所說明般，根據本實施方式的半導體裝置300，亦藉由依次在與基板120的垂直方向上設置構成雙向二極體309的N型多晶矽層321、P型多晶矽層322、及N型多晶矽層323，而能夠將雙向二極體309與縱型MOSFET形成在俯視時的相同區域。藉此，可確保廣的元件區域。
圖6是用以對本發明的第四實施方式的半導體裝置400中的縱型MOSFET的結構進行說明的剖面圖，是沿圖1的C-C'線的剖面圖。
本實施方式的半導體裝置400的雙向二極體的結構與第三實施方式的半導體裝置300不同。其他方面與第三實施方式的半導體裝置300大致相同，因此對與第三實施方式同樣的構成要素標注相同的符號，並適當省略重覆的說明。
如圖6所示，在本實施方式的半導體裝置400中，與第三實施方式同樣地，在與下層源極金屬層312a上的形成閘極墊GG的區域對應的區域設置有包括N型多晶矽層421、P型多晶矽層422、及N型多晶矽層423的雙向二極體409。但是，N型多晶矽層421、P型多晶矽層422、及N型多晶矽層423與第三實施方式不同，是在與半導體基板120的表面平行的方向上依此順序進行配置。
以下，對雙向二極體409及其周邊的具體的構成進行說明。
在下層源極金屬層312a之上，以覆蓋與下層源極金屬層312a上的至少形成閘極墊GG的區域對應的區域，露出與形成源極墊SS的區域對應的區域的方式設置有層間絕緣膜424。並且，在層間絕緣膜424上設置有雙向二極體409。
雙向二極體409的N型多晶矽層421經由形成於層間絕緣膜424的接觸孔而連接於下層源極金屬層312a。進而，在層間絕緣膜424上設置有覆蓋雙向二極體409的層間絕緣膜413。另外，雙向二極體409例如藉由如下方式形成：在形成於層間絕緣膜424的接觸孔內及層間絕緣膜424上形成多晶矽層，之後，對該多晶矽層注入N型的雜質，進而，以在成為P型多晶矽層422的區域部上具有開口的光阻為遮罩，注入P型的雜質。
在與下層源極金屬層312a上的形成閘極墊GG的區域對應的區域，經由層間絕緣膜424、雙向二極體409、及層間絕緣膜413而設置有雙層結構的閘極金屬層414的上層閘極金屬層414b。上層閘極金屬層414b經由形成於層間絕緣膜413的接觸孔而與雙向二極體409的N型多晶矽層423連接。
上層閘極金屬層414b與第三實施方式同樣地，具有與圖3所示的第一實施方式中的閘極引出部大致相同的結構。即，上層閘極金屬層414b在場區域B中，以與露出至形成於層間絕緣膜424及層間絕緣膜413的接觸孔內的下層閘極金屬層的上表面連接的方式形成，從而形成包括下層閘極金屬層及上層閘極金屬層414b的閘極金屬層414。
因此，雙向二極體409成為其中一端即N型多晶矽層423經由上層閘極金屬層414b（閘極金屬層414）而電性連接於閘極電極306，另一端即N型多晶矽層421連接於下層源極金屬層312a的構成。
在源極金屬層312及閘極金屬層414上，與第一實施方式同樣地，以使源極金屬層312上表面的一部分及閘極金屬層414上表面的一部分露出而形成源極墊SS及閘極墊GG的方式設置有絕緣膜115。
如此，源極金屬層312與閘極金屬層414跟第一實施方式同樣地，成為分別具有雙層結構，並彼此絕緣的構成。
如以上所說明般，本實施方式的半導體裝置400亦可將雙向二極體409及縱型MOSFET形成在俯視時的相同區域，可獲得與第一實施方式～第三實施方式同樣的效果。
以上，對本發明的實施方式進行了說明，但本發明不限定於所述實施方式，當然可在不脫離本發明的主旨的範圍內進行各種變更。
例如，在所述實施方式中，以第一導電型為N型，第二導電型為P型，具有N型的縱型MOSFET的半導體裝置為例進行了說明，但本發明亦可採用交換導電型而具有P型的縱型MOSFET的半導體裝置。
各實施方式中的雙向二極體的層數並不限於上述三層，亦能夠進而增加，例如為五層、七層。
在所述第三實施方式及第四實施方式中，關於雙向二極體309及雙向二極體409，分別將多晶矽層321、多晶矽層323及多晶矽層421、多晶矽層423設為N型，將多晶矽層322及多晶矽層422設為P型來進行了說明，但亦可將多晶矽層321、多晶矽層323及多晶矽層421、多晶矽層423設為P型，將多晶矽層322及多晶矽層422設為N型。
而且，關於所述第三實施方式及第四實施方式，以具有溝槽型的縱型MOSFET的半導體裝置為例進行了說明，但兩實施方式亦可採用代替溝槽型而具有平面型的縱型MOSFET的半導體裝置。
100、200、300、400‧‧‧半導體裝置
101、201‧‧‧高濃度半導體層
102、202‧‧‧漂移區域
103、203‧‧‧基極區域
104‧‧‧溝槽
105、205、305‧‧‧閘極絕緣膜
106、206、306‧‧‧閘極電極
107、207、322、422‧‧‧P型多晶矽層（多晶矽層）
108、208、321、323、421、423‧‧‧N型多晶矽層（多晶矽層）
109、209、309、409‧‧‧雙向二極體
110、210‧‧‧源極區域
111、211‧‧‧基極接觸區域
112、212、312‧‧‧源極金屬層
112a、212a、312a‧‧‧下層源極金屬層
112b‧‧‧上層源極金屬層
113、116、216、313、316、413、424‧‧‧層間絕緣膜
113c、116c、216c‧‧‧接觸孔
114、214、314、414‧‧‧閘極金屬層
114a‧‧‧下層閘極金屬層
114b、314b、414b‧‧‧上層閘極金屬層
115‧‧‧絕緣膜
117、217‧‧‧汲極電極
118‧‧‧場絕緣膜
120、220‧‧‧半導體基板
d‧‧‧深度
A‧‧‧主動區域
B‧‧‧場區域
GG‧‧‧閘極墊
SS‧‧‧源極墊
圖1是表示本發明的實施方式的半導體裝置的平面結構的圖。
圖2是表示本發明的第一實施方式的半導體裝置的結構的剖面圖，是與圖1所示的半導體裝置的沿C-C'線的剖面對應的圖。
圖3是表示本發明的第一實施方式的半導體裝置的另一剖面圖，是與圖1所示的半導體裝置的沿D-D'線的剖面對應的圖。
圖4是表示本發明的第二實施方式的半導體裝置的結構的剖面圖，是與圖1所示的半導體裝置的沿C-C'線的剖面對應的圖。
圖5是表示本發明的第三實施方式的半導體裝置的結構的剖面圖，是與圖1所示的半導體裝置的沿C-C'線的剖面對應的圖。
圖6是表示本發明的第四實施方式的半導體裝置的結構的剖面圖，是與圖1所示的半導體裝置的沿C-C'線的剖面對應的圖。

Claims (9)

  1. 一種半導體裝置，其特徵在於包括： 半導體基板； 第一導電型的汲極區域及源極區域，設置在所述半導體基板內； 第二導電型的基極區域，設置在所述汲極區域與所述源極區域之間； 第二導電型的基極接觸區域，設置在所述基極區域內，比所述基極區域濃度高； 閘極電極，以在所述基極區域形成通道的方式，設置為經由閘極絕緣膜而與所述基極區域相接； 雙向二極體，以在與所述半導體基板的表面垂直的第一方向上，與所述閘極電極重疊的方式設置，其中一端與所述閘極電極電性連接，另一端與所述源極區域電性連接； 源極金屬層，與所述源極區域、所述基極接觸區域及所述雙向二極體的另一端電性連接；以及 閘極金屬層，與所述閘極電極電性連接，並設置為在所述半導體基板上的至少一部分的區域中，在所述第一方向上，至少一部分與所述源極金屬層重疊。
  2. 如申請專利範圍第1項所述的半導體裝置，其中， 所述閘極電極包括第一導電型的多晶矽層， 所述雙向二極體包括所述閘極電極、設置在所述閘極電極上的第二導電型的第二多晶矽層以及設置在所述第二多晶矽層上的第一導電型的第三多晶矽層， 所述閘極電極、所述第二多晶矽層及所述第三多晶矽層在所述第一方向上依此順序進行配置。
  3. 如申請專利範圍第2項所述的半導體裝置，其中， 所述汲極區域自所述半導體基板的背面起具有規定的厚度並設置在所述半導體基板內， 所述半導體裝置進而包括自所述半導體基板的表面起到達所述汲極區域的上表面的溝槽， 所述閘極絕緣膜覆蓋所述溝槽的內側的底面及側面， 所述閘極電極經由所述閘極絕緣膜而埋入至所述溝槽內。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述第二多晶矽層經由所述閘極絕緣膜而埋入至所述溝槽內。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述第三多晶矽層經由所述閘極絕緣膜而埋入至所述溝槽內。
  6. 如申請專利範圍第2項所述的半導體裝置，其中所述雙向二極體經由所述閘極絕緣膜而設置在所述半導體基板上。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述雙向二極體的其中一端連接於所述閘極金屬層，另一端連接於所述源極金屬層。
  8. 如申請專利範圍第7項所述的半導體裝置，其中， 所述雙向二極體在所述半導體基板上的所述至少一部分的區域中的所述源極金屬層上，包括第一導電型的第一多晶矽層、設置在所述第一多晶矽層上的第二導電型的第二多晶矽層、以及設置在所述第二多晶矽層上的第一導電型的第三多晶矽層， 所述第一多晶矽層、所述第二多晶矽層及所述第三多晶矽層在所述第一方向上依此順序進行配置。
  9. 如申請專利範圍第7項所述的半導體裝置，其中， 所述雙向二極體在所述半導體基板上的所述至少一部分的區域中的所述源極金屬層上，包括第一導電型的第一多晶矽層、與所述第一多晶矽層鄰接設置的第二導電型的第二多晶矽層、以及與所述第二多晶矽層鄰接設置的第一導電型的第三多晶矽層， 所述第一多晶矽層、所述第二多晶矽層及所述第三多晶矽層在與所述半導體基板的表面平行的第二方向上，依此順序進行配置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022059597A1 (ja) 2020-09-17 2022-03-24 ローム株式会社 半導体装置
CN116314341B (zh) * 2023-05-25 2023-08-08 江苏应能微电子股份有限公司 内置esd保护二极管的sgt器件及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220127A (ja) * 1998-02-03 1999-08-10 Sharp Corp 絶縁ゲート型半導体装置及びその製造方法
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6455378B1 (en) * 1999-10-26 2002-09-24 Hitachi, Ltd. Method of manufacturing a trench gate power transistor with a thick bottom insulator
JP4917709B2 (ja) 2000-03-06 2012-04-18 ローム株式会社 半導体装置
JP2002208702A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
JP5309497B2 (ja) * 2007-08-09 2013-10-09 富士電機株式会社 半導体装置
US20090212354A1 (en) 2008-02-23 2009-08-27 Force Mos Technology Co. Ltd Trench moseft with trench gates underneath contact areas of esd diode for prevention of gate and source shortate
JP2009218307A (ja) 2008-03-10 2009-09-24 Fuji Electric Device Technology Co Ltd Ｍｏｓ型半導体装置
JP2010177454A (ja) 2009-01-29 2010-08-12 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP6000513B2 (ja) 2011-02-17 2016-09-28 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置

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