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CN107919327B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底和鳍部，衬底包括相邻NMOS区和PMOS区；在PMOS区衬底内形成N阱，在NMOS区衬底内形成P阱；形成覆盖鳍部部分侧壁的保护侧壁，露出于保护侧壁的鳍部为鳍部第一区域，未露出的为鳍部第二区域；沿垂直于鳍部侧壁的方向去除部分宽度的鳍部第一区域；去除保护侧壁；在含氧氛围下形成隔离结构，且剩余鳍部第一区域在含氧氛围下被氧化；在鳍部上形成栅极结构；在PMOS区栅极结构两侧鳍部内形成第一源漏掺杂区，在NMOS区栅极结构两侧鳍部内形成第二源漏掺杂区。本发明形成隔离结构时完全氧化鳍部第一区域，使鳍部第二区域和衬底通过隔离结构进行隔离，提高了第一源漏掺杂区和P阱、第二源漏掺杂区和N阱的隔离效果。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体器件的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底以及位于所述衬底上多个分立的鳍部，所述衬底包括相邻的NMOS区域和PMOS区域；在所述PMOS区域衬底内形成N型阱区，在所述NMOS区域衬底内形成P型阱区；形成覆盖所述鳍部部分侧壁表面的保护侧壁，其中，露出于所述保护侧壁的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；以所述保护侧壁为掩膜，沿垂直于鳍部侧壁的方向去除部分宽度的所述鳍部第一区域；去除所述保护侧壁；在含氧氛围下，在相邻所述鳍部第二区域之间的衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部第二区域的顶部，且剩余所述鳍部第一区域在所述含氧氛围下被氧化；形成横跨所述鳍部且覆盖部分鳍部顶部表面和侧壁表面的栅极结构；在所述PMOS区域栅极结构两侧的鳍部内形成第一源漏掺杂区，在所述NMOS区域栅极结构两侧的鳍部内形成第二源漏掺杂区。
相应的，本发明还提供半导体结构，包括：衬底，所述衬底包括相邻的NMOS区域和PMOS区域；N型阱区，位于所述PMOS区域衬底内；P型阱区，位于所述NMOS区域衬底内；隔离结构，位于所述衬底上；鳍部，位于所述隔离结构上；栅极结构，横跨所述鳍部且覆盖部分鳍部顶部表面和侧壁表面；第一源漏掺杂区，位于所述PMOS区域栅极结构两侧的鳍部内；第二源漏掺杂区，位于所述NMOS区域栅极结构两侧的鳍部内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明形成覆盖所述鳍部部分侧壁表面的保护侧壁，其中，露出于所述保护侧壁的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域，并以所述保护侧壁为掩膜，沿垂直于鳍部侧壁的方向上去除部分宽度的所述鳍部第一区域；后续在相邻所述鳍部之间的衬底上形成隔离结构时，由于在含氧氛围下形成所述隔离结构，剩余所述鳍部第一区域在所述含氧氛围下被氧化而转化成所述隔离结构的一部分；因此所述鳍部第二区域和衬底之间可以通过所述隔离结构进行隔离，即所述鳍部第二区域和N型阱区、P型阱区之间通过所述隔离结构进行隔离；后续在PMOS区域栅极结构两侧的鳍部内形成第一源漏掺杂区，在NMOS区域栅极结构两侧的鳍部内形成第二源漏掺杂区后，所述隔离结构可以避免所述第一源漏掺杂区经所述N型阱区与所述P型阱区发生穿通，也可以避免所述第二源漏掺杂区经所述P型阱区与所述N型阱区发生穿通，即提高了所述第一源漏掺杂区和P型阱区之间、所述第二源漏掺杂区和N型阱区之间的隔离效果，从而可以使半导体器件的电学性能得到提高。
本发明提供一种半导体结构，所述半导体结构的鳍部位于隔离结构上，即所述鳍部和衬底通过所述隔离结构相隔离，所述隔离结构可以避免第一源漏掺杂区经N型阱区与P型阱区发生穿通，还可以避免第二源漏掺杂区经P型阱区与N型阱区发生穿通，因此所述第一源漏掺杂区和P型阱区之间、所述第二源漏掺杂区和N型阱区之间具有良好的隔离效果，从而可以使半导体器件的电学性能得到提高。
附图说明
图1是一种半导体结构的剖面结构示意图；
图2至图13是本发明半导体结构的形成方法一实施例中各步骤对应的剖面结构示意图；
图14是本发明半导体结构一实施例的剖面结构示意图。
具体实施方式
随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机存储器(Static Random Access Memory，SRAM)、动态随机存储器(Dynamic Random AccessMemory，DRAM)、可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only，EEPROM)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，因此静态随机存储器受到了越来越多的关注。然而静态随机存储器的电学性能仍有待提高，半导体器件的整体性能较差。
现结合一种半导体结构分析半导体器件电学性能差的原因。参考图1，示出了一种静态随机存储器的剖面结构示意图，所述静态随机存储器主要包括上拉(PU，Pull Up)晶体管、下拉(PD，Pull Down)晶体管以及传送门(PG，Pass Gate)晶体管。
相应的，所述半导体结构包括：衬底10以及位于所述衬底10上多个分立的鳍部20，所述衬底10包括上拉晶体管区I、与所述上拉晶体管区I相邻的下拉晶体管区II、以及与所述下拉晶体管区II相邻的传送门晶体管区III；位于所述上拉晶体管区I衬底10内的N型阱区11；位于所述下拉晶体管区II和传送门晶体管区III衬底10内的P型阱区12；位于相邻所述鳍部20之间衬底10上的隔离结构13；横跨所述鳍部20且覆盖部分鳍部20顶部表面和侧壁表面的栅极结构30；位于所述上拉晶体管区I栅极结构30两侧鳍部20内的P型源漏掺杂区21；位于所述下拉晶体管区II栅极结构30两侧鳍部20内以及传送门晶体管区III栅极结构30两侧鳍部20内的N型源漏掺杂区22。
由于所述衬底10和鳍部20为通过初始衬底刻蚀形成，即所述衬底10和鳍部20相连，因此所述P型源漏掺杂区21容易经所述鳍部20和N型阱区11与所述P型阱区12发生穿通现象，同理，所述N型源漏掺杂区22容易经所述鳍部20和P型阱区12与所述N型阱区11发生穿通现象；且由于所述上拉晶体管区I和下拉晶体管区II为相邻区域，所述下拉晶体管的N型源漏掺杂区22更容易与所述N型阱区11发生穿通。所以，所述上拉晶体管的P型源漏掺杂区21与所述P型阱区12的隔离效果、以及所述下拉晶体管的N型源漏掺杂区22与所述N型阱区11的隔离效果较差。
为了解决所述技术问题，本发明形成覆盖所述鳍部部分侧壁表面的保护侧壁，其中，露出于所述保护侧壁的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域，并以所述保护侧壁为掩膜，沿垂直于鳍部侧壁的方向上去除部分宽度的所述鳍部第一区域；后续在相邻所述鳍部之间的衬底上形成隔离结构时，由于在含氧氛围下形成所述隔离结构，剩余所述鳍部第一区域在所述含氧氛围下被氧化而转化成所述隔离结构的一部分；因此所述鳍部第二区域和衬底之间可以通过所述隔离结构进行隔离，即所述鳍部第二区域和N型阱区、P型阱区之间通过所述隔离结构进行隔离；后续在PMOS区域栅极结构两侧的鳍部内形成第一源漏掺杂区，在NMOS区域栅极结构两侧的鳍部内形成第二源漏掺杂区后，所述隔离结构可以避免所述第一源漏掺杂区经所述N型阱区与所述P型阱区发生穿通，也可以避免所述第二源漏掺杂区经所述P型阱区与所述N型阱区发生穿通，即提高了所述第一源漏掺杂区和P型阱区之间、所述第二源漏掺杂区和N型阱区之间的隔离效果，从而可以使半导体器件的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图13是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图2，提供衬底100以及位于所述衬底100上多个分立的鳍部(未标示)，所述衬底100包括相邻的NMOS区域(未标示)和PMOS区域I。
所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100用于形成SRAM(Static Random Access Memory，SRAM)晶体管。因此所述NMOS区域衬底100为后续形成下拉(PD，Pull Down)晶体管和传送门(PG，Pass Gate)晶体管提供工艺平台，所述PMOS区域I衬底100为后续形成上拉(PU，Pull Up)晶体管提供工艺平台。
具体地，所述NMOS区域衬底100包括用于形成下拉晶体管的第一NMOS区域II以及用于形成传送门晶体管的第二NMOS区域III，其中所述第一NMOS区域II位于所述PMOS区域I和第二NMOS区域III之间。
相应的，位于所述PMOS区域I衬底100上的鳍部为第一鳍部110，位于所述第一NMOS区域II衬底100上的鳍部为第二鳍部120，位于所述第二NMOS区域III衬底100上的鳍部为第三鳍部130。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110、第二鳍部120和第三鳍部130的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的第一硬掩膜层200；以所述第一硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部。
本实施例中，所述鳍部的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的侧壁还能够与衬底表面相垂直，即鳍部的顶部尺寸等于底部尺寸。
本实施例中，形成所述衬底100和鳍部后，保留位于鳍部顶部的第一硬掩膜层200。所述第一硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述第一硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部顶部的作用。
继续参考图2，在所述PMOS区域I衬底100内形成N型阱区103，在所述NMOS区域衬底100内形成P型阱区102。
本实施例中，通过对所述PMOS区域I衬底100进行N型离子掺杂工艺，形成所述N型阱区103，所述N型离子包括磷离子或砷离子；通过对所述NMOS区域衬底100进行P型离子掺杂工艺，形成所述P型阱区102，所述P型离子包括硼离子或铟离子。
其中，所述NMOS区域衬底100包括第一NMOS区域II和第二NMOS区域III，相应的，形成P型阱区102的步骤中，在所述第一NMOS区域II和第二NMOS区域III衬底100内形成所述P型阱区102。
需要说明的是，本实施例中，在形成所述衬底100和鳍部后，形成所述N型阱区103和P型阱区102。在其他实施例中，还可以在形成所述衬底和鳍部之前，分别对PMOS区域对应的初始衬底进行N型离子掺杂工艺，对NMOS区域对应的初始衬底进行P型离子掺杂工艺，以形成所述N型阱区和P型阱区。
结合参考图3至图5，形成覆盖所述鳍部部分侧壁表面的保护侧壁221(如图5所示)，其中，露出于所述保护侧壁221的鳍部(未标示)作为鳍部第一区域(未标示)，未露出的鳍部作为鳍部第二区域(未标示)。
所述保护侧壁221用于对部分所述鳍部起到保护作用，在后续刻蚀工艺中，避免被所述保护侧壁221覆盖的部分鳍部受到刻蚀损耗，从而使得所述刻蚀工艺对露出于所述保护侧壁221的鳍部进行刻蚀。
所述保护侧壁221的材料与所述鳍部的材料不相同，在后续刻蚀工艺中，所述刻蚀工艺对所述鳍部的刻蚀速率远大于对所述保护侧壁221的刻蚀速率，从而可以使被所述保护侧壁221覆盖的鳍部第二区域免受刻蚀损耗。本实施例中，所述保护侧壁221的材料为氮化硅。在其他实施例中，所述保护侧壁的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
需要说明的是，所述保护侧壁221的厚度不宜过小，也不宜过大。如果所述厚度过小，在后续刻蚀工艺中，所述保护侧壁221对所述鳍部第二区域的保护效果不明显，所述鳍部第二区域容易受到刻蚀损耗；如果所述厚度过大，容易增加后续去除所述保护侧壁221的工艺难度。为此，本实施例中，所述保护侧壁221的厚度为
Figure BDA0001128006850000071
至
Figure BDA0001128006850000072
具体地，形成覆盖所述鳍部部分侧壁表面的保护侧壁221的步骤包括：在相邻所述鳍部之间的衬底100上形成填充层210(如图3所示)，所述填充层210覆盖所述鳍部的部分侧壁；形成保形覆盖所述鳍部顶部和侧壁的保护膜220(如图4所示)，所述保护膜220还覆盖所述填充层210顶部；在所述第二NMOS区域III的保护膜220上形成图形层230；以所述图形层230为掩膜，去除所述第一鳍部110(如图4所示)顶部、第二鳍部120(如图4所示)顶部和填充层210上的保护膜220，剩余所述保护膜220形成所述保护侧壁221；形成所述保护侧壁221后，去除暴露出的所述填充层210。
本实施例中，所述鳍部顶部形成有第一硬掩膜层200，相应的，去除所述第一鳍部110顶部、第二鳍部120顶部和填充层210上的保护膜220的步骤中，去除所述第一硬掩膜层200顶部和填充层210上的保护膜220。
本实施例中，所述填充层210的材料为底部抗反射层(Bottom Anti-ReflectiveCoating，BARC)材料；形成所述填充层210的步骤包括：采用旋转涂覆工艺在相邻所述鳍部之间的衬底100上形成填充材料层，所述填充材料层的顶部高于所述第一硬掩膜层200顶部；采用化学机械研磨工艺，去除高于所述第一硬掩膜层200顶部的填充材料层；回刻蚀部分厚度的剩余填充材料层，形成填充层210。
在其他实施例中，所述填充层的材料还可以为有机介电层(Organic DielectricLayer，ODL)材料或深紫外光吸收层(Deep UV Light Absorbing Oxide，DUO)材料。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
本实施例中，采用灰化的方式去除暴露出的所述填充层210，以降低对所述衬底100的损伤，提高所形成半导体结构的性能。
本实施例中，所述图形层230的材料为光刻胶。通过曝光显影工艺，在所述第二NMOS区域III的保护膜220上形成所述图形层230。
本实施例中，形成所述保护膜220的工艺为原子层沉积工艺。具体地，所述保护膜220的材料为氮化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含Si和N的前驱体，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，前驱体的气体总流量为1500sccm至4000sccm，沉积次数为15次至100次。
其中，当工艺温度低于400摄氏度时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述保护膜220的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述保护膜220的形成效率；当所述工艺温度高于600摄氏度时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述保护膜220的纯度和台阶覆盖性，最终降低所述保护膜220的形成质量。
基于所述设定的工艺温度，将腔室压强、气体总流量和沉积次数设定在合理范围值内，从而保证所述保护膜220的高纯度和良好台阶覆盖性，并使形成的保护膜220满足目标厚度值，进而提高所述保护膜220的形成质量。
本实施例中，采用等离子体干法刻蚀工艺，去除所述第一硬掩膜层200顶部和填充层210上的保护膜220，以形成所述保护侧壁221；形成所述保护侧壁221后，露出于所述保护侧壁221的第一鳍部110作为第一鳍部第一区域112(如图5所示)，未露出的第一鳍部110作为第一鳍部第二区域111(如图5所示)；露出于所述保护侧壁221的第二鳍部120作为第二鳍部第一区域122(如图5所示)，未露出的第二鳍部120作为第二鳍部第二区域121(如图5所示)。
需要说明的是，由于所述第二NMOS区域III位于所述第一NMOS区域II远离所述PMOS区域I的一侧，后续形成源漏掺杂区后，所形成传送门晶体管的源漏掺杂区与所述N型阱区103之间发生穿通的可能性较小，因此本实施例中，在所述第二NMOS区域III的保护膜220上形成图形层230，以保留所述第二NMOS区域III的填充层210；在后续的刻蚀工艺中，所述第二NMOS区域III的图形层230、保护侧壁221和填充层210用于对所述第三鳍部130起到保护作用，避免所述第三鳍部130受到刻蚀损耗。
还需要说明的是，后续步骤还包括：沿垂直于鳍部侧壁的方向去除部分宽度的所述鳍部第一区域，从而在后续形成隔离结构的步骤中氧化剩余所述鳍部第一区域，将剩余所述鳍部第一区域转化成隔离材料且成为隔离结构的一部分，以实现所述鳍部第二区域和所述衬底100之间的隔离作用。
因此，所述鳍部第一区域的高度不宜过小，也不宜过大。如果所述鳍部第一区域的高度过小，去除部分宽度的鳍部第一区域后，剩余所述鳍部第一区域难以支撑位于所述鳍部第一区域顶部的鳍部第二区域，容易导致所述鳍部第二区域发生倒塌，且后续形成隔离结构后，相应剩余所述鳍部第一区域转化而成的隔离材料的厚度较小，所述隔离材料对所述鳍部第二区域和所述衬底100之间的隔离效果不明显；如果所述鳍部第一区域的高度过大，则所述鳍部第二区域的高度相应过小，而后续还需在所述鳍部第二区域上形成栅极结构，在所述栅极结构两侧的鳍部第二区域内形成源漏掺杂区，因此容易对半导体器件的电学性能产生不良影响。
为此，本实施例中，所述鳍部第一区域的高度占所述鳍部总高度的比例为20％至30％，也就是说，所述第一鳍部第一区域112占所述第一鳍部110总高度的比例为20％至30％，所述第二鳍部第一区域122占所述第二鳍部120总高度的比例为20％至30％。
参考图6，以所述保护侧壁221为掩膜，沿垂直于鳍部侧壁的方向去除部分宽度的所述鳍部第一区域。
通过去除部分宽度的所述鳍部第一区域，使得所述鳍部第一区域沿垂直于鳍部侧壁的方向上的宽度尺寸较小，后续在含氧氛围下形成隔离结构时，可以实现完全氧化剩余所述鳍部第一区域的效果，也就是说，后续形成隔离结构时可以将材料为硅的所述鳍部第一区域全部氧化成氧化硅材料，所述氧化硅材料作为隔离结构的一部分，可以对所述鳍部第二区域和衬底100之间起到隔离作用。
具体地，沿垂直于鳍部侧壁的方向去除部分宽度的所述鳍部第一区域的步骤包括：以所述保护侧壁221和图形层230为掩膜，沿垂直于鳍部侧壁的方向上去除部分宽度的所述第一鳍部第一区域112和第二鳍部第一区域122。
本实施例中，采用湿法刻蚀工艺，去除部分宽度的所述第一鳍部第一区域112和第二鳍部第一区域122。所述第一鳍部第一区域112和第二鳍部第一区域122的材料为硅，所述湿法刻蚀工艺相应所采用的刻蚀溶液为四甲基氢氧化氨溶液(TMAH溶液)。在其他实施例中，所述湿法刻蚀工艺还可以采用氢氧化铵(NH4OH)溶液。
需要说明的是，去除部分宽度的所述第一鳍部第一区域112和第二鳍部第一区域122的步骤中，去除量不宜过少，也不宜过多。如果去除量过少，即剩余所述第一鳍部第一区域112和第二鳍部第一区域122过多，容易导致后续形成隔离结构时难以完全氧化剩余所述第一鳍部第一区域112和第二鳍部第一区域122；如果去除量过多，容易导致剩余所述第一鳍部第一区域112难以对所述第一鳍部第二区域111起到支撑作用，所述第二鳍部第一区域122难以对所述第二鳍部第二区域121起到支撑所用，所述第一鳍部第二区域111和第二鳍部第二区域121容易发生倒塌现象；且考虑到所述第一鳍部110(如图4所示)的顶部尺寸小于底部尺寸、所述第二鳍部120(如图4所示)的顶部尺寸小于底部尺寸，因此，本实施例中，沿垂直于鳍部侧壁的方向上，去除量为所述鳍部第一区域顶部宽度的60％至70％，也就是说，所述第一鳍部第一区域112的去除量为所述第一鳍部第一区域112顶部宽度的60％至70％，所述第二鳍部第一区域122的去除量为所述第二鳍部第一区域122顶部宽度的60％至70％。
为了控制去除量的同时，能够控制制造效率和刻蚀稳定性，所述湿法刻蚀工艺的参数也需控制在合理范围内。本实施例中，所述湿法刻蚀工艺的工艺温度为20℃至120℃，工艺时间为20s至500s。
结合参考图7，本实施例中，去除部分宽度的所述第一鳍部第一区域112和第二鳍部第一区域122后，所述形成方法还包括：去除所述图形层230(如图6所示)和剩余填充层210(如图6所示)。
本实施例中，采用灰化工艺去除所述图形层230和剩余填充层210。在其他实施例中，还可以采用湿法刻蚀工艺去除所述图形层和剩余填充层。
参考图8，去除所述保护侧壁221(如图7所示)。
本实施例中，采用湿法刻蚀工艺去除所述保护侧壁221。所述保护侧壁221的材料为氮化硅，所述湿法刻蚀工艺相应所采用的刻蚀溶液为磷酸溶液。
需要说明的是，由于位于所述鳍部顶部上的第一硬掩膜层200厚度大于所述保护侧壁221的厚度，因此去除所述保护侧壁221后，所述鳍部顶部上还保留剩余第一硬掩膜层200。
结合参考图9和图10，在含氧氛围下，在相邻所述鳍部第二区域(未标示)之间的衬底100上形成隔离结构104(如图10所示)，所述隔离结构104的顶部低于所述鳍部第二区域的顶部，且剩余所述鳍部第一区域在所述含氧氛围下被氧化。
所述隔离结构104作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构104的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，在相邻所述鳍部第二区域之间的衬底100上形成隔离结构104的步骤包括：采用流动性化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)，在相邻所述鳍部之间的衬底100上形成前驱隔离膜101(如图9所示)，所述前驱隔离膜101顶部高于所述第一硬掩膜层200顶部；对所述前驱隔离膜101进行固化退火处理，将所述前驱隔离膜101固化成隔离膜；采用平坦化工艺，去除高于所述第一硬掩膜层200顶部的隔离膜；回刻蚀部分厚度的剩余隔离膜，形成隔离结构104，所述隔离结构104的顶部低于所述鳍部第二区域的顶部；去除所述第一硬掩膜层200。
通过所述流动性化学气相沉积工艺，使得形成的隔离结构104在所述鳍部之间拐角处的填充效果较好。在其他实施例中，还可以采用高纵宽比化学气相沉积工艺(HARPCVD)形成所述前驱隔离膜。
本实施例中，所述隔离结构104的材料为氧化硅，所述流动性化学气相沉积工艺的步骤包括：在所述衬底100上沉积包含Si、H、N和O的薄膜前驱体；对所述薄膜前驱体进行紫外光照射，使Si-H键断开；在紫外光照射后，对所述薄膜前驱体进行水汽退火处理，使Si与O反应形成前驱隔离膜101。
本实施例中，沉积所述薄膜前驱体的工艺温度为50℃至90℃；所述水汽退火处理的工艺参数包括：退火温度为400℃至800℃，退火时间为15分钟至120分钟；所述固化退火处理的工艺为快速热退火工艺，退火温度为900℃至1050℃，退火时间为10分钟至40分钟，压强为一个标准大气压。
需要说明的是，对所述薄膜前驱体进行水汽退火处理的过程中，还促进O与鳍部第一区域的Si发生反应，形成氧化硅。而由于沿垂直于鳍部侧壁的方向上，剩余所述鳍部第一区域的宽度尺寸较小，因此所述水汽退火处理可以完全氧化剩余所述鳍部第一区域，将材料为硅的所述鳍部第一区域氧化成氧化硅材料，即所述第一鳍部第一区域112(如图8所示)和第二鳍部第一区域122(如图8所示)被氧化成氧化硅材料，所述转化而成的氧化硅材料作为后续所形成隔离结构104的一部分；相应的，形成所述隔离结构104后，所述第一鳍部第二区域111以及第二鳍部第二区域121和所述衬底100之间通过所述隔离结构104进行隔离。
本实施例中，采用化学机械研磨工艺，去除高于所述第一硬掩膜层200顶部的隔离膜；采用湿法刻蚀工艺、干法刻蚀工艺、或湿法刻蚀和干法刻蚀相结合的工艺，回刻蚀部分厚度的剩余隔离膜；采用湿法刻蚀工艺去除所述第一硬掩膜层200，所述第一硬掩膜层200的材料为氮化硅，所述湿法刻蚀工艺相应所采用的刻蚀溶液为磷酸溶液。
本实施例中，回刻蚀部分厚度的剩余隔离膜形成所述隔离结构104后，所述隔离结构104的顶部与所述鳍部第二区域的底部齐平。在其他实施例中，所述隔离结构的顶部还可以高于所述鳍部第二区域的底部，即所述隔离结构还覆盖部分所述鳍部第二区域的侧壁。
参考图11，形成横跨所述鳍部(未标示)且覆盖部分鳍部顶部表面和侧壁表面的栅极结构140。
本实施例中，所述栅极结构140为伪栅结构(Dummy Gate)，所述栅极结构140为后续形成金属栅极结构占据空间位置。
具体地，形成所述栅极结构140的工艺步骤包括：在所述隔离结构104上形成伪栅膜，所述伪栅膜横跨所述鳍部，且覆盖鳍部顶部表面和侧壁表面；在所述伪栅膜表面形成图形化的第二硬掩膜层(图未示)，所述第二硬掩膜层定义出待形成的栅极结构140的图形；以所述第二硬掩膜层为掩膜，图形化所述伪栅膜，在所述PMOS区域I隔离结构104顶部、第一NMOS区域II隔离结构104顶部以及第二NMOS区域III隔离结构104顶部形成栅极结构140；去除所述第二硬掩膜层。
具体地，所述PMOS区域I的栅极结构140横跨所述第一鳍部第二区域111且覆盖部分第一鳍部第二区域111顶部表面和侧壁表面，所述第一NMOS区域II的栅极结构140横跨所述第二鳍部第二区域121且覆盖部分第二鳍部第二区域121顶部表面和侧壁表面，所述第二NMOS区域III的栅极结构140横跨所述第三鳍部130且覆盖部分第三鳍部130顶部表面和侧壁表面。
所述栅极结构140为单层结构或叠层结构。所述栅极结构140包括伪栅层；或者所述栅极结构140包括伪氧化层以及位于所述伪氧化层上的伪栅层；其中，伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，伪氧化层的材料为氧化硅或氮氧化硅。
在另一实施例中，所述栅极结构还可以为金属栅极结构。所述栅极结构包括栅介质层以及位于栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
继续参考图11，需要说明的是，形成所述栅极结构140后，所述形成方法还包括：在所述鳍部顶部和侧壁上形成掩膜层150，所述掩膜层150还位于所述栅极结构140顶部和侧壁上，且还位于所述隔离结构104上。
可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述掩膜层150。本实施例中，采用原子层沉积工艺形成所述掩膜层150。
所述掩膜层150的作用包括：一方面，后续刻蚀所述PMOS区域I栅极结构140两侧部分厚度的第一鳍部第二区域111时，所述掩膜层150对所述NMOS区域起到保护作用；另一方面，后续在所述PMOS区域II栅极结构140两侧的第一鳍部第二区域111内进行外延生长工艺时，所述掩膜层150对所述第二鳍部第二区域121和第三鳍部130起到保护作用，避免在所述第二鳍部第二区域121和第三鳍部130上进行外延生长工艺。
所述掩膜层150的材料与鳍部的材料不同，所述掩膜层150的材料与所述隔离结构104的材料也不相同。本实施例中，所述掩膜层150的材料为氮化硅。在其他实施例中，所述掩膜层的材料还可以为氧化硅、氮化硼或氮氧化硅。
参考图12，在所述PMOS区域I栅极结构140两侧的鳍部内形成第一源漏掺杂区161。
本实施例中，在所述PMOS区域I栅极结构140两侧的第一鳍部第二区域111内形成所述第一源漏掺杂区161。
具体地，形成所述第一源漏掺杂区161的步骤包括：去除位于所述PMOS区域I栅极结构140两侧第一鳍部第二区域111顶部上的掩膜层150，还去除所述PMOS区域I栅极结构140两侧部分厚度的第一鳍部第二区域111，在所述第一鳍部第二区域111内形成第一凹槽(图未示)；采用选择性外延生长工艺，在所述第一凹槽内形成第一应力层；在所述第一应力层内形成所述第一源漏掺杂区161。
本实施例中，采用干法刻蚀工艺去除所述掩膜层150，在刻蚀去除所述掩膜层150的过程中，还去除位于PMOS区域I栅极结构140顶部上以及部分隔离结构104上的掩膜层150；在所述PMOS区域I栅极结构140两侧的第一鳍部第二区域111顶部被暴露出来后，继续刻蚀部分厚度的第一鳍部第二区域111，形成所述第一凹槽。
需要说明的是，本实施例中，为了增加后续在所述第一凹槽内形成的第一应力层的体积，在刻蚀部分厚度第一鳍部第二区域111的同时，还刻蚀位于所述第一鳍部第二区域111侧壁上的掩膜层150，使得形成第一凹槽后位于所述第一鳍部第二区域111侧壁上的掩膜层150顶部与所述第一鳍部第二区域111顶部齐平。
本实施例中，形成第一应力层后，对所述第一应力层进行离子掺杂工艺，以形成所述第一源漏掺杂区161。所述第一应力层的材料为SiGe或SiGeB，所述第一应力层的形状为“∑形”，所述第一应力层为后续所形成上拉晶体管的沟道区提供压应力作用，从而提高上拉晶体管的载流子迁移率。对所述第一应力层进行离子掺杂工艺的步骤中，掺杂离子为P型离子，例如为B、Ga或In，所述第一源漏掺杂区161的顶部高于所述第一凹槽的顶部。在其他实施例中，还可以在形成所述第一应力层的过程中，原位自掺杂P型离子以形成所述第一源漏掺杂区。
参考图13，在所述NMOS区域(未标示)栅极结构140两侧的鳍部(未标示)内形成第二源漏掺杂区162。
本实施例中，在所述第一NMOS区域II栅极结构140两侧的第二鳍部第二区域121内、在所述第二NMOS区域III栅极结构140两侧的第三鳍部130内形成所述第二源漏掺杂区162。
具体地，形成所述第二源漏掺杂区162的步骤包括：去除位于所述第一NMOS区域II栅极结构140两侧第二鳍部第二区域121顶部上、位于所述第二NMOS区域III栅极结构140两侧第三鳍部130顶部上的掩膜层150，且还去除部分厚度的第二鳍部第二区域121和第三鳍部130，在所述第二鳍部第二区域121内和第三鳍部130内形成第二凹槽(图未示)；采用选择性外延生长工艺，在所述第二凹槽内形成第二应力层；在所述第二应力层内形成所述第二源漏掺杂区162。
本实施例中，采用干法刻蚀工艺去除所述掩膜层150，还刻蚀去除位于第一NMOS区域II和第二NMOS区域III栅极结构140顶部上以及部分隔离结构104上的掩膜层150；在所述第一NMOS区域II栅极结构140两侧的第二鳍部第二区域121顶部和第二NMOS区域III栅极结构140两侧的第三鳍部130顶部被暴露出来后，继续刻蚀部分厚度的第二鳍部第二区域121和第三鳍部130，形成所述第二凹槽。
需要说明的是，本实施例中，为了增加后续在所述第二凹槽内形成的第二应力层的体积，在刻蚀部分厚度的第二鳍部第二区域121和第三鳍部130的同时，还刻蚀位于所述第二鳍部第二区域121和第三鳍部130侧壁上的掩膜层150，使得形成第二凹槽后位于所述第二鳍部第二区域121和第三鳍部130侧壁上的掩膜层150顶部与所述第二鳍部第二区域121和第三鳍部130顶部齐平。
本实施例中，形成第二应力层后，对所述第二应力层进行离子掺杂工艺，以形成所述第二源漏掺杂区162。所述第二应力层的材料为SiC、SiP或SiCP，所述第二应力层的形状为“U形”，所述第二应力层为后续所形成下拉晶体管和传送门晶体管的沟道区提供拉应力作用，从而提高下拉晶体管和传送门晶体管的载流子迁移率。对所述第二应力层进行离子掺杂工艺的步骤中，掺杂离子为N型离子，例如为P、As或Sb，所述第二源漏掺杂区162的顶部高于所述第二凹槽的顶部。在其他实施例中，还可以在形成所述第二应力层的过程中，原位自掺杂N型离子以形成所述第二源漏掺杂区。
需要说明的是，本实施例中，先形成所述第一源漏掺杂区161(如图13所示)，再形成所述第二源漏掺杂区162(如图14所示)，在另一实施例中，还可以先形成所述第二源漏掺杂区，再形成所述第一源漏掺杂区。
本实施例中，形成所述隔离结构104(如图10所示)时，完全氧化所述第一鳍部第一区域112(如图8所示)和第二鳍部第一区域122(如图8所示)，将硅材料转化成隔离结构104材料，因此所述第一鳍部第二区域111(如图10所示)和第二鳍部第二区域121(如图10所示)和衬底100之间通过所述隔离结构104进行隔离，即所述第一鳍部第二区域111和N型阱区103(如图10所示)之间、所述第二鳍部第二区域121和P型阱区102(如图10所示)之间通过所述隔离结构104进行隔离；形成所述第一源漏掺杂区161(如图13所示)和第二源漏掺杂区162(如图13所示)后，所述隔离结构104可以避免所述第一源漏掺杂区161经所述N型阱区103与所述P型阱区102发生穿通，也可以避免所述第二源漏掺杂区162经所述P型阱区102与所述N型阱区103发生穿通，即提高了所述第一源漏掺杂区161和P型阱区102之间、所述第二源漏掺杂区162和N型阱区103之间的隔离效果，从而可以使半导体器件的电学性能得到提高。
参考图14，相应的，本发明还提供一种半导体结构，包括：
衬底300，所述衬底300包括相邻的NMOS区域(未标示)和PMOS区域I；N型阱区303，位于所述PMOS区域I衬底300内；P型阱区302，位于所述NMOS区域衬底300内；隔离结构304，位于所述衬底300上；鳍部(未标示)，位于所述隔离结构304上；栅极结构340，横跨所述鳍部且覆盖部分鳍部顶部表面和侧壁表面；第一源漏掺杂区361，位于所述PMOS区域I栅极结构340两侧的鳍部内；第二源漏掺杂区362，位于所述NMOS区域栅极结构340两侧的鳍部内。
本实施例中，所述半导体结构为SRAM(Static Random Access Memory，SRAM)晶体管。因此位于所述PMOS区域I衬底300上的晶体管为上拉(PU，Pull Up)晶体管；所述NMOS区域衬底300包括第二NMOS区域III，以及位于所述PMOS区域I和第二NMOS区域III之间的第一NMOS区域II，位于所述第一NMOS区域II衬底300上的晶体管为下拉(PD，Pull Down)晶体管，位于所述第二NMOS区域III衬底300上的晶体管为传送门(PG，Pass Gate)晶体管。
相应的，位于所述PMOS区域I衬底300上的鳍部为第一鳍部311，位于所述第一NMOS区域II衬底300上的鳍部为第二鳍部312，位于所述第二NMOS区域III衬底300上的鳍部为第三鳍部330。
本实施例中，所述衬底300为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底300的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部311、第二鳍部312和第三鳍部330的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离结构304作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构304的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述隔离结构304的顶部与所述第一鳍部311和第二鳍部312的底部齐平。在其他实施例中，所述隔离结构的顶部还可以高于所述第一鳍部和第二鳍部的底部，即所述隔离结构还可以覆盖所述第一鳍部和第二鳍部的部分侧壁。
本实施例中，所述第一鳍部311和第二鳍部312与所述衬底300之间通过所述隔离结构304进行隔离，即所述第一鳍部311和第二鳍部312与所述衬底300不相连；所述第三鳍部330位于所述隔离结构304内且与所述衬底300相连，所述隔离结构304覆盖所述第三鳍部330的部分侧壁。
本实施例中，所述栅极结构340为金属栅极结构。所述栅极结构340包括栅介质层以及位于栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
具体地，所述PMOS区域I的栅极结构340横跨所述第一鳍部311且覆盖部分第一鳍部311顶部表面和侧壁表面，所述第一NMOS区域II的栅极结构340横跨所述第二鳍部312且覆盖部分第二鳍部312顶部表面和侧壁表面，所述第二NMOS区域III的栅极结构340横跨所述第三鳍部330且覆盖部分第三鳍部330顶部表面和侧壁表面。
需要说明的是，所述半导体结构还包括：位于所述栅极结构340两侧的第一鳍部311侧壁、第二鳍部312侧壁和第三鳍部330侧壁上的掩膜层350，所述掩膜层350用于在形成所述第一源漏掺杂区361和第二源漏掺杂区362的工艺过程中，对所述第一鳍部311侧壁、第二鳍部312侧壁和第三鳍部330侧壁起到保护作用，避免在所述第一鳍部311侧壁、第二鳍部312侧壁和第三鳍部330侧壁上进行外延生长工艺。
所述掩膜层350的材料与鳍部的材料不同，所述掩膜层350的材料与所述隔离结构304的材料也不相同。本实施例中，所述掩膜层350的材料为氮化硅。在其他实施例中，所述掩膜层的材料还可以为氧化硅、氮化硼或氮氧化硅。
本实施例中，位于所述PMOS区域I衬底300上的晶体管为上拉晶体管，位于所述第一NMOS区域II衬底300上的晶体管为下拉晶体管，位于所述第二NMOS区域III衬底300上的晶体管为传送门晶体管，因此，所述第一源漏掺杂区361的掺杂离子为P型离子，例如为B、Ga或In；所述第二源漏掺杂区362的掺杂离子为N型离子，例如为P、As或Sb。
需要说明的是，所述半导体结构还包括：位于所述PMOS区域I栅极结构340两侧第一鳍部311内的第一应力层(图未示)，所述第一源漏掺杂区361位于所述第一应力层内；位于所述第一NMOS区域II栅极结构340两侧第二鳍部312内、所述第二NMOS区域III栅极结构340两侧第三鳍部330内的第二应力层(图未示)，所述第二源漏掺杂区362位于所述第二应力层内。
本实施例中，所述第一应力层的材料为SiGe或SiGeB，所述第一应力层的形状为“∑形”，所述第一应力层为所述上拉晶体管的沟道区提供压应力作用，从而提高上拉晶体管的载流子迁移率；所述第二应力层的材料为SiC、SiP或SiCP，所述第二应力层的形状为“U形”，所述第二应力层为所述下拉晶体管和传送门晶体管的沟道区提供拉应力作用，从而提高下拉晶体管和传送门晶体管的载流子迁移率。
本实施例所述半导体结构中，第一鳍部311和第二鳍部312位于所述隔离结构304上，所述隔离结构304对所述第一鳍部311、第二鳍部312和衬底300之间起到隔离作用，所述隔离结构304可以避免所述第一源漏掺杂区361经N型阱区303与P型阱区302发生穿通，还可以避免所述第二源漏掺杂区362经P型阱区302与N型阱区303发生穿通，因此所述第一源漏掺杂区361和P型阱区302之间、所述第二源漏掺杂区362和N型阱区303之间具有良好的隔离效果，从而可以使半导体器件的电学性能得到提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底以及位于所述衬底上多个分立的鳍部，所述衬底包括相邻的NMOS区域和PMOS区域；
在所述PMOS区域衬底内形成N型阱区，在所述NMOS区域衬底内形成P型阱区；
形成覆盖所述鳍部部分侧壁表面的保护侧壁，其中，露出于所述保护侧壁的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；
以所述保护侧壁为掩膜，沿垂直于鳍部侧壁的方向去除部分宽度的所述鳍部第一区域；
去除所述保护侧壁；
在含氧氛围下，在相邻所述鳍部第二区域之间的衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部第二区域的顶部，且剩余所述鳍部第一区域在所述含氧氛围下被氧化；
形成横跨所述鳍部且覆盖部分鳍部顶部表面和侧壁表面的栅极结构；
在所述PMOS区域栅极结构两侧的鳍部内形成第一源漏掺杂区，在所述NMOS区域栅极结构两侧的鳍部内形成第二源漏掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护侧壁的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护侧壁的厚度为
Figure FDA0002566578410000012
至
Figure FDA0002566578410000011
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍部第一区域的高度占所述鳍部总高度的比例为20％至30％。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于鳍部侧壁的方向去除部分宽度鳍部第一区域的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液或氢氧化铵溶液。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所采用的刻蚀溶液为四甲基氢氧化氨溶液，所述湿法刻蚀工艺的参数包括：工艺温度为20℃至120℃，工艺时间为20s至500s。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于鳍部侧壁的方向去除部分宽度的所述鳍部第一区域的步骤中，去除量为所述鳍部第一区域顶部宽度的60％至70％。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述保护侧壁的工艺为湿法刻蚀工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述保护侧壁的材料为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料为氧化硅、氮化硅或氮氧化硅。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在相邻所述鳍部第二区域之间的衬底上形成隔离结构的步骤包括：采用流动性化学气相沉积工艺，在相邻所述鳍部之间的衬底上形成前驱隔离膜，所述前驱隔离膜顶部高于所述鳍部第二区域顶部；
对所述前驱隔离膜进行退火处理，将所述前驱隔离膜固化成隔离膜；
采用平坦化工艺，去除高于所述鳍部第二区域顶部的隔离膜；
去除部分厚度的剩余隔离膜，暴露出所述鳍部第二区域顶部以及部分侧壁，形成隔离结构。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料为氧化硅，所述流动性化学气相沉积工艺的步骤包括：在相邻所述鳍部之间的衬底上沉积包含Si、H、N和O的薄膜前驱体；
对所述薄膜前驱体进行紫外光照射，使Si-H键断开；
在紫外光照射后，对所述薄膜前驱体进行水汽退火处理，使Si与O反应形成前驱隔离膜。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底用于形成SRAM晶体管；
提供衬底的步骤中，所述PMOS区域衬底用于形成上拉晶体管，所述NMOS区域衬底包括用于形成下拉晶体管的第一NMOS区域以及用于形成传送门晶体管的第二NMOS区域，其中所述第一NMOS区域位于所述PMOS区域和第二NMOS区域之间；
提供鳍部的步骤中，位于所述PMOS区域衬底上的鳍部为第一鳍部，位于所述第一NMOS区域衬底上的鳍部为第二鳍部，位于所述第二NMOS区域衬底上的鳍部为第三鳍部。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成覆盖所述鳍部部分侧壁表面的保护侧壁的步骤包括：在相邻所述鳍部之间的衬底上形成填充层，所述填充层覆盖所述鳍部的部分侧壁；
形成保形覆盖所述鳍部顶部和侧壁的保护膜，所述保护膜还覆盖所述填充层顶部；
在所述第二NMOS区域的保护膜上形成图形层；
以所述图形层为掩膜，去除所述第一鳍部顶部、第二鳍部顶部和填充层上的保护膜，剩余保护膜形成所述保护侧壁；
形成所述保护侧壁后，去除暴露出的所述填充层；
其中，露出于所述保护侧壁的第一鳍部作为第一鳍部第一区域，未露出的第一鳍部作为第一鳍部第二区域；露出于所述保护侧壁的第二鳍部作为第二鳍部第一区域，未露出的第二鳍部作为第二鳍部第二区域。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述填充层为有机介电层、底部抗反射层或光刻胶层。
16.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述保护膜的工艺为原子层沉积工艺。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述保护侧壁的材料为氮化硅，所述原子层沉积工艺的参数包括：向原子层沉积室内通入的前驱体为含Si和N的前驱体，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，前驱体的气体总流量为1500sccm至4000sccm，沉积次数为15次至100次。
18.如权利要求14所述的半导体结构的形成方法，其特征在于，沿垂直于鳍部侧壁的方向去除部分宽度的所述鳍部第一区域的步骤包括：以所述保护侧壁和图形层为掩膜，沿垂直于鳍部侧壁的方向去除部分宽度的所述第一鳍部第一区域和第二鳍部第一区域；
去除部分宽度的所述第一鳍部第一区域和第二鳍部第一区域后，所述形成方法还包括：去除所述图形层和剩余填充层。
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