TW201812888A - 製作半導體元件的方法 - Google Patents

Abstract

一種製作半導體元件的方法。提供包括排列成陣列的多個積體電路的晶圓，所述晶圓包括半導體基底及覆蓋所述半導體基底的內連線結構，所述內連線結構包括交替堆疊的多個圖案化導電層及多個內介電層，所述圖案化導電層中的最頂部圖案化導電層被所述內介電層中的最頂部內介電層覆蓋，且所述最頂部圖案化導電層被所述最頂部內介電層的多個開口暴露出。在被所述開口暴露出的所述最頂部圖案化導電層上形成多個導電柱。執行晶圓探測製程以檢驗所述導電柱。在所述晶圓上形成保護層，以覆蓋所述導電柱。執行晶圓切割製程以形成所述半導體元件。

Description

製作半導體元件的方法

本發明的實施例是有關於一種製作電子元件的方法，且特別是有關於一種製作半導體元件的方法。

由於各種電子構件（即，電晶體、二極體、電阻器、電容器等）的積體密度的持續提高，半導體行業已經歷快速增長。在很大程度上，積體密度的此種提高來自於最小特徵大小的重複減小，此使得更多較小的構件能夠整合到給定區域中。這些較小的電子構件也需要與先前的封裝件相比利用較小區域的較小的封裝件。半導體構件的某些較小類型的封裝件包括方形扁平封裝件（quad flat package，QFP）、針格陣列（pin grid array，PGA）封裝件、球格陣列（ball grid array，BGA）封裝件等等。

積體扇出型封裝件是針對晶圓與系統之間的異質整合（heterogeneous integration）的有力解決方案。對於未來的封裝件來說，積體扇出型封裝件所提供的提高的可佈線性（routability）及可靠性（reliability）是關鍵因素。如何簡化積體扇出型封裝件的製作製程是一重要問題。

一種包括以下步驟的製作半導體元件的方法。提供包括排列成陣列的多個積體電路的晶圓，其中所述晶圓包括半導體基底及覆蓋所述半導體基底的內連線結構，所述內連線結構包括交替堆疊的多個圖案化導電層及多個內介電層，所述圖案化導電層中的最頂部圖案化導電層被所述內介電層中的最頂部內介電層覆蓋，且所述最頂部圖案化導電層被所述最頂部內介電層的多個開口暴露出。在被所述開口暴露出的所述最頂部圖案化導電層上形成多個導電柱。執行晶圓探測製程以檢驗所述導電柱。在所述晶圓上形成保護層，以覆蓋所述導電柱。執行晶圓切割製程以形成所述半導體元件。

以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複參考編號及/或字母。這種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。所述設備可具有其他取向（旋轉90度或處於其他取向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。

圖1至圖5示意性地說明製作根據本發明某些實施例的半導體元件的製程流程。參照圖1，提供包括排列成陣列的多個積體電路100的晶圓W。如圖1中所示，在對晶圓W執行晶圓切割（sawing or dicing）製程之前，將晶圓W的積體電路100彼此連接。在某些實施例中，積體電路100中的每一者包括半導體基底110及安置在半導體基底110上的內連線結構120。半導體基底110可為矽基底，所述矽基底包括形成在所述矽基底中的主動元件（例如，電晶體等）及被動元件（例如，電阻器、電容器、電感器等）。內連線結構120可包括交替堆疊的多個內介電層122及多個圖案化導電層124。例如，內介電層122可為氧化矽層、氮化矽層、氮氧化矽層、或由其他適合的介電材料形成的介電層，且圖案化導電層124可為圖案化銅層或其他適合的圖案化金屬層。

最頂部圖案化導電層124被內介電層122中的最頂部內介電層122覆蓋，且最頂部圖案化導電層124被最頂部內介電層122的多個開口O1暴露出。

參照圖2，在晶圓W上形成多個導電柱130，可通過鍍覆（plating）製程形成導電柱130。在某些實施例中，可首先將晶種層（例如，Ti/Cu晶種層）濺鍍在晶圓W上，且接著在所述晶種層上形成圖案化光阻（photoresist）。將上面具有所述晶種層及所述圖案化光阻的晶圓W浸入至鍍覆浴（plating bath）中，進而使得導電柱130鍍覆至所述晶種層的被所述圖案化光阻暴露出的部分區域上。導電柱130對應於最頂部內介電層122的開口。在將導電柱130鍍覆至所暴露出的晶種層上之後，移除所述圖案化光阻。此後，利用導電柱130作為硬罩幕將所述晶種層圖案化。在某些實施例中，導電柱130可為銅柱或其他適合的金屬柱。

如圖2中所示，導電柱130可包括柱部132及位於柱部132與最頂部圖案化導電層124之間的晶種圖案134。在某些實施例中，導電柱130的至少部分（例如，柱部132）的材料與最頂部圖案化導電層124的材料實質上相同。導電柱130的晶種圖案134接觸柱部132及最頂部圖案化導電層124。通過恰當地選擇晶種圖案134的材料及最頂部圖案化導電層124的材料，導電柱130（例如，晶種圖案134）與最頂部圖案化導電層124之間的膠合可得到增強。在本實施例中，不在晶種圖案134與最頂部圖案化導電層124之間形成用於晶圓探測製程的附加探測墊或犧牲墊（例如，鋁墊），且導電柱130直接接觸內連線結構120的最頂部圖案化導電層124。換句話說，在形成導電柱130之前不需要執行晶圓探測製程。銅柱部132及Ti/Cu晶種圖案134對電遷移（electro-migration）具有良好的電阻且具有低的電阻率（resistivity），且最頂部圖案化導電層124（例如，銅層）與Ti/Cu晶種圖案134之間的介面可引起較小的等效串聯電感（equivalent series inductance，ESL）及/或等效串聯電阻（equivalent series resistance，ESR）。

如圖2中所示，省略所述探測墊或犧牲墊（例如，鋁墊）會簡化所述製作製程並且有助於減少製作成本且提高生產量。因此相應地省略欲對所述探測墊或犧牲墊（例如，鋁墊）執行的附加晶圓探測製程。與在傳統晶圓上執行兩個個別的晶圓探測製程不同，在本實施例中僅執行一次晶圓探測製程，且所述晶圓探測製程是在形成導電柱130之後執行。此外，省略所述探測墊或犧牲墊（例如，鋁墊）能夠使得最頂部圖案化導電層124直接接觸導電柱130的晶種圖案134，且通過恰當地選擇晶種圖案134的材料及最頂部圖案化導電層124的材料，在最頂部圖案化導電層124與晶種圖案134之間產生的電阻率可得到降低。

綜上，省略所述探測墊或犧牲墊（例如，鋁墊）不僅會增強導電柱130（例如，晶種圖案134）與最頂部圖案化導電層124之間的膠合，而且會降低在最頂部圖案化導電層124與晶種圖案134之間產生的電阻率。因此，在最頂部圖案化導電層124上直接形成導電柱130利於改善所述半導體元件的生產量、製作成本、可靠性、及電特性。

參照圖3，為了檢驗導電柱130及/或積體電路100的電特性，在導電柱130的頂表面上形成多個導電頂蓋CAP。在某些實施例中，導電頂蓋CAP可為焊料頂蓋。例如，上述焊料頂蓋可為無鉛焊料頂蓋。接著，在導電頂蓋CAP上執行晶圓探測製程，以檢驗導電柱130及/或積體電路100的電特性。在所述晶圓探測製程期間，將檢驗探針（inspection probe）按壓至導電頂蓋CAP上且因此在導電頂蓋CAP的頂表面上形成探測標記。然而，形成在導電頂蓋CAP的頂表面上的探測標記可不使導電柱130及積體電路100的可靠性劣化，原因是導電頂蓋CAP將被移除（如圖8及圖24中所示）。

參照圖4，在晶圓W之上形成保護層140，進而使得導電頂蓋CAP及導電柱130被保護層140覆蓋或密封。導電頂蓋CAP及導電柱130被保護層140保護。在某些實施例中，保護層140可為聚醯亞胺（polyimide，PI）層、聚苯並惡唑（polybenzoxazole，PBO）層、或其他適合的聚合物（或有機）層。在形成保護層140之後，可視情況執行晶圓W的背側研磨（back side grinding）製程，進而使得晶圓W被薄化成具有預定厚度。在晶圓W的背側研磨製程期間，導電柱130被保護層140a保護而免受損壞。

如圖3及圖4中所示，由於不需要針對晶圓探測製程的附加探測墊或犧牲墊（例如，鋁墊），因此所述半導體元件的製作成本及熱預算（thermal budget）降低，且所述半導體元件的生產量提高。此外，需要在形成保護層140之前執行一次晶圓探測製程（在圖3中示出）。

參照圖5，在對包括形成在晶圓W上的導電柱130及導電頂蓋CAP的晶圓W進行檢驗之後，沿切割道（scribe line）SL執行晶圓切割製程或晶圓單體化（wafer singulation）製程，進而使得晶圓W被單體化成多個半導體元件100a。經單體化的半導體元件100a中的每一者包括半導體基底110a、安置在半導體基底110a上的內連線結構120a、導電柱130、及保護層140a。保護層140a覆蓋內連線結構120a。導電柱130被保護層140a密封。在晶圓切割製程期間，導電柱130被保護層140a保護而免受損壞。

圖6至圖13示意性地說明製作根據本發明某些實施例的積體扇出型封裝件的製程流程。

參照圖6，設置上面形成有剝離（de-bonding）層DB及介電層DI的載體C，其中剝離層DB處於載體C與介電層DI之間。在某些實施例中，例如，載體C是玻璃基底，剝離層DB是形成在所述玻璃基底上的光-熱轉換（light-to-heat conversion，LTHC）釋放層，且介電層DI是形成在剝離層DB上的聚苯並惡唑（PBO）層。在替代實施例中，剝離層DB可為黏性（stickiness）通過光固化（photo-curing）製程而得到減小的光固化釋放膜（photo-curable release film）或黏性通過熱固化（thermal-curing）製程而得到減小的熱固化釋放膜（thermal curable release film），且第一介電層DI可由其他感光性的或非感光性的介電材料製成。在設置上面形成有剝離層DB及介電層DI的載體C之後，在介電層DI上形成多個導電性絕緣體通孔TIV。在某些實施例中，通過光阻塗布（photoresist coating）、微影、鍍覆、及光阻剝除（photoresist stripping）製程形成所述多個導電性絕緣體通孔TIV。例如，導電性絕緣體通孔TIV包括銅杆（copper post）或其他適合的金屬杆。

如圖6中所示，在某些實施例中，在介電層DI上拾取且放置經單體化的半導體元件100a中的至少一者，經單體化的半導體元件100a包括分佈在其上的導電柱130。將半導體元件100a通過晶粒貼附膜（die attachment film，DAF）、膠合膏等貼合或膠合在介電層DI上。在某些替代實施例中，將兩個或更多個半導體元件100a拾取且放置在介電層DI上，且放置在介電層DI上的半導體元件100a可排列成陣列。當放置在介電層DI上的半導體元件100a排列成陣列時，可將導電性絕緣體通孔TIV歸類成多個群組，且半導體元件100a中的每一者分別對應於絕緣體通孔TIV的一個群組且被絕緣體通孔TIV的所述一個群組環繞。半導體元件100a的數目對應於導電性絕緣體通孔TIV的群組的數目。

如圖6中所示，在形成導電性絕緣體通孔TIV之後將半導體元件100a拾取且放置在介電層DI上。然而，本發明並不僅限於此。在某些替代實施例中，在形成導電性絕緣體通孔TIV之前將半導體元件100a拾取且放置在介電層DI上。

參照圖7，在介電層DI上形成絕緣密封體210，以覆蓋半導體元件100a及導電性絕緣體通孔TIV。在某些實施例中，絕緣密封體210是由模塑（molding）製程（例如，壓縮模塑（compression molding）製程）形成的模塑化合物。半導體元件100a的導電柱130及保護層140a被絕緣密封體210覆蓋。換句話說，半導體元件100a的導電柱130及保護層140a不被絕緣密封體210顯露出且被絕緣密封體210保護。在某些實施例中，絕緣密封體210包含環氧樹脂（epoxy）或其他適合的介電材料。

參照圖7及圖8，接著對絕緣密封體210進行研磨，直至暴露出導電柱130的頂表面及保護層140a的頂表面。在某些實施例中，通過機械研磨製程及/或化學機械拋光（chemical mechanical polishing，CMP）製程對絕緣密封體210進行研磨。在絕緣密封體210被研磨之後，在介電層DI之上形成絕緣密封體210’。在絕緣密封體210的研磨製程期間，對保護層140a的部分、導電頂蓋CAP、及導電柱130的部分進行研磨，直至暴露出導電柱130的頂表面。由於導電頂蓋CAP被研磨，因此形成在導電頂蓋CAP頂表面上的探測標記可不使導電柱130及半導體元件100a的可靠性劣化。在執行絕緣密封體210的研磨製程之後，形成研磨保護層140a’。在某些實施例中，在絕緣密封體210的研磨製程期間，也對導電性絕緣體通孔TIV的部分進行研磨。

如圖8中所示，絕緣密封體210’密封半導體元件100a的側壁，且絕緣密封體210’被導電性絕緣體通孔TIV穿透。換句話說，半導體元件100a及導電性絕緣體通孔TIV嵌置在絕緣密封體210’中。應注意，導電性絕緣體通孔TIV的頂表面、絕緣密封體210’的頂表面、及導電柱130的頂表面與保護層140a’的頂表面實質上共面。

參照圖9，在形成絕緣密封體210’及保護層140a’之後，在導電性絕緣體通孔TIV的頂表面、絕緣密封體210’的頂表面、導電柱130的頂表面、及保護層140a’的頂表面上形成電連接至半導體元件100a的導電柱130的重佈線路結構220。由於重佈線路結構220被製作在半導體元件100a及絕緣密封體210’之上，因此重佈線路結構220即為所謂的前側（front side）重佈線路結構。結合圖9詳細闡述重佈線路結構220。

如圖9中所示，重佈線路結構220包括交替堆疊的多個介電層222及多個重佈線導電層224。在某些實施例中，導電柱130的頂表面及導電性絕緣體通孔TIV的頂表面接觸重佈線路結構220。導電柱130的頂表面及導電性絕緣體通孔TIV的頂表面被最底部介電層222局部地覆蓋。

參照圖9，在形成重佈線路結構220之後，接著在重佈線路結構220的最頂部重佈線導電層224上形成多個墊230。墊230包括用於植球（ball mount）的多個球下金屬（under-ball metallurgy，UBM）圖案230a及用於安裝被動元件的多個連接墊230b。墊230電連接至重佈線路結構220的最頂部重佈線導電層224。換句話說，墊230通過重佈線路結構220電連接至半導體元件100a的導電柱130及導電性絕緣體通孔TIV。應注意，球下金屬圖案230a及連接墊230b的數目在本發明中並無限制。

參照圖10，在形成球下金屬圖案230a及連接墊230b之後，在球下金屬圖案230a上放置多個導電球240，且在連接墊230b上安裝多個被動元件250。在某些實施例中，可通過植球（ball placement）製程在球下金屬圖案230a上放置導電球240，且可通過焊接（solder）或回焊（reflow）製程在連接墊230b上安裝被動元件250。在某些實施例中，例如，導電球240的高度大於被動元件250的高度。應注意，在連接墊230b上安裝被動元件250之後，最頂部圖案化導電層124（例如，銅層）與Ti/Cu晶種圖案134之間的介面可引起較小的等效串聯電感（ESL）及/或等效串聯電阻（ESR）。

參照圖10及圖11，在墊230上安裝導電球240及被動組件250之後，使形成在絕緣密封體210’的底表面上的介電層DI從剝離層DB剝離，以使介電層DI從載體C分離。在某些實施例中，可通過UV雷射照射剝離層DB（例如，所述光-熱轉換釋放層），進而使得介電層DI從載體C脫落（peel）。

如圖12中所示，接著將介電層DI圖案化，進而使得形成多個接觸開口O2以暴露出導電性絕緣體通孔TIV的底表面。接觸開口O2的數目及位置對應於導電性絕緣體通孔TIV的數目。在某些實施例中，通過雷射鑽孔（laser drilling）製程或其他適合的圖案化製程形成介電層DI的接觸開口O2。在某些替代實施例中，可從絕緣密封體210’的底表面完全移除介電層DI，以暴露出導電性絕緣體通孔TIV的底表面。

參照圖13，在介電層DI中形成接觸開口O2之後，在導電性絕緣體通孔TIV的被接觸開口O2暴露出的底表面上放置多個導電球260。例如對導電球260進行回焊以使導電球260與導電性絕緣體通孔TIV的底表面結合。如圖13中所示，在形成導電球240及導電球260之後，具有雙側端子設計（即，導電球240及260）的積體電路100的積體扇出型封裝件製作完成。

圖14是說明根據本發明某些實施例的疊層封裝（POP）結構的剖視圖。參照圖14，接著設置另一封裝件300。封裝件300為例如記憶體元件或其他適合的半導體元件。封裝件300通過導電球260堆疊在圖13中所示的積體扇出型封裝件之上並電連接至所述積體扇出型封裝件，進而使得疊層封裝（POP）結構製作完成。

圖15至圖25示意性地說明製作根據本發明某些替代實施例的積體扇出型封裝件的製程流程；且圖26是說明根據本發明某些替代實施例的疊層封裝（POP）結構的剖視圖。

參照圖15，設置上面形成有剝離層DB及介電層DI的載體C，其中剝離層DB處於載體C與介電層DI之間。在某些實施例中，例如，載體C是玻璃基底，剝離層DB是形成在所述玻璃基底上的光-熱轉換（LTHC）釋放層，且介電層DI是形成在剝離層DB上的聚苯並惡唑（PBO）層。在替代實施例中，剝離層DB可為黏性通過光固化製程而得到減小的光固化釋放膜或黏性通過熱固化製程而得到減小的熱固化釋放膜，且第一介電層DI可由其他感光性的或非感光性的介電材料製成。在設置上面形成有剝離層DB及介電層DI的載體C之後，在載體C上形成背側重佈線路結構270。背側重佈線路結構270包括至少一個介電層272及至少一個重佈線導電層274。所述至少一個介電層272覆蓋所述至少一個重佈線導電層274，且所述至少一個介電層272包括用於暴露出位於底下的重佈線導電層274的多個開口O3。

參照圖16，在載體C上形成背側重佈線路結構270之後，在背側重佈線路結構270上形成晶種層S。在某些實施例中，晶種層S可為在背側重佈線路結構270上形成的濺鍍Ti/Cu晶種層。

如圖16中所示，在晶種層S上形成包括多個開口O4的圖案化光阻PR。圖案化光阻PR的開口O4的位置及數目對應於介電層272的開口O3。此外，晶種層S被圖案化光阻PR中的開口O4局部地暴露出。

參照圖17，將具有背側重佈線路結構270的載體C、晶種層S、及位於晶種層S上的圖案化光阻PR浸入至鍍覆浴中，進而使得在開口O4中形成多個導電性絕緣體通孔TIV。導電性絕緣體通孔TIV局部地覆蓋晶種層S。

參照圖18，在通過鍍覆將導電性絕緣體通孔TIV形成至所暴露出的晶種層S上之後，移除圖案化光阻PR。此後，利用導電性絕緣體通孔TIV作為硬罩幕將晶種層S圖案化。在某些實施例中，導電性絕緣體通孔TIV可為銅杆或其他適合的金屬杆。

參照圖5及圖19，在某些實施例中，在背側重佈線路結構270上拾取且放置經單體化的半導體元件100a（在圖5中示出）中的至少一者，經單體化的半導體元件100a包括分佈在其上的導電柱130。將半導體元件100a通過晶粒貼附膜（DAF）、膠合膏等貼合或膠合在背側重佈線路結構270上。在某些替代實施例中，將兩個或更多個半導體元件100a拾取且放置在背側重佈線路結構270上，且放置在背側重佈線路結構270上的半導體元件100a可排列成陣列。當放置在介電層DI上的半導體元件100a排列成陣列時，可將導電性絕緣體通孔TIV歸類成多個群組，且半導體元件100a中的每一者分別對應於絕緣體通孔TIV的一個群組且被絕緣體通孔TIV的所述一個群組環繞。半導體元件100a的數目對應於導電性絕緣體通孔TIV的群組的數目。

參照圖20至圖26，除以下之外，製作積體扇出型封裝件的製程流程與圖8至圖14中所示者相似：在背側重佈線路結構270之上形成絕緣密封體210及210’，且經由絕緣體通孔TIV將前側重佈線路結構220電連接至背側重佈線路結構270。換句話說，半導體元件100a經由前側重佈線路結構220及絕緣體通孔TIV而電連接至背側重佈線路結構270。因此省略了對圖20至圖26的詳細闡述。

在上述實施例中，所述半導體元件及所述積體扇出型封裝件的製作成本及熱預算降低。此外，所述半導體元件及所述積體扇出型封裝件的生產量提高。

根據某些實施例，提供一種包括以下步驟的製作半導體元件的方法。提供包括排列成陣列的多個積體電路的晶圓，其中所述晶圓包括半導體基底及覆蓋所述半導體基底的內連線結構，所述內連線結構包括交替堆疊的多個圖案化導電層及多個內介電層，所述圖案化導電層中的最頂部圖案化導電層被所述內介電層中的最頂部內介電層覆蓋，且所述最頂部圖案化導電層被所述最頂部內介電層的多個開口暴露出。在被所述開口暴露出的所述最頂部圖案化導電層上形成多個導電柱。執行晶圓探測製程以檢驗所述導電柱。在所述晶圓上形成保護層，以覆蓋所述導電柱。執行晶圓切割製程以形成所述半導體元件。

在上述實施例中，所述的方法進一步包括：在所述晶圓上形成保護層之前，在所述導電柱的頂表面上形成多個導電頂蓋，其中所述導電頂蓋及所述導電柱被所述保護層覆蓋。

在上述實施例中，所述晶圓探測製程是在所述導電頂蓋上執行以檢驗所述導電柱。

在上述實施例中，所述導電柱的至少部分與所述最頂部圖案化導電層的至少部分是由同一材料製成。

在上述實施例中，所述晶圓探測製程是在所述晶圓上形成保護層之前執行一次。

根據某些替代實施例，提供一種包括以下步驟的製作積體扇出型封裝件的方法。提供包括排列成陣列的多個積體電路的晶圓，其中所述晶圓包括半導體基底及覆蓋所述半導體基底的內連線結構，所述內連線結構包括交替堆疊的多個圖案化導電層及多個內介電層，所述圖案化導電層中的最頂部圖案化導電層被所述內介電層中的最頂部內介電層覆蓋，且所述最頂部圖案化導電層被所述最頂部內介電層的多個開口暴露出。在被所述開口暴露出的所述最頂部圖案化導電層上形成多個導電柱。執行晶圓探測製程以檢驗所述導電柱。在所述晶圓上形成保護層以覆蓋所述導電柱。執行晶圓切割製程以形成半導體元件。使用絕緣密封體來密封所述半導體元件。對所述絕緣密封體及被所述絕緣密封體密封的所述半導體元件進行研磨，直至暴露出所述導電柱。在所述絕緣密封體及被所述絕緣密封體密封的所述半導體元件上形成第一重佈線路結構，且所述第一重佈線路結構電連接至被所述絕緣密封體密封的所述半導體元件。

在上述實施例中，所述的方法進一步包括：在所述晶圓上形成保護層之前，在所述導電柱的頂表面上形成多個導電頂蓋，其中所述導電頂蓋及所述導電柱被所述保護層覆蓋。

在上述實施例中，所述晶圓探測製程是在所述導電頂蓋上執行，以檢驗所述導電柱的電特性。

在上述實施例中，對所述保護層及所述導電頂蓋進行研磨，直至暴露出所述導電柱。

在上述實施例中，所述導電柱的至少部分與所述最頂部圖案化導電層的至少部分是由同一材料製成。

在上述實施例中，所述晶圓探測製程是在所述晶圓上形成所述保護層之前執行一次。

在上述實施例中，使用所述絕緣密封體來密封所述半導體元件包括：將所述半導體元件安裝至載體上；以及在所述載體上形成所述絕緣密封體，以密封安裝於所述載體上的所述半導體元件。

在上述實施例中，使用所述絕緣密封體來密封所述半導體元件包括：提供載體，所述載體上具有剝離層；將所述半導體元件安裝至所述剝離層上；以及在所述剝離層上形成所述絕緣密封體，以密封安裝於所述剝離層上的所述半導體元件。

在上述實施例中，使用所述絕緣密封體來密封所述半導體元件包括：在載體上形成第二重佈線路結構；在所述第二重佈線路結構上形成多個絕緣體通孔；將所述半導體元件安裝至所述第二重佈線路結構上；以及在所述第二重佈線路結構上形成所述絕緣密封體，以密封所述絕緣體通孔及安裝於所述第二重佈線路結構上的所述半導體元件。

在上述實施例中，所述絕緣體通孔是通過鍍覆形成於所述第二重佈線路結構上。

根據某些替代實施例，提供一種半導體元件，所述半導體元件包括積體電路、多個導電柱、及保護層。所述積體電路包括半導體基底及覆蓋所述半導體基底的內連線結構，其中所述內連線結構包括交替堆疊的多個圖案化導電層及多個內介電層，所述圖案化導電層中的最頂部圖案化導電層被所述內介電層中的最頂部內介電層覆蓋，且所述最頂部圖案化導電層被所述最頂部內介電層的多個開口暴露出。所述導電柱安置於被所述開口暴露出的所述最頂部圖案化導電層上，且所述導電柱經由所述開口電連接至所述最頂部圖案化導電層。所述保護層覆蓋所述積體電路及所述導電柱。

在上述實施例中，所述的半導體元件進一步包括多個導電頂蓋，所述導電頂蓋覆蓋所述導電柱的頂表面，其中所述導電頂蓋及所述導電柱被所述保護層覆蓋。

在上述實施例中，所述導電頂蓋包括焊料頂蓋。

在上述實施例中，所述導電柱中的每一者包括：柱部；以及晶種圖案，位於所述柱部與所述最頂部圖案化導電層之間，所述晶種圖案接觸所述柱部及所述最頂部圖案化導電層。

在上述實施例中，所述柱部及所述最頂部圖案化導電層的材料相同。

以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來實施與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。

100‧‧‧積體電路

100a‧‧‧半導體元件

110、110a‧‧‧半導體基底

120、120a‧‧‧內連線結構

122‧‧‧內介電層/最頂部內介電層

124‧‧‧圖案化導電層/最頂部圖案化導電層

130‧‧‧導電柱

132‧‧‧柱部/銅柱部

134‧‧‧晶種圖案

140、140a、140a’‧‧‧保護層

210、210’‧‧‧絕緣密封體

220‧‧‧重佈線路結構

222‧‧‧介電層/最底部介電層

224‧‧‧重佈線導電層/最頂部重佈線導電層

230‧‧‧墊

230a‧‧‧球下金屬圖案

230b‧‧‧連接墊

240、260‧‧‧導電球

250‧‧‧被動組件

270‧‧‧背側重佈線路結構

272‧‧‧介電層

274‧‧‧重佈線導電層

300‧‧‧封裝件

C‧‧‧載體

CAP‧‧‧導電頂蓋

DB‧‧‧剝離層

DI‧‧‧介電層/第一介電層

O1、O3、O4‧‧‧開口

O2‧‧‧接觸開口

PR‧‧‧圖案化光阻

S‧‧‧晶種層

SL‧‧‧切割道

TIV‧‧‧導電性絕緣體通孔/絕緣體通孔

W‧‧‧晶圓

結合附圖閱讀以下詳細說明，會最好地理解本發明實施例的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖5示意性地說明製作根據本發明某些實施例的半導體元件的製程流程。 圖6至圖13示意性地說明製作根據本發明某些實施例的積體扇出型封裝件的製程流程。 圖14是說明根據本發明某些實施例的疊層封裝（package-on-package，POP）結構的剖視圖。 圖15至圖25示意性地說明製作根據本發明某些替代實施例的積體扇出型封裝件的製程流程。 圖26是說明根據本發明某些替代實施例的疊層封裝（POP）結構的剖視圖。

Claims (1)

1. 一種製作半導體元件的方法，包括： 提供包括排列成陣列的多個積體電路的晶圓，所述晶圓包括半導體基底及覆蓋所述半導體基底的內連線結構，所述內連線結構包括交替堆疊的多個圖案化導電層及多個內介電層，所述圖案化導電層中的最頂部圖案化導電層被所述內介電層中的最頂部內介電層覆蓋，且所述最頂部圖案化導電層被所述最頂部內介電層的多個開口暴露出； 在被所述開口暴露出的所述最頂部圖案化導電層上形成多個導電柱； 執行晶圓探測製程以檢驗所述導電柱； 在所述晶圓上形成保護層，以覆蓋所述導電柱；以及 執行晶圓切割製程以形成所述半導體元件。