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TW201919111A - 積體電路裝置及其形成方法 - Google Patents

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TW201919111A
TW201919111A TW107108079A TW107108079A TW201919111A TW 201919111 A TW201919111 A TW 201919111A TW 107108079 A TW107108079 A TW 107108079A TW 107108079 A TW107108079 A TW 107108079A TW 201919111 A TW201919111 A TW 201919111A
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程仲良
陳韋任
陳彥羽
林明賢
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供調整鰭式場效電晶體裝置的臨界電壓的方法，示範的方法包含形成第一開口於第一閘極結構內及形成第二開口於第二閘極結構內。第一閘極結構設置在第一鰭結構上，且第二閘極結構設置在第二鰭結構上。此方法還包含藉由形成閘極介電層，形成臨界電壓調整層於閘極介電層上，回蝕刻第二開口內的臨界電壓調整層，形成功函數層於臨界電壓調整層上，以及形成金屬填充層於功函數層上，來填充第一開口和第二開口。臨界電壓調整層包含鉭和氮，回蝕刻使用含氯化鎢前驅物。

Description

積體電路裝置及其形成方法
本發明實施例係有關於積體電路裝置，且特別有關於鰭式積體電路裝置的臨界電壓調整。
積體電路(integrated circuit，IC)工業已經歷指數型成長，在積體電路之材料和設計上的技術進展已經產生了數個積體電路世代，每一個世代比先前的世代具有更小且更複雜的電路。在積體電路發展的過程中，隨著幾何尺寸(例如使用製造過程可以產生的最小元件或線)縮減的同時，功能密度(例如每一個晶片面積內互相連接的裝置數量)通常也在增加。尺寸縮減製程通常藉由增加生產效率和降低伴隨的成本而提供好處。
這樣的尺寸縮減也增加了處理和製造積體電路的複雜度，且可以理解這些進展需要在積體電路的處理和製造上有相似的發展。舉例而言，已經實行閘極置換製程來改善裝置效能，其通常包含以金屬閘極電極置換多晶矽閘極電極，在閘極置換製程期間調整金屬閘極電極的功函數值，以提供各種裝置具有不同臨界(操作)電壓。雖然現存的閘極置換製程和相對應的臨界電壓調整製程通常已經對於其預期的目的是足夠的，但是當積體電路技術朝向尺寸縮減發展時，這些製程在各 個方面並無法完全滿足。
根據本發明的一些實施例，提供積體電路裝置的形成方法，此方法包含形成第一開口在第一閘極結構內及形成第二開口在第二閘極結構內，其中第一閘極結構設置在第一鰭結構上，且第二閘極結構設置在第二鰭結構上，以及藉由形成閘極介電層；形成臨界電壓調整層在閘極介電層上，其中臨界電壓調整層包含鉭和氮；使用含氯化鎢前驅物回蝕刻第二開口內的臨界電壓調整層；形成功函數層在臨界電壓調整層上；以及形成金屬填充層在功函數層上，來填充第一開口和第二開口。
根據本發明的另一些實施例，提供積體電路裝置的形成方法，此方法包含形成第一開口在第一鰭式場效電晶體(Fin Field Effect transistor，FinFET)的第一閘極結構內，形成第二開口在第二鰭式場效電晶體的第二閘極結構內，形成第三開口在第三鰭式場效電晶體的第三閘極結構內，及形成第四開口在第四鰭式場效電晶體的第四閘極結構內；以高介電常數介電層部分地填充第一開口、第二開口、第三開口和第四開口；以臨界電壓調整層部分地填充第一開口、第二開口、第三開口和第四開口，其中臨界電壓調整層設置在高介電常數介電層上；以第一型功函數層部分地填充第一開口、第二開口、第三開口和第四開口，其中第一型功函數層設置在臨界電壓調整層上；從第二開口和第三開口移除第一型功函數層，藉此露出在第二開口和第三開口內的臨界電壓調整層；在第二開口和第三 開口內露出的臨界電壓調整層上進行臨界電壓調整處理，使得第二鰭式場效電晶體和第三鰭式場效電晶體的臨界電壓低於第一鰭式場效電晶體和第四鰭式場效電晶體的臨界電壓，其中臨界電壓調整處理使用含氯化鎢前驅物進行；以第二型功函數層部分地填充第一開口、第二開口和第四開口，其中第二型功函數層設置在第一開口、第二開口和第四開口內的臨界電壓調整層上；以及用金屬填充層填充第一開口、第二開口、第三開口和第四開口，其中金屬填充層設置在第一開口、第二開口和第四開口內的第二型功函數層上，且其中金屬填充層還設置在第三開口內的臨界電壓調整層上。
根據本發明的一些實施例，提供積體電路裝置，此裝置包含第一鰭式場效電晶體(FinFET)，其具有的第一閘極結構包含第一高介電常數介電層，第一臨界電壓調整層設置在第一高介電常數介電層上，第一p型功函數層設置在第一臨界電壓調整層上，第一n型功函數層設置在第一臨界電壓調整層上，及第一金屬填充層設置在第一n型功函數層上；第二鰭式場效電晶體，其具有的第二閘極結構包含第二高介電常數介電層，第二臨界電壓調整層設置在第二高介電常數介電層上，第二n型功函數層設置在第二臨界電壓調整層上，及第二金屬填充層設置在第二臨界電壓調整層上；第三鰭式場效電晶體，其具有的第三閘極結構包含第三高介電常數介電層，第三臨界電壓調整層設置在第三高介電常數介電層上，及第三金屬填充層設置在第三臨界電壓調整層上；以及第四鰭式場效電晶體，其具有的第四閘極結構包含第四高介電常數介電層，第四臨界電 壓調整層設置在第四高介電常數介電層上，第二p型功函數層設置在第四臨界電壓調整層上，第三n型功函數層設置在第四臨界電壓調整層上，及第四金屬填充層設置在第三n型功函數層上；其中第二臨界電壓調整層和第三臨界電壓調整層的厚度小於第一臨界電壓調整層和第四臨界電壓調整層的厚度；且其中第二p型功函數層的厚度大於第一p型功函數層的厚度。
10、20‧‧‧方法
12、14、16、22、24、26、28、30‧‧‧方塊
100‧‧‧鰭式積體電路裝置
102‧‧‧基板
104A‧‧‧高壓n型(HV-N)區
104B‧‧‧低壓n型(LV-N)區
104C‧‧‧低壓p型(LV-P)區
104D‧‧‧高壓p型(HV-P)區
106A、106B、106C、106D‧‧‧鰭結構
110A、110B、110C、110D‧‧‧閘極結構
112A、112B、112C、112D‧‧‧界面層
114A、114B、114C、114D‧‧‧虛置閘極層
116A、116B、116C、116D‧‧‧間隔物
118A、118B、118C、118D‧‧‧磊晶源極/汲極部件
120‧‧‧層間介電(ILD)層
130A、130B、130C、130D‧‧‧開口
140、140A、140B、140C、140D‧‧‧閘極介電層
142、142A、142B、142C、142D‧‧‧蓋層
144、144A、144B、144C、144D‧‧‧臨界電壓調整層
146、146A、146D‧‧‧p型功函數層
150、174‧‧‧圖案化遮罩層
152、176‧‧‧開口
160‧‧‧臨界電壓調整處理
172、172A、172B、172D‧‧‧n型功函數層
180、180A、180B、180D‧‧‧膠層
182、182A、182B、182C、182D‧‧‧金屬填充層
184、184A、184B、184C、184D‧‧‧阻擋層
190A、190B‧‧‧n型鰭式場效電晶體
190C、190D‧‧‧p型鰭式場效電晶體
200‧‧‧多腔室積體電路製程系統
202‧‧‧載入口
204A、204B‧‧‧載入閉鎖腔室
210A、210B、210C、210D、210E‧‧‧製程腔室
220‧‧‧晶圓搬運腔室
230‧‧‧前驅物
為了讓本發明實施例的各個觀點能更容易理解，以下配合所附圖式作詳細說明。應該注意，根據工業上的標準範例，各個部件(feature)未必按照比例繪製，且僅用於圖示說明之目的。實際上，為了讓討論清晰易懂，各個部件的尺寸可以被任意放大或縮小。
第1A圖是根據本發明實施例的各個方面，製造鰭式(類鰭式)積體電路裝置的方法之流程圖。
第1B圖是根據本發明實施例的各個方面，製造鰭式積體電路裝置的金屬閘極堆疊的方法之流程圖，其可以在第1A圖的方法中執行。
第2A至2L圖是根據本發明實施例的各個方面，鰭式積體電路裝置的部分或整體在各個製造階段，例如與第1A圖和第1B圖的方法相關聯的那些製造階段之剖面示意圖。
第3圖是根據本發明實施例的各個方面，多腔室積體電路製程系統的剖面示意圖。
本發明實施例概括地有關於積體電路裝置，且特 別有關於鰭式積體電路裝置的臨界電壓調整。
以下內容提供了許多不同實施例或範例，以實現本發明實施例之不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。
此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。另外，在本發明實施例中形成一部件在另一部件上、連接至另一部件、及/或耦接至另一部件，其可包含形成此部件直接接觸另一部件的實施例，並且也可包含形成額外的部件介於這些部件之間，使得這些部件不直接接觸的實施例。再者，為了容易描述本發明實施例之一個部件與另一部件之間的關係，在此可以使用空間相關用語，舉例而言，“較低”、“較高”、“水平”、“垂直”、“在...上方”、”之上”、“在...下方”、“在...底下”、”向上”、”向下”、”頂部”、”底部”等衍生的空間相關用語(例如“水平地”、“垂直地”、”向上地”、”向下地”等)。這些空間相關用語意欲涵蓋包含這些部件的裝置之不同方位。
在此提供形成閘極堆疊和相關的閘極結構之各種方法，其可以在任何類型的裝置中實現。舉例而言，可實行本 發明實施例的各個方面，以形成適用於平面式場效電晶體；多閘極電晶體(平面式或垂直式)，像是鰭式場效電晶(FinFET)裝置、閘極環繞式(gate-all-around，GAA)裝置、Ω-閘極(omega-gate，Ω-gate)裝置、或Π-閘極(pi-gate，Π-gate)裝置；以及應變半導體(strained-semiconductor)裝置、絕緣體上的矽(silicon-on-insulator，SOI)裝置、部分空乏的絕緣體上的矽(partially-depleted SOI)裝置、全空乏的絕緣體上的矽(fully-depleted SOI)裝置；或其他裝置的閘極堆疊。本發明實施例可以讓本發明所屬技術領域中具有通常知識者理解，其他積體電路裝置可以從在此描述的閘極形成方法及/或閘極結構受益。
第1A圖是根據本發明實施例的各個方面，製造積體電路裝置的方法10之流程圖。在方塊(block)12，方法10包含形成第一閘極結構在第一鰭結構上，以及形成第二閘極結構在第二鰭結構上。第一鰭式場效電晶體包含第一閘極結構，且第二鰭式場效電晶體包含第二閘極結構。在方塊14，方法10包含移除第一閘極結構和第二閘極結構的一部分，藉此形成第一開口和第二開口。在一些實施例中，從第一閘極結構和第二閘極結構移除虛置閘極堆疊(包含例如多晶矽閘極電極)。在方塊16，方法10包含以金屬閘極堆疊填充第一開口和第二開口，使得第一鰭式場效電晶體的第一臨界電壓大於第二鰭式場效電晶體的第二臨界電壓。方法10可繼續進行直到完成第一鰭式場效電晶體和第二鰭式場效電晶體的製造。舉例而言，可製造多層內連線結構，以促進第一鰭式場效電晶體和第二鰭式場效電 晶體的操作。在方法10之前、期間和之後可提供額外的步驟，並且針對方法10的其他實施例，在此所描述的一些步驟可以被移動、取代或消除。
第1B圖是根據本發明實施例的各個方面，製造金屬閘極堆疊的方法20之流程圖，其可以在第1A圖的方塊16中執行。在方塊22，方法20包含在第一閘極結構的第一開口和第二閘極結構的第二開口中形成閘極介電層，例如高介電常數介電層。第一鰭式場效電晶體可包含第一閘極結構，且第二鰭式場效電晶體可包含第二閘極結構。在方塊24，方法20包含形成臨界電壓調整層於閘極介電層上。臨界電壓調整層包含的材料所具有的功函數值取決於臨界電壓調整層的厚度。舉例而言，臨界電壓調整層包含鉭和氮。在一些實施例中，在形成臨界電壓調整層之前，形成蓋層於閘極介電層上。在方塊26，方法20包含使用含氯化鎢前驅物回蝕刻第二開口內的臨界電壓調整層。此回蝕刻降低第二閘極結構的臨界電壓調整層的厚度，藉此降低第二鰭式場效電晶體的臨界電壓。在方塊28，方法20包含形成功函數層於臨界電壓調整層上。在一些實施例中，於回蝕刻之後形成功函數層。在一些實施例中，於回蝕刻之前形成功函數層，在此實施例中，於回蝕刻之前從第二開口移除功函數層。在一些實施例中，功函數層包含在回蝕刻之前形成在臨界電壓調整層上的第一功函數層及在回蝕刻之後形成的第二功函數層，在此實施例中，於回蝕刻之前從第二開口移除第一功函數層。在一些實施例中，第二功函數層僅在第一開口中形成。在方塊30，方法20包含形成金屬填充層於功函數層上。在 方法20之前、期間和之後可提供額外的步驟，並且針對方法20的其他實施例，在此所描述的一些步驟可以被移動、取代或消除。
第2A至2L圖是根據本發明實施例的各個方面，鰭式積體電路裝置100的部分或整體在各個製造階段(例如與第1A圖和第1B圖的方法相關聯的那些製造階段)之剖面示意圖(fragmentary diagrammatic views)。鰭式積體電路裝置100可以被包含在微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，鰭式積體電路裝置100可以是積體電路晶片的一部分、系統單晶片(a system on chip，SoC)、或者系統單晶片的一部分，其包含各種被動和主動微電子裝置，像是電阻器、電容器、電感器、二極體、p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、金氧半場效電晶體(metal-oxide-semiconductor FETs，MOSFETs)、互補式金氧半電晶體(complementary MOS(CMOS)transistors)、雙極型接面電晶體(bipolar junction transistors，BJTs)、橫向擴散金氧半電晶體(laterally diffusedMOS(LDMOS)transistors)、高壓電晶體、高頻電晶體、其他合適的組件或前述之組合。各種電晶體可以是平面電晶體或多閘極電晶體，像是鰭式場效電晶體，取決於鰭式積體電路裝置100的設計需求而定。為了更加清楚地了解本發明實施例的發明概念，已經簡化第2A至2L圖。在鰭式積體電路裝置100中可增加額外的部件，且在鰭式積體電路裝置100的其他實施例中，以下描述的一些部件可以被置換、修改或消除。
參閱第2A圖，鰭式積體電路裝置100包含基板(晶 圓)102，對基板102定義出各種區域，像是高壓(high-voltage)n型(HV-N)區104A、低壓(low-voltage)n型(LV-N)區104B、低壓p型(LV-P)區104C和高壓p型(HV-P)區104D。HV-N區104A和HV-P區104D包含高壓電晶體(HVTs)，且LV-N區104B和LV-P區104C包含低壓電晶體(LVTs)，在此高壓電晶體(HVTs)的臨界電壓(Vt)大於低壓電晶體(LVTs)的臨界電壓。在一些實施例中，n型電晶體具有約0.1V到約0.25V的臨界值，且p型電晶體具有約0.14V到約0.29V的臨界電壓，在此HV-N區104A中的n型電晶體的臨界電壓高於LV-N區104B中的n型電晶體的臨界電壓，且HV-P區104D中的p型電晶體的臨界電壓高於LV-P區104C中的p型電晶體的臨界電壓。在一些實施例中，低壓電晶體(LVTs)為邏輯電晶體、核心(core)電晶體、靜態隨機存取記憶體(SRAM)電晶體、輸入/輸出(I/O)電晶體或其他裝置，其可以使用大抵上標稱電壓(nominal voltage)操作。在一些實施例中，高壓電晶體(HVTs)包含輸入/輸出(I/O)電晶體，其將較高臨界值的輸入電壓(例如電源供應電壓)轉變成適用於低壓電晶體(LVTs)像是核心(core)電晶體的較低臨界電壓。在描述的實施例中，如以下進一步描述，HV-N區104A、LV-N區104B、LV-P區104C和HV-P區104D包含一或多個鰭式場效電晶體配置為高壓電晶體(HVTs)及/或低壓電晶體(LVTs)。在一些實施例中，HV-N區104A、LV-N區104B、LV-P區104C及/或HV-P區104D可以是相鄰的或不相鄰，並且可以在HV-N區104A、LV-N區104B、LV-P區104C及/或HV-P區104D之間形成任何數量的裝置及/或裝置部件(例如隔離部件、虛置部件及/或其他裝置部 件)，取決於鰭式積體電路裝置100的設計需求而定。此外，高壓電晶體(HVTs)及/或低壓電晶體(LVTs)可具有與在此明確描述的那些臨界電壓不同的臨界電壓(操作電壓)，取決於鰭式積體電路裝置100的設計需求而定。
在描述的實施例中，基板102為半導體基板，其包含例如矽。替代地或額外地，基板102包含另一元素半導體，像是鍺；化合物半導體，像是碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，像是矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或者前述之組合。替代地，基板102為絕緣體上的半導體基板，像是絕緣體上的矽(silicon-on-insulator，SOI)基板、絕緣體上的矽鍺(silicon germanium-on-insulator，SGOI)基板、或絕緣體上的鍺(germanium-on-insulator，GOI)基板。絕緣體上的半導體基板可以使用氧植入分離(separation by implantation of oxygen，SIMOX)、晶圓接合、及/或其他合適的方法製造。基板102可包含各種摻雜區(未繪示)，取決於HV-N區104A、LV-N區104B、LV-P區104C及/或HV-P區104D的裝置需求而定。在一些實施例中，基板102包含p型摻雜區(例如p型井區)，其摻雜p型摻質，像是硼(例如BF2)、銦、其他p型摻質、或前述之組合。在一些實施例中，基板102包含n型摻雜區(例如n型井區)，其摻雜n型摻質，像是磷、砷、其他n型摻質、或前述之組合。在一些實施例中，基板102包含摻雜區，其以p型摻質和n型摻質的組合形成。各種摻雜區可直接形成在基板102上及/或基板102中，舉例而言，提供p井區結構、n井區結構、雙井區結構、升 高(raised)結構、或前述之組合。可進行離子佈植製程、擴散製程、及/或其他合適的摻雜製程，以形成基板102的各種摻雜區。
HV-N區104A、LV-N區104B、LV-P區104C和HV-P區104D中的每一個包含至少一個鰭，分別像是鰭結構106A、鰭結構106B、鰭結構106C和鰭結構106D。雖然未在繪示的圖中顯示，鰭結構106A、鰭結構106B、鰭結構106C及/或鰭結構106D可包含一個以上的鰭，取決於各自的鰭式場效電晶體裝置的設計需求而定。在一些實施例中，鰭結構106A至106D為基板102的一部分(像是基板102的材料層的一部分)。舉例而言，在此基板102包含矽，鰭結構106A至106D包含矽。替代地，在一些實施例中，鰭結構106A至106D在材料層中定義，像是基板102上方的一或多個半導體材料層。舉例而言，鰭結構106A至106D可包含設置於基板102上之具有各種半導體層的半導體層堆疊(像是異質結構)。半導體層可包含任何合適的半導體材料，像是矽、鍺、矽鍺、其他合適的半導體材料、或前述之組合。這些半導體層可包含相同或不同的材料、蝕刻速率、組成原子百分比、組成重量百分比、厚度、及/或組態(configurations)，取決於鰭式積體電路裝置100的設計需求而定。在一些實施例中，半導體層堆疊包含交替的半導體層，像是由第一材料組成的半導體層和由第二材料組成的半導體層。舉例而言，半導體層堆疊為交替的矽層和矽鍺層(例如從底部至頂部為SiGe/Si/SiGe/Si/SiGe/Si)。在一些實施例中，半導體層堆疊包含相同材料的半導體層，但具有交替的組成原子百分比，像是具有第一原子百分比之組成的半導體層和具有第 二原子百分比之組成的半導體層。舉例而言，半導體層堆疊包含具有交替的矽及/或鍺百分比之矽鍺層(例如從底部至頂部為SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，在此a和c為矽的不同原子百分比，且b和d為鍺的不同原子百分比)。在一些實施例中，鰭結構106A、鰭結構106B、鰭結構106C及/或鰭結構106D包含相同材料、及/或相同半導體層堆疊，取決於各自的鰭式場效電晶體裝置的設計需求。在一些實施例中，鰭結構106A、鰭結構106B、鰭結構106C及/或鰭結構106D包含不同材料、及/或不同半導體層堆疊，取決於各自的鰭式場效電晶體裝置的設計需求。
使用任何合適的製程形成鰭結構106A至106D於基板102上，在一些實施例中，進行沉積、微影及/或蝕刻製程的組合以定義鰭結構106A至106D，如第2圖所示鰭結構106A至106D從基板102延伸。舉例而言，形成鰭結構106A至106D包含進行微影製程，以形成圖案化的光阻層於基板102上(或是於基板102上的材料層上，像是異質結構)，並且進行蝕刻製程將定義在圖案化的光阻層中的圖案轉移至基板102(或是轉移至基板102上的材料層上，像是異質結構)。微影製程可包含形成光阻層於基板102上(例如藉由旋轉塗佈)，進行曝光前烘烤製程，使用光罩進行曝光製程，進行曝光後烘烤製程，以及進行顯影製程。在曝光製程期間，光阻層暴露於輻射能量(像是紫外(UV)光、深紫外(deep UV，DUV)光、或極紫外(extreme UV，EUV)光)，在此光罩阻擋、穿透及/或反射至光阻層的輻射，取決於光罩的光罩圖案及/或光罩種類(例如二元(binary)光罩、相位移 (phase shift)光罩或極紫外光(EUV)光罩)而定，使得投射至光阻層上的影像對應於光罩圖案。由於光阻層對於輻射能量敏感，光阻層的曝光部分會化學地改變，且光阻層的曝光部分(或未曝光部分)在顯影製程期間被溶解，取決於顯影製程中使用的光阻層的特性和顯影溶液的特性而定。在顯影之後，圖案化的光阻層包含對應於光罩的光阻圖案。蝕刻製程使用圖案化的光阻層作為蝕刻遮罩，以移除基板102(或在基板102上的材料層)的一部分。蝕刻製程可包含乾蝕刻製程(例如反應性離子蝕刻(reactive ion etching，RIE)製程)、濕蝕刻製程、其他合適的蝕刻製程、或前述之組合。在蝕刻製程之後，例如藉由光阻剝離製程從基板102移除圖案化的光阻層。替代地，鰭結構106A至106D由多個圖案化製程形成，像是雙圖案化微影(double patterning lithography，DPL)製程(例如，微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch，LELE)製程、自對準雙圖案化(self-aligned double patterning，SADP)製程、間隔物為介電質自對準雙圖案化(spacer-is-dielectric(SID)SADP)製程、其他雙圖案化製程、或前述之組合)；三圖案化微影製程(例如，微影-蝕刻-微影-蝕刻-微影-蝕刻(LELELE)製程、自對準三圖案化(self-aligned triple patterning，SATP)製程、其他三圖案化製程、或前述之組合；其他多重圖案化製程(例如，自對準四圖案化(self-aligned quadruple patterning，SAQP)製程)；或前述之組合。在一些實施例中，當形成鰭結構106A至106D時執行直接自組裝(directed self-assembly，DSA)技術。此外，在一些實施例中，曝光製程可執行無光罩微影、電子束(e-beam)寫 入、離子束寫入、及/或奈米壓模(nanoimprint)技術將光阻層圖案化。
隔離部件形成在基板102上及/或基板102內，以隔離鰭式積體電路裝置100的各種區域及/或部件。舉例而言，隔離部件定義出HV-N區104A、LV-N區104B、LV-P區104C及/或HV-P區104D，並將這些區互相電性隔離，定義出鰭結構106A至106D，並將這些鰭結構互相電性隔離，及/或定義出鰭結構106A至106D的鰭，並將這些鰭互相電性隔離。隔離部件包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包含矽、氧、氮、碳或其他合適的隔離組成)、或前述之組合。隔離部件可包含不同結構，像是淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、及/或矽局部氧化(local oxidation of silicon，LOCOS)結構。在一些實施例中，隔離部件由在基板102中蝕刻出溝槽，並以絕緣材料填充溝槽(例如使用化學氣相沉積製程或旋塗玻璃(spin-on glass)製程)而形成。可進行化學機械研磨(chemical mechanical polishing，CMP)製程，以移除多餘的絕緣材料及/或將隔離部件的頂面平坦化。在些實施例中，於形成鰭結構106A至106D之後，可藉由在基板102上沉積絕緣材料(在一些實施例中，讓絕緣材料層填充鰭結構106A至106D之間的間隙(溝槽))，並且回蝕刻絕緣材料而形成隔離部件。在一些實施例中，隔離部件包含填充溝槽的多層結構，像是設置在襯墊介電層上的塊材介電層，在此塊材介電層和襯墊介電層包含的材料取決於設計需求(例如塊材介電層包含氮化矽，其設置 在包含熱氧化物的襯墊介電層上)。在一些實施例中，隔離部件包含介電層設置在摻雜的襯層上(包含例如硼矽酸鹽玻璃(boron silicate glass，BSG)或磷矽酸鹽玻璃(phosphosilicate glass，PSG))。
各種閘極結構設置於鰭結構106A至106D上，像是閘極結構110A設置於鰭結構106A上，閘極結構110B設置於鰭結構106B上，閘極結構110C設置於鰭結構106C上，以及閘極結構110D設置於鰭結構106D上。雖然圖示中未繪示，閘極結構110A至110D分別圍繞鰭結構106A至106D的一部分，使得閘極結構110A至110D分別介於鰭結構106A至106D的源極區與汲極區(統稱為源極/汲極區)之間。閘極結構110A至110D鄰接源極區與汲極區之間定義的通道區，使得電流可以在操作時於源極/汲極之間流動。在此描述的實施例中，閘極結構110A至110D包含閘極堆疊，其配置用於閘極後(gate last)製程。舉例而言，閘極結構110A-110D各自包含界面層112A-112D(包含例如矽和氧，像是氧化矽)和虛置閘極層114A-114D(包含例如多晶矽)。虛置閘極層114A-114D可包含多層結構。舉例而言，在一些實施例中，虛置閘極層114A-114D包含虛置閘極介電層和虛置閘極電極層。在一些實施例中，閘極結構110A-110D包含多晶矽閘極，使得虛置閘極層114A-114D包含多晶矽層。閘極結構110A-110D由沉積製程、微影製程、蝕刻製程、其他合適的製程、或前述之組合形成。舉例而言，可進行熱氧化製程以形成界面層於基板102上，特別是在鰭結構106A-106D上。然後進行一或多個沉積製程以形成虛置閘極層於界面層上。在一 些實施例中，進行沉積製程以形成虛置閘極介電層於界面層上，以及進行沉積製程以形成虛置閘極電極層於虛置閘極介電層上。沉積製程包含化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metal organic CVD，MOCVD)、遠程電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、電鍍、其他合適的方法、或前述之組合。然後進行微影圖案化和蝕刻製程，將界面層和虛置閘極層圖案化(在一些實施例中，將虛置閘極介電層和虛置閘極電極層圖案化)，以形成虛置閘極堆疊，使得虛置閘極堆疊(包含界面層112A-112D和虛置閘極層114A-114D)圍繞鰭結構106A-106D的通道區。微影圖案化製程包含光阻塗布(例如旋轉塗布)、軟烤、光罩對準、曝光、曝後烤、光阻顯影、清洗、乾燥(例如硬烤)、其他合適的製程、或前述之組合。替代地，微影曝光製程可由其他方法輔助、執行或取代，像是無光罩微影、電子束寫入、或離子束寫入。在又另一替代方式中，微影圖案化製程執行奈米壓模技術。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻方法、或前述之組合。
閘極結構110A-110D還包含間隔物116A-116D，其 相鄰於閘極堆疊(舉例而言，沿著閘極堆疊的側壁)(在此分別為界面層112A-112D和虛置閘極層114A-114D)。間隔物116A-116D由任何合適的製程形成且包含介電材料。介電材料可包含矽、氧、碳、氮、其他合適的材料、或前述之組合(例如，氧化矽、氮化矽、氮氧化矽、或碳化矽)。舉例而言，在此描述的實施例中，介電層包含矽和氮，像是氮化矽層，其可沉積於基板102上，且後續非等向性地蝕刻以形成間隔物116A-116D。在一些實施例中，間隔物116A-116D包含多層結構，像是包含氮化矽的第一介電層和包含氧化矽的第二介電層。在一些實施例中，一組以上的間隔物，像是密封間隔物、偏移(offset)間隔物、犧牲(sacrificial)間隔物、虛置(dummy)間隔物、及/或主間隔物，其鄰接於閘極堆疊形成。在此實施例中，各組間隔物可包含具有不同蝕刻速率的材料。舉例而言，包含矽和氧(例如氧化矽)的第一介電層可沉積於基板102上，且後續非等向地蝕刻以形成第一組間隔物鄰接於閘極堆疊，以及包含矽和氮(利於氮化矽)的第二介電層可沉積於基板102上，且後續非等向地蝕刻以形成第二組間隔物鄰接於第一組間隔物。在間隔物116A-116D形成之前及/或之後，可進行佈植、擴散、及/或退火製程，以在鰭結構106A-106D的源極/汲極區形成輕摻雜源極和汲極(lightly doped source and drain，LDD)部件、及/或重摻雜源極和汲極(heavily doped source and drain，HDD)部件，其取決於鰭式積體電路裝置100的設計需求而定。
磊晶源極部件和磊晶汲極部件(稱為磊晶源極/汲極部件)設置在鰭結構106A-106D的源極/汲極區。舉例而言， 在鰭結構106A-106D上磊晶成長半導體材料，形成磊晶源極/汲極部件118A-118D於鰭結構106A-106D上。在此描述的實施例中，閘極結構110A-110D分別位於磊晶源極/汲極部件118A-118D之間。在一些實施例中，磊晶源極/汲極部件118A-118D圍繞鰭結構106A-106D的源極/汲極區。磊晶製程可進行化學氣相沉積(CVD)之沉積技術(例如，氣相磊晶(vapor-phase epitaxy，VPE)、超高真空CVD(ultra-high vacuum(UHV)-CVD)、低壓化學氣相沉積(LPCVD)及/或電漿增強化學氣相沉積(PECVD))、分子束磊晶、其他合適的選擇性磊晶成長(selective epitaxial growth，SEG)製程、或前述之組合。磊晶製程可使用氣態及/或液態前驅物，其與鰭結構106A-106D的組成物反應。磊晶源極/汲極部件118A-118D以n型摻質及/或p型摻質進行摻雜，取決於高壓電晶體(HVTs)及/或低壓電晶體(LVTs)配置為n型裝置(例如具有n通道)或p型裝置(例如具有p通道)而定。在此描述的實施例中，HV-N區104A和LV-N區104B配置為具有n型鰭式場效電晶體，磊晶源極/汲極部件118A和磊晶源極/汲極部件118B為包含矽及/或碳的磊晶層，在此含矽磊晶層或含矽碳磊晶層摻雜磷、其他n型摻質、或前述之組合(例如，形成Si：P磊晶層或Si：C：P磊晶層)。在更多描述的實施例中，LV-P區104C和HV-P區104D配置為具有p型鰭式場效電晶體，磊晶源極/汲極部件118C和磊晶源極/汲極部件118D為包含矽和鍺的磊晶層，在此含矽鍺磊晶層摻雜硼、其他p型摻質、或前述之組合(例如，形成Si：Ge：B磊晶層)。本發明實施例考慮的磊晶源極/汲極部件118A-118D包含相同或不同材料、及/或 相同或不同摻質。本發明實施例還考慮將鰭結構106A-106D凹陷，使得磊晶源極/汲極部件118A-118D從鰭結構106A-106D的凹陷部成長。在一些實施例中，磊晶源極/汲極部件118A-118D包含的材料及/或摻質，其達到在通道區期望得到的拉伸應力及/或壓縮應力。在一些實施例中，在沉積期間藉由加入雜質至磊晶製程的來源材料，而摻雜磊晶源極/汲極部件118A-118D。在一些實施例中，在沉積製程之後，藉由離子佈植製程摻雜磊晶源極/汲極部件118A-118D。在一些實施例中，進行退火以活化磊晶源極/汲極部件118A-118D及/或其他源極/汲極區(例如重摻雜源極和汲極(HDD)區及/或輕摻雜源極和汲極(LDD)區)中的摻質。
層間介電(interlevel dielectric，ILD)層120設置於基板102上，特別是在鰭結構106A-106D和閘極結構110A-110D上。在一些實施例中，層間介電(ILD)層120是多層內連線(multilayer interconnect，MLI)部件的一部分，其電性耦接鰭式積體電路裝置100的各種裝置(例如電晶體、電阻器、電容器及/或電感器)及/或組件(例如閘極結構、及/或源極/汲極部件)，使得各種裝置及/或組件可以由鰭式積體電路裝置100的設計需求指定而操作。層間介電層120包含介電材料，其包含例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(TEOS)形成的氧化物、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數介電材料、其他合適的介電材料、或前述之組合。示範的低介電常數介電材料包含氟矽酸鹽玻璃(FSG)、摻雜碳的氧化矽、黑鑽石(Black Diamond®，製造商為Santa Clara，California 的應用材料)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶質的氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、苯並環丁烯(BCB),SiLK高分子材料(製造商為Dow Chemical，Midland，Michigan)、聚亞醯胺(polyimide)、其他低介電常數介電材料、或前述之組合。在一些實施例中，層間介電層120具有多層結構，其具有多種介電材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)設置於層間介電層120與鰭結構106A-106D之間，及/或設置於層間介電層120與閘極結構110A-110D之間。接觸蝕刻停止層包含不同於層間介電層120的材料，像是與層間介電層120的介電材料不同之介電材料。在此描述的實施例中，層間介電層120包含低介電常數介電材料，接觸蝕刻停止層包含矽和氮(例如氮化矽或氮氧化矽)。層間介電層120及/或接觸蝕刻停止層形成於基板102上，舉例而言，藉由沉積製程(像是CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他合適的方法、或前述之組合)。在一些實施例中，層間介電層120及/或接觸蝕刻停止層由可流動的化學氣相沉積(flowable CVD，FCVD)製程形成，其包含例如沉積可流動的材料(像是液態化合物)於基板102上，以及藉由適當的技術將可流動的材料轉變成固態材料，像是熱退火及/或紫外光照射處理。接續沉積層間介電層120及/或接觸蝕刻停止層，進行化學機械研磨(CMP)製程及/或其他平坦化製程，使其到達(暴露出)閘極結構110A-110D的頂部。在此描述的實施例中，虛置閘極層114A-114D的頂面大抵上與層間介電層120的頂面 成平面。
參閱第2B至2L圖，進行閘極置換製程，在此以金屬閘極堆疊置換閘極結構110A-110D的虛置閘極堆疊。參閱第2B圖，蝕刻製程選擇性地移除閘極結構110A-110D的虛置閘極層114A-114D，藉此在閘極結構110A中形成開口130A，在閘極結構110B中形成開口130B，在閘極結構110C中形成開口130C，以及在閘極結構110D中形成開口130D。在此描述的實施例中，開口130A-130D(也稱為閘極溝槽)具有分別由間隔物116A-116D定義的側壁表面，以及分別由界面層112A-112D定義的底面。在一些實施例中，從閘極結構110A-110D中省略界面層112A-112D，此時開口130A-130D具有由鰭結構106A-106D定義的底面。蝕刻製程為乾蝕刻製程、濕蝕刻製程、或前述之組合。可以調整蝕刻製程，使得虛置閘極層114A-114D被移除，而不會(或最少程度地)蝕刻鰭式積體電路裝置100的其他部件，像是層間介電層120、間隔物116A-116D、界面層112A-112D、及/或鰭結構106A-106D。
參閱第2C圖，形成閘極介電層140於鰭式積體電路裝置100上。舉例而言，原子層沉積(ALD)製程順形地(conformally)沉積閘極介電層140於鰭式積體電路裝置100上，使得閘極介電層140具有大抵上均勻的厚度，且部分地填充開口130A-130D。在此描述的實施例中，閘極介電層140設置在定義出開口130A-130D的側壁表面和底面上，使得閘極介電層140設置在界面層112A-112D和間隔物116A-116D上。在一些實施例中，閘極介電層140的厚度為約5Å至約25Å。在此描述的 實施例中，閘極介電層140包含高介電常數介電材料(且因此可稱為高介電常數介電層)，像是二氧化鉿(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料、或前述之組合。高介電常數介電材料通常是指具有高介電常數的介電材料，例如大於氧化矽(k3.9)的介電常數。在一些實施例中，閘極介電層140包含介電材料，像是氧化矽或其他合適的介電材料。替代地，使用其他合適的沉積製程形成閘極介電層140，像是CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋轉塗布、電鍍、其他沉積製程、或前述之組合。
參閱第2D圖，形成蓋層142於閘極介電層140上。舉例而言，原子層沉積(ALD)製程順形地沉積蓋層142於閘極介電層140上，使得蓋層142具有大抵上均勻的厚度，且部分地填充開口130A-130D。在一些實施例中，蓋層142的厚度約5Å至約25Å。蓋層142包含的材料避免或消除了閘極介電層140與閘極結構110A-110D的其他層之間的組成物之擴散及/或反應(特別是閘極層包含金屬)。在一些實施例中，蓋層142包含金屬和氮，像是氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W2N)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、或前述之組合。舉例而言，在此描述的實施例中，蓋層142包含鈦和氮(例如TiN)。替代地，使用其他合適的沉積製程形成蓋層142，像是CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋轉塗布、電鍍、其他沉積製程、或前述之組合。
繼續進行製程，以形成對低壓區，像是對LV-N區104B和LV-P區104C中的低壓電晶體(LVTs)提供期望的臨界電壓之各種層，以及形成對高壓區，像是對HV-N區104A和HV-P區104D中的高壓電晶體(HVTs)提供期望的臨界電壓之各種層。通常，藉由增加在低壓區的功函數層的厚度，達到較低臨界電壓，像是在低壓區的p型功函數層及/或n型功函數層(以下進一步描述)相對於在高壓區的功函數層的厚度更厚，及/或導入摻質至低壓區或高壓區的功函數層中(例如，使用離子佈植製程)。然而，當積體電路技術節點縮減，特別是到10nm及其以下節點，在閘極置換製程中形成的開口也縮減，使得增加功函數層的厚度來達到較低臨界電壓對於空隙填充有負面影響。舉例而言，增加功函數層的厚度，降低了用於形成後續的閘極層，像是金屬填充層的開口的尺寸，其可在產生的閘極結構中造成空隙及/或孔洞，降低裝置效能。此外，離子佈植製程受限於較小技術節點伴隨的鰭高度和鰭間距(也受限於在離子佈植製程中用來覆蓋鄰近元件的遮罩元件(例如光阻層)的高度)，使得功函數層的頂部比功函數層的底部具有較大的摻質濃度。這樣的現象阻礙了功函數層的均勻摻雜，通常稱為陰影效應(shadowing effects)，且不受期望地改變了裝置效能。本發明實施例藉由執行臨界電壓調整層克服了空隙填充及/或陰影效應問題，臨界電壓調整層包含具有阻擋鋁能力的材料，隨著臨界電壓調整層的厚度減少而降低阻擋鋁的能力，使得臨界電壓隨著臨界電壓調整層的厚度減少而降低。如以下的詳細說明，在低壓區和高壓區中的閘極結構因此包含臨界電壓調整 層，其中在低壓區中的臨界電壓調整層的厚度小於在高壓區中的臨界電壓調整層的厚度。
參閱第2E圖，形成臨界電壓調整層144於蓋層142上。舉例而言，原子層沉積(ALD)製程順形地沉積臨界電壓調整層144於蓋層142上，使得臨界電壓調整層144具有大抵上均勻的厚度，且部分地填充開口130A-130D。在一些實施例中，臨界電壓調整層144的厚度約10Å至約15Å。在一些實施例中，原子層沉積製程包含約20次至約30次的原子層沉積循環。在一些實施例中，原子層沉積製程在約200℃到約300℃的溫度進行。臨界電壓調整層144包含的材料所具有的功函數值取決於臨界電壓調整層144的厚度，在此功函數值隨著臨界電壓調整層144的厚度減少而降低。舉例而言，臨界電壓調整層144包含的材料可以阻擋鋁(例如來自功函數層的鋁)，防止鋁穿透進入閘極結構110A-110D的閘極堆疊的其他閘極層。此材料阻擋鋁的能力取決於臨界電壓調整層144的厚度，在此阻擋鋁的能力隨著臨界電壓調整層144的厚度減少而降低。因此，當臨界電壓調整層144的厚度減少，其阻擋鋁的能力降低，且相對應的裝置之功函數也降低。反之，當臨界電壓調整層144的厚度增加，其阻擋鋁的能力增加，且相對應的裝置之功函數也增加。用於臨界電壓調整層144的示範材料包含鉭和氮，像是TaN、TaSiN、TaCN、其他含鉭和含氮材料、或前述之組合。在此描述的實施例中，臨界電壓調整層144包含TaN。在這樣的實例中，原子層沉積(ALD)製程可使用含鉭前驅物和含氮前驅物。此外，替代地，使用其他合適的沉積製程形成臨界電壓調整層 144，像是CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋轉塗布、電鍍、其他沉積製程、或前述之組合。
參閱第2F圖，形成p型功函數層146於臨界電壓調整層144上。舉例而言，原子層沉積(ALD)製程順形地沉積p型功函數層146於臨界電壓調整層144上，使得p型功函數層146具有大抵上均勻的厚度，且部分地填充開口130A-130D。在一些實施例中，p型功函數層146的厚度約10Å到約40Å。在此描述的實施例中，在n型裝置區(在此為HV-N區104A和LV-N區104B)中的p型功函數層146的厚度小於在p型裝置區(在此為HV-P區104D和LV-P區104C)中的p型功函數層146的厚度。舉例而言，在HV-N區104A及/或LV-N區104B中的p型功函數層146的厚度約10Å到約20Å，且在HV-P區104D及/或LV-P區104C中的p型功函數層146的厚度約20Å到約40Å。在一些實施例中，原子層沉積(ALD)製程包含約20次到約50次的原子層沉積循環。在一些實施例中，原子層沉積製程在約400℃到約450℃的溫度進行(其高於形成臨界電壓調整層144的原子層沉積製程進行的溫度)。p型功函數層146包含任何合適的p型功函數材料，像是TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函數材料、或前述之組合。在此描述的實施例中，p型功函數層146包含鈦和氮，像是TiN。替代地，使用其他合適的沉積製程形成p型功函數層146，像是CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋轉塗布、電鍍、其他沉積製程、或前述之組合。
參閱第2G圖，從鰭式積體電路裝置100的低壓區，像是LV-N區104B和LV-P區104C移除p型功函數層146。舉例而言，形成圖案化遮罩層150於鰭式積體電路裝置100上。圖案化遮罩層150具有一或多個開口152，其露出LV-N區104B和LV-P區104C，特別是露出在LV-N區104B和LV-P區104C中的p型功函數層146。藉由任何合適的製程形成圖案化遮罩層150，包含在此描述的沉積製程、微影製程、及/或蝕刻製程。在一些實施例中，圖案化遮罩層150包含的材料具有與p型功函數層146及/或臨界電壓調整層144不同的蝕刻特性。舉例而言，圖案化遮罩層150包含矽、非晶矽、半導體氧化物(例如氧化矽(SiO2))、半導體氮化物(例如氮化矽(SiN))、半導體氮氧化物(例如氮氧化矽(SiON))、及/或半導體碳化物(例如碳化矽(SiC))、其他半導體材料、及/或其他介電材料。在一些實施例中，圖案化遮罩層150包含光阻材料(且因此可稱為圖案化光阻(resist及/或photoresist)層)。然後可使用任何合適的製程從低壓區移除p型功函數層146，如圖所示藉此露出在LV-N區104B和LV-P區104C中的臨界電壓調整層144。舉例而言，濕蝕刻製程使用蝕刻溶液移除p型功函數層146，蝕刻溶液包含氫氧化銨(NH4OH)、過氧化氫(H2O2)、硫酸(H2SO4)、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氯化氫(HCl)、其他合適的濕蝕刻溶液、或前述之組合。舉例而言，濕蝕刻溶液使用NH4OH：H2O2溶液、HCl：H2O2：H2O溶液(已知為氯化氫-過氧化物混合物(hydrochloric-peroxide mixture，HPM))、NH4OH：H2O2：H2O溶液(已知為氨水-過氧化物混合物 (ammonia-peroxide mixture，APM))、或H2SO4：H2O2溶液(已知為硫酸過氧化物混合物(sulfuric peroxide mixture，SPM))。在此描述的實施例中，藉由使用氯化氫-過氧化物混合物(HPM)的濕蝕刻製程移除p型功函數層146。
參閱第2H圖，在鰭式積體電路裝置100的低壓區中的臨界電壓調整層144上進行臨界電壓調整處理160，藉此降低在LV-N區104B和LV-P區104C中的低壓電晶體(LVTs)的臨界電壓。臨界電壓調整處理160使用含氯前驅物回蝕刻在LV-N區104B和LV-P區104C中的臨界電壓調整層144。舉例而言，在此描述的實施例中，臨界電壓調整處理160使用含氯化鎢前驅物，像是五氯化鎢(WCl5)，回蝕刻在LV-N區104B和LV-P區104C中的臨界電壓調整層144。減少在LV-N區104B和LV-P區104C中的臨界電壓調整層144的厚度，降低了在LV-N區104B和LV-P區104C中的臨界電壓調整層144之阻擋鋁的能力，其增加了鋁從臨界電壓調整層144上的閘極層穿透進入臨界電壓調整層144底下的閘極層，藉此降低在LV-N區104B和LV-P區104C中的低壓電晶體(LVTs)的臨界電壓。可以觀察到調整臨界電壓調整層144的餘留厚度可以讓低壓區，像是LV-N區104B和LV-P區104C的臨界電壓相對於高壓區，像是HV-N區104A和HV-N區104D降低了約120mV。在此描述的實施例中，在臨界電壓調整處理160之後，在LV-N區104B及/或LV-P區104C的臨界電壓調整層144的厚度小於或等於約15Å。在一些實施例中，在LV-N區104B及/或LV-P區104C的臨界電壓調整層144完全移除，其取決於LV-N區104B及/或LV-P區104℃的臨界電壓需求而定。可以 調整各種蝕刻參數，以達到期望的臨界電壓調整(藉由調整在低壓區的臨界電壓調整層144的厚度相對於在高壓區的臨界電壓調整層144的厚度)，像是蝕刻劑組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻(RF)偏壓電壓、射頻(RF)偏壓功率、蝕刻劑流率、其他合適的蝕刻參數、或前述之組合。在一些實施例中，臨界電壓調整處理160在約400℃到約500℃的蝕刻溫度進行。在一些實施例中，臨界電壓調整處理160在約20torr到約30torr的蝕刻壓力進行。在一些實施例中，臨界電壓調整處理160的進行少於或等於約100秒。之後，藉由任何合適的製程移除圖案化遮罩層150。
在一些實施例中，於製程處理期間，當曝露於氧的環境時，臨界電壓調整層144的表面可能被氧化，使得臨界電壓調整層144具有氧化的表面(層)，其包含鉭和氧(例如TaO)。在一些實施例中，臨界電壓調整處理160使用含氯化鎢前驅物，像是WCl5，以移除在LV-N區104B和LV-P區104C兩者的氧化表面，並且回蝕刻在LV-N區104B和LV-P區104C中的臨界電壓調整層144。在一些實施例中，臨界電壓調整處理160使用含氯化鉭的前驅物，像是五氯化鉭(TaCl5)，以移除在LV-N區104B和LV-P區104C中的氧化表面，然後使用含氯化鎢前驅物，像是WCl5，以回蝕刻在LV-N區104B和LV-P區104C中的臨界電壓調整層144。在一些實施例中，臨界電壓調整處理160只使用含氯化鉭的前驅物，像是TaCl5，以只移除氧化的表面，使得在LV-N區104B和LV-P區104C中的臨界電壓調整層144不具有氧化的表面(層)，且在HV-N區104A和HV-P區104D中的臨 界電壓調整層144具有氧化的表面(層)。
參閱第2I圖，形成n型功函數層172於鰭式積體電路裝置100上。在此描述的實施例中，n型功函數層172不形成在鰭式積體電路裝置100的每一區。舉例而言，形成圖案化遮罩層174於鰭式積體電路裝置100上，使得圖案化遮罩層174覆蓋LV-P區104C，且露出HV-N區104A、LV-N區104B和HV-P區104D。特別是圖案化遮罩層174具有一或多個開口176，其露出在HV-N區104A和HV-P區104D的p型功函數層146，以及在LV-N區104B的臨界電壓調整層144。可藉由任何合適的製程形成圖案化遮罩層174，包含在此描述的沉積製程、微影製程、及/或蝕刻製程。在一些實施例中，圖案化遮罩層174包含任何合適的遮罩材料，像是矽、非晶矽、半導體氧化物(例如SiO2)、半導體氮化物(例如SiN)、半導體氮氧化物(例如SiON)、及/或半導體碳化物(例如SiC)、其他半導體材料、及/或其他介電材料。在一些實施例中，圖案化遮罩層174包含光阻材料。在進一步的範例中，原子層沉積(ALD)製程順形地沉積n型功函數層172於p型功函數層146及/或臨界電壓調整層144上，使得n型功函數層172具有大抵上均勻的厚度，且部分地填充開口130A、開口130B和開口130D。在此描述的實施例中，n型功函數層172因此沉積在HV-N區104A和HV-P區104D的n型功函數層146上，並且沉積在LV-N區104B的臨界電壓調整層144上。在一些實施例中，n型功函數層172的厚度約25Å到約45Å。n型功函數層172包含任何合適的n型功函數材料，像是Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、 其他n型功函數材料、或前述之組合。在此描述的實施例中，n型功函數層172包含鈦和鋁，像是TaAlC、TaAl、TiAlC、TiAl、TaSiAl、TiSiAl、TaAlN、或TiAlN。替代地，使用其他合適的沉積製程形成n型功函數層172，像是CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋轉塗布、電鍍、其他沉積製程、或前述之組合。
參閱第2J圖，形成膠(glue)層180於鰭式積體電路裝置100上。在此描述的實施例中，膠層180不形成在鰭式積體電路裝置100的每一區。舉例而言，圖案化遮罩層174保留在LV-P區104C上，露出在HV-N區104A、LV-N區104B和HV-P區104D的n型功函數層172。膠層180因此形成在HV-N區104A、LV-N區104B和HV-P區104D。舉例而言，原子層沉積(ALD)製程順形地沉積膠層180在n型功函數層172上，使得膠層180具有大抵上均勻的厚度，且部分地填充開口130A、開口130B和開口130D。之後，藉由任何合適的製程移除圖案化遮罩層174。在一些實施例中，膠層180的厚度約10Å到約15Å。膠層180包含的材料促進相鄰層之間的黏著力，像是n型功函數層172和閘極結構110A-110D後續形成的層(例如金屬填充層)。舉例而言，膠層180包含金屬(例如W、Al、Ta、Ti、Ni、Cu、Co、其他合適的金屬、或前述之組合)、金屬氧化物、金屬氮化物、或前述之組合。在此描述的實施例中，膠層180包含鈦和氮，像是TiN。替代地，使用其他合適的沉積製程形成膠層180，像是CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋轉塗布、電鍍、其他沉積製程、或前述 之組合。
參閱第2K圖，形成金屬填充(或塊材)層182於鰭式積體電路裝置100上。舉例而言，原子層沉積(ALD)製程順形地沉積金屬填充層182於膠層180上(在HV-N區104A、LV-N區104B和HV-P區104D)和臨界電壓調整層144上(在LV-P區104C)，使得金屬填充層182具有大抵上均勻的厚度，且填充開口130A-130D。在一些實施例中，金屬填充層182的厚度約1,500Å到約3,000Å。金屬填充層182包含合適的導電材料，像是Al、W、及/或Cu。在此描述的實施例中，金屬填充層182包含W。金屬填充層182可附加地或集體地包含其他金屬、金屬氧化物、金屬氮化物、其他合適的材料、或前述之組合。在一些實施例中，在形成金屬填充層182之前，阻擋層184選擇性地形成於鰭式積體電路裝置100上，使得金屬填充層182沉積在阻擋層184上。舉例而言，原子層沉積(ALD)製程順形地沉積阻擋層184於膠層180和臨界電壓調整層144上，使得阻擋層184具有大抵上均勻的厚度，且部分地填充開口130A-130D。在一些實施例中，阻擋層184的厚度約25Å到約35Å。阻擋層184包含的材料阻擋及/或降低閘極層之間的擴散，像是金屬填充層182和n型功函數層172及/或p型功函數層146。在此描述的實施例中，阻擋層184包含鈦和氮，像是TiN。替代地，使用其他合適的沉積製程形成金屬填充層182及/或阻擋層184，像是CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋轉塗布、電鍍、其他沉積製程、或前述之組合。
參閱第2L圖，進行平坦化製程，以從鰭式積體電 路裝置100移除多餘的閘極材料，使得閘極結構110A-110D包含金屬閘極堆疊。舉例而言，進行化學機械研磨(CMP)製程，直到抵達(露出)層間介電(ILD)層120的頂面。在此描述的實施例中，在化學機械研磨(CMP)製程之後，閘極結構110A-110D的頂面大抵上與層間介電(ILD)層120的頂面成平面。因此，n型鰭式場效電晶體190A包含閘極結構110A設置在HV-N區104A，n型鰭式場效電晶體190B包含閘極結構110B設置在LV-N區104B，p型鰭式場效電晶體190C包含閘極結構110C設置在LV-P區104C，且p型鰭式場效電晶體190D包含閘極結構110D設置在HV-P區104D。如配置，n型鰭式場效電晶體190A和p型鰭式場效電晶體190D為高壓鰭式場效電晶體，且n型鰭式場效電晶體190B和p型鰭式場效電晶體190C為低壓鰭式場效電晶體，使得n型鰭式場效電晶體190A和p型鰭式場效電晶體190D相較於n型鰭式場效電晶體190B和p型鰭式場效電晶體190C具有較大的臨界(操作)電壓。閘極結構110A包含界面層112A、閘極介電層140A、蓋層142A、臨界電壓調整層144A、p型功函數層146A、n型功函數層172A、膠層180A、阻擋層184A和金屬填充層182A。閘極結構110B包含界面層112B、閘極介電層140B、蓋層142B、臨界電壓調整層144B、n型功函數層172B、膠層180B、阻擋層184B和金屬填充層182B。閘極結構110C包含界面層112C、閘極介電層140C、蓋層142C、臨界電壓調整層144C、阻擋層184C和金屬填充層182C。閘極結構110D包含界面層112D、閘極介電層140D、蓋層142D、臨界電壓調整層144D、p型功函數層146D、n型功函數層172D、膠層180D、阻 擋層184D和金屬填充層182D。p型功函數層146D的厚度大於p型功函數層146A的厚度。臨界電壓調整層144A及/或臨界電壓調整層144D的厚度大於臨界電壓調整層144B及/或臨界電壓調整層144C的厚度。因此，相較於低壓鰭式場效電晶體的臨界電壓調整層(在此為臨界電壓調整層144B、144C)，高壓鰭式場效電晶體具有的臨界電壓調整層(在此為臨界電壓調整層144A、144D)表現出較佳的阻擋鋁的能力，其防止來自其他閘極層(在此為n型功函數層172A、172D)的鋁穿透至其他閘極層(像是界面層112A、112D；閘極介電層140A、140D；及/或蓋層142A、142D)，使得高壓鰭式場效電晶體相較於低壓鰭式場效電晶體表現出較大的臨界電壓。因此藉由改變臨界電壓調整層之阻擋鋁的能力，達到多重臨界電壓裝置。不同的實施例可具有不同優點，且沒有特定優點是任何實施例的必要需求。
繼續進行製造以完成鰭式積體電路裝置100的製作，舉例而言，可形成各種接點(contacts)以促進鰭式場效電晶體190A-190D的操作。舉例而言，可形成一或多個層間介電(ILD)層於基板102上(特別是在層間介電層120和閘極結構110A-110D上)，其類似於層間介電層120。然後在層間介電層120及/或設置於層間介電層120上的層間介電層中形成接點。舉例而言，接點各自與鰭式場效電晶體190A-190D的閘極結構110A-110D電性耦接(特別是閘極結構110A-110D的閘極電極)，且接點各自電性耦接至鰭式場效電晶體190A-190C的源極/汲極區(特別是磊晶源極/汲極部件118A-118D)。接點包含導電材料，像是金屬。金屬包含鋁、鋁合金(像是鋁/矽/銅合金)、 銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適的金屬、或前述之組合。金屬矽化物可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、或前述之組合。在一些實施例中，如上所述，層間介電層設置於層間介電層120上，且接點(例如延伸穿過層間介電層120及/或其他層間介電層)為設置於基板102上的多層內連線(MLI)部件的一部分。多層內連線(MLI)部件可包含金屬層和層間介電層之組合，其配置為形成垂直互連部件，像是接點及/或導孔(vias)、及/或水平互連部件，像是導線。各種導電部件包含的材料類似於接點。在一些實施例中，使用鑲嵌(damascene)製程及/或雙鑲嵌製程形成多層內連線(MLI)部件。
有時候在製造期間隨著鰭式積體電路裝置100在製造的製程系統之間轉移時，當暴露於外界環境時可以改變閘極結構110A-110D的一或多個閘極層。舉例而言，當暴露於氧氣環境時，閘極結構110A-110D的一或多個閘極層之表面可能被氧化，其導致不受期望地改變與閘極結構110A-110D對應的臨界電壓。為了讓此發生最小化，在一些實施例中，閘極結構110A-110D的一或多個閘極層可以在原位(in-situ)處理，其通常指的是在相同的積體電路製程系統或相同的積體電路製程設備中，在鰭式積體電路裝置100上進行各種製程，使得鰭式積體電路裝置100在各種製程期間保持在真空條件下。如此，原位(in-situ)也通常指的是不讓鰭式積體電路裝置100暴露於外界環境中，像是氧氣(例如積體電路製程系統的外部)，在鰭式積體電路裝置100上進行各種製程。在一些實施例中，原位 進行臨界電壓調整處理160、形成n型功函數層172、形成膠層180、及/或形成阻擋層184，藉此讓製程期間暴露於氧及/或其他外界環境達到最小化(或消除)。
第3圖是根據本發明實施例的各個方面之多腔室(multi-chamber)積體電路(IC)製程系統200的剖面示意圖。在一些實施例中，多腔室積體電路製程系統200稱為積體電路群集(cluster)設備。多腔室積體電路製程系統200包含載入口(load port)202、一或多個載入閉鎖腔室(load lock chambers)(例如載入閉鎖腔室204A和載入閉鎖腔室204B)、一或多個製程腔室(例如製程腔室210A、製程腔室210B、製程腔室210C、製程腔室210D和製程腔室210E)，以及晶圓搬運(handling)腔室220。晶圓在製程腔室210A-210E之間移動，以在原位的方式處理各種閘極層，使得晶圓在多腔室積體電路製程系統200中的製程處理期間保持在真空條件下。在一些實施例中，在多腔室積體電路製程系統200中於鰭式積體電路裝置100上進行各種閘極置換製程，使得鰭式積體電路裝置100在各種閘極置換製程期保持在真空條件下。為了更清楚地瞭解本發明實施例的各個方面，第3圖已經被簡化。可以在多腔室積體電路製程系統200中加入額外部件，並且在多腔室積體電路製程系統200的其他實施例中，以下描述的一些部件可以被置換、改變或消除。
載入閉鎖腔室204A、204B配置為接收從載入口202轉移的晶圓(例如具有鰭式積體電路裝置100製造於其上的晶圓)。載入閉鎖腔室204A、204B配置為促進晶圓在多腔室積體電路製程系統200中進與出的轉移。在一些實施例中，多腔室 積體電路製程系統200在真空下，且載入閉鎖腔室204A、204B可以將導入多腔室積體電路製程系統200的晶圓的環境抽氣(pump down)(例如使用機械幫浦泵及/或渦輪分子幫浦(turbomolecular pump))，使得晶圓的環境在真空下。在一些實施例中，載入閉鎖腔室204A、204B配置為接收單一晶圓或多個晶圓(例如晶圓裝載在晶圓匣(wafer cassette)、晶圓桿(pod)或載具(carrier)中)。在一些實施例中，載入閉鎖腔室204A、204B藉由閘口閥與晶圓搬運腔室220分隔，使得當載入閉鎖腔204A及/或載入閉鎖腔室204B在操作期間排氣時，晶圓搬運腔室220得以保持真空。晶圓搬運腔室220包含自動化機械手臂，其可以在載入閉鎖腔204A、204B及/或任何製程腔室210A-210E之間，沿著水平、垂直及/或旋轉軸的任何方向轉移晶圓。製程腔室210A-210E配置為進行許多積體電路製程操作，像是ALD、CVD、PVD、蝕刻、預處理/預浸泡(pre-soak)、脫氣(de-gassing)、退火、以及許多檢測操作(metrology operations)，像是XPS分析、AFM分析、及/或其他合適的製程或檢測操作。因此當在多腔室積體電路製程系統200內進行製程處理時，晶圓可以保持在真空下，使得晶圓在閘極形成製程期間不會(或最小化)暴露於外界環境中，例如氧。本發明實施例考慮的多腔室積體電路製程系統200可包含更多或更少的載入閉鎖腔室、製程腔室、晶圓搬運腔室及/或其他腔室，其取決於積體電路製程需求。
在一些實施例中，製程腔室210A配置為進行臨界電壓調整處理，像是臨界電壓調整處理160；製程腔室210B、 製程腔室210C、及/或製程腔室210D配置為進行ALD製程，以形成n型功函數層，像是n型功函數層172；且製程腔室210E配置為進行ALD製程，以形成膠層，像是膠層180、及/或阻擋層，像是阻擋層184。舉例而言，製程腔室210A配置為接收一或多個用來降低臨界電壓調整層，像是在描述的實施例中的臨界電壓調整層144的厚度之前驅物230，包含鉭和氮；製程腔室210B、製程腔室210C、及/或製程腔室210D配置為接收一或多個適合用於形成n型功函數層的前驅物230，其包含鈦和鋁；且製程腔室210E配置為接收一或多個適合用於形成膠層及/或阻擋層的前驅物230，其包含鈦和氮。在一些實施例中，製程腔室210A配置為接收含氯化鎢前驅物230，像是WCl5；製程腔室210B、製程腔室210C、及/或製程腔室210D配置為接收含鋁前驅物230，像是二甲基鋁氫化物(dimethylaluminumhydride，DMAH)或二甲基乙基胺氫化鋁(dimethylethylaminealane，DMEAA)；且製程腔室210E配置為接收含鈦前驅物230，像是四氯化鈦(TiCl4)，以及含氮前驅物230，像是氨(NH3)。在一些實施例中，製程腔室210A配置為保持在約400℃到約500℃的溫度。在一些實施例中，製程腔室210A配置為保持在約20torr到約30torr的壓力。本發明實施例考慮在製程腔室210A-210E配置為進行其他閘極置換製程的情形下進行，像是形成閘極介電層(例如高介電常數介電層140)、形成蓋層(例如蓋層142)、形成臨界電壓調整層(例如臨界電壓調整層144)、形成p型功函數層(例如p型功函數層146)、處理一或多個閘極層、及/或任何其他閘極置換製程，其可以從原位製程中獲得好處。在實施例 中，製程腔室210A-210E中的一個配置為用於形成臨界電壓調整層，其包含鉭和氮，此製程腔室可配置為接收含鉭前驅物230，像是五甲基二甲基氨基鉭(pentakis-dimethylamino tantalum，PDMAT)，以及含氮前驅物230，像是氨(NH3)。
本發明提供許多不同的實施例，用於調整鰭式場效電晶體裝置的臨界電壓的方法。一示範的方法包含形成第一開口於第一閘極結構內，及形成第二開口於第二閘極結構內。第一閘極結構設置於第一鰭結構上，且第二閘極結構設置於第二鰭結構上。此方法還包含藉由形成閘極介電層，形成臨界電壓調整層於閘極介電層上，回蝕刻在第二開口中的臨界電壓調整層，形成功函數層於臨界電壓調整層上，以及形成金屬填充層於功函數層上，來填充第一開口和第二開口。臨界電壓調整層包含鉭和氮，回蝕刻使用含氯化鎢前驅物。在一些實施例中，形成臨界電壓調整層包含進行原子層沉積製程。在一些實施例中，回蝕刻臨界電壓調整層包含調整蝕刻參數，以相對於與第一閘極結構對應的臨界電壓，降低與第二閘極結構對應的臨界電壓。在一些實施例中，填充第一開口和第二開口還包含形成蓋層於閘極介電層上，其中蓋層設置於閘極介電層與臨界電壓調整層之間。
在一些實施例中，在回蝕刻臨界電壓調整層之後，形成功函數層。在此實施例中，功函數層為第一型功函數層，且填充第一開口和第二開口還包含在回蝕刻臨界電壓調整層之前，形成第二型功函數層於第一開口和第二開口中的臨界電壓調整層上，從第二開口移除第二型功函數層，藉此露出第 二開口中的臨界電壓調整層用於回蝕刻，以及形成第一型功函數層於第一開口中的第二型功函數層上和第二開口中的臨界電壓調整層上。在一些實施例中，回蝕刻臨界電壓調整層之前，形成功函數層。在此實施例中，功函數層為第一型功函數層，且填充第一開口和第二開口還包含從第二開口移除第一型功函數層，藉此露出第二開口中的臨界電壓調整層用於回蝕刻，以及在回蝕刻之後，形成第二型功函數層於第一開口中的第一型功函數層上。
另一示範的方法包含形成第一開口於第一鰭式場效電晶體的第一閘極結構內，形成第二開口於第二鰭式場效電晶體的第二閘極結構內，形成第三開口於第三鰭式場效電晶體的第三閘極結構內，及形成第四開口於第四鰭式場效電晶體的第四閘極結構內。此方法還包含以高介電常數介電層部分地填充第一開口、第二開口、第三開口和第四開口。此方法還包含以臨界電壓調整層部分地填充第一開口、第二開口、第三開口和第四開口，其中臨界電壓調整層設置於高介電常數介電層上。此方法還包含以第一型功函數層部分地填充第一開口、第二開口、第三開口和第四開口，其中第一型功函數層設置於臨界電壓調整層上。此方法還包含從第二開口和第三開口移除第一型功函數層，藉此露出在第二開口和第三開口中的臨界電壓調整層。此方法還包含在第二開口和第三開口中露出的臨界電壓調整層上進行臨界電壓調整處理，使得第二鰭式場效電晶體和第三鰭式場效電晶體的臨界電壓低於第一鰭式場效電晶體和第四鰭式場效電晶體的臨界電壓，其中臨界電壓調整處理採 用含氯化鎢前驅物進行。此方法還包含以第二型功函數層部分地填充第一開口、第二開口和第四開口，其中第二型功函數層設置在第一開口、第二開口和第四開口中的臨界電壓調整層上。此方法還包含以金屬填充層填充第一開口、第二開口、第三開口和第四開口，其中金屬填充層設置於第一開口、第二開口和第四開口中的第二型功函數層上，且其中金屬填充層還設置於第三開口中的臨界電壓調整層上。在一些實施例中，此方法還包含在形成臨界電壓調整層之前，以蓋層部分地填充第一開口、第二開口、第三開口和第四開口於高介電常數介電層上。在一些實施例中，此方法還包含以膠層部分地填充第一開口、第二開口和第四開口於第二型功函數層上。
在一些實施例中，以臨界電壓調整層部分地填充第一開口、第二開口、第三開口和第四開口包含形成含鉭和氮層。在一些實施例中，以臨界電壓調整層部分地填充第一開口、第二開口、第三開口和第四開口包含進行原子層沉積製程。在一些實施例中，進行臨界電壓調整處理包含降低在第二開口和第三開口中的臨界電壓調整層的厚度。在一些實施例中，第一型功函數層包含p型功函數材料，且第二型功函數層包含n型功函數材料。在一些實施例中，以第一型功函數層部分地填充第一開口、第二開口、第三開口和第四開口包含在第一開口和第二開口中形成第一厚度的第一型功函數層，以及在第三開口和第四開口中形成第二厚度的第一型功函數層，其中第二厚度大於第一厚度。在一些實施例中，臨界電壓調整處理和以第二型功函數層部分地填充第一開口、第二開口和第四開 口是在原位進行。
示範的積體電路裝置包含第一鰭式場效電晶體，其具有的第一閘極結構包含第一高介電常數介電層、第一臨界電壓調整層設置於第一高介電常數介電層上、第一p型功函數層設置於第一臨界電壓調整層上、第一n型功函數層設置於第一臨界電壓調整層上、以及第一金屬填充層設置於第一n型功函數層上。積體電路裝置還包含第二鰭式場效電晶體，其具有的第二閘極結構包含第二高介電常數介電層、第二臨界電壓調整層設置於第二高介電常數介電層上、第二n型功函數層設置於第二臨界電壓調整層上、以及第二金屬填充層設置於第二臨界電壓調整層上。積體電路裝置還包含第三鰭式場效電晶體，其具有的第三閘極結構包含第三高介電常數介電層、第三臨界電壓調整層設置於第三高介電常數介電層上、以及第三金屬填充層設置於第三臨界電壓調整層上。積體電路裝置還包含第四鰭式場效電晶體，其具有的第四閘極結構包含第四高介電常數介電層、第四臨界電壓調整層設置於第四高介電常數介電層上、第二p型功函數層設置於第四臨界電壓調整層上、第三n型功函數層設置於第四臨界電壓調整層上、以及第四金屬填充層設置於第三n型功函數層上。第二臨界電壓調整層和第三臨界電壓調整層的厚度小於第一臨界電壓調整層和第四臨界電壓調整層的厚度。第二p型功函數層的厚度大於第一P型功函數層的厚度。在一些實施例中，第一臨界電壓調整層、第二臨界電壓調整層、第三臨界電壓調整層和第四臨界電壓調整層包含鉭和氮。
積體電路裝置還包含第一高介電常數蓋層設置於第一高介電常數介電層與第一臨界電壓調整層之間，第二高介電常數蓋層設置於第二高介電常數介電層與第二臨界電壓調整層之間，第三高介電常數蓋層設置於第三高介電常數介電層與第三臨界電壓調整層之間，以及第四高介電常數蓋層設置於第四高介電常數介電層與第四臨界電壓調整層之間。在一些實施例中，第一P型功函數層和第二p型功函數層包含鈦和氮。在一些實施例中，第一n型功函數層、第二n型功函數層和第三n型功函數層包含鈦和鋁。在一些實施例中，第一金屬填充層、第二金屬填充層、第三金屬填充層和第四金屬填充層包含鎢。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解，可以使用本發明實施例作為基礎，來設計或修改其他製程和結構，以實現與在此所介紹的實施例相同的目的及/或達到相同的好處。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的結構並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此可以做出各種改變、取代和其他選擇。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (20)

  1. 一種積體電路裝置的形成方法，包括：形成一第一開口於一第一閘極結構內，且形成一第二開口於一第二閘極結構內，其中該第一閘極結構設置於一第一鰭結構上，且該第二閘極結構設置於一第二鰭結構上；以及填充該第一開口和該第二開口，藉由：形成一閘極介電層；形成一臨界電壓調整層於該閘極介電層上，其中該臨界電壓調整層包含鉭和氮；使用一含氯化鎢前驅物回蝕刻在該第二開口內的該臨界電壓調整層；形成一功函數層於該臨界電壓調整層上；以及形成一金屬填充層於該功函數層上。
  2. 如申請專利範圍第1項所述之積體電路裝置的形成方法，其中形成該臨界電壓調整層包含進行一原子層沉積製程。
  3. 如申請專利範圍第1項所述之積體電路裝置的形成方法，其中回蝕刻該臨界電壓調整層包含調整蝕刻參數，以相對於與該第一閘極結構對應的一臨界電壓，降低與該第二閘極結構對應的一臨界電壓。
  4. 如申請專利範圍第1項所述之積體電路裝置的形成方法，更包括在回蝕刻該臨界電壓調整層之後形成該功函數層。
  5. 如申請專利範圍第4項所述之積體電路裝置的形成方法，其中該功函數層為一第一型功函數層，且填充該第一開口和 該第二開口更包含：在回蝕刻該臨界電壓調整層之前，形成一第二型功函數層在該第一開口和該第二開口內的該臨界電壓調整層上；從該第二開口移除該第二型功函數層，藉此露出在該第二開口內的該臨界電壓調整層用於該回蝕刻；以及形成該第一型功函數層於該第一開口內的該第二型功函數層上和該第二開口內的該臨界電壓調整層上。
  6. 如申請專利範圍第1項所述之積體電路裝置置的形成方法，更包括在回蝕刻該臨界電壓調整層之前形成該功函數層。
  7. 如申請專利範圍第6項所述之積體電路裝置的形成方法，其中該功函數層為一第一型功函數層，且填充該第一開口和該第二開口更包含：從該第二開口移除該第一型功函數層，藉此露出在該第二開口內的該臨界電壓調整層用於該回蝕刻；以及在該回蝕刻之後形成一第二型功函數層於該第一開口內的該第一型功函數層上。
  8. 如申請專利範圍第1項所述之積體電路裝置的形成方法，其中填充該第一開口和該第二開口更包含形成一蓋層於該閘極介電層上，其中該蓋層設置在該閘極介電層與該臨界電壓調整層之間。
  9. 一種積體電路裝置的形成方法，包括：形成一第一開口於一第一鰭式場效電晶體的一第一閘極結構內，形成一第二開口於一第二鰭式場效電晶體的一第二 閘極結構內，形成一第三開口於一第三鰭式場效電晶體的一第三閘極結構內，及形成一第四開口於一第四鰭式場效電晶體的一第四閘極結構內；以一高介電常數介電層部分地填充該第一開口、該第二開口、該第三開口和該第四開口；以一臨界電壓調整層部分地填充該第一開口、該第二開口、該第三開口和該第四開口，其中該臨界電壓調整層設置於該高介電常數介電層上；以一第一型功函數層部分地填充該第一開口、該第二開口、該第三開口和該第四開口，其中該第一型功函數層設置於該臨界電壓調整層上；從該第二開口和該第三開口移除該第一型功函數層，藉此露出在該第二開口和該第三開口內的該臨界電壓調整層；在該第二開口和該第三開口內露出的該臨界電壓調整層上進行一臨界電壓調整處理，使得該第二鰭式場效電晶體和該第三鰭式場效電晶體的一臨界電壓低於該第一鰭式場效電晶體和該第四鰭式場效電晶體的一臨界電壓，其中該臨界電壓調整處理使用一含氯化鎢前驅物進行；以一第二型功函數層部分地填充該第一開口、該第二開口和該第四開口，其中該第二型功函數層設置在該第一開口、該第二開口和該第四開口內的該臨界電壓調整層上；以及以一金屬填充層填充該第一開口、該第二開口、該第三開口和該第四開口，其中該金屬填充層設置在該第一開口、 該第二開口和該第四開口內的該第二型功函數層上，且其中該金屬填充層還設置在該第三開口內的該臨界電壓調整層上。
  10. 如申請專利範圍第9項所述之積體電路裝置的形成方法，其中以該臨界電壓調整層部分地填充該第一開口、該第二開口、該第三開口和該第四開口包含形成一含鉭和氮層。
  11. 如申請專利範圍第9項所述之積體電路裝置的形成方法，其中以該臨界電壓調整層部分地填充該第一開口、該第二開口、該第三開口和該第四開口包含進行一原子層沉積製程。
  12. 如申請專利範圍第9項所述之積體電路裝置的形成方法，其中進行該臨界電壓調整處理包含降低在該第二開口和該第三開口內的該臨界電壓調整層的厚度。
  13. 如申請專利範圍第9項所述之積體電路裝置的形成方法，更包括在形成該臨界電壓調整層之前，以一蓋層部分地填充該第一開口、該第二開口、該第三開口和該第四開口於該高介電常數介電層上。
  14. 如申請專利範圍第9項所述之積體電路裝置的形成方法，更包括以一膠層部分地填充該第一開口、該第二開口和該第四開口於該第二型功函數層上。
  15. 如申請專利範圍第9項所述之積體電路裝置的形成方法，其中以該第一型功函數層部分地填充該第一開口、該第二開口、該第三開口和該第四開口包含：在該第一開口和該第二開口內形成一第一厚度的該第一型功函數層；以及 在該第三開口和該第四開口內形成一第二厚度的該第一型功函數層，其中該第二厚度大於該第一厚度。
  16. 如申請專利範圍第9項所述之積體電路裝置的形成方法，其中該臨界電壓調整處理和以該第二型功函數層部分地填充該第一開口、該第二開口和該第四開口是在原位進行。
  17. 一種積體電路裝置，包括：一第一鰭式場效電晶體，具有一第一閘極結構，其包含一第一高介電常數介電層、一第一臨界電壓調整層設置於該第一高介電常數介電層上、一第一p型功函數層設置於該第一臨界電壓調整層上、一第一n型功函數層設置於該第一臨界電壓調整層上、及一第一金屬填充層設置於該第一n型功函數層上；一第二鰭式場效電晶體，具有一第二閘極結構，其包含一第二高介電常數介電層、一第二臨界電壓調整層設置於該第二高介電常數介電層上、一第二n型功函數層設置於該第二臨界電壓調整層上、及一第二金屬填充層設置於該第二臨界電壓調整層上；一第三鰭式場效電晶體，具有一第三閘極結構，其包含一第三高介電常數介電層、一第三臨界電壓調整層設置於該第三高介電常數介電層上、及一第三金屬填充層設置於該第三臨界電壓調整層上；以及一第四鰭式場效電晶體，具有一第四閘極結構，其包含一第四高介電常數介電層、一第四臨界電壓調整層設置於該第四高介電常數介電層上、一第二p型功函數層設置於該第 四臨界電壓調整層上、一第三n型功函數層設置於該第四臨界電壓調整層上、及一第四金屬填充層設置於該第三n型功函數層上；其中該第二臨界電壓調整層和該第三臨界電壓調整層的一厚度小於該第一臨界電壓調整層和該第四臨界電壓調整層的一厚度；且其中該第二p型功函數層的厚度大於該第一P型功函數層的厚度。
  18. 如申請專利範圍第17項所述之積體電路裝置，其中該第一臨界電壓調整層、該第二臨界電壓調整層、該第三臨界電壓調整層和該第四臨界電壓調整層包含鉭和氮。
  19. 如申請專利範圍第17項所述之積體電路裝置，更包括：一第一高介電常數蓋層，設置於該第一高介電常數介電層與該第一臨界電壓調整層之間；一第二高介電常數蓋層，設置於該第二高介電常數介電層該第二臨界電壓調整層之間；一第三高介電常數蓋層，設置於該第三高介電常數介電層與該第三臨界電壓調整層之間；以及一第四高介電常數蓋層，設置於該第四高介電常數介電層與該第四臨界電壓調整層之間。
  20. 如申請專利範圍第17項所述之積體電路裝置，其中：該第一p型功函數層和該第二p型功函數層包含鈦和氮；該第一n型功函數層、該第二n型功函數層和該第三n型功函數層包含鈦和鋁；以及 該第一金屬填充層、該第二金屬填充層、該第三金屬填充層和該第四金屬填充層包含鎢。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI782426B (zh) * 2020-02-25 2022-11-01 愛爾蘭商亞德諾半導體國際無限公司 積體電路以及用於製造積體電路之方法
TWI870429B (zh) * 2019-07-11 2025-01-21 日商東京威力科創股份有限公司 透過選擇性沉積高介電常數金屬閘極(hkmg)膜堆疊的閾值電壓調諧方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770563B2 (en) 2018-10-24 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method for multiple threshold voltages
US11289578B2 (en) * 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread
KR102757532B1 (ko) * 2019-07-22 2025-01-22 삼성전자주식회사 반도체 소자
KR102839927B1 (ko) * 2019-09-17 2025-07-30 삼성전자주식회사 반도체 소자
US11362006B2 (en) * 2019-10-29 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
DE102020115368B4 (de) 2019-10-29 2025-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Herstellungsverfahren für eine halbleitervorrichtung
US11502185B2 (en) * 2019-11-26 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing a gate electrode having metal layers with different average grain sizes
US11264503B2 (en) 2019-12-18 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures of semiconductor devices
US10867101B1 (en) * 2020-02-24 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction between two transistor devices on a same continuous fin
US11488873B2 (en) * 2020-06-22 2022-11-01 Taiwan Semiconductor Manufacturing Company Metal gates and methods of forming thereby
US11699736B2 (en) * 2020-06-25 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US20220343053A1 (en) * 2021-04-23 2022-10-27 Mediatek Inc. Semiconductor structure of cell array with adaptive threshold voltage
KR102641124B1 (ko) * 2021-06-24 2024-02-28 한양대학교 산학협력단 원자층 증착법을 통해 일함수가 조절되는 반도체 소자의 게이트 구조체 및 그 형성방법
US12336244B2 (en) * 2021-07-09 2025-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal caps for gate structures
US20230028460A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming Silicon-Containing Material Over Metal Gate To Reduce Loading Between Long Channel And Short Channel Transistors
US20240234482A9 (en) * 2022-10-19 2024-07-11 Micron Technology, Inc. Microelectronic devices including capacitors, and related electronic systems and methods
TWI901360B (zh) * 2024-09-24 2025-10-11 聯華電子股份有限公司 半導體裝置及其形成方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW538164B (en) 2001-04-13 2003-06-21 Yeu Ming Tai Chemical Ind Co L A method to manufacture two-end extensional teflon film which can filter non-woven cloth
US20040036129A1 (en) 2002-08-22 2004-02-26 Micron Technology, Inc. Atomic layer deposition of CMOS gates with variable work functions
US8420476B2 (en) 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
KR101823105B1 (ko) 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US8722431B2 (en) 2012-03-22 2014-05-13 Varian Semiconductor Equipment Associates, Inc. FinFET device fabrication using thermal implantation
CN103531540B (zh) 2012-07-02 2016-06-08 中国科学院微电子研究所 半导体器件制造方法
US9231106B2 (en) * 2013-03-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an asymmetric source/drain structure and method of making same
US8877580B1 (en) * 2013-05-17 2014-11-04 Globalfoundries Inc. Reduction of oxide recesses for gate height control
US9362385B2 (en) 2013-12-18 2016-06-07 Taiwan Semiconductor Manufacturing Company Ltd. Method for tuning threshold voltage of semiconductor device with metal gate structure
US9306023B2 (en) * 2014-02-06 2016-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with gate stacks and method of manufacturing the same
US9576952B2 (en) * 2014-02-25 2017-02-21 Globalfoundries Inc. Integrated circuits with varying gate structures and fabrication methods
EP2953162A1 (en) 2014-06-06 2015-12-09 IMEC vzw Method for manufacturing a semiconductor device comprising transistors each having a different effective work function
KR102218547B1 (ko) * 2014-06-26 2021-02-22 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN105428361B (zh) 2014-09-19 2019-02-01 中国科学院微电子研究所 Cmos器件及其制造方法
CN105514105B (zh) 2014-09-26 2019-08-06 联华电子股份有限公司 集成电路与其形成方法
TWI624863B (zh) * 2014-10-13 2018-05-21 聯華電子股份有限公司 半導體元件及其製作方法
US20160163603A1 (en) * 2014-12-08 2016-06-09 International Business Machines Corporation Pfet gate stack materials having improved threshold voltage, mobility and nbti performance
KR102211254B1 (ko) * 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9595466B2 (en) 2015-03-20 2017-03-14 Applied Materials, Inc. Methods for etching via atomic layer deposition (ALD) cycles
US10043802B2 (en) * 2015-04-17 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with additional oxide layer
US9685383B2 (en) * 2015-05-13 2017-06-20 United Microelectronics Corp. Method of forming semiconductor device
JP6478813B2 (ja) * 2015-05-28 2019-03-06 東京エレクトロン株式会社 金属膜の成膜方法
KR102290685B1 (ko) * 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
KR102395061B1 (ko) * 2015-07-02 2022-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106409830B (zh) * 2015-07-27 2020-05-05 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
US9978601B2 (en) 2015-10-20 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for pre-deposition treatment of a work-function metal layer
US9972694B2 (en) 2015-10-20 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition methods and structures thereof
US10068901B2 (en) * 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
US10056301B2 (en) * 2016-06-20 2018-08-21 Semiconductor Manufacturing International (Shanghai) Corporation Transistor and fabrication method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI870429B (zh) * 2019-07-11 2025-01-21 日商東京威力科創股份有限公司 透過選擇性沉積高介電常數金屬閘極(hkmg)膜堆疊的閾值電壓調諧方法
TWI782426B (zh) * 2020-02-25 2022-11-01 愛爾蘭商亞德諾半導體國際無限公司 積體電路以及用於製造積體電路之方法

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