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TW201917865A - 高速傳輸互連訊號之半導體結構及其製造方法 - Google Patents

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TW201917865A
TW201917865A TW107110513A TW107110513A TW201917865A TW 201917865 A TW201917865 A TW 201917865A TW 107110513 A TW107110513 A TW 107110513A TW 107110513 A TW107110513 A TW 107110513A TW 201917865 A TW201917865 A TW 201917865A
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TW
Taiwan
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conductive
waveguide
die
layer
substrate
Prior art date
Application number
TW107110513A
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English (en)
Inventor
廖文翔
陳煥能
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

本發明實施例揭露一種可以高速傳輸互連訊號之半導體結構。該半導體結構包含：一基板，其具有一第一側及與該第一側相對之一第二側；一互連結構，其經放置於該第一側上，該互連結構包含一介電層、及該介電層內之一第一導電部件及一第二導電部件；一可以高速傳輸互連訊號之波導，其經放置在該介電層內之該第一導電部件與該第二導電部件之間，該波導包含一第一波導層、一第二波導層及介於該第一波導層與該第二波導層之間之一黏著層；一第一晶粒，其經放置在該第一側處及在該互連結構上方且電連接至該第一導電部件；及一第二晶粒，其經放置在該第一側處及在該互連結構上方且電連接至該第二導電部件。本發明實施例亦揭露一種製造可以高速傳輸互連訊號半導體結構之相關聯方法。

Description

高速傳輸互連訊號之半導體結構及其製造方法
本發明實施例係關於可以進行高速傳輸互連訊號之半導體結構及其製造方法。
使用半導體裝置之電子設備對於許多現代應用係必不可少的。隨著電子技術之進步，半導體裝置之大小變得愈來愈小同時具有更大功能性及更大數量之積體電路。歸因於半導體裝置之微小化規模，一基板上覆晶圓上覆晶片(CoWoS)廣泛用於藉由貫穿基板通路(TSV)將數個晶片整合至一單一半導體裝置中。在CoWoS操作期間，將若干晶片組裝在一單一半導體裝置上。此外，在此一小半導體裝置內實施眾多製造操作。 然而，半導體裝置之製造操作涉及此一小且薄半導體裝置上之許多步驟及操作。一微小化規模中之半導體裝置之製造變得更複雜。製造半導體裝置之複雜性之增加可能導致諸如不良的結構組態、組件之分層或其他問題之缺陷，從而導致半導體裝置之高良率損失及製造成本增大。因而，存在修改半導體裝置之一結構及改良製造操作之許多挑戰。
本發明的一實施例係關於一種高速傳輸互連訊號之半導體結構，其包括：一基板，其具有一第一側及與該第一側相對之一第二側；一互連結構，其經放置於該基板之該第一側上，該互連結構包含一介電層、及該介電層內之一第一導電部件及一第二導電部件；及一可以進行高速傳輸互連訊號之波導，其經放置在該介電層內之該第一導電部件與該第二導電部件之間，該波導包含一第一波導層、一第二波導層及介於該第一波導層與該第二波導層之間之一黏著層；其中該波導耦合至該第一導電部件及該第二導電部件。 本發明的一實施例係關於一種高速傳輸互連訊號之半導體結構，其包括：一基板，其具有一第一側及與該第一側相對之一第二側；一通路，其通過該基板；一互連結構，其經放置於該基板之該第一側上方且包含一介電層、該介電層內之一第一傳輸電極及該介電層內之一第一接收電極；一可以進行高速傳輸互連訊號之波導，其經放置在該介電層內之該第一導電部件與該第二導電部件之間，該波導包含複數個波導層及插入其間之複數個黏著層；一傳輸晶粒，其經放置在該基板之該第一側處及在該互連結構上方且包含電連接至該第一傳輸電極之一傳輸電路；及一接收晶粒，其經放置在該基板之該第一側處及在該互連結構上方且包含電連接至該第一接收電極之一接收電路，其中該通路耦合至該第一傳輸電極或該第一接收電極，該傳輸電路經組態以產生一電訊號，該接收電路經組態以接收該電訊號，該電訊號可轉換成可透過該波導從該第一傳輸電極傳輸至該第一接收電極的一電磁訊號。 本發明的一實施例係關於一種製造一種高速傳輸互連訊號之半導體結構之方法，其包括：提供一基板；將一介電層沉積於該基板上方；在該介電層上方形成一可以進行高速傳輸互連訊號之第一波導層；在該第一波導層上方形成一黏著層；在該黏著層上方形成一第二波導層；及在該第二波導層上方形成一第一導電部件及一第二導電部件。
以下揭露提供用於實施本揭露之不同構件之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且非意欲限制。舉例而言，在以下描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複出於簡化及清楚之目的且本身不指示所論述之各個實施例及/或組態之間之一關係。 此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中圖解說明。空間相對術語意欲涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且因此可同樣解釋本文中使用之空間相對描述詞。 儘管陳述本揭露之寬泛範疇之數值範圍及參數係近似值，然儘可能精確地報告特定實例中陳述之數值。然而，任何數值固有地含有必然由於見於各自測試量測中之標準偏差所致之某些誤差。再者，如本文中使用，術語「大約」通常意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，術語「大約」意謂在由此項技術之一般技術者考量時處於平均值之一可接受標準誤差內。除在操作/工作實例中以外，或除非以其他方式明確指定，否則諸如針對本文中揭露之材料之數量、時間之持續時間、溫度、操作條件、數量之比率及其類似者之全部數值範圍、數量、值及百分比應被理解為在全部例項中由術語「大約」修飾。相應地，除非相反地指示，否則本揭露及隨附發明申請專利範圍中陳述之數值參數係可根據需要變化之近似值。至少，應至少鑑於所報告有效數位之數目且藉由應用普通捨入技術解釋各數值參數。範圍可在本文中表達為從一個端點至另一端點或在兩個端點之間。本文中揭露之全部範圍包含端點，除非另有指定。 藉由若干操作製造包含各種半導體晶片之一電子裝置。在製程期間，將具有不同功能性及尺寸之半導體晶片整合至一單一模組中。半導體晶片之電路透過導電跡線整合且連接。半導體晶片藉由透過導電跡線將一電訊號從一個裝置傳輸至另一裝置而與彼此通信。然而，半導體晶片之間之此傳輸可能無法滿足半導體晶片之間之一高通信需求。因此，電子裝置之效能可能不在一所要位準。 在本揭露中，揭露一種高速傳輸互連訊號之半導體結構。該半導體結構包含：一基板；一互連結構，其經放置或沉積於基板上方且包含基板上方之一介電層；一第一導電部件，其經放置於介電層內；及一第二導電部件，其經放置或形成於介電層內；一可以進行高速傳輸互連訊號之波導，其經放置或製造於介電層內；一第一晶粒，其經放置於互連結構上方且電連接至第一導電部件；一第二晶粒，其經放置於互連結構上方且電連接至第二導電部件，其中波導耦合至第一導電部件及第二導電部件。 一電訊號從第一晶粒傳輸至第一導電部件，且該電訊號轉換成一電磁訊號。電磁訊號透過波導從第一導電部件傳輸至第二導電部件。當電磁訊號由第二導電部件接收時，該電磁訊號轉換回成一電訊號。接著，電訊號從第二導電部件傳輸至第二晶粒。電磁訊號在非可見(例如，無線電波、微波等)頻譜中且沿著波導以一高頻率(例如，實質上大於1 GHz)傳輸，可最小化藉由波導傳輸電磁訊號之一能量損失。 圖1係根據本揭露之各個實施例之一半導體結構100之一示意性剖面圖。在一些實施例中，半導體結構100包含一基板101、一互連結構102、一可以進行高速傳輸互連訊號之波導103、一第一晶粒104及一第二晶粒105。 在一些實施例中，半導體結構100係一半導體封裝。在一些實施例中，半導體結構100係一整合扇出(InFO)封裝，其中第一晶粒104或第二晶粒105之I/O端子經扇出且重佈在一較大區域中。在一些實施例中，半導體結構100係一基板上覆晶圓上覆晶片(CoWoS)封裝結構。在一些實施例中，半導體結構100係一三維積體電路(3D IC)。在一些實施例中，半導體結構100經組態以依一高頻率(例如，實質上大於約1吉赫(GHz)之一頻率)在半導體結構100內執行一超高速度訊號傳輸(例如，實質上大於1十億位元組/秒(Gb/s)之傳輸速度)。 在一些實施例中，基板101係一半導電基板。在一些實施例中，基板101包含半導電材料，諸如矽、鍺、鎵、砷或其等之組合。在一些實施例中，基板101係一中介物或類似者。在一些實施例中，基板101係一矽基板或矽中介物。在一些實施例中，基板101包含諸如陶瓷、玻璃、聚合物或類似者之材料。在一些實施例中，基板101包含有機材料。在一些實施例中，基板101具有一四邊形、矩形、方形、多邊形或任何其他適合形狀。 在一些實施例中，基板101包含一第一表面101a及與該第一表面101a相對之一第二表面101b。在一些實施例中，基板101包含在其中延伸穿過該基板101之至少一部分之一通路101c。在一些實施例中，通路101c延伸於第一表面101a與第二表面101b之間。在一些實施例中，通路101c包含一導電材料，諸如銅、銀、金、鋁等。在一些實施例中，通路101c係一貫穿矽通路(TSV)。 在一些實施例中，一第一襯墊101d經放置於通路101c上且電連接至通路101c。在一些實施例中，將第一襯墊101d放置於基板101之第二表面101b上。在一些實施例中，第一襯墊101d包含金屬或金屬合金。在一些實施例中，第一襯墊101d包含鉻、銅、金、鈦、銀、鎳、鈀或鎢等。在一些實施例中，第一襯墊101d係一可焊接表面且充當用於接收一焊料材料且用於電連接基板101之一電路與一外部組件或外部電路之一平台。 在一些實施例中，在基板101上放置或製造一第一導電凸塊101e。在一些實施例中，在基板101之第二表面101b上製造第一導電凸塊101e。在一些實施例中，第一導電凸塊101e經製造於第一襯墊101d上且電連接至第一襯墊101d。在一些實施例中，第一導電凸塊101e電連接至通路101c。在一些實施例中，第一導電凸塊101e呈一圓柱形、球形或半球形形狀。在一些實施例中，第一導電凸塊101e係一焊料接頭、一焊料凸塊、一焊球、一球柵陣列(BGA)球、一受控塌陷晶片連接(C4)凸塊或類似者。在一些實施例中，第一導電凸塊101e係一導電柱或桿。在一些實施例中，第一導電凸塊101e包含諸如鉛、錫、銅、金、鎳等之金屬。 在一些實施例中，互連結構102經放置或沉積於基板101上方。在一些實施例中，互連結構102經沉積於基板101之第一表面101a上方。在一些實施例中，互連結構102包含沉積於基板101上方之一介電層102a、放置或形成於該介電層102a內之數個導電部件102b，及放置或形成於該介電層102a內之數個導電通路102c。 在一些實施例中，介電層102a包含一或多個介電層。在一些實施例中，介電層102a包含二氧化矽、摻氟二氧化矽、摻碳二氧化矽、多孔二氧化矽、具有一低介電常數(低K)之一介電材料、具有一超低介電常數(ULK)之一介電材料、具有實質上小於二氧化矽之一介電常數的一介電常數之一介電材料、具有實質上小於4之一介電常數之一介電材料。 在一些實施例中，導電部件102b及導電通路102c經組態以電連接至通路101c或第一導電凸塊101e。在一些實施例中，導電部件102b及導電通路102c電連接至放置於基板101上方或內之一電路。在一些實施例中，導電部件102b電耦合至導電通路102c。在一些實施例中，導電部件102b在介電層102a內橫向延伸，且導電通路102c在介電層102a內垂直延伸。在一些實施例中，導電部件102b及導電通路102c包含諸如金、銀、銅、鎳、鎢、鋁、錫及/或其等之合金之導電材料。 在一些實施例中，導電部件102b包含一第一導電部件102b-1及一第二導電部件102b-2。在一些實施例中，第一導電部件102b-1及第二導電部件102b-2經形成或放置於介電層102a內。在一些實施例中，第一導電部件102b-1及第二導電部件102b-2經形成為彼此相鄰。在一些實施例中，一介電質在第一導電部件102b-1與第二導電部件102b-2之間。在一些實施例中，第一導電部件102b-1與第二導電部件102b-2水平對準。在一些實施例中，第一導電部件102b-1及第二導電部件102b-2電連接至對應導電通路102c。在一些實施例中，通路101c電連接至第一導電部件102b-1、第二導電部件102b-2。 在一些實施例中，第一導電部件102b-1經組態以將一電訊號轉換成一電磁訊號。在一些實施例中，第一導電部件102b-1經組態以將電磁訊號傳輸至第二導電部件102b-2。在一些實施例中，第二導電部件102b-2經組態以從第一導電部件102b-1接收電磁訊號。在一些實施例中，第二導電部件102b-2經組態以將電磁訊號轉換成一電訊號。在一些實施例中，第一導電部件102b-1係一第一傳輸電極，且第二導電部件102b-2係一第一接收電極。在一些實施例中，電磁訊號係非可見輻射，諸如微波、無線電波等。在一些實施例中，電磁訊號係不可見光。 在一些實施例中，導電部件102b包含一第三導電部件102b-3及一第四導電部件102b-4。在一些實施例中，第三導電部件102b-3及第四導電部件102b-4經放置或形成於介電層102a內。在一些實施例中，第三導電部件102b-3及第四導電部件102b-4經形成為彼此相鄰。在一些實施例中，第三導電部件102b-3與第四導電部件102b-4水平對準。在一些實施例中，第三導電部件102b-3及第四導電部件102b-4分別電連接至第一導電部件102b-1及第二導電部件102b-2。 在一些實施例中，第三導電部件102b-3經放置為與第一導電部件102b-1相對，且第四導電部件102b-4經放置為與第二導電部件102b-2相對。在一些實施例中，第一導電部件102b-1與第三導電部件102b-3可成對操作，且第二導電部件102b-2與第四導電部件102b-4可成對操作。 在一些實施例中，第三導電部件102b-3經組態以將一電訊號轉換成一電磁訊號且將該電磁訊號傳輸至第二導電部件102b-2或第四導電部件102b-4。在一些實施例中，第四導電部件102b-4經組態以從第一導電部件102b-1或第三導電部件102b-3接收電磁訊號且將該電磁訊號轉換成一電訊號。在一些實施例中，第三導電部件102b-3係一第二傳輸電極，且第四導電部件102b-4係一第二接收電極。在一些實施例中，第二傳輸電極經放置為與第一傳輸電極相對，且第二接收電極經放置為與第一接收電極相對。在一些實施例中，第一導電部件102b-1具有類似於第三導電部件102b-3之組態，且第二導電部件102b-2具有類似於第四導電部件102b-4之組態。 在一些實施例中，將可以進行高速傳輸互連訊號之波導103放置於互連結構102之介電層102a內。在一些實施例中，將波導103放置在導電部件102b之兩者之間。在一些實施例中，將波導103放置在第一導電部件102b-1與第二導電部件102b-2之間或在第三導電部件102b-3與第四導電部件102b-4之間。在一些實施例中，波導103耦合至第一導電部件102b-1及第二導電部件102b-2。在一些實施例中，波導103耦合至第三導電部件102b-3及第四導電部件102b-4。在一些實施例中，波導103在介電層102a內橫向延伸。在一些實施例中，波導103之一厚度大於約1 μm。例如，波導103之厚度可係從約2 μm至約100 μm。在一些實施例中，波導103之一寬度係約20 μm至約1 mm。在一些實施例中，波導103之寬度係約波導103之厚度的10倍。 在一些實施例中，可以進行高速傳輸互連訊號之波導103包含一第一末端103a及與該第一末端103a相對之一第二末端103b。在一些實施例中，第一末端103a耦合至第一導電部件102b-1或第三導電部件102b-3，且第二末端103b耦合至第二導電部件102b-2或第四導電部件102b-4。在一些實施例中，第一末端103a被第一導電部件102b-1及第三導電部件102b-3包圍，且第二末端103b被第二導電部件102b-2及第四導電部件102b-4包圍。 波導103經組態以將一電磁訊號從導電部件102b之一者傳輸至導電部件102b之另一者。在一些實施例中，在波導103內傳輸電磁訊號。在一些實施例中，波導103經組態以在波導103內將一電磁訊號從第一導電部件102b-1傳輸至第二導電部件102b-2或從第三導電部件102b-3傳輸至第四導電部件102b-4。在一些實施例中，電磁訊號係非可見輻射，諸如微波、無線電波等。在一些實施例中，電磁訊號係不可見光。 在一些實施例中，將來自第一導電部件102b-1之一電訊號轉換成一電磁訊號，且電磁訊號透過可以進行高速傳輸互連訊號之波導103從第一導電部件102b-1傳輸至第二導電部件102b-2，且電磁訊號在第二導電部件102b-2處轉換回成一電訊號。因而，電訊號透過可以進行高速傳輸互連訊號之波導103從第一導電部件102b-1傳輸至第二導電部件102b-2。在一些實施例中，波導103經組態以依大於1吉赫(GHz)之一頻率傳輸電磁訊號。在一些實施例中，電磁訊號之一傳輸速度實質上大於1十億位元組/秒(Gb/s)。 當波導103之厚度過大時，光學波導歸因於熱、外部應力等之變形最終可能導致低良率。為緩解此一問題，波導103經組態以具有一層壓結構。請參考圖1A，圖1A係圖解說明根據本揭露之一些實施例之半導體結構100之波導103之一放大剖面圖之一圖式。波導103包含一第一波導層103_1、一第二波導層103_2及插入於該第一波導層103_1與該第二波導層103_2之間之一黏著層103_3。黏著層103_3之一上表面可與第二波導層103_2之一下表面接觸，且黏著層103_3之一下表面可與第一波導層103_1之一上表面接觸，如圖1A中展示。在一些實施例中，波導103可包含毯覆式保形形成於第二波導層103_2之一上表面上之另一黏著層，且該另一黏著層可由與黏著層103_3之材料相同或類似的材料組成。在一些實施例中，波導103可包含毯覆式保形形成於第一波導層103_1之一下表面上之又另一黏著層，且該又另一黏著層可由與黏著層103_3之材料相同或類似的材料組成。在一些實施例中，可能存在兩個以上層壓波導層。換言之，波導103可包含N個層壓波導層及插入其間之(N－1)個黏著層，其中N大於2。黏著層之一總厚度係約波導層之一總厚度的十分之一。 在一些實施例中，第一波導層103_1及第二波導層103_2可係具有相同厚度(例如，約1 μm)之毯覆式保形層。黏著層103_3可係具有約第一波導層103_1或第二波導層103_2之厚度的十分之一之一厚度之一毯覆式保形層。例如，黏著層103_3之厚度可係約0.1 μm。第一波導層103_1、第二波導層103_2及黏著層103_3可由一介電材料組成。特定言之，第一波導層103_1之介電材料及第二波導層103_2之介電材料可能實質上相同。黏著層103_3之介電材料可不同於第一波導層103_1及第二波導層103_2之介電材料。第一波導層103_1及第二波導層103_2之介電常數實質上大於介電層102a及黏著層103_3之介電常數。因此，進入波導103中之電磁訊號可在第一波導層103_1及第二波導層103_2內藉由總內部反射而反射。 在一些實施例中，黏著層103_3包含二氧化矽。在一些實施例中，第一波導層103_1及第二波導層103_2包含氮化矽或碳化矽。在一些其他實施例中，第一波導層103_1及第二波導層103_2包含藉由任何適合沉積(諸如化學氣相沉積(CVD)、電漿輔助CVD (PECVD)、低氣壓CVD (SACVD)、大氣壓力CVD (APCVD)、金屬有機CVD (MOCVD)、雷射CVD (LCVD)等)而沉積之低溫(例如，180℃)二氧化矽(CVD-SiO2 )、氮化矽(SiNx )或氮氧化矽(SiOx Ny )。在一些實施例中，第一波導層103_1及第二波導層103_2包含藉由LCVD、電子束(例如，電子槍)蒸鍍等沉積之低溫(例如，＜240℃)二氧化鈦(TiO2 )。在一些實施例中，第一波導層103_1及第二波導層103_2包含低溫(例如，210℃)高k介電材料，諸如ZrO2 -Al2 O3 -ZrO2 、二氧化鋯(ZrO2 )、氧化鋁(Al2 O3 )、氧化鉿(HfOx )、矽酸鉿(HfSiOx )、鈦酸鋯(ZrTiOx )、氧化鉭(TaOx )等之一層壓層。在一些實施例中，第一波導層103_1及第二波導層103_2包含鈦酸鍶(具有約100至約200之介電常數(k)之SrTiO3 )、鈦酸鋇(具有約500之介電常數(k)之BaTiO3 )、鈦酸鍶鋇(具有約500至約12000之介電常數(k)之BaSrTiO3 )、鈦酸鋯鉛(具有約1000至約5000之介電常數(k)之PbZrTiO3 )。 在一些實施例中，將第一晶粒104放置於互連結構102上方。在一些實施例中，將第一晶粒104放置於第一導電部件102b-1或第三導電部件102b-3上方。在一些實施例中，第一晶粒104經製造為具有該第一晶粒104內之一預定功能電路。在一些實施例中，第一晶粒104藉由一機械或雷射刀片從一半導體晶圓單粒化。在一些實施例中，第一晶粒104包含適於一特定應用之各種電路。在一些實施例中，電路包含各種裝置，諸如電晶體、電容器、電阻器、二極體及/或類似者。在一些實施例中，第一晶粒104係一邏輯裝置晶粒、中央處理單元(CPU)晶粒、圖形處理單元(GPU)晶粒、行動電話應用程式處理(AP)晶粒或類似者。在一些實施例中，第一晶粒104係將全部電子組件整合至一單一晶粒中之一系統單晶片(SoC)。在一些實施例中，第一晶粒104係一晶粒、一晶片或一封裝。在一些實施例中，第一晶粒104具有呈一四邊形形狀、一矩形形狀或一方形形狀之一頂部剖面(來自如圖1中展示之半導體結構100之俯視圖之一剖面)。 在一些實施例中，第一晶粒104係一傳輸晶粒或一驅動器晶粒。在一些實施例中，第一晶粒104包含一傳輸電路或一傳輸器。在一些實施例中，第一晶粒104之傳輸電路經組態以產生一電訊號。在一些實施例中，第一晶粒104電連接至第一導電部件102b-1或第三導電部件102b-3。在一些實施例中，電訊號從第一晶粒104傳輸至第一導電部件102b-1或第三導電部件102b-3。 在一些實施例中，第一晶粒104透過一重佈層(RDL) 106及一第二導電凸塊107電連接至第一導電部件102b-1或第三導電部件102b-3。在一些實施例中，RDL 106經放置或形成於互連結構102上方。在一些實施例中，RDL 106經組態以將從第一晶粒104至導電部件102之電路之一路徑重新佈線，以便重佈第一晶粒104之I/O端子。 在一些實施例中，RDL 106包含一第二介電層106a及一第二襯墊106b。在一些實施例中，第二介電層106a經放置或沉積於介電層102a上方。在一些實施例中，第二襯墊106b從第二介電層106a部分暴露。在一些實施例中，第二襯墊106b電連接至導電通路102c或導電部件102b。在一些實施例中，第二襯墊106b延伸至介電層102a中。在一些實施例中，第二襯墊106b之一部分被介電層102a包圍。在一些實施例中，第二介電層106a包含諸如氧化矽、氮化矽、碳化矽、氮氧化矽或類似者之介電材料。在一些實施例中，第二襯墊106b包含諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其等之合金之導電材料。 在一些實施例中，在互連結構102與第一晶粒104之間放置或製造第二導電凸塊107。在一些實施例中，將第二導電凸塊107放置在RDL 106與第一晶粒104之間。在一些實施例中，第一晶粒104藉由第二導電凸塊107電連接至導電部件102b或第二襯墊106b。在一些實施例中，第二導電凸塊107呈一圓柱形、球形或半球形形狀。在一些實施例中，第二導電凸塊107係一焊料接頭、一焊料凸塊、一焊球、一球柵陣列(BGA)球、一受控塌陷晶片連接(C4)凸塊或類似者。在一些實施例中，第二導電凸塊107係一導電柱或桿。在一些實施例中，第二導電凸塊107包含諸如鉛、錫、銅、金、鎳等之金屬。 在一些實施例中，將第二晶粒105放置於互連結構102上方。在一些實施例中，將第二晶粒105放置為相鄰於第一晶粒104。在一些實施例中，將第二晶粒105放置於第二導電部件102b-2或第四導電部件102b-4上方。在一些實施例中，該第二晶粒105經製造為具有第二晶粒105內之一預定功能電路。在一些實施例中，第二晶粒105藉由一機械或雷射刀片從一半導體晶圓單粒化。在一些實施例中，第二晶粒105包含適於一特定應用之各種電路。在一些實施例中，電路包含各種裝置，諸如電晶體、電容器、電阻器、二極體及/或類似者。在一些實施例中，第二晶粒105係一高頻寬記憶體(HBM)晶粒。在一些實施例中，第二晶粒105係一晶粒、一晶片或一封裝。在一些實施例中，第二晶粒105具有呈一四邊形形狀、一矩形形狀或一方形形狀之一頂部剖面(來自如圖1中展示之半導體結構100之俯視圖之一剖面)。 在一些實施例中，第二晶粒105係一接收晶粒或一接收器晶粒。在一些實施例中，第二晶粒105包含一接收電路或一接收器。在一些實施例中，第二晶粒105之接收電路經組態以接收電訊號。在一些實施例中，第二晶粒105電連接至第二導電部件102b-2或第四導電部件102b-4。在一些實施例中，將從第一晶粒104產生之電訊號轉換成一電磁訊號，且該電磁訊號在波導103內從第一晶粒104傳輸至第二導電部件102b-2或第四導電部件102b-4，且將該電磁訊號轉換成藉由第二晶粒105接收之一電訊號，使得來自第一晶粒104之電訊號透過波導103傳輸至第二晶粒105。 在一些實施例中，第二晶粒105透過重佈層(RDL) 106及第二導電凸塊107電連接至第二導電部件102b-2或第四導電部件102b-4。在一些實施例中，第二晶粒105透過第二導電凸塊107電連接至RDL 106之第二襯墊106b。在一些實施例中，將第二導電凸塊107放置在互連結構102與第二晶粒105之間。在一些實施例中，將第二導電凸塊107放置在RDL 106與第二晶粒105之間。在一些實施例中，將第二晶粒105放置於第二導電部件102b-2上方。 在一些實施例中，一底膠材料108經放置或施配於RDL 106、互連結構102及基板101上方。在一些實施例中，底膠材料108包圍第二導電凸塊107。在一些實施例中，底膠材料108填充兩個相鄰第二導電凸塊107之間之間隔。在一些實施例中，第一晶粒104之一側壁或第二晶粒105之一側壁與底膠材料108接觸。在一些實施例中，底膠材料108係用於保護第二導電凸塊107或固定第一晶粒104與RDL 106之間或第二晶粒105與RDL 106之間之接合的一電絕緣黏著劑。在一些實施例中，底膠材料108包含環氧樹脂、樹脂、環氧樹脂模塑料等。 在一些實施例中，將一成型件109放置於RDL 106、互連結構102及基板101上方。在一些實施例中，成型件109包圍第一晶粒104及第二晶粒105。在一些實施例中，成型件109覆蓋底膠材料108。在一些實施例中，將成型件109之一部分放置在第一晶粒104與第二晶粒105之間。在一些實施例中，將成型件109之部分放置於波導103上方。在一些實施例中，第一晶粒104之一表面或第二晶粒105之一表面從成型件109暴露。在一些實施例中，成型件109與第一晶粒104之側壁或第二晶粒105之側壁接觸。在一些實施例中，成型件109可係一單層膜或一複合堆疊。在一些實施例中，成型件109包含各種材料，諸如模塑料、成型底膠、環氧樹脂、樹脂或類似者。在一些實施例中，成型件109具有一高導熱性、一低吸水率及一高撓曲強度。 圖2係根據本揭露之各個實施例之半導體結構200之一示意性剖面圖。在一些實施例中，半導體結構200包含一基板101、一互連結構102、一波導103、一第一晶粒104及一第二晶粒105，其等具有與上文中描述或圖1中圖解說明之組態類似的組態。在一些實施例中，通路101c被介電層102a包圍。在一些實施例中，介電層102a經放置或沉積在通路101c與基板101之間。 在一些實施例中，半導體結構200包含一第二基板201及放置或形成於該第二基板201上方之一接墊201a。在一些實施例中，將基板101放置於第二基板201上方。在一些實施例中，在接墊201a上方放置或製造第一導電凸塊101e。在一些實施例中，接墊201a電耦合至第一導電凸塊101e。在一些實施例中，第一晶粒104及第二晶粒105透過第一導電凸塊101e電連接至第二基板201。 在一些實施例中，第二基板201經製造為具有其上之一預定功能電路。在一些實施例中，第二基板201包含放置於該第二基板201內之數個導電跡線及數個電氣組件，諸如電晶體、二極體等。在一些實施例中，第二基板201包含諸如矽之半導電材料。在一些實施例中，第二基板201係一矽基板。在一些實施例中，第二基板201係一印刷電路板(PCB)。在一些實施例中，接墊201a包含諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其等之合金之導電材料。 圖3係根據本揭露之一些實施例之半導體結構100之一示意圖。在一些實施例中，半導體結構100包含一傳輸電路301及一接收電路305。在一些實施例中，將傳輸電路301放置在第一晶粒104中，且將接收電路305放置在第二晶粒105中。 在一些實施例中，傳輸電路301係一驅動器電路。在一些實施例中，傳輸電路301包含一第一源極S1、一第一汲極D1及一第一閘極G1。在一些實施例中，第一源極S1電接地。在一些實施例中，傳輸電路301經組態以將一輸入訊號IN接收至第一閘極G1，透過一傳輸線302將一電訊號從第一汲極D1輸出至一傳輸耦合元件303a。在一些實施例中，將傳輸耦合元件303a放置於第一導電部件102b-1或第三導電部件102b-3上方或中。在一些實施例中，傳輸耦合元件303a包含一第一傳輸耦合元件303a-1及一第二傳輸耦合元件303a-2。在一些實施例中，傳輸耦合元件303a包含諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其等之合金之導電材料。在一些實施例中，第一傳輸耦合元件303a-1及第二傳輸耦合元件303a-2放置成彼此相對。在一些實施例中，第二傳輸耦合元件303a-2電接地。在一些實施例中，波導103之第一末端103a被傳輸耦合元件303a包圍。在一些實施例中，從傳輸線302至第一傳輸耦合元件303a-1之電訊號產生對應於該電訊號之一電磁訊號，且該電磁訊號從波導103之第一末端103a傳輸至第二末端103b。 在一些實施例中，接收電路305係一接收器電路。在一些實施例中，接收電路305包含一第二源極S2、一第二汲極D2及一第二閘極G2。在一些實施例中，第二源極S2電接地。在一些實施例中，接收電路305經組態以將電訊號從一接收耦合元件303b接收至第二閘極G2且從第二汲極D2輸出一輸出訊號OUT。在一些實施例中，將接收耦合元件303b放置於第二導電部件102b-2或第四導電部件102b-4上方或中。在一些實施例中，接收耦合元件303b包含一第一接收耦合元件303b-1及一第二接收耦合元件303b-2。在一些實施例中，接收耦合元件303b包含諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其等之合金之導電材料。在一些實施例中，第一接收耦合元件303b-1及第二接收耦合元件303b-2放置成彼此相對。在一些實施例中，第二接收耦合元件303b-2電接地。在一些實施例中，波導103之第二末端103b被接收耦合元件303b包圍。在一些實施例中，來自波導103之電磁訊號在接收耦合元件303b處轉換成一電訊號，且該電訊號透過接收線304傳輸至第二閘極G2。 在本揭露中，亦揭露一種製造可以進行高速傳輸互連訊號之半導體結構(100或200)之方法。在一些實施例中，藉由一方法400形成半導體結構(100或200)。方法400包含若干操作且描述及圖解說明不被視為作為操作之序列之限制。圖4係製造半導體結構(100或200)之方法400之一實施例。方法400包含若干操作(401、402、403、404、405、406、407、408及409)。 在操作401中，提供或接收一基板101，如圖4A及圖4B中展示。在一些實施例中，基板101係一半導電基板。在一些實施例中，基板101係一矽基板或矽中介物。在一些實施例中，基板101包含一第一表面101a及與該第一表面101a相對之一第二表面101b。在一些實施例中，基板101具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。 在一些實施例中，形成延伸穿過基板101之至少一部分之一通路101c。在一些實施例中，通路101c延伸於第一表面101a與第二表面101b之間。在一些實施例中，通路101c係一貫穿矽通路(TSV)。在一些實施例中，藉由如圖4A中展示般移除基板101之一部分以形成一第一凹槽110，且如圖4B中展示般將一導電材料形成至第一凹槽110中以形成通路101c而形成通路101c。在一些實施例中，基板101之部分之移除包含光微影、蝕刻或任何其他適合操作。在一些實施例中，導電材料之形成包含濺鍍、電鍍或任何其他適合操作。在一些實施例中，通路101c具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。在一些實施例中，在導電材料形成至第一凹槽110中之前在基板101上方且沿著第一凹槽110之一側壁沉積一介電材料。在一些實施例中，介電材料包圍通路101c。在一些實施例中，介電材料經沉積在通路101c與基板101之間。 在操作402中，一介電層102a之一第一層經沉積於基板101上方，如圖4C中展示。在一些實施例中，介電層102a之第一層係一低介電常數電隔離層。在一些實施例中，介電層102a之第一層包含二氧化矽、摻氟二氧化矽、摻碳二氧化矽、多孔二氧化矽、具有一低介電常數(低K)之一介電材料、具有一超低介電常數(ULK)之一介電材料、具有實質上小於二氧化矽之一介電常數的一介電常數之一介電材料、具有實質上小於4之一介電常數之一介電材料。在一些實施例中，藉由旋塗、化學氣相沉積(CVD)、電漿輔助CVD (PECVD)、高密度電漿CVD (HDPCVD)或任何其他適合操作沉積介電層102a。 在一些實施例中，在介電層102a之第一層之沉積之後形成一些導電部件102b及一些導電通路102c。在一些實施例中，在介電層102a之第一層內形成一些導電部件102b及一些導電通路102c。在一些實施例中，形成包含一第三導電部件102b-3及一第四導電部件102b-4之一些導電部件102b。在一些實施例中，藉由移除介電層102a之第一層之一部分且放置一導電材料而形成一些導電部件102b。在一些實施例中，介電層102a之部分之移除包含光微影、蝕刻或任何其他適合操作。在一些實施例中，導電材料之形成包含濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電部件102b具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。 在一些實施例中，在介電層102a之第一層內形成一些導電通路102c。在一些實施例中，移除介電層102a之一部分且形成一導電材料而形成導電通路102c。在一些實施例中，介電層102a之部分之第一層之移除包含光微影、蝕刻或任何其他適合操作。在一些實施例中，導電材料之形成包含濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電通路102c具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。在一些實施例中，分別或同時形成一些導電部件102b及一些導電通路102c。 在操作403至操作405中，在介電層102a內形成一可以進行高速傳輸互連訊號之波導103，如圖4D至圖4J中展示。在一些實施例中，在一些導電部件102b或一些導電通路102c上方形成波導103。在一些實施例中，波導103經沉積於第三導電部件102b-3及第四導電部件102b-4上方。在一些實施例中，在第三導電部件102b-3與第四導電部件102b-4之間形成波導103。在一些實施例中，波導103耦合至第三導電部件102b-3及第四導電部件102b-4。 在一些實施例中，藉由首先將一波導材料毯覆式沉積於介電層102a之第一層上方以形成一第一波導層103_1c而形成波導103，如圖4D中展示。接著，將一介電材料毯覆式沉積於第一波導層103_1c上方以形成圖4E中之一黏著層103_3c。接著，將與第一波導層103_1c相同或類似之波導材料再次毯覆式沉積於黏著層103_3c上方以形成圖4F中之一第二波導層103_2c。如圖4G中展示，一光阻劑層103d如圖4G中展示般圖案化於第二波導層103_2c上方，且移除從光阻劑層103d暴露之第一波導層103_1c、黏著層103_3c及第二波導層103_2c之波導材料及介電材料之一部分以形成波導103，如圖4H中展示。可在形成波導103之後移除光阻劑層103d，如圖4I中展示。在一些實施例中，波導材料具有實質上大於介電材料之一介電常數的一介電常數。在一些實施例中，波導材料之放置包含旋塗、化學氣相沉積(CVD)、電漿輔助CVD (PECVD)、高密度電漿CVD (HDPCVD)、低氣壓CVD (SACVD)、大氣壓力CVD (APCVD)、金屬有機CVD (MOCVD)、雷射CVD (LCVD)、電子束(例如，電子槍)蒸鍍或任何其他適合操作。在一些實施例中，介電層102a之一第二層經沉積於基板101上方以包圍波導103，如圖4J中展示。在一些實施例中，介電層102a之第二層經沉積以覆蓋波導103，且接著藉由平坦化、化學機械拋光(CMP)或任何其他適合操作薄化以暴露波導103。在一些實施例中，介電層102a之第二層類似於該介電層102a之第一層。在一些實施例中，波導103具有類似於上文中描述或圖1、圖2或圖3中圖解說明之組態的組態。 在操作406中，在介電層102a內形成一第一導電部件102b-1或一第二導電部件102b-2，如圖4K中展示。在一些實施例中，形成包含一第一導電部件102b-1及一第二導電部件102b-2之一些導電部件102b。在一些實施例中，在形成第三導電部件102b-3及第四導電部件102b-4之後但在形成一第一導電部件102b-1及一第二導電部件102b-2之前形成波導103。在一些實施例中，在第一導電部件102b-1與第二導電部件102b-2之間形成波導103。在一些實施例中，波導103耦合至第一導電部件102b-1及第二導電部件102b-2。 在一些實施例中，藉由移除介電層102a之第二層之一部分且形成一導電材料而形成第一導電部件102b-1或第二導電部件102b-2。在一些實施例中，介電層102a之第二層之部分之移除包含光微影、蝕刻或任何其他適合操作。在一些實施例中，導電材料之放置包含濺鍍、電鍍或任何其他適合操作。在一些實施例中，第一導電部件102b-1及第二導電部件102b-2具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。在一些實施例中，在基板101上方形成包含介電層102a、導電部件102b及導電通路102c之一互連結構102。在一些實施例中，將波導103放置於互連結構102內。在一些實施例中，在形成波導103之後形成一些導電部件102b或一些導電通路102c。 在一些實施例中，如圖4L中展示，在形成波導103之後在互連結構102上方形成一RDL 106。在一些實施例中，形成包含一第二介電層106a及一第二襯墊106b之RDL 106。在一些實施例中，第二襯墊106b形成於導電部件102b上方且電連接至導電部件102b。在一些實施例中，藉由將一導電材料放置於介電層102a及導電部件102b上方而形成第二襯墊106b。在一些實施例中，藉由濺鍍、電鍍或任何其他適合操作形成第二襯墊106b。 在一些實施例中，將第二介電層106a放置於介電層102a上方。在一些實施例中，藉由旋塗、化學氣相沉積(CVD)、電漿輔助CVD (PECVD)、高密度電漿CVD (HDPCVD)或任何其他適合操作沉積第二介電層106a。在一些實施例中，移除第二介電層106a之一些部分以至少部分暴露第二襯墊106b。在一些實施例中，藉由光微影、蝕刻或任何其他適合操作移除第二介電層106a之一些部分。在一些實施例中，第二介電層106a及第二襯墊106b具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。 在一些實施例中，在第二襯墊106b上方製造一第二導電凸塊107，如圖4L中展示。在一些實施例中，第二導電凸塊107與第二襯墊106b接合。在一些實施例中，藉由植球(ball dropping)、上焊料、模板印刷或任何其他適合操作製造第二導電凸塊107。在一些實施例中，第二導電凸塊107在形成之後回銲。 在操作407中，將一第一晶粒104放置於介電層102a上方，如圖4M中展示。在一些實施例中，第一晶粒104經接合於基板101上方。在一些實施例中，第一晶粒104係一邏輯裝置晶粒、中央處理單元(CPU)晶粒、圖形處理單元(GPU)晶粒、行動電話應用程式處理(AP)晶粒或類似者。在一些實施例中，第一晶粒104係將全部電子組件整合至一單一晶粒中之一系統單晶片(SoC)。在一些實施例中，第一晶粒104係一傳輸晶粒或一驅動器晶粒。在一些實施例中，第一晶粒104包含一傳輸電路或一傳輸器。在一些實施例中，第一晶粒104之傳輸電路經組態以產生一電訊號。在一些實施例中，第一晶粒104電連接至第一導電部件102b-1或第三導電部件102b-3。在一些實施例中，電訊號從第一晶粒104傳輸至第一導電部件102b-1或第三導電部件102b-3。在一些實施例中，第一晶粒104具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。 在一些實施例中，第一晶粒104透過第二導電凸塊107電連接至導電部件102b或導電通路102c。在一些實施例中，將第二導電凸塊107放置在第一晶粒104與介電層102a之間以將第一晶粒104電連接至第一導電部件102b-1或第三導電部件102b-3。在一些實施例中，第二導電凸塊107與第二襯墊106b接合，使得第一晶粒104電連接至通路101c、導電部件102b或導電通路102c。在一些實施例中，來自第一晶粒104之電訊號透過第二導電凸塊107傳輸至第一導電部件102b-1或第三導電部件102b-3。 在操作408中，將一第二晶粒105放置於介電層102a上方，如圖4M中展示。在一些實施例中，將第二晶粒105放置為相鄰於於第一晶粒104。在一些實施例中，第二晶粒105經接合於基板101上方。在一些實施例中，第二晶粒105係一高頻寬記憶體(HBM)晶粒。在一些實施例中，第二晶粒105係一接收晶粒或一接收器晶粒。在一些實施例中，第二晶粒105包含一接收電路或一接收器。在一些實施例中，第二晶粒105之接收電路經組態以接收電訊號。在一些實施例中，第二晶粒105電連接至第二導電部件102b-2或第四導電部件102b-4。在一些實施例中，將從第一晶粒104產生之電訊號轉換成一電磁訊號，且該電磁訊號在波導103內從第一晶粒104傳輸至第二導電部件102b-2或第四導電部件102b-4，且將該電磁訊號轉換成藉由第二晶粒105接收之一電訊號，使得來自第一晶粒104之電訊號透過波導103傳輸至第二晶粒105。在一些實施例中，第二晶粒105具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。 在一些實施例中，第二晶粒105透過第二導電凸塊107電連接至導電部件102b或導電通路102c。在一些實施例中，將第二導電凸塊107放置在第二晶粒105與介電層102a之間以將第二晶粒105電連接至第二導電部件102b-2或第四導電部件102b-4。在一些實施例中，第二導電凸塊107與第二襯墊106b接合，使得第二晶粒105電連接至通路101c、導電部件102b或導電通路102c。在一些實施例中，藉由第二晶粒105透過第二導電凸塊107接收透過波導103、第三導電部件102b-3或第四導電部件102b-4傳輸之電訊號。 在一些實施例中，如圖4N中展示，在放置第一晶粒104及第二晶粒105之後，放置一底膠材料108以包圍第二導電凸塊107。在一些實施例中，底膠材料108包圍第一晶粒104及第二晶粒105且填充相鄰第二導電凸塊107之間之間隙。在一些實施例中，藉由流動、注入或任何其他適合操作放置底膠材料108。在一些實施例中，底膠材料108具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。 在操作409中，形成一成型件109，如圖4O中展示。在一些實施例中，在RDL 106、互連結構102及基板101上方形成成型件109。在一些實施例中，成型件109包圍第一晶粒104、第二晶粒105、底膠材料108及第二導電凸塊107。在一些實施例中，藉由轉移成型、注入成型、包覆成型或任何其他適合操作形成成型件109。在一些實施例中，成型件109經研磨以暴露第一晶粒104或第二晶粒105之一表面。在一些實施例中，藉由研磨、平坦化、化學機械拋光(CMP)或任何其他適合操作而研磨成型件109。在一些實施例中，成型件109具有類似於上文中描述或圖1或圖2中圖解說明之組態的組態。 在一些實施例中，從第二表面101b研磨基板101以暴露通路101c，如圖4O中展示。在一些實施例中，第二表面101b經研磨以變成一新第二表面101b’。在一些實施例中，一載體藉由一黏著劑暫時附接至第一晶粒104、第二晶粒105及成型件109，且接著從第二表面101b研磨基板101。在一些實施例中，載體包含矽或玻璃。在一些實施例中，黏著劑係一光熱轉換(LTHC)離型膜或類似者。在一些實施例中，藉由背側研磨、CMP或任何其他適合操作研磨基板101。 參考回至圖1，一第一襯墊101d可形成於基板101之第二表面101b'上且可電連接至通路101c。在一些實施例中，藉由將一導電材料放置於基板101之第二表面101b'上而形成第一襯墊101d。在一些實施例中，導電材料之形成包含濺鍍、電鍍或任何其他適合操作。 在一些實施例中，在第一襯墊101d上於與基板101相對之一側處製造一第一導電凸塊101e。在一些實施例中，第一導電凸塊101e透過通路101c電連接至導電部件102b。在一些實施例中，第一導電凸塊101e透過通路101c電連接至第一導電部件102b-1、第二導電部件102b-2、第三導電部件102b-3或第四導電部件102b-4。在一些實施例中，在形成波導103之前或之後放置第一導電凸塊101e。在一些實施例中，在放置第一晶粒104及第二晶粒105之前放置第一導電凸塊101e。在一些實施例中，藉由植球、上焊料、模板印刷或任何其他適合操作製造第一導電凸塊101e。在一些實施例中，第一導電凸塊101e在製造之後回銲。 亦可包含其他構件及製程。舉例而言，可包含測試結構以輔助3D封裝或3DIC裝置之驗證測試。測試結構可包含(舉例而言)形成於一重佈層中或一基板上之測試墊，其允許3D封裝或3DIC之測試、探針及/或探針卡之使用及類似者。可對中間結構以及最終結構執行驗證測試。另外，本文中揭露之結構及方法可結合併入已知良好晶粒之中間驗證之測試方法論使用以增加良率且降低成本。 本揭露之一些實施例提供一種可以進行高速傳輸互連訊號之半導體結構。該半導體結構包含：一基板，其具有一第一側及與該第一側相對之一第二側；一互連結構，其經放置於基板之第一側上，該互連結構包含一介電層、及該介電層內之一第一導電部件及一第二導電部件；一波導，其經放置在介電層內之第一導電部件與第二導電部件之間，該可以進行高速傳輸互連訊號之波導包含一第一波導層、一第二波導層及介於該第一波導層與該第二波導層之間之一黏著層；其中波導耦合至第一導電部件及第二導電部件。 本揭露之一些實施例提供一種可以進行高速傳輸互連訊號之半導體結構。該半導體結構包含：一基板，其具有一第一側及與該第一側相對之一第二側；一通路，其通過基板；一互連結構，其經放置於基板之第一側上方且包含一介電層、該介電層內之一第一傳輸電極及該介電層內之一第一接收電極；一波導，其經放置在介電層內之第一導電部件與第二導電部件之間，該可以進行高速傳輸互連訊號之波導包含複數個波導層及插入其間之複數個黏著層；一傳輸晶粒，其經放置在基板之第一側處及在互連結構上方且包含電連接至第一傳輸電極之一傳輸電路；及一接收晶粒，其經放置在基板之第一側處及在互連結構上方且包含電連接至第一接收電極之一接收電路，其中通路耦合至第一傳輸電極或第一接收電極，傳輸電路經組態以產生一電訊號，接收電路經組態以接收電訊號，電訊號可轉換成可透過波導從第一傳輸電極傳輸至第一接收電極的一電磁訊號。 本揭露之一些實施例提供一種製造可以進行高速傳輸互連訊號之半導體結構之方法。該方法包含：提供一基板；將一介電層沉積於基板上方；在介電層上方形成一可以進行高速傳輸互連訊號之第一波導層；在第一波導層上方形成一黏著層；在黏著層上方形成一第二波導層；在第二波導層上方形成一第一導電部件及一第二導電部件。 前述內容概括數項實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為用於設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應瞭解，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種改變、置換及更改。
100‧‧‧半導體結構
101‧‧‧基板
101a‧‧‧第一表面
101b‧‧‧第二表面
101b'‧‧‧第二表面
101c‧‧‧通路
101d‧‧‧第一襯墊
101e‧‧‧第一導電凸塊
102‧‧‧互連結構
102a‧‧‧介電層
102b‧‧‧導電部件
102b-1‧‧‧第一導電部件
102b-2‧‧‧第二導電部件
102b-3‧‧‧第三導電部件
102b-4‧‧‧第四導電部件
102c‧‧‧導電通路
103‧‧‧波導
103_1‧‧‧第一波導層
103_1c‧‧‧第一波導層
103_2‧‧‧第二波導層
103_2c‧‧‧第二波導層
103_3‧‧‧黏著層
103_3c‧‧‧黏著層
103a‧‧‧第一末端
103b‧‧‧第二末端
103d‧‧‧光阻劑層
104‧‧‧第一晶粒
105‧‧‧第二晶粒
106‧‧‧重佈層(RDL)
106a‧‧‧第二介電層
106b‧‧‧第二襯墊
107‧‧‧第二導電凸塊
108‧‧‧底膠材料
109‧‧‧成型件
110‧‧‧第一凹槽
200‧‧‧半導體結構
201‧‧‧第二基板
201a‧‧‧接墊
301‧‧‧傳輸電路
302‧‧‧傳輸線
303a-1‧‧‧第一傳輸耦合元件
303b-1‧‧‧第一接收耦合元件
303b-2‧‧‧第二接收耦合元件
304‧‧‧接收線
305‧‧‧接收電路
400‧‧‧方法
401‧‧‧操作
402‧‧‧操作
403‧‧‧操作
404‧‧‧操作
405‧‧‧操作
406‧‧‧操作
407‧‧‧操作
408‧‧‧操作
409‧‧‧操作
D1‧‧‧第一汲極
D2‧‧‧第二汲極
G1‧‧‧第一閘極
G2‧‧‧第二閘極
S1‧‧‧第一源極
S2‧‧‧第二源極
IN‧‧‧輸入訊號
OUT‧‧‧輸出訊號
當結合附圖閱讀時，從以下詳細描述最佳理解本揭露之態樣。應注意，根據產業中之標準實踐，各種構件未按比例繪製。事實上，為了論述的清楚起見可任意增大或減小各種構件之尺寸。 圖1係根據本揭露之一些實施例之一種高速傳輸互連訊號之半導體結構之一示意性剖面圖； 圖1A係根據一些實施例之一可以進行高速傳輸互連訊號之波導之一剖面圖； 圖2係根據本揭露之一些實施例之一種高速傳輸互連訊號之半導體結構之一示意性剖面圖； 圖3係圖解說明一傳輸電路、接收電路及一可以進行高速傳輸互連訊號之波導之一示意圖； 圖4係根據本揭露之一些實施例之製造一種高速傳輸互連訊號之半導體結構之一方法之一流程圖；及 圖4A至圖4O係根據本揭露之一些實施例之藉由圖4之一方法製造一種高速傳輸互連訊號之半導體結構之示意圖。

Claims (1)

  1. 一種可以進行高速傳輸互連訊號之半導體結構，其包括： 一基板，其具有一第一側及與該第一側相對之一第二側； 一互連結構，其經放置於該基板之該第一側上，該互連結構包含一介電層、及該介電層內之一第一導電部件及一第二導電部件；及 一波導，可以進行高速傳輸互連訊號，其經放置在該介電層內之該第一導電部件與該第二導電部件之間，該波導包含一第一波導層、一第二波導層及介於該第一波導層與該第二波導層之間之一黏著層； 其中該波導耦合至該第一導電部件及該第二導電部件。
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