TW201916287A

TW201916287A - 封裝結構

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Publication number: TW201916287A
Application number: TW106142895A
Authority: TW
Inventors: 劉明凱; 普翰屏; 柯亭竹; 江永平; 黃昶文; 謝佑生
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2017-09-28
Filing date: 2017-12-07
Publication date: 2019-04-16
Also published as: CN109585410A; US20190096841A1; US20200075526A1; US10504865B2; US11127708B2

Abstract

本揭露提供一種封裝結構，所述封裝結構包括：晶粒、重佈線結構以及第二連接件。晶粒具有第一連接件。重佈線結構設置在晶粒上。重佈線結構包括至少一個細長通孔。所述至少一個細長通孔位於第一連接件上且與第一連接件連接。第二連接件設置在重佈線結構上且與重佈線結構連接。

Description

封裝結構

本揭露實施例是有關於一種封裝結構。

隨著各種電子元件（即，電晶體、二極體、電阻器、電容器等）的積集度的持續提高，半導體行業已經歷快速成長。在很大程度上，積集度的此種提高來自於最小特徵大小（minimum feature size）的不斷減小，以允許更多較小的元件能夠整合到給定區域中。這些較小的電子元件需要比以往的封裝更小的較小封裝。半導體元件的一些較小型的封裝包括四面扁平封裝（quad flat package，QFP）、引腳柵格陣列（pin grid array，PGA）封裝、球狀柵格陣列（ball grid array，BGA）封裝等等。

當前，積體扇出型封裝因其緊密度而趨於熱門。在積體扇出型封裝中，形成重佈線路結構在封裝製程中至關重要。

根據本揭露的一些實施例，提供一種封裝結構。所述封裝結構包括晶粒、重佈線結構及第二連接件。晶粒具有第一連接件。重佈線結構設置在晶粒上且包括至少一個細長通孔。至少一個細長通孔位於第一連接件上並與第一連接件連接。第二連接件設置在重佈線結構上，並與重佈線結構連接。

根據本揭露的替代實施例，提供一種封裝結構。所述封裝結構包括晶粒、重佈線結構及第二連接件。晶粒具有第一連接件。重佈線結構設置在晶粒上。重佈線結構包括位於第一連接件上的通孔。通孔的底表面的面積大於通孔的頂表面的面積。所述底表面與第一連接件接觸並電性連接。第二連接件設置在重佈線結構上，並重佈線結構連接。

根據本揭露的一些實施例，提供一種製造封裝結構的方法。在晶粒的鈍化層及第一連接件上形成重佈線結構，重佈線結構的形成方法說明如下。在晶粒上形成圖案化的罩幕層。在圖案化的罩幕層的開口中形成導電層。移除圖案化的罩幕層。對導電層進行處理製程以形成通孔，通孔的頂表面小於通孔的底表面。在重佈線結構上形成第二連接件。

以下公開內容提供用於實現所提供主題的不同特徵的許多不同的實施例或實例。以下說明元件及配置的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第二特徵形成於第一特徵“之上”或第一特徵“上”可包括其中第二特徵與第一特徵被形成為直接接觸的實施例，且也可包括其中第二特徵與第一特徵之間可形成有附加特徵、進而使得所述第二特徵與所述第一特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

另外，為易於說明，本文中可能使用例如“在...之下（beneath）”、“在...下面（below）”、“下部的（lower）”、“在...上（on）”、“在...上方（above）”、“上部的（upper）”等空間相對性用語來說明圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性用語可同樣相應地進行解釋。

也可包括其他特徵及製程。舉例來說，可包括測試結構，以説明對三維（three dimensional，3D）封裝或三維積體電路（three dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊（test pad），以允許對三維封裝或三維積體電路進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構以及最終結構進行驗證測試。另外，可將本文中所公開的結構及方法與包括對已知良好晶粒進行中間驗證的測試方法結合使用，以提高良率並降低成本。

圖1A至圖1L是說明根據本揭露第一實施例的形成封裝結構的方法的示意性剖視圖。

參照圖1A，提供載板10。載板10可為玻璃載板、陶瓷載板或類似載板。以例如是旋轉塗布（spin coating）法在載板10上形成離型層11。在一些實施例中，離型層11可由例如紫外（Ultra-Violet，UV）膠、光/熱轉換（Light-to-Heat Conversion，LTHC）膠等粘合劑或其他類型的粘合劑形成。離型層11可在光熱作用下分解，從而將載板10從將在後續步驟中形成的上覆結構脫離。

在離型層11之上形成介電層12。在一些實施例中，介電層12是聚合物層。聚合物例如是包括聚醯亞胺（polyimide）、聚苯並惡唑（polybenzoxazole，PBO）、苯並環丁烯（benzocyclobutene，BCB）、味之素構成膜（Ajinomoto Buildup Film，ABF）、阻銲膜（Solder Resist film，SR）其類似物或其組合。介電層12是例如是藉由旋轉塗布法、疊層法、沉積法等合適的製作技術形成。

仍參照圖1A，分別將兩個晶粒19a及19b藉由粘合層13貼合至載板10之上的介電層12。粘合層13包括晶粒貼合膜（die attach film，DAF）、銀膏（silver paste）等。在一些實施例中，所述兩個晶粒19a及19b是不同類型的晶粒或相同類型的晶粒，且可為特定應用積體電路（application-specific integrated circuit，ASIC）晶片、類比晶片（analog chip）、感測晶片（sensor chip）、無線射頻晶片（wireless and radio frequency chip）、電壓調節器晶片（voltage regulator chip）或記憶體晶片（memory chip）。在另一些實施例中，所述兩個晶粒19a及19b是一個較大晶粒的具有不同功能的兩個小的晶粒分區（die partition）。在這一實施例中，在載板10之上設置有兩個晶粒19a及19b，但本揭露並非僅限於此。在另一些實施例中，可在載板10上設置一個晶粒、多於兩個晶粒或者包括以陣列形式排列的多個晶粒的晶片（圖中未示出）。

在一些實施例中，晶粒19a的結構實質上與晶粒19b的結構相同。以晶粒19a為例，晶粒19a包括基底14、多個接墊15、鈍化層16、多個連接件17及鈍化層18。接墊15可為內連結構（圖中未示出）的一部分，且電性連接到在基底14上形成的積體電路裝置（圖中未示出）。鈍化層16形成在基底14之上並覆蓋部分接墊15。部分接墊15被鈍化層16暴露出且用作晶粒19a的外部連接。連接件17形成在未被鈍化層16覆蓋的接墊15上且與接墊15電性連接。連接件17包括銲料凸塊、金凸塊、銅凸塊、銅樁（copper post）、銅柱（copper pillar）等。鈍化層18形成在鈍化層16之上及連接件17側邊，以覆蓋連接件17的側壁。鈍化層16及鈍化層18分別包含絕緣材料，例如氧化矽、氮化矽、聚合物或其組合。保護層16的材料與鈍化層18的材料可相同或不同。在一些實施例中，鈍化層18的頂表面與連接件17的頂表面實質上齊平。

仍參照圖1A，在一些實施例中，在載板10上及兩個晶粒19a及19b的側邊形成多個積體扇出型穿孔（through integrated fan-out via，TIV）20。在一些實施例中，積體扇出型穿孔20形成在介電層12上。積體扇出型穿孔20包含銅、鎳、銲料、其合金或其類似物。在一些實施例中，積體扇出型穿孔20還包括阻障層，以防止金屬擴散。積體扇出型穿孔20的示例性形成方法包括在載板10之上形成光阻層（例如，乾膜銲罩（dry film resist））。之後，在光阻層中形成開口，且接著藉由電鍍在開口中形成積體扇出型穿孔20。然後，將光阻層剝除。在一些實施例中，積體扇出型穿孔20的頂表面與連接件17的頂表面實質上齊平。在另一些實施例中，在晶粒19a及19b側邊未形成積體扇出型穿孔20。

接著在載板10上形成封裝體21，以囊封晶粒19a及19b的側壁以及積體扇出型穿孔20的側壁。在一些實施例中，封裝體21包含模塑化合物、模塑底部填充膠（molding underfill）、樹脂（例如環氧樹脂）、其組合或其類似物。在一些實施例中，封裝體21包括可容易藉由曝光及顯影製程被圖案化的感光性材料，例如聚苯並惡唑、聚醯亞胺、苯並環丁烯、其組合或其類似物。在替代實施例中，封裝體21包含：氮化物（例如氮化矽）、氧化物（例如氧化矽）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜有硼的磷矽酸鹽玻璃（borosilicate glass，BPSG）、其組合或其類似物。封裝體21是藉由以下步驟形成：藉由例如旋轉塗布法、疊層法、沉積法或相似的製程等合適的製作技術在載板10之上形成封裝材料層。封裝材料層囊封晶粒19a及19b的頂表面及側壁以及積體扇出型穿孔20的頂表面及側壁。之後，進行研磨或拋光製程，以移除部分封裝材料層，以使得連接件17的頂表面及積體扇出型穿孔20的頂表面被暴露出。在一些實施例中，封裝體21的頂表面與連接件17的頂表面及積體扇出型穿孔20的頂表面實質上齊平。

參照圖1B，在載板10之上形成晶種層22，以覆蓋晶粒19a及19b、積體扇出型穿孔20及封裝體21。在一些實施例中，晶種層22是銅晶種層或其他合適的金屬晶種層。晶種層22可為單層結構或多層結構。在一些示例性實施例中，晶種層22為兩層結構，其包括第一金屬層（例如鈦層（圖中未示出））以及位於第一金屬層上的第二金屬層（例如銅層（圖中未示出））。晶種層22例如是藉由物理氣相沉積（physical vapor deposition，PVD）來形成。在一些實施例中，物理氣相沉積包括濺鍍沉積、氣相沉積或其他合適的方法。

仍參照圖1B，在晶種層22上形成圖案化的罩幕層23。圖案化的罩幕層23具有多個開口24，所述多個開口24暴露出位於連接件17上以及位於積體扇出型穿孔20上的部分晶種層22。圖案化的罩幕層23例如為光阻。圖案化的罩幕層23例如是藉由以下步驟形成：首先在晶種層22上形成光阻層；且接著對光阻層進行曝光及顯影製程。

仍參照圖1B，以例如是電鍍或無電電鍍的方式在開口24中形成導電層25。導電層25例如是包括銅或其他合適的金屬。導電層25的材料與晶種層22的材料可相同或不同。

參照圖1C及圖1D，接著移除圖案化的罩幕層23。移除的方式例如是乾式剝除（dry strip）法、濕式剝除（wet strip）法或其組合。接著利用導電層25做為罩幕來移除未被導電層25覆蓋的晶種層22，從而形成晶種層22a。移除方法包括蝕刻製程，例如非等向性蝕刻製程（anisotropic etching process）。非等向性蝕刻製程包括乾蝕刻製程、濕蝕刻製程或其組合。

參照圖1D，導電層25與其下方晶種層22a形成多個通孔26。通孔26位於連接件17或/及積體扇出型穿孔20上，且與連接件17或/及積體扇出型穿孔20電性接觸。在一些實施例中，在一個連接件17上設置一個通孔26，但本揭露並非僅限於此。在另一些實施例中，在一個連接件17上設置兩個通孔26。部分連接件17未被通孔26覆蓋而暴露出來。

圖2是根據本揭露一些實施例的圖1D所示通孔26的透視圖。

參照圖2，在一些實施例中，通孔26是細長通孔且具有柱狀結構。此處，細長通孔是指具有縱向側（longitudinal side）的通孔。通孔26的頂表面28a或底表面27b具有沿第一方向X1的第一側，以及沿第二方向X2的第二側。在一些實施例中，第一方向X1與第二方向X2相互垂直。第一側的長度與第二側的長度不同。以頂表面28a為例，第一側的最長長度（即，頂表面28a的長度L1）比第二側的最長長度（即，頂表面28a的寬度W1）長很多。

參照圖3A至圖3E，在一些實施例中，底表面27b與頂表面28a被配置成同一種形狀，例如橢圓（圖3A所示）、矩形（圖3B所示）、圓角矩形（圖3C所示）、跑道形（矩形與兩個弧形的組合形狀）（圖3D所示）、正方形與兩個弧形的組合形狀（圖3E所示）或其組合。底表面27b與頂表面28a的尺寸可相同或不同。在一些實施例中，底表面27b及頂表面28a具有相同的尺寸及相同的形狀，即，通孔26具有柱形結構。

參照圖2，在一些實施例中，通孔26的沿I-I'線的橫截面形狀是例如是矩形或正方形。通孔26的沿II-II'線的橫截面形狀例如是矩形或正方形。在一些實施例中，通孔26的底角θ1（即，通孔26的側壁29與通孔26的底表面27b之間的夾角）是直角（即，等於90°）。

仍參照圖2，頂表面28a的面積A1實質上等於底表面27b的面積A2。頂表面28a的長度L1與底表面27b的長度L2實質上相同，且其範圍為2.2mm至20mm。頂表面28a的寬度W1與底表面27b的寬度W2實質上相同，且其範圍為2mm至10mm。在一些實施例中，長度L1對寬度W1的比率的範圍為1.1至5。通孔26的高度H1的範圍為2mm至8mm。在一些實施例中，通孔26的高寬比（H1:W1或H1:W2）小於2。

參照圖1E，在通孔26形成之後，在載板10上形成第一介電層30，以覆蓋通孔26的頂表面28a及側壁29、鈍化層18、連接件17、積體扇出型穿孔20及封裝體21。第一介電層30的材料包含無機介電材料、有機介電材料或其組合。無機介電材料包括：氮化物（例如氮化矽）、氧化物（例如氧化矽）、氮氧化物（例如氮氧化矽）、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜有硼的磷矽酸鹽玻璃、其類似物或其組合。有機介電材料包括聚合物，所述聚合物可為感光性材料，例如聚苯並惡唑、聚醯亞胺、苯並環丁烯、味之素構成膜、阻銲膜、其類似物或其組合。第一介電層30例如是藉由旋轉塗布法、疊層法、沉積法等合適的製作技術形成。

參照圖1E及圖1F，利用導電層25做為停止層，藉由研磨或拋光製程（例如，化學機械研磨（chemical mechanical polishing，CMP）製程）來移除部分第一介電層30，以形成第一介電層30a，並使通孔26的頂表面28a暴露出來。在一些實施例中，第一介電層30a的頂表面與通孔26的頂表面28a實質上齊平。

參照圖1G，在通孔26上及第一介電層30a上形成線路36，線路36與通孔26接觸並電性連接。在一些實施例中，線路36中的一者將晶粒19a的連接件17上的通孔26與晶粒19b的連接件17上的通孔26電性連接，以使晶粒19a與晶粒19b彼此電性連接。線路36與通孔26形成第一重佈線層（RDL）37。也就是說，所述兩個晶粒19a與19b藉由第一重佈線層37電性連接。在一些實施例中，線路36包括導電層34及晶種層31a，其形成方法說明如下。

參照圖1F，在第一介電層30a上形成晶種層31，以覆蓋第一介電層30a的頂表面及通孔26的頂表面28a。晶種層31的材料及形成方法與晶種層22的材料及形成方法實質上相同，將不再對其予以贅述。晶種層31與通孔26接觸並電性連接。之後，在晶種層31上形成圖案化的罩幕層32。圖案化的罩幕層32具有多個開口33，所述多個開口33暴露出位於通孔26上的晶種層31以及位於第一介電層30a上的部分晶種層31。在開口33暴露出的晶種層31上形成導電層34。導電層34的材料及形成方法與導電層25的材料及形成方法相似。

參照圖1F及圖1G，接著移除圖案化的罩幕層32，以使未被導電層34覆蓋的晶種層31暴露出來。在一些實施例中，接著利用導電層34做為罩幕，來移除未被導電層34覆蓋的晶種層31，從而形成晶種層31a。移除方法包括蝕刻製程，例如乾蝕刻製程、濕蝕刻製程或其組合。在一些實施例中，部分導電層34也在所述蝕刻製程中被移除。

參照圖1H，在第一介電層30a上及線路36上形成第二介電層38。第二介電層38具有多個開口39，所述多個開口39暴露出第一重佈線層37的線路36的部分頂表面。第二介電層38的材料與介電層30a的材料相似。第二介電層38的材料與第一介電層30a的材料可相同或不同。第二介電層38藉由以下步驟形成：首先藉由例如旋轉塗布法、疊層法、沉積法等合適的製作技術形成介電材料層（圖中未示出）；之後，藉由例如雷射鑽孔製程、蝕刻製程或其組合來移除位於線路36上的部分介電材料層。

之後，在第二介電層38上形成晶種層40。在一些實施例中，晶種層40的材料及形成方法與晶種層31及晶種層22的材料及形成方法相似，將不再對其予以贅述。晶種層40覆蓋第二介電層38的頂表面，填入開口39中並覆蓋開口39的側壁及底表面。換句話說，晶種層40在開口39的底部處與第一重佈線層37的線路36接觸並電性連接。

仍參照圖1H，在晶種層40上形成圖案化的罩幕層41。圖案化的罩幕層41具有多個開口42，所述多個開口42暴露出位於開口39中的晶種層40以及位於第二介電層38上的部分晶種層40。

接著在圖案化的罩幕層41的開口42暴露出的晶種層40上形成導電層43。導電層43的材料及形成方法與導電層34及導電層25的材料及形成方法相似。

參照圖1I，接著移除圖案化的罩幕層41，以使未被導電層43覆蓋的晶種層40暴露出來。在一些實施例中，接著利用導電層43做為罩幕來移除未被導電層43覆蓋的晶種層40，從而形成晶種層40a。移除方法包括蝕刻製程，例如乾蝕刻製程、濕蝕刻製程或其組合。在一些實施例中，部分導電層43也在所述蝕刻製程中被移除。

仍參照圖1I，晶種層40a與導電層43形成第二重佈線層44。第二重佈線層44設置在第一重佈線層37上，與第一重佈線層37接觸並電性連接。第二重佈線層44包括通孔44a及線路44b。通孔44a的橫截面形狀例如是倒梯形。通孔44a的頂面寬度大於通孔44a的底面寬度。上述第二重佈線層44的形成方法僅為本揭露的一個例子，且本揭露並非僅限於此。

參照圖1J，進行與圖1H至圖1I所述製程相似的製程，以在第二重佈線層44之上形成第三介電層45及第三重佈線層46。第三介電層45及第三重佈線層46的材料、形成方法及結構特性實質上分別與第二介電層38及第二重佈線層44的材料、形成方法及結構特性相似，將不再對其予以贅述。第一介電層30a、第一重佈線層37、第二介電層38、第二重佈線層44、第三介電層45及第三重佈線層46共同形成重佈線結構47。重佈線結構47設置在晶粒19a及19b的連接件17上並與連接件17電性連接。在一些實施例中，所述兩個晶粒19a與19b經由重佈線結構47彼此電性連接。

參照圖1K，在重佈線結構47上形成鈍化層48。鈍化層48可為單層結構或多層結構，鈍化層48的材料是絕緣材料（例如，氧化矽、氮化矽、聚合物或其組合）。聚合物可為感光性材料、非感光性材料或其組合。聚合物例如為聚苯並惡唑、聚醯亞胺、苯並環丁烯或其組合。鈍化層48例如是藉由化學氣相沉積、旋轉塗布法或其組合形成。在鈍化層48中形成多個窗口49。窗口49暴露出重佈線結構47的部分第三重佈線層46。在一些實施例中，窗口49的形成方法包括曝光及顯影製程。在另一些實施例中，形成窗口49的方法包括微影及蝕刻製程。

仍參照圖1K，在一些實施例中，在窗口49暴露出的第三重佈線層46上選擇性地形成導電層50。導電層50也被稱為球下金屬（under-ball metallurgy，UBM）層。在一些實施例中，導電層50覆蓋窗口49的側壁及底部，並延伸至鈍化層48之上，以覆蓋鈍化層48的頂角。導電層50的材料包括金屬或金屬合金。導電層50例如是銅、錫、其合金或其組合。導電層50例如是藉由物理氣相沉積或電鍍來形成。導電層50與重佈線結構47電性連接。

之後，將多個連接件（也被稱為導電球）51放置在導電層50上。連接件51的材料包括銅、鋁、無鉛合金（例如，金、錫、銀、鋁或銅合金）或者鉛合金（例如，鉛錫合金）。在一些實施例中，藉由植球製程將連接件51放置在導電層50上。連接件51藉由導電層50及重佈線結構47與晶粒19a/19b的連接件17電性連接。

參照圖1K，至此，設置在載板10之上的封裝結構100即已完成。封裝結構100包括晶粒19a及19b、封裝體21、積體扇出型穿孔20、重佈線結構47及連接件51。連接件51藉由重佈線結構47與晶粒19a及19b的連接件17以及積體扇出型穿孔20電性連接。第一重佈線層37的通孔26是細長的。

參照圖1K及圖1L，將載板10上的封裝結構100翻轉，使離型層11在光熱作用下分解，接著將載板10從封裝結構100脫離。在一些實施例中，封裝結構100可進一步連接到其它封裝結構。在一些實施例中，在載板10脫離之後，藉由例如雷射鑽孔製程在介電層12中形成一個或多個開口56。開口56穿過介電層12且暴露出部分積體扇出型穿孔20。在一些實施例中，封裝結構100可進一步電耦合至另一個封裝結構70，以形成疊層封裝（package-on-package，POP）裝置（如圖1L所示），但本揭露並非僅限於此。

參照圖1L，在一些實施例中，封裝結構70具有基底71，以及安裝在基底71的一個表面（例如，頂表面）上的晶粒72。結合導線（bonding wires）73可用於提供晶粒72與位於基底71的相同頂表面的接墊74（例如，結合接墊（bonding pads））之間的電性連接。積體扇出型穿孔（圖中未示出）可用於提供接墊74與位於基底71相對表面（例如，底表面）上的接墊75（例如，結合接墊）之間的電性連接。連接件76與接墊75連接，且填入開口56中，以與封裝結構100的積體扇出型穿孔20電性連接。在上述構件上方形成封裝體77，以保護上述構件不受環境及外部污染物的影響。

圖4A至圖4B是根據本揭露第二實施例形成的封裝結構的通孔126的立體圖。第二實施例與第一實施例的不同之處僅在於通孔126的結構與第一實施例中的通孔26的結構不同。

參照圖1C及圖4A至圖4C，在一些實施例中，在晶種層22上形成導電層25之後，進行處理製程以移除部分導電層25及其下方的部分晶種層22，以形成導電層125及晶種層122a。在一些實施例中，所述處理製程包括等向性蝕刻製程（isotropic etching process），例如濕蝕刻製程。濕蝕刻製程可具有導電層25對晶種層22的低的蝕刻選擇性比，所述濕蝕刻製程所使用的蝕刻劑例如是過氧化氫（hydrogen peroxide）、磷酸（phosphoric acid）、其類似物或其組合。

參照圖9，換句話說，一種製造封裝結構的方法包括：在晶粒的鈍化層及第一連接件上形成重佈線結構（S100）。所述形成重佈線結構的方法包括：在晶粒上形成圖案化的罩幕層（S102）；在圖案化的罩幕層的開口中形成導電層（S104）；移除圖案化的罩幕層（S106）；對導電層進行處理製程以形成通孔，所述通孔的頂表面小於通孔的底表面（S108）；以及在重佈線結構上形成第二連接件（S110）。

參照圖1C、圖1K及圖4A，在進行處理製程之後，導電層125與晶種層122a形成通孔126。通孔126是錐體（taper），或呈截錐體（truncated cone）。換句話說，進行處理製程以使通孔126遠離晶粒19a或19b的連接件17漸縮，並朝重佈線結構47上的連接件51漸縮。通孔126具有底表面127b及頂表面128a。底表面127b的形狀與頂表面128a的形狀可相同或不同。在一些實施例中，通孔126的底表面127b的形狀與通孔126的頂表面128a的形狀可與通孔26的底表面與頂表面的形狀相同（圖3A至圖3E所示）。在另一些實施例中，通孔126的底表面127b的形狀及通孔126的頂表面128a的形狀可為正方形、圓形、多邊形、梯形或其組合。通孔126的底表面127b的面積A12大於頂表面128a的面積A11。面積A12對面積A11的比率的範圍為1.1至25。頂表面128a的面積A11的範圍為4mm² 至20mm² ，底表面127b的面積A12的範圍為4.4mm² 至100mm² 。詳細說明如下。

仍參照圖4A，在一些實施例中，通孔126的沿III-III'線的橫截面形狀例如是梯形。通孔126的沿IV-IV'線的橫截面形狀例如是梯形。通孔126的底角θ11（即，通孔126的側壁129與底表面127b之間的夾角）是銳角（即，小於90°）。頂表面128a的寬度W11小於底表面127b的寬度W12。頂表面128a的長度L11小於底表面127b的長度L12。通孔126的高度H11的範圍為2mm至8mm。

圖4B及圖4C是頂表面128a的形狀及底表面127b的形狀均為圓形的實例。頂表面128a的直徑D11小於底表面127b的直徑D12。參照圖4B，在一些實施例中，通孔126是直立截錐體（right truncated cone），即，該錐體的頂點80（在頂表面128a之上以虛線示出）在底面（即，底表面127b）的中心81上方且與中心81對齊。參照圖4C，在另一些實施例中，通孔126是斜截錐體（oblique truncated cone），即，該錐體的頂點80（在頂表面128a之上以虛線示出）在底面（即，底表面127b）的中心81上方並與中心81沒有對齊。第二實施例的其他製程與第一實施例的製程相似，將不再對其予以贅述。

圖5A至圖5D是說明根據本揭露第三實施例的形成封裝結構的方法的示意性剖視圖。第三實施例與上述實施例的不同之處在於晶種層222a被通孔226的導電層225部分地覆蓋。

參照圖5A，在晶粒19a及19b上形成晶種層222，晶種層222的材料、形成方法及結構特性與第一實施例中的晶種層22的材料、形成方法及結構特性相似，將不再對其予以贅述。之後，在晶種層222上形成圖案化的罩幕層52，以覆蓋位於連接件17上以及位於積體扇出型穿孔20上的部分晶種層222。

參照圖5A及圖5B，利用圖案化的罩幕層52做為罩幕來移除未被圖案化的罩幕層52覆蓋的晶種層222，以形成晶種層222a。移除方法包括蝕刻製程，例如乾蝕刻、濕蝕刻或其組合。之後，移除圖案化的罩幕層52。

參照圖5B，在載板10之上形成圖案化的罩幕層53，圖案化的罩幕層53至少覆蓋部分晶種層222a。圖案化的罩幕層53具有多個開口54，暴露出部分晶種層222a。

參照圖5C及圖5D，在開口54暴露出的晶種層222a上形成導電層225。導電層225的材料及形成方法與第一實施例中的導電層25的材料及形成方法相似。之後，移除圖案化的罩幕層53。

參照圖5D，導電層225與晶種層222a形成通孔226。在此實施例中，通孔226的晶種層222a被導電層225部分地覆蓋。詳細說明如下。

參照圖6A及圖6B，通孔226包括導電層225及晶種層222a。晶種層222a具有底表面227b及頂表面227a，底表面227b及頂表面227a比導電層225的底表面228b及頂表面228a大。換句話說，晶種層222a在導電層225之下做為較大的基座（base），以與晶粒19a或19b的連接件17電性接觸。晶種層222a的頂表面227a被導電層225的底表面228b部分地覆蓋，以使得部分晶種層222a從導電層225的側壁229突出。換句話說，晶種層222a包括彼此連接的主體部222b及延伸部222c。主體部222b位於導電層225下方，且被導電層225覆蓋。延伸部222c環繞主體部222b，且從導電層225的側壁229突出。

晶種層222a與導電層225可具有實質上相同的形狀或不同的形狀，且可分別具有圖2、圖3A至圖3E、及圖4A至圖4B所示的任意形狀或任意其他形狀，只要晶種層222a的尺寸大於導電層225的尺寸，並從導電層225的側壁229突出即可。

在一些示例性實施例中，導電層225與晶種層222a均是細長的，如圖6A所示。在另一些示例性實施例中，晶種層222a是細長的，而導電層225不是細長的，如圖6B所示。

參照圖6A，在一些實施例中，通孔226的沿V-V'線及VI-VI'線的橫截面形狀是倒T型的。導電層225的頂表面228a的面積A21與導電層225的底表面228b的面積A21實質上相同。晶種層222a的頂表面227a的面積A22與晶種層222a的底表面227b的面積A22實質上相同。晶種層222a的頂表面227a/底表面227b的面積A22大於導電層225的頂表面228a/底表面228b的面積A21，以使得晶種層222a的延伸部222c從導電層225的側壁229突出。高度H21的範圍為1mm至7mm。高度H22的範圍為0.3mm至1mm。

參照圖6B，在一些晶種層222a是細長的、而導電層225不是細長的實施例中，晶種層222a的形狀與圖6A所示晶種層222a的形狀相同，導電層225是圓柱形，即導電層225的頂表面228a與底表面228b是圓形。

在形成通孔226之後，進行與第一實施例的圖1E至圖1L所示製程相似的後續製程，將不再對其予以贅述。

圖7是晶粒19a或19b的連接件17之上的第一重佈線層37的立體圖。第一重佈線層37包括在上述實施例中形成的通孔26或126或226。為簡潔起見，圖7以通孔26為例。

參照圖7，通孔26設置在連接件17上且覆蓋連接件17的部分頂表面60。在一些示例性實施例中，連接件17的頂表面60是圓形，且頂表面60的直徑D0為約30mm。通孔26沿第一方向X1延伸，且通孔26的邊緣與連接件17的邊緣之間沿第一方向X1的距離S0的範圍為10mm至15mm。連接件17的直徑D0對通孔26的底表面27b的寬度W2的比率的範圍為3至15。通孔26的連接件17的直徑D0對底表面27b的長度L2的比率的範圍為3至6。線路36設置在通孔26上，也沿第一方向X1延伸。在一些實施例中，線路36包括彼此接觸且彼此電性連接的第一部分36a與第二部分36b。在一些實施例中，第一部分36a與第二部分36b的端部連接。第一部分36a設置在通孔26上且覆蓋通孔26。第一部分36a的寬度W30大於第二部分36b的寬度W31。第一部分36a的底表面61與通孔26的頂表面28a接觸並電性連接。第一部分36a的底表面61的面積大於或實質上等於通孔26的頂表面28a的面積A1。

圖8示出兩個通孔26之間的關係。

參照圖8，通孔26及線路36沿第一方向X1延伸且沿第二方向X2排列。在一些實施例中，所述兩條線路36及其下方的兩個通孔26平行地設置，且所述兩個通孔26的間距（pitch）P1實質上等於所述兩條線路36的間距P2。所述兩個通孔26之間的距離（space）S10的範圍為30mm至38mm。多條線路136穿過所述兩個通孔26。由於通孔26是細長的，因此會在通孔26與連接件17之間提供足夠的接觸面積。另外，通孔26與線路36沿相同的第一方向X1延伸，且通孔26的寬度W1小，因此所述兩個通孔之間的距離S10增大，足以使更多線路136穿過。

綜上所述，在所公開的封裝結構中，通孔是細長的，或者通孔的底表面的面積大於通孔的頂表面（例如，漸縮的通孔），因此，通孔與晶粒的連接件之間的接觸面積足夠大，以提供良好的接觸特性及良好的導電特性。

在上述封裝結構中，所述至少一個細長通孔包括平行排列的第一細長通孔與第二細長通孔。

在上述封裝結構中，重佈線結構還包括第一線路與第二線路，第一線路與第二線路平行地排列且分別與第一細長通孔及第二細長通孔連接。

在上述封裝結構中，至少一個細長通孔的頂表面的形狀被配置成矩形、橢圓、跑道形狀、正方形與弧形的組合或其組合。

在上述封裝結構中，細長通孔包括底表面及側壁，且由所述側壁及所述底表面界定的細長通孔的底角等於或小於90°。

在上述封裝結構中，細長通孔具有頂表面以及與頂表面相對的底表面，所述底表面與第一連接件連接，且其中所述底表面的面積大於所述頂表面的面積。

在上述封裝結構中，細長通孔的形狀被配置成截錐體。

在上述封裝結構中，細長通孔包括晶種層及位於晶種層上的導電層，其中晶種層具有從導電層的側壁突出的延伸部。

在上述封裝結構中，通孔朝第二連接件漸縮。

在上述封裝結構中，細長通孔的形狀被配置成截錐體。

在上述封裝結構中，通孔包括晶種層及位於晶種層上的導電層，晶種層具有所述底表面，導電層具有所述頂表面。

在上述封裝結構中，晶種層具有從導電層的側壁突出的延伸部。

在上述封裝結構中，晶種層的頂表面與導電層的頂表面具有實質上相同的形狀。

在上述封裝結構中，晶種層的頂表面與導電層的頂表面具有不同的形狀。

在上述製造封裝結構的方法中，處理製程包括非等向性蝕刻製程。

在上述製造封裝結構的方法中，非等向性蝕刻製程包括濕式蝕刻製程。

在上述製造封裝結構的方法中，進行處理製程使得通孔遠離第一連接件漸縮。

在上述製造封裝結構的方法中，還包括在形成圖案化的罩幕層之前，形成晶種層，以及當進行所述處理製程時，移除未被導電層覆蓋的部分晶種層，以形成通孔。

以上概述了數個實施例的特徵，使本領域具有通常知識者可更佳瞭解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露做為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。

10‧‧‧載板

11‧‧‧離型層

12‧‧‧介電層

13‧‧‧粘合層

14、71‧‧‧基底

15‧‧‧接墊

16、18、48‧‧‧鈍化層

17、51、76‧‧‧連接件

19a、19b、72‧‧‧晶粒

20‧‧‧積體扇出型穿孔

21、77‧‧‧封裝體

22、22a、31、31a、40、40a、122a、222、222a‧‧‧晶種層

23、32、52‧‧‧圖案化的罩幕層

24、33、39、42、54、56‧‧‧開口

25、34、43、50、125、225‧‧‧導電層

26、44a、126、226‧‧‧通孔

27b、61、127b、227b、228b‧‧‧底表面

28a、60、128a、227a、228a‧‧‧頂表面

29、129、229‧‧‧側壁

30‧‧‧第一介電層

30a‧‧‧第一介電層/介電層

36、44b、136‧‧‧線路

36a‧‧‧第一部分

36b‧‧‧第二部分

37‧‧‧第一重佈線層

38‧‧‧第二介電層

41、53‧‧‧圖案化的罩幕層

44‧‧‧第二重佈線層

45‧‧‧第三介電層

46‧‧‧第三重佈線層

47‧‧‧重佈線結構

49‧‧‧窗口

70、100‧‧‧封裝結構

73‧‧‧結合導線

74、75‧‧‧接墊

80‧‧‧頂點

81‧‧‧中心

222b‧‧‧主體部

222c‧‧‧延伸部

D0、D11、D12‧‧‧直徑

H1、H11、H21、H22‧‧‧高度

I-I’、II-II’、III-III’、IV-IV’、V-V’、VI-VI’‧‧‧線

L1、L2、L11、L12‧‧‧長度

P1、P2‧‧‧間距

S0‧‧‧距離

S100、S102、S104、S106、S108、S110‧‧‧步驟

W1、W2、W11、W12、W21、W30、W31‧‧‧寬度

X1‧‧‧第一方向

X2‧‧‧第二方向

θ1‧‧‧底角

圖1A至圖1L是說明根據本揭露第一實施例的形成封裝結構的方法的示意性剖視圖。圖2是根據本揭露第一實施例的封裝結構的通孔的立體圖。圖3A至圖3E是說明根據本揭露一些實施例的通孔的頂表面及底表面的形狀的實例。圖4A至圖4C是根據本揭露第二實施例的封裝結構的通孔的立體圖。圖5A至圖5D是說明根據本揭露第三實施例的形成封裝結構的方法的示意性剖視圖。圖6A至圖6B是根據本揭露第三實施例的封裝結構的通孔的立體圖。圖7是說明根據本揭露一些實施例的位於晶粒的連接件之上的重佈線層（redistribution layer，RDL）的立體圖。圖8是說明根據本揭露一些實施例的位於晶粒的連接件之上的重佈線層的俯視圖。圖9是根據本揭露一些實施例的形成封裝結構的方法的流程圖。

Claims

一種封裝結構，包括：晶粒，具有第一連接件；重佈線結構，設置在所述晶粒上，所述重佈線結構包括至少一個細長通孔，所述至少一個細長通孔位於所述第一連接件上且與所述第一連接件連接；以及第二連接件，設置在所述重佈線結構上，且與所述重佈線結構連接。