[go: up one dir, main page]

TW201916177A - 半導體結構及其形成方法及具有通孔軌和深通孔結構的標準單元 - Google Patents

半導體結構及其形成方法及具有通孔軌和深通孔結構的標準單元 Download PDF

Info

Publication number
TW201916177A
TW201916177A TW107119356A TW107119356A TW201916177A TW 201916177 A TW201916177 A TW 201916177A TW 107119356 A TW107119356 A TW 107119356A TW 107119356 A TW107119356 A TW 107119356A TW 201916177 A TW201916177 A TW 201916177A
Authority
TW
Taiwan
Prior art keywords
structures
dielectric layer
metal
deep
conductive
Prior art date
Application number
TW107119356A
Other languages
English (en)
Other versions
TWI709177B (zh
Inventor
林威呈
莊正吉
陳志良
超源 楊
楊惠婷
賴韋安
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201916177A publication Critical patent/TW201916177A/zh
Application granted granted Critical
Publication of TWI709177B publication Critical patent/TWI709177B/zh

Links

Classifications

    • H10W20/20—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H10W20/031—
    • H10W20/056—
    • H10W20/0698—
    • H10W20/087—
    • H10W20/088—
    • H10W20/42—
    • H10W20/43—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H10D84/968—Macro-architecture
    • H10D84/974—Layout specifications, i.e. inner core regions
    • H10D84/975—Wiring regions or routing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H10D84/968—Macro-architecture
    • H10D84/974—Layout specifications, i.e. inner core regions
    • H10D84/981—Power supply lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

本發明實施例是有關於一種半導體元件和一種製造方法，尤其是有關於形成通孔軌和深通孔結構以減少標準單元結構中的寄生電容。通孔軌結構形成在與導線不同的級中。通孔軌結構可以減少導線數量和在相同互連級上的導線之間提供較大的間距，從而減少導線之間的寄生電容。

Description

具有通孔軌和深通孔結構的標準單元
半導體積體電路（IC）行業經歷了指數級增長。IC材料和設計的技術進步產生了幾代IC，其中每一代都具有比上一代更小和更複雜的電路。在IC演進過程中，功能密度（例如，每晶片面積的互連（interconnect）元件數量）普遍增加，而幾何尺寸（例如，可以使用製造流程製作的最小構件或線）已被減小。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、從而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“位於...之下（beneath）”、“位於...下面（below）”、“下部的（lower）”、“位於...上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所示出的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
本文所使用的術語“標稱（nominal）”是指在產品或製程的設計階段期間設定構件或製程操作的特性或參數的所需值或指標值，以及高於和/或低於所需值的範圍值。範圍值可能是由於製造流程或公差（tolerance）的輕微變化。
本文所使用的術語“大體上”表示給定值在值的±5%（例如，值的±5%、±4%、±3%、±2%或±1%）內變化。
如本文所使用的術語“約”表示可以基於與所討論的半導體元件相關聯的特定技術節點而變化的給定值。基於特定技術節點，術語“約”可以表示在值的10%至30%（例如±10%、±20%或±30%）內變化的給定值。
積體電路包括多個半導體元件，其通過互連結構電連接在一起。互連結構例如包括金屬線，其在平行於積體電路基底頂面的方向上在半導體元件之間佈線（routing）。在積體電路上的不同層和不同級（level）上的金屬線可以通過導電通孔結構電連接在一起。導電通孔形成為其底面電連接至形成在導電通孔下方的第一互連級中的金屬線，並且形成為其頂面電連接至形成在導電通孔上的第二互連級中的金屬線。
一個或多個導電結構（如導電通孔和金屬線）可以通過介電材料彼此間隔開，以防止在積體電路中短路。通過互連結構的金屬線和導電通孔的電流在相鄰金屬線或導電通孔之間引入電容。在某些情況下，這些電容稱為寄生電容，這是由於將互連結構中的金屬線和導電通孔佈線而導致的意外後果。寄生電容影響積體電路的效能。舉例來說，隨著積體電路中寄生電容的增加，積體電路的動態功耗也增加。
隨著技術的進步，積體電路的特點是較前一代更要求元件的尺寸縮減。積體電路的導電結構之間的間距也縮減，以符合元件尺寸的縮減。然而，導電結構之間的間距減小可能會導致寄生電容增加，而這已成為影響元件功耗的主要因素。
根據本發明的各種實施例提供形成通孔軌和深通孔結構的機制，以在標準單元結構中減小寄生電容。通孔軌和深通孔結構可以連接到電晶體元件的一個或多個閘極端子、一個或多個汲極端子和/或一個或多個源極端子（例如，鰭式場效電晶體（FET）元件、雙閘極元件、三閘極元件、馬蹄形FET元件以及環繞式閘極元件）。類似於M0金屬線，導電通孔軌結構（如通孔軌結構）可用於連接積體電路的各種半導體元件。然而，通孔軌結構是從M0金屬線（例如，代表第一互連級並通過通孔電連接至下方半導體元件的區域互連）形成在不同的互連級中。舉例來說，通孔軌結構可以形成在不同的互連級或介電層中。通孔軌結構可以減少M0金屬線的數量，並且可以在位於相同互連級上的M0金屬線之間提供較大的間距，從而減少M0金屬線之間的寄生電容。另外，通過在與M0金屬線的層不同（且可能更遠）的層中形成通孔軌結構，可以降低在上級（upper level）中（例如，M0互連級中）的一個或多個寄生電容。此外，深通孔結構可以提供半導體元件的金屬導電層和閘極、汲極和/或源極端子之間的電連接。根據本發明的一些實施例，通孔軌和深通孔結構至少具有以下優點：（i）由於寄生電容降低而降低了動態功耗；（ii）與當前佈局設計和製程流程具相容性，而不需要額外遮罩；（iii）不會降低閘極密度；以及（iv）各種通孔軌和深通孔設計提供電路設計的靈活性。
圖1A和圖1B分別是示例性標準單元結構100的自上而下佈局視圖和剖視圖。標準單元結構100可以包括閘極結構110.1、110.2、110.3、110.4、第一介電層120、第二介電層125、第一通孔結構130.1和130.2、第二通孔結構135.1、135.2、135.3、M0金屬線140.1、140.2、140.3、140.4、第三介電層150和M1金屬線160。
圖1A是標準單元結構100的自上而下佈局視圖，並且出於說明的目的示出了不同層上的結構。如圖1A所示，閘極結構110.1-110.4形成為大體上垂直於M0金屬線140.1-140.4。M0金屬線140.1-140.4可以是後段製程（BEOL）互連結構的金屬0層（metal 0 layer）中的金屬線。舉例來說，M0金屬線可以是代表第一互連級並通過一個或多個通孔電連接至下方半導體元件的區域互連。在一些實施例中，閘極結構110.1-110.4可以是電晶體元件的閘極結構，電晶體元件例如是鰭式場效電晶體（鰭式FET）、平面電晶體和/或其他適當電晶體。諸如鰭式FET結構等電晶體還包括一對源極/汲極（S/D）端子，其中源極端子被稱為“源極區”，而汲極端子被稱為“汲極區”。源極區和汲極區可互換，且形成於鰭式場效電晶體元件的鰭之中、之上和/或周圍。S/D端子可以包括電連接至外部電路的S/D接點結構，以便在佈局與佈線（place and route）設計階段期間對鰭式FET元件提供電存取（electrical access）。佈局設計規則可能因不同的半導體製造技術節點而異。
通孔結構130.1和130.2形成於第一介電層120中，且用於提供閘極結構與M0金屬線之間的電連接。舉例來說，第一通孔結構130.1電連接至閘極結構110.2和M0金屬線140.2。類似地，第一通孔結構130.2電連接至閘極結構110.3和M0金屬線140.3。第二通孔結構135.1-135.3可以用來提供電晶體的源極/汲極結構和M1金屬線160之間的電連接（為簡單起見，圖1A中未示出）。在一些實施例中，M1金屬線160可以作為BEOL互連結構的金屬1層（metal 1 layer）中的導電金屬線。舉例來說，M1金屬線可以是代表在第一互連級上的第二互連級且通過一個或多個通孔電連接至一個或多個下方M0金屬線的區域互連。M0金屬線140.1-140.4和M1金屬線160提供為示例，但在一些實施例中，M0金屬線、M1金屬線和通孔的架構可以類似方式運用在BEOL互連結構的其他金屬層中。此外，M0金屬線140.1-140.4可通過形成於第三介電層150中的通孔結構電連接至M1金屬線160。
圖1B是沿圖1A的A-A'線的剖視圖。如圖1B所示，M0金屬線140.1-140.4在第二介電層125中大體上等距隔開，並由低k介電材料隔開。舉例來說，如圖1B所示，M0金屬線140.1-140.4被大體上相同的間距d1隔開。由於M0金屬線是相互平行的導電平面結構，因此相鄰M0線140.1-140.4之間存在不良寄生電容。一般而言，平行板電容與導電板（d）之間的距離成反比，並與形成寄生電容的板的面積（A）成正比。這種關係表示為：其中C 是電容； ɛ是電容器的板之間的材料的介電常數；A 是板的面積；以及d 是板之間的距離。
隨著板之間的距離（d）減小，寄生電容按比例增加。因此，隨著半導體元件尺寸減小，每一M0金屬線140.1-140.4之間的側向間距也減小，從而增加了相鄰M0金屬線之間形成的寄生電容。圖2A和圖2B分別是根據本發明的一些實施例，具有通孔軌和深通孔結構的示例性標準單元結構200的自上而下佈局視圖和剖視圖。類似於標準單元結構100，標準單元結構200可以包括閘極結構110.1-110.4、第一介電層120、第二介電層125、第一通孔結構230.1和230.2、M0金屬線140.1和140.4、第三介電層150和M1金屬線160。圖2B是沿著圖2A的B-B'線的剖視圖。
標準單元結構200包括通孔軌結構210和深通孔結構220。第一通孔結構230.1和230.2中的每一個可以形成在第一介電層120中並且電連接至一個閘極結構。舉例來說，第一通孔結構230.1電耦合至閘極結構110.2。儘管在圖2B中未示出，但第一通孔結構230.2電耦合至閘極結構110.3。通孔軌結構210也形成在第一介電層120中，並相較於閘極結構110.1-110.4來說為垂直延伸。類似於M0金屬線140.1-140.4，通孔軌結構210可以電連接至第一通孔結構中的一個或多個。在一些實施例中，雖然圖2B中未示出，但相鄰第一通孔結構230.1和230.2可以形成在相鄰閘極結構中，並且與通孔軌結構電連接。在一些實施例中，由於第一通孔結構電連接至一個或多個閘極結構，因此通孔軌結構210可以電耦合至所述一個或多個閘極結構。深通孔結構220形成在通孔軌結構210上，並且垂直延伸穿過第二介電層125和第三介電層150，直到與M1金屬線160電接觸為止。在一些實施例中，可以用通孔軌結構210和深通孔結構220代替上文中參照圖1B描述的M0金屬線140.2和140.3而不影響標準單元結構200的功能。舉例來說，當通孔軌結構210和深通孔結構220代替M0金屬線140.2和140.3以對閘極結構110.2提供電連接時，可能不會影響閘極結構110.1-110.4的一個或多個導電結構之間的電連接。在一些實施例中，因為通孔軌結構210和深通孔結構220可以電耦合至每個閘極結構，所以電晶體結構的閘極密度不受影響。此外，由於用於通孔軌結構的曝光圖案可以在用於第一介電層120中的現有結構的罩幕上實現，因此在第一介電層120中實施通孔軌結構210可能不會增加額外的罩幕數量。舉例來說，參考金屬線（圖中未示出）也可以在第一介電層120中形成，以沿著參考金屬線提供用於結構的電源。在一些實施例中，通孔軌結構210的曝光圖案被整合到用於參考金屬線的同一罩幕上，而不需要額外的罩幕。
在一些實施例中，通孔軌結構21與M0金屬線140.1和140.4可以形成在不同級中。舉例來說，通孔軌結構210可以形成在BEOL互連結構的第一介電層120中，而M0金屬線140.1和140.4可以形成在BEOL互連結構的第二介電層125中。如圖2A所示，M0金屬線140.1和140.4可以與通孔軌結構210平行。在一些實施例中，與上文中參照圖1A和1B描述的位於相鄰M0金屬線之間的間距相比，形成在同一級中的導電結構可以被更大的距離分開。舉例來說，圖2B所示的深通孔結構220與相鄰M0金屬線140.1或140.4之間的間距d2可大於圖1B的相鄰M0金屬線140.1與140.2或相鄰M0金屬線140.3與140.4之間的間距d1。如上所述，減少寄生電容的一個解決方式是增加導電結構之間的間距。圖2B中描述的金屬線以較大的距離隔開，並且可能導致寄生電容降低。因此，圖2B所示的標準單元結構200的寄生電容可以小於圖1B所示的標準單元結構100的寄生電容，此可以改善元件效能。
圖3至圖5根據圖6中提供的流程圖說明具有通孔軌和深通孔結構的示例性標準單元結構300的不同製造階段。圖6是描述製造標準單元（例如示例性標準單元結構300）的示例性方法600的流程圖。示例性方法600可以包括操作602-606。方法600的操作也可以以不同的順序和/或變化來執行。根據一些實施例，本文描述的製造流程用於製造提供降低寄生電容的標準單元結構。
根據一些實施例，方法600起始於操作602，其在半成的標準單元結構的若干層中形成開口。參照圖3，示出了示例性標準單元結構300的剖視圖。標準單元結構300包括根據方法600的操作602製造的介電層320、350和380、M0金屬線340、通孔軌結構310和330以及其他積體電路構件。標準單元結構300還可以根據需要包括基底和其他層。
第一和第二通孔軌結構310和330形成在第一介電層320中。在一些實施例中，第一和第二通孔軌結構310和330使用如銅或銅合金等導電材料形成。在一些實施例中，第一和第二通孔軌結構310和330可以由其他導電材料形成，諸如氮化鉭、鋁、鈷、鎢、金屬矽化物、其他適當金屬或金屬合金和/或其組合。在一些實施例中，第一和第二通孔軌結構310和330以及第一介電層320形成在諸如電晶體的半導體元件上。第一和第二通孔軌結構310和330可以通過在第一介電層320中形成溝槽並將導電材料沉積在溝槽中來形成。第一通孔軌結構310可用於提供與一個或多個元件端子（例如半導體元件的閘極結構和源極/汲極結構）的電連接。第二通孔軌結構330可用於提供與電源電壓的電連接。第一介電層320可以使用未摻雜石英玻璃（USG）、氟玻璃（FSG）、低k材料、極低k介電材料、其他適當材料和/或其組合形成。
M0金屬線340可形成在第二介電層350中和通孔軌結構330上。類似於通孔軌結構330和通孔軌結構310，M0金屬線340可以使用上面列出的銅和/或其他適當材料形成。M0金屬線340可用於提供與通孔軌結構330的電連接。在一些實施例中，M0金屬線340可以是形成於BEOL結構的金屬0層中的金屬線。在此是提供M0金屬線340作為範例，但在一些實施例中，在其他互連級中的金屬線也可以以類似的方式使用。第二介電層350可以使用類似於第一介電層320的材料形成。
當形成開口時，可以形成第一和第二蝕刻停止層370和375以提供蝕刻停止。第一蝕刻停止層370可以形成在第一介電層320和通孔軌結構310上。第二蝕刻停止層375可以形成在M0金屬線340和第二介電層350上。在一些實施例中，如果需要，標準單元結構300可以包括更多的蝕刻停止層。在一些實施例中，第一和第二蝕刻停止層370和375可以是氮化矽層。第三介電層380可以形成在第二蝕刻停止層375之上並且使用類似於第一介電層320的材料形成。
第一和第二硬罩幕層360和365可以形成在第三介電層380上並且被圖案化以在後續處理期間保護第三介電層的區域。第一硬罩幕層360可以配置在第三介電層380的頂面上且覆蓋第三介電層380的頂面，並且第二硬罩幕層365可以配置在第一硬罩幕層360上。在一些實施例中，第一和第二硬罩幕層360和365可以是由氮化矽、氧化矽、其他適當材料和/或其組合形成的硬罩幕層。
在一些實施例中，第一開口390可以形成在第三介電層380中和M0金屬線340上。在一些實施例中，第二開口395可以形成在第二和第三介電層350和380兩者中。第一和第二開口390和395形成在介電材料中，隨後用導電材料填充以形成連接在標準單元結構300的不同級上的積體電路構件的通孔。使用第一硬罩幕層360作為蝕刻罩幕，可以對暴露材料執行蝕刻製程以形成第一和第二開口。蝕刻製程用於去除介電材料的暴露部分，並且可以使用乾式蝕刻製程，例如反應離子蝕刻（RIE）和/或其他適當製程。在一些實施例中，可以使用濕化學蝕刻製程來形成蝕刻製程。在一些實施例中，需要將多層材料去除，並且可能需要一個或多個蝕刻製程，其中可以選擇每種製程來蝕刻特定類型的材料。舉例來說，第二開口395可以通過第一去除暴露的第三介電層380，接著使用適當的RIE製程去除第二硬罩幕層365的暴露部分而形成。在一些實施例中，蝕刻製程可以是定時蝕刻製程，其可以在蝕刻停止層暴露並且達到標稱深度之前停止。在一些實施例中，蝕刻製程可以持續到蝕刻停止層暴露為止。
參照圖6，根據一些實施例，方法600繼續進行至操作604，其在開口中形成溝槽。圖4是開口中形成溝槽在後的示例性標準單元結構300的剖視圖。第一和第二溝槽490和495形成在介電材料中。在一些實施例中，可以用適當的蝕刻製程去除第二硬罩幕層365所暴露出的部分第一硬罩幕層360。然後通過使用第二硬罩幕層365作為蝕刻罩幕的蝕刻製程分別在第一和第二開口390和395上形成第一和第二溝槽490和495。蝕刻製程繼續進行到達到溝槽的標稱深度為止。第一和第二溝槽490和495的蝕刻製程可以是定時蝕刻製程，並類似於上文中參照形成開口390和395描述的蝕刻製程。
參照圖6，根據一些實施例，方法600繼續進行至操作606，其用導電材料填充所形成的開口和溝槽。圖5是以導電材料填充開口和溝槽後的示例性標準單元結構300的剖視圖。第一和第二開口390和395以及第一和第二溝槽490和495填充有導電材料。在一些實施例中，導電材料可以用銅、鎢、鈷、鋁、其他適當金屬和/或其組合形成。在一些實施例中，沉積於每個開口或溝槽中的導電材料可以相同。在一些實施例中，可在不同溝槽中沉積不同導電材料。在一些實施例中，可以使用任何適當沉積製程，例如原子層沉積（ALD）、分子束磊晶（MBE）、高密度電漿化學氣相沉積（HDPCVD）、金屬有機CVD（MOCVD）、遠程電漿CVD（RPCVD）、電漿增強CVD（PECVD）、電鍍、無電電鍍、其他適當方法和/或其組合。在一些實施例中，沉積製程分別在溝槽490和495中形成M1金屬線560.1和560.2。在一些實施例中，M1金屬線560.1和560.2可以是BEOL結構的金屬1層中的金屬線。在一些實施例中，沉積製程分別在開口390和385中形成通孔結構530和深通孔結構520。深通孔結構520可以直接在M1金屬線560.2與第一通孔軌結構310之間提供電連接。沉積製程完成後，可以使用平坦化製程去除硬罩幕層。舉例來說，可以使用化學機械研磨（CMP）製程來去除第一和第二硬罩幕層360和365並平坦化標準單元結構300的頂面，使得第三介電層380與M1金屬線560.1和560.2的頂面共面。
圖7A至圖10C是根據本發明的一些實施例，具有通孔軌和深通孔結構的示例性標準單元結構的自上而下佈局視圖和剖視圖。各種通孔軌結構和深通孔設計提供電路設計和佈線設計的靈活性。出於說明目的，示例性標準單元結構的通孔軌和深通孔結構形成在半導體電晶體元件的端子上並連接至半導體電晶體元件的端子。示例性標準單元結構可以包括形成在BEOL結構的金屬0或金屬1互連層中的金屬線和結構；然而，本文提供的金屬線和結構的架構僅是範例，而此架構可以類似的方式使用在BEOL結構的其他金屬層中。另外，下文描述的示例性標準單元結構可以使用與上文中參照圖3-圖5描述的製程類似的製程來製造。
圖7A和7B分別是根據本發明的一些實施例，具有通孔軌和深通孔結構的示例性標準單元結構700的自上而下佈局視圖和剖視圖。圖7A和7B中所示的通孔軌和深通孔結構可以提供與標準單元結構中的半導體元件的一個或多個閘極結構和源極/汲極端子的電連接。標準單元結構700可以包括閘極結構710.1、710.2、710.3、710.4、通孔結構730.1、730.2、730.3、730.4、通孔軌結構720、深通孔結構740和金屬1線750。如介電層、蝕刻停止層、通孔結構、導電結構和/或其他適當結構等其他構件可以包含在標準單元結構中。為了簡單起見，未示出這些其他構件。
圖7B是沿圖7A的C-C'線的剖視圖。通孔結構730.1-730.4分別形成在介電層中並電連接至閘極結構710.1-710.4。在一些實施例中，通孔結構730.1-730.4是形成於閘極結構上的閘極通孔。通孔軌結構720在通過示例性標準單元結構的側向方向上延伸，並且大體上垂直於閘極結構710.1-710.4。通孔軌結構720的底面電連接至每個通孔結構730.1-730.4的頂面，因此通孔軌結構可以在標準單元中電連接至一個或多個閘極結構。在一些實施例中，通孔軌結構720可以形成在標準單元結構700的金屬0級下面的級中。舉例來說，通孔軌結構720可形成在金屬0級下面的介電層中。因此，通孔軌結構720可以佈局成更遠離金屬0級上的導電結構。相比於形成於相同互連級上的相鄰導電結構之間的寄生電容，這種架構提供降低的寄生電容。深通孔結構740形成於通孔軌結構720上，以提供示例性標準單元結構700的不同層之間的電連接。舉例來說，深通孔結構740具有與金屬1線750電連接的頂面和與通孔軌結構720電連接的底面。金屬1線750可以是形成於BEOL互連結構的金屬1層中的M1金屬線。在一些實施例中，金屬1線750可以用來在佈局與佈線階段提供引腳存取。
圖8A至圖8C是根據本發明的一些實施例，具有通孔軌和深通孔結構的示例性標準單元結構800的自上而下佈局視圖和剖視圖。圖8A至圖8C中所示的通孔軌和深通孔結構用於在標準單元結構中電連接至一個或多個源極/汲極端子。標準單元結構800可以包括S/D金屬接點810.1和810.2、通孔軌結構820、深通孔結構840和金屬1線850。如介電層、蝕刻停止層、通孔結構、導電結構和/或其他適當結構等其他構件可以包含在標準單元結構中。為了簡單起見，未示出這些其他構件。
圖8B是沿圖8A的D-D'線的剖視圖。圖8C是沿圖8A的E-E'線的剖視圖。S/D金屬接點810.1和810.2可以電連接至半導體電晶體元件的源極或汲極端子。如S/D金屬接點810.1和810.2的S/D接點結構可以提供與一個或多個S/D結構的電連接並且在大體上垂直於通孔軌結構820的方向上延伸。通孔軌結構820的底面電連接至S/D金屬接點810.1和810.2的頂面。在一些實施例中，通孔軌結構820連接到S/D金屬接點810.2的端部。舉例來說，如圖8C所示，在S/D金屬接點810.2上形成通孔軌結構820的部分底面。然而，接觸面積在通孔軌結構820和S/D金屬接點810.2之間提供足夠的電連接。類似於通孔軌結構720，通孔軌結構820的頂面電連接至金屬1線850的底面。另外，通孔軌結構820可以形成在與金屬0層所在的介電層不同的介電層中。因此，通孔軌結構820可以佈局成更遠離金屬0級上的導電結構，且相比於形成於相同互連級上的相鄰導電結構之間的寄生電容，提供降低的寄生電容。金屬1線850可電連接至一個或多個S/D金屬接點，以電連接至電晶體元件的一個或多個S/D結構。與上述金屬1線750類似，金屬1線850可以在佈局與佈線階段提供引腳存取。可以在金屬1線850和通孔軌結構820之間形成深通孔結構840以提供直接電連接。
圖9A至圖9C是根據本發明的一些實施例，具有通孔軌和深通孔結構的示例性標準單元結構900的自上而下佈局視圖和剖視圖。在一些實施例中，通孔軌和深通孔結構用於在標準單元結構中電連接多個S/D金屬接點。標準單元結構900可以包括S/D金屬接點910.1和910.2、通孔軌結構920、深通孔結構940和金屬1線950。如介電層、蝕刻停止層、通孔結構、導電結構和/或其他適當結構等其他構件可以包含在標準單元結構中。為了簡單起見，未示出這些其他構件。
圖9B是沿著圖9A的F-F'線的剖視圖。圖9C是沿著圖9A的G-G'線的剖視圖。S/D金屬接點910.1和910.2、通孔軌結構920、深通孔結構940和金屬1線950可形成為類似於上述參照圖8A至圖8C所述的相應結構。在圖9A至圖9C中，S/D金屬接點910.1和910.2提供與一個或多個S/D結構的電連接，並在大體上在垂直於通孔軌結構920的方向上延伸。此外，通孔軌結構920可以佈局成更遠離金屬0級上的導電結構，且相比於形成於相同互連級上的相鄰導電結構之間的寄生電容，提供降低的寄生電容。如圖9B所示，通孔軌結構920延伸穿過S/D金屬接點910.1和910.2的中間部分，使接觸表面積最大化，以降低接觸電阻。類似於深通孔結構740和840，深通孔結構940包括與金屬1線950的底面電連接的頂面。因此，金屬1線950可以電連接至一個或多個S/D金屬接點，以連接到電晶體元件的一個或多個S/D結構。與上述金屬1線750類似，金屬1線950可以在佈局與佈線階段提供引腳存取。
圖10A至圖10C是根據本發明的一些實施例，具有通孔軌和深通孔結構的示例性標準單元結構1000的自上而下佈局視圖和剖視圖。在一些實施例中，通孔軌和深通孔結構用於在標準單元結構中電連接一個或多個S/D金屬接點。標準單元結構1000可以包括S/D金屬接點1010、通孔軌結構1020、深通孔結構1040和金屬1線1050。如介電層、蝕刻停止層、通孔結構、導電結構和/或其他適當結構等其他構件可以包含在標準單元結構中。為了簡單起見，未示出這些其他構件。
圖10B是沿著圖10A的H-H'線的剖視圖。圖10C是沿著圖10A的I-I'線的剖視圖。S/D金屬接點1010、通孔軌結構1020、深通孔結構1040和金屬1線1050可形成為類似於上述參照圖9A至圖9C所述的相應結構。在圖10A至圖10C中，如S/D金屬接點1010等S/D接點結構提供與一個或多個S/D結構的電連接，並在大體上在垂直於通孔軌結構1020的方向上延伸。通孔軌結構1020可以佈局成更遠離金屬0級上的導電結構，且相比於形成於相同互連級上的相鄰導電結構之間的寄生電容，進提供降低的寄生電容。此外，與通孔軌結構920類似，通孔軌結構1020延伸穿過S/D金屬接點1010的中間部分，使接觸表面積最大化，以降低接觸電阻。深通孔結構1040和金屬1線1050可以類似於上述相應結構。
根據本發明的各種實施例提供形成通孔軌和深通孔結構的機制，以在標準單元結構中減小寄生電容。通孔軌結構可以形成在與M0金屬線不同的級中。通孔軌結構可以減少M0金屬線的數量，並且可以在位於相同互連級上的M0金屬線之間提供較大的間距，從而減少M0金屬線之間的寄生電容。通孔軌結構可以形成在與M0金屬線的層不同的層中，從而在M0金屬線和通孔軌結構之間提供低寄生電容。此外，深通孔結構提供在金屬導電層與積體電路的半導體元件之間的直接電連接。根據本發明的一些實施例，通孔軌和深通孔結構至少具有以下優點：（i）由於寄生電容降低而降低了動態功耗；（ii）與當前佈局設計和製程流程具相容性，而不需要額外遮罩；（iii）不會降低閘極密度；以及（iv）各種通孔軌和深通孔設計提供電路設計的靈活性。
在一些實施例中，一種半導體結構包括多個閘極結構和形成在第一介電層中的多個通孔。所述多個通孔中的每個通孔形成在所述多個閘極結構中的每個閘極結構上。所述半導體結構還包括形成在所述第一介電層中和形成在所述多個通孔中的至少一個通孔上的導電軌結構。所述導電軌結構電連接至所述多個通孔中的所述至少一個通孔。所述半導體結構還包括形成在所述第一介電層和所述導電軌結構上的第二介電層。深通孔至少形成在所述第二介電層中和形成在所述導電軌結構上，且所述深通孔電連接至所述導電軌結構。多個第一金屬線形成在所述深通孔上並與所述深通孔電連接。
在一些實施例中，一種標準單元結構包括多個源極/汲極接點結構和形成在第一介電層中且還形成在所述多個源極/汲極接點結構中的兩個或更多個源極/汲極接點結構上的通孔軌結構。標準單元結構還包括與所述通孔軌結構平行的區域互連線。所述區域互連線與所述通孔軌結構形成於不同的互連級。第二介電層形成在所述第一介電層和所述通孔軌結構上。至少形成在所述第二介電層中和形成在所述通孔軌結構上的深通孔電連接至所述通孔軌結構。標準單元結構還包括形成在所述深通孔上並與所述深通孔電連接的一個或多個導電結構。在一些實施例中，一種形成半導體結構的方法包括形成多個源極/汲極接點結構；蝕刻第一溝槽；將第一導電材料沉積到所述第一溝槽中，以在所述多個源極/汲極接點結構中的兩個或更多個源極/汲極接點結構上形成通孔軌結構。所述通孔軌結構與所述半導體結構的區域互連線形成於不同的互連級。所述方法還包括蝕刻第二溝槽以及將第二導電材料沉積到所述第二溝槽中，以形成位於所述通孔軌結構上的深通孔且將其電連接至所述通孔軌結構。所述方法還包括蝕刻第三溝槽以及將第三導電材料沉積到所述第三溝槽中，以形成位於所述深通孔上的一個或多個導電結構且將其電連接至所述深通孔。
應該理解，實施方式段落（而非本發明的摘要）旨在用於解釋權利要求。本發明的摘要可以構思一個或多個但並非全部示例性實施例，因此不用以限制所附權利要求。
前述發明概述了若干實施例的特徵，以便本領域技術人員可以更好地理解本發明的方面。本領域技術人員將理解，他們可以容易地使用本發明作為設計或修改其他製程和結構的基礎，以用於實現相同的目的和/或實現本文中介紹的實施例的相同優點。本領域技術人員還將認識到，這樣的等同構造不脫離本發明的精神和範圍，並且在不脫離所附權利要求的精神和範圍的情況下，可以在此做出各種改變，替換和變更。
100、200、300、700、800、900、1000‧‧‧標準單元結構
120、125、150、320、350、380‧‧‧介電層
110.1、110.2、110.3、110.4、710.1、710.2、710.3、710.4‧‧‧閘極結構
130.1、130.2、135.1、135.2、135.3、230.1、230.2、530、730.1、730.2、730.3、730.4‧‧‧通孔結構
140.1、140.2、140.3、140.4、160、340、560.1、560.2‧‧‧金屬線
210、310、330720、820、920、1020‧‧‧通孔軌結構
220、520、740、840、940、1040‧‧‧深通孔結構
360、365‧‧‧硬罩幕層
370、375‧‧‧蝕刻停止層
385、390、395‧‧‧開口
490、495‧‧‧溝槽
600‧‧‧方法
602、604、606‧‧‧操作
750、850、950、1050‧‧‧金屬1線
810.1、810.2、910.1、910.2、1010‧‧‧SD金屬接點
d1、d2‧‧‧間距
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A與圖1B分別是根據一些實施例的示例性標準單元結構的佈局視圖和剖視圖。 圖2A與圖2B分別是根據一些實施例的具有通孔軌和深通孔結構的示例性標準單元結構的佈局視圖和剖視圖。 圖3至圖5是根據一些實施例的用於形成具有通孔軌和深通孔結構的示例性標準單元結構的製造流程的剖視圖。 圖6是根據一些實施例的形成具有通孔軌和深通孔結構的標準單元結構的示例性方法的流程圖。 圖7A至圖10C是根據一些實施例的具有通孔軌和深通孔結構的標準單元結構的佈局視圖和剖視圖。

Claims (20)

  1. 一種半導體結構，包括： 多個閘極結構； 形成在第一介電層中的多個通孔，其中所述多個通孔中的每個通孔形成在所述多個閘極結構中的每個閘極結構上； 形成在所述第一介電層中和形成在所述多個通孔中的至少一個通孔上的導電軌結構，其中所述導電軌結構電連接至所述多個通孔中的所述至少一個通孔； 形成在所述第一介電層和所述導電軌結構上的第二介電層； 至少形成在所述第二介電層中和形成在所述導電軌結構上的深通孔，其中所述深通孔電連接至所述導電軌結構；以及 形成在所述深通孔上並與所述深通孔電連接的多個第一金屬線。
  2. 如申請專利範圍第1項所述的半導體結構，其中所述多個閘極結構形成為垂直於所述導電軌結構。
  3. 如申請專利範圍第1項所述的半導體結構，其中所述多個閘極結構為電晶體元件的閘極結構。
  4. 如申請專利範圍第3項所述的半導體結構，其中所述電晶體元件包括鰭式場效電晶體。
  5. 如申請專利範圍第1項所述的半導體結構，還包括形成在所述導電軌結構上並與所述導電軌結構平行的多個第二金屬線。
  6. 如申請專利範圍第5項所述的半導體結構，其中所述多個第二金屬線包括標準單元的金屬0線。
  7. 如申請專利範圍第6項所述的半導體結構，其中所述多個第一金屬線包括所述標準單元的金屬1線。
  8. 如申請專利範圍第1項所述的半導體結構，還包括位於所述第二介電層與所述多個第一金屬線之間的第三介電層，其中所述第三介電層包括所述深通孔。
  9. 如申請專利範圍第1項所述的半導體結構，其中所述導電軌結構電連接至所述多個通孔的兩個或更多個相鄰通孔。
  10. 如申請專利範圍第1項所述的半導體結構，其中所述深通孔形成在所述多個通孔的至少一個通孔上。
  11. 一種標準單元結構，包括： 多個源極/汲極接點結構； 形成在第一介電層中和形成在所述多個源極/汲極接點結構中的兩個或更多個源極/汲極接點結構上的通孔軌結構； 與所述通孔軌結構平行的區域互連線，其中所述區域互連線與所述通孔軌結構位於不同的互連級； 形成在所述第一介電層和所述通孔軌結構上的第二介電層； 至少形成在所述第二介電層中和所述通孔軌結構上的深通孔，其中所述深通孔電連接至所述通孔軌結構；以及 形成在所述深通孔上並與所述深通孔電連接的一個或多個導電結構。
  12. 如申請專利範圍第11項所述的標準單元結構，其中所述多個源極/汲極接點結構電連接至所述通孔軌結構。
  13. 如申請專利範圍第11項所述的標準單元結構，其中所述多個源極/汲極接點結構包括電晶體元件的源極/汲極接點。
  14. 如申請專利範圍第13項所述的標準單元結構，其中所述電晶體元件包括鰭式場效電晶體。
  15. 如申請專利範圍第11項所述的標準單元結構，其中所述一個或多個導電結構包括標準單元的金屬1線。
  16. 一種形成半導體結構的方法，包括： 形成多個源極/汲極接點結構； 蝕刻第一溝槽； 將第一導電材料沉積到所述第一溝槽中，以在所述多個源極/汲極接點結構中的兩個或更多個源極/汲極接點結構上形成通孔軌結構，其中所述通孔軌結構與所述半導體結構的區域互連線位於不同的互連級； 蝕刻第二溝槽； 將第二導電材料沉積到所述第二溝槽中，以形成位於所述通孔軌結構上且與所述通孔軌結構電連接的深通孔； 蝕刻第三溝槽；以及 將第三導電材料沉積到所述第三溝槽中，以形成位於所述深通孔上且與所述深通孔電連接的一個或多個導電結構。
  17. 如申請專利範圍第16項所述的方法，其中所述區域互連線與所述深通孔形成在相同的互連級中。
  18. 如申請專利範圍第16項所述的方法，其中蝕刻所述第一溝槽包括蝕刻所述半導體結構的第一介電層。
  19. 如申請專利範圍第18項所述的方法，其中所述區域互連線形成在所述半導體結構的第二介電層中，並且其中所述第二介電層位於所述第一介電層上。
  20. 如申請專利範圍第16項所述的方法，其中蝕刻所述第二溝槽包括蝕刻穿過兩個或更多個介電層的開口。
TW107119356A 2017-09-28 2018-06-05 半導體結構及其形成方法及具有通孔軌和深通孔結構的標準單元 TWI709177B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762564810P 2017-09-28 2017-09-28
US62/564,810 2017-09-28
US15/938,258 US10930595B2 (en) 2017-09-28 2018-03-28 Standard cells having via rail and deep via structures
US15/938,258 2018-03-28

Publications (2)

Publication Number Publication Date
TW201916177A true TW201916177A (zh) 2019-04-16
TWI709177B TWI709177B (zh) 2020-11-01

Family

ID=65807993

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107119356A TWI709177B (zh) 2017-09-28 2018-06-05 半導體結構及其形成方法及具有通孔軌和深通孔結構的標準單元

Country Status (3)

Country Link
US (2) US10930595B2 (zh)
CN (1) CN109585413B (zh)
TW (1) TWI709177B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021105465B4 (de) * 2020-04-30 2026-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrierte schaltung und verfahren zur herstellung einer integrierten schaltung
US12419197B2 (en) * 2021-11-24 2025-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US12506080B2 (en) 2022-12-05 2025-12-23 International Business Machines Corporation Reduced capacitance between power via bar and gates

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904771B1 (ko) 2003-06-24 2009-06-26 이상윤 3차원 집적회로 구조 및 제작 방법
JP2001127169A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
JP5205066B2 (ja) * 2008-01-18 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2010118597A (ja) * 2008-11-14 2010-05-27 Nec Electronics Corp 半導体装置
US8440999B2 (en) * 2011-02-15 2013-05-14 International Business Machines Corporation Semiconductor chip with graphene based devices in an interconnect structure of the chip
US9236300B2 (en) * 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9601367B2 (en) * 2013-03-25 2017-03-21 International Business Machines Corporation Interconnect level structures for confining stitch-induced via structures
KR20160040577A (ko) * 2013-08-06 2016-04-14 르네사스 일렉트로닉스 가부시키가이샤 반도체 집적 회로 장치
KR102310122B1 (ko) 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
KR20160025449A (ko) * 2014-08-27 2016-03-08 제이에스알 가부시끼가이샤 3차원 배선의 형성 방법, 3차원 배선을 갖는 회로 장치 및, 3차원 배선용의 금속막 형성용 조성물
KR102366975B1 (ko) * 2015-07-30 2022-02-25 삼성전자주식회사 반도체 장치
US9935100B2 (en) * 2015-11-09 2018-04-03 Qualcomm Incorporated Power rail inbound middle of line (MOL) routing
US10262892B2 (en) * 2016-11-08 2019-04-16 Globalfoundries Inc. Skip via structures
US10157833B1 (en) * 2017-05-23 2018-12-18 Globalfoundries Inc. Via and skip via structures
US10332870B2 (en) * 2017-06-01 2019-06-25 Samsung Electronics Co, Ltd. Semiconductor device including a field effect transistor

Also Published As

Publication number Publication date
TWI709177B (zh) 2020-11-01
US10930595B2 (en) 2021-02-23
US11688691B2 (en) 2023-06-27
CN109585413B (zh) 2022-08-30
US20210183772A1 (en) 2021-06-17
CN109585413A (zh) 2019-04-05
US20190096809A1 (en) 2019-03-28

Similar Documents

Publication Publication Date Title
US11569124B2 (en) Interconnect structure having an etch stop layer over conductive lines
CN108461477B (zh) 用于超(跳跃)通孔整合的金属互连
US20190244897A1 (en) Hybrid copper structure for advance interconnect usage
CN102820280B (zh) 用于集成电路的非分层式金属层
TWI646646B (zh) 半導體元件及其製造方法
US9449811B2 (en) Air-gap scheme for BEOL process
CN101652826B (zh) 通过电镀形成垂直器件的方法
CN111384022B (zh) 具有碳基导电元件的重分布层、制造方法以及相关的半导体装置封装和系统
US11688691B2 (en) Method of making standard cells having via rail and deep via structures
US20150371939A1 (en) Combination Interconnect Structure and Methods of Forming Same
CN109524348B (zh) 基本规则区域中的完全对准的过孔
CN110622305B (zh) 电容器结构及其形成方法
CN114823657A (zh) 静电放电保护装置及器件及形成静电放电保护器件的方法
US8642456B2 (en) Implementing semiconductor signal-capable capacitors with deep trench and TSV technologies
US9887132B2 (en) Method for forming semiconductor structure
US20210143056A1 (en) Spacer-based conductor cut
CN105097768A (zh) 电容器结构及其制造方法
US20240413075A1 (en) Interconnect structure having heat dissipation capability and method for manufacturing the same
TWI890225B (zh) 半導體裝置及其製造方法
CN222424606U (zh) 半导体装置结构及半导体装置
KR102889305B1 (ko) 능동 소자 아래의 상호 연결부 세트의 모놀리식 형성
US20240071929A1 (en) Dielectric caps for power and signal line routing
CN119855149A (zh) 存储器器件及其形成方法
CN120933262A (zh) 包括互连结构的半导体器件及其制造方法
CN120711783A (zh) 电晶体结构和用于形成其的方法