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TW201906132A - 新穎靜電放電保護電路 - Google Patents

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TW201906132A
TW201906132A TW107121940A TW107121940A TW201906132A TW 201906132 A TW201906132 A TW 201906132A TW 107121940 A TW107121940 A TW 107121940A TW 107121940 A TW107121940 A TW 107121940A TW 201906132 A TW201906132 A TW 201906132A
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Taiwan
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circuit
esd
pull
coupled
transistor
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Application number
TW107121940A
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English (en)
Inventor
蔡明甫
張子恒
蘇郁迪
黃凱平
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

本發明實施例係關於一種靜電放電(ESD)保護電路，其耦合於第一供電匯流排與第二供電匯流排之間。該ESD保護電路包含：一偵測電路；一上拉電路，其耦合至該偵測電路，該上拉電路包括至少一第一n型電晶體；一下拉電路，其耦合至該上拉電路，該下拉電路包括至少一第二n型電晶體；及一旁通電路，其耦合至該上拉電路及該下拉電路，其中該偵測電路經組態以偵測一ESD事件是否存在於該第一匯流排或該第二匯流排上，以引起該上拉電路及該下拉電路選擇性地啟用該旁通電路，來提供該第一供電匯流排與該第二供電匯流排之間的一放電路徑。

Description

新穎靜電放電保護電路
本發明實施例係有關新穎靜電放電保護電路。
靜電放電(ESD)損害/應力已成為積體電路(IC)可靠性之一重大關注。此ESD應力可透過(例如)人類觸摸、突然電浪湧等等誘發。再者，儘管互補式金屬氧化物半導體(CMOS)技術已能夠製造32奈米(nm)或更小尺度之裝置，但此等縮小CMOS裝置及對應變薄閘極介電層變得更易受ESD應力影響。就一通用工業標準而言，通常需要現代IC之輸入及輸出接針(或墊)維持值約為2000伏特(V)之人體模型ESD應力。據此而言，一般將一ESD保護電路放置於現代IC之輸入及/或輸出墊周圍以保護IC免受ESD應力。 此外，需要IC在高電壓位準或負電壓位準下操作之應用(例如汽車相關應用、物聯網(IoT)應用、生物相關應用、類比電路應用等等)之數目已快速增加。為適應此等應用，一或多個級聯ESD保護電路可實施於IC中以偵測及免受ESD事件。習知地，級聯ESD保護電路之各者可包含作為一上拉電路之部分之至少一p型裝置(例如一p型MOSFET)及作為一下拉電路之部分之一n型裝置(例如一n型MOSFET)，其等用於基於是否偵測到一ESD事件來選擇性地分別接通及切斷一旁通ESD電路。另外，歸因於用於製造此一級聯ESD保護電路之面積分配考量，p型MOSFE通常需要在其內形成一額外n型井，且此一n型井通常耦合至實質上高於一標稱操作電壓(例如VDD)之一電壓位準。此一般會引起ESD保護電路之各種可靠性問題，諸如(例如)導致p型MOSFET (即，上述上拉電路)崩潰等等之跨p型MOSFET之一高電壓降。 因此，需要提供一種可用於此高電壓位準及/或負電壓位準應用中且不存在上述問題之ESD保護電路。
本發明的一實施例揭露一種靜電放電(ESD)保護電路，其耦合於第一供電匯流排與第二供電匯流排之間，該ESD保護電路包括：一偵測電路；一上拉電路，其耦合至該偵測電路，該上拉電路包括至少一第一n型電晶體；一下拉電路，其耦合至該上拉電路，該下拉電路包括至少一第二n型電晶體；及一旁通電路，其耦合至該上拉電路及該下拉電路，其中該偵測電路經組態以偵測一ESD事件是否存在於該第一匯流排或該第二匯流排上以引起該上拉電路及該下拉電路選擇性地啟用該旁通電路來提供該第一供電匯流排與該第二供電匯流排之間的一放電路徑。 本發明的一實施例揭露一種靜電放電(ESD)保護電路，其耦合於第一供電匯流排與第二供電匯流排之間，該ESD保護電路包括：一偵測電路，其包括在一第一節點處彼此耦合之一第一電阻器及一電容器；一上拉電路，其耦合至該偵測電路，該上拉電路包括至少一第一n型電晶體；一下拉電路，其耦合至該上拉電路，該下拉電路包括一第二n型電晶體；及一旁通電路，其耦合至該上拉電路及該下拉電路，其中該偵測電路經組態以偵測一ESD事件是否存在於該第一匯流排或該第二匯流排上以引起該上拉電路及該下拉電路選擇性地啟用該旁通電路來提供該第一供電匯流排與該第二供電匯流排之間的一放電路徑。 本發明的一實施例揭露一種用於操作一靜電放電(ESD)保護電路之方法，其包括：偵測一第一供電匯流排上之一ESD脈衝訊號之一存在；使該ESD脈衝訊號延遲以對一第一節點充電以引起該第一節點處於一低邏輯狀態中以藉此切斷第一n型電晶體及第二n型電晶體；透過一第一電阻器對一第二節點充電以引起該第二節點處於一高邏輯狀態中以藉此接通一第三n型電晶體；透過該第三n型電晶體對一第三節點充電以引起該第三節點處於該高邏輯狀態中以藉此接通耦合於該第一供電匯流排與一第二供電匯流排之間的一第四n型電晶體以使該ESD脈衝訊號自該第一供電匯流排放電至該第二供電匯流排。
以下揭露描述用於實施標的之不同特徵之各種例示性實施例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意欲具限制性。例如，應瞭解，當一元件被認為是「連接至」或「耦合至」另一元件時，其可直接連接至或耦合至該另一元件或可存在一或多個介入元件。 本揭露提供使用n型MOSFET來形成其各自上拉電路及下拉電路之一級聯靜電放電(ESD)保護電路之各種實施例。因而，可有利地避免上述問題。更具體而言，所揭露之級聯ESD保護電路使用兩個n型MOSFET及一個電阻器來形成上拉電路。由於將習知p型MOSFET替代為此等n型MOSFET，所以上拉電路之n型MOSFET可與一共同深n型井上方之級聯ESD保護電路之其他電路元件一起形成於一相同p型井中，其有利地增大(上拉電路及下拉電路兩者之) n型MOSFET之各自崩潰電壓且無需在製造階段期間進一步分配面積。此外，在一些實施例中，複數個所揭露之級聯ESD保護電路可彼此耦合以形成可用於一些高電壓應用(例如多VDD應用)中之一多級ESD保護電路。 圖1繪示根據一些實施例之一級聯ESD保護電路100之一例示性方塊圖。級聯ESD保護電路100 (下文中指稱「ESD電路100」)包含一偵測電路102、一延遲元件電路104及一旁通電路106，其中偵測電路102、延遲元件電路104及旁通電路106分別耦合於一第一供電匯流排101與一第二供電匯流排103之間。如圖中所展示，在一些實施例中，偵測電路102耦合至延遲元件電路104，且延遲元件電路104進一步耦合至旁通電路106。 如上文所提及，一ESD保護電路通常安置於(耦合至)經組態以受ESD保護電路保護之一內部電路之一輸入/輸出(I/O)墊周圍。因而，當自I/O墊且透過一供電匯流排誘發一ESD事件(例如一ESD切換、一ESD脈衝等等)時，ESD保護電路可提供一或多個放電路徑以允許ESD事件路由使得ESD事件將繞過內部電路。因此，一般技術者應瞭解，所揭露之ESD電路100可透過第一及/或第二供電匯流排(101及/或103)耦合至一或多個待保護內部電路(例如一處理器電路、一記憶體電路等等)及各自I/O墊(為清楚起見，圖1中未展示)。 在一些實施例中，第一供電匯流排101可經組態以輸送一第一供應電源(例如VDD)。因此，第一供電匯流排101在本文中指稱「VDD匯流排101」。而第二供電匯流排103可經組態以輸送一第二供應電壓(例如VSS)。因此，第二供電匯流排103在本文中指稱「VSS匯流排103」。偵測電路102經組態以偵測一ESD事件(例如一ESD切換、一ESD脈衝等等)是否存在且更具體而言，是否透過VDD匯流排101或VSS匯流排103傳播。在一些實施例中，延遲元件電路104進一步包含一上拉電路104A及一下拉電路104B。上拉電路104A及下拉電路104B經組態以基於是否(由偵測電路102)偵測到一ESD事件來選擇性地啟用/停用耦合之旁通電路106。在一些實施例中，一旦啟用旁通電路106，則可透過旁通電路106路由所偵測之ESD事件以避免引起耦合內部電路(圖中未展示)受ESD損害。另一方面，當停用旁通電路106時，ESD電路100可透通地操作以允許VDD或VSS透過各自VDD匯流排101或VSS匯流排103輸送至一所欲目的地(例如一內部電路(圖中未展示))。下文將相對於圖3A及圖3B進一步詳細討論ESD電路100及其操作之例示性實施例。 圖2繪示根據一些實施例之ESD電路100之一例示性電路圖。下文將分別描述偵測電路102、上拉電路104A、下拉電路104B及旁通電路106之各者。偵測電路102包含一電阻器202及一電晶體204；上拉電路104A包含一電晶體206及電晶體208及210；下拉電路104B包含一電晶體212；及旁通電路106包含一電晶體214。根據本揭露之一些實施例，電晶體204、208、210、212及214可各實施為一n型金屬氧化物半導體(NMOS)場效電晶體(FET)。然而，應注意，電晶體204、208、210、212及214可在本揭露之範疇內各實施為各種類型之n型電晶體(例如一雙載子接面電晶體(BJT)、一高電子遷移率電晶體(HEMT)等等)之任何者。 更具體而言，在圖2之繪示實施例中，就偵測電路102而言，電阻器202之一端(例如202-1)耦合至VDD匯流排101且其另一端(例如202-2)在節點「A」處耦合至電晶體204。電晶體204包含四個端：閘極端204G、源極端204S、汲極端204D及本體端204B。更具體而言，在一些實施例中，閘極端204G在節點A處耦合至電阻器202，而汲極端、源極端及本體端(204D、204S及204B)分別耦合至VSS匯流排103。因而，電晶體204可用作一電容器，如下文將進一步詳細描述。 就上拉電路104A而言，電阻器206之一端(例如206-1)耦合至VDD匯流排101且其另一端(例如206-2)在節點「B」處耦合至電晶體208。電晶體208包含四個端：閘極端208G、源極端208S、汲極端208D及本體端208B。更具體而言，在一些實施例中，閘極端208G耦合至節點A；汲極端208D在節點B處耦合至電阻器206；及源極端及本體端(208S及208B)分別耦合至VSS匯流排103。電晶體210包含四個端：閘極端210G、源極端210S、汲極端210D及本體端210B。更具體而言，在一些實施例中，閘極端210G耦合至節點B；汲極端210D耦合至VDD匯流排101；本體端210B耦合至VSS匯流排103；及源極端210S在節點「C」處耦合至下拉電路104B之電晶體212。 就下拉電路104B而言，電晶體212包含四個端：閘極端212G、源極端212S、汲極端212D及本體端212B。更具體而言，在一些實施例中，閘極端212G耦合至節點A且亦耦合至電晶體208之閘極端208G；汲極端212D在節點C處耦合至電晶體210；及本體端及源極端(212B及212S)分別耦合至VSS匯流排103。 就旁通電路106而言，電晶體214包含四個端：閘極端214G、源極端214S、汲極端214D及本體端214B。更具體而言，在一些實施例中，閘極端214G在節點C處耦合至電晶體210及212；汲極端214D耦合至VDD匯流排101；及本體端及源極端(214B及214S)分別耦合至VSS匯流排103。 如上文所提及，在一些實施例中，ESD電路100之各元件(例如202至214)可形成於一單一深n型井(下文中指稱「DNW」)(或亦指稱一n型埋層(NBL))上方以提供更穩健ESD保護。然而，根據一些實施例，與習知級聯ESD保護電路相比，ESD電路100不包含p型電晶體(或p型傳導裝置)。因此，可有利地避免上文所提及之p型電晶體之崩潰問題。下文將相對於圖7提供及討論展示一半導體製造級處之ESD電路100之一部分之一剖面圖的一繪示實例。 圖3A及圖3B使用圖2之電路圖來分別繪示未偵測到ESD事件及偵測到一ESD事件時之ESD保護電路100之操作。因此，應瞭解，為了闡釋，圖3A及圖3B之各者實質上類似於圖2之電路圖。 圖3A提供繪示在未偵測到ESD事件時ESD電路100如何操作(即，ESD電路100在一正常操作模式下操作)之一例示性方案300。如上文所提及，由電阻器202及電晶體204形成之偵測電路102經組態以偵測是否偵測到一ESD事件。此一ESD事件通常以一脈衝訊號之形式提供且透過VDD匯流排101傳播。即，當無ESD事件發生時，在一些實施例中，VDD匯流排101可連續提供VDD，同時ESD電路100在正常操作模式下「透通地」操作。在正常操作模式期間，ESD電路100經組態以使自一耦合電路/組件301 (例如一I/O墊)接收之VDD透過VDD匯流排101透通地傳遞至一耦合電路/組件303 (例如經組態以接收VDD之一內部電路)，且VSS匯流排103可提供一接地電壓。 更具體而言，在一些實施例中，當偵測電路102判定不存在ESD事件時，偵測電路102可引起上拉電路104A及下拉電路104B作出相應回應以停用旁通電路106。因而，允許VDD透過VDD匯流排101透通地傳播。下文將描述根據一些實施例之偵測電路102、上拉電路104A、下拉電路104B及旁通電路106之各者在正常操作模式下之詳細操作。 當自I/O墊301接收之VDD不包含ESD脈衝訊號時，VDD可透過電阻器202對節點A充電以將節點A處之一電壓位準增大至大致相同於VDD，其在圖3A中由箭頭305象徵性地表示。在將節點A處之電壓位準充電至對應於一高邏輯狀態(下文中指稱「高態」)之VDD之後，接通電晶體208及212，因為各自閘極208G及212G被分別拉至「高態」。因而，節點B處之一電壓位準被拉至一低邏輯狀態(下文中指稱「低態」)，其在圖3A中由箭頭307象徵性地表示。一旦節點B處之電壓位準被拉至「低態」，則切斷電晶體210，因為各自閘極210G被拉至「低態」。因此，由於切斷電晶體210且接通電晶體212，所以節點C處之一電壓位準被拉至「低態」，其在圖3A中由箭頭309象徵性地表示。當節點C處之電壓位準被拉至「低態」(在分別切斷及接通電晶體210及212之情況下)時，切斷電晶體214，因為各自閘極214G被拉至「低態」，其在圖3A中由箭頭311象徵性地表示。 圖3B提供繪示在偵測到一ESD事件時ESD電路100如何操作(即，ESD電路100在一ESD路由模式下操作)之一例示性方案350。如上文所提及，通常將ESD事件提供為通過VDD匯流排101或VSS匯流排103之一脈衝訊號。在圖3B之繪示實施例中，自I/O墊301透過VDD匯流排101接收一ESD脈衝訊號351。 在圖3B之繪示實施例中，當偵測電路102判定ESD脈衝訊號351存在於VDD匯流排101上時，偵測電路102可引起上拉電路104A及下拉電路104B作出相應回應以啟用旁通電路106。因而，可透過旁通電路106將ESD脈衝訊號351放電至接地。下文將描述根據一些實施例之偵測電路102、上拉電路104A、下拉電路104B及旁通電路106之各者在ESD路由模式下之詳細操作。 當ESD脈衝訊號351與VDD一起存在於VDD匯流排101上時，電阻器202之端202-1處之一電壓位準會突然上拉至「高態」。然而，節點A處之電壓位準及電阻器202之端202-1處之電壓可由於節點A處之電壓位準呈「低態」時引起之一電阻器-電容器(RC)延遲而不像端202-1處之電壓位準一樣快速升高。更具體而言，此一RC延遲可由電容器(由電晶體204形成)及電阻器202提供。由於節點A處之電壓位準呈「低態」(其將閘極208G及212G拉至「低態」)，所以切斷電晶體208及212。如上文所提及，可藉由使電晶體204之汲極端204D、源極端204S及本體端204B併聯在一起來形成電容器204。同時或隨後，可透過電阻器206將節點B處之電壓位準充電至「高態」，其在圖3B中由箭頭351象徵性地表示。因此，接通電晶體210，因為閘極210G被拉至「高態」。在接通電晶體210且使電晶體212保持切斷狀態之後，可透過電晶體210將節點C處之電壓位準充電至「高態」，其在圖3B中由箭頭353象徵性地表示。因而，接通電晶體214，因為閘極214G被拉至「高態」。因此，ESD脈衝訊號351可透過電晶體214 (即，旁通電路106)路由(例如放電)至接地(即，VSS匯流排103)，同時仍可將無此一ESD脈衝訊號351之VDD輸送至內部電路303。 圖4繪示根據一些實施例之用於操作ESD電路100之一方法400之一例示性流程圖。在各種實施例中，方法400之操作由圖1至圖3B中所繪示之各自組件執行。為了討論，將結合圖1至圖3B描述方法400之以下實施例。方法400之繪示實施例僅為一實例。因此，應瞭解，可在本揭露之範疇內省略、重新排列及/或新增各種操作之任何者。 方法400開始於操作402，其中根據各種實施例，由ESD電路100偵測一ESD事件之存在。在圖3A及圖3B之上述實例中，ESD電路100之偵測電路102經組態以偵測一ESD脈衝訊號是否與VDD一起存在於VDD匯流排101上。若不存在此ESD脈衝訊號，則方法400前進至操作404、406及408。然而，若一ESD脈衝訊號(例如351)與VDD一起存在於VDD匯流排101上，則方法400前進至操作410、412及414。下文將分別討論方法400之兩條路線。 若未在操作402中偵測到ESD脈衝訊號，則方法400繼續至操作404，其中根據各種實施例，透過ESD電路100之一第一電阻器將ESD電路100之一第一節點充電至「高態」。更具體而言，繼續上述實例，可透過電阻器202 (第一電阻器)將第一節點(例如節點A)充電至實質上接近VDD之一電壓位準(其對應於「高態」)。 方法400繼續至操作406，其中根據各種實施例，接通一第一n型電晶體及一第二n型電晶體且切斷一第三n型電晶體。仍繼續相同實例，由於將節點A拉至「高態」，所以接通電晶體208 (第一n型電晶體)及212 (第二n型電晶體)。由於接通電晶體208，所以透過電晶體208將電晶體210 (第三n型電晶體)之閘極210G拉至「低態」以切斷電晶體210。 方法400繼續至操作408，其中根據各種實施例，將耦合至第二n型電晶體及第三n型電晶體之一第二節點拉至「低態」且切斷一第四n型電晶體。仍繼續相同實例，由於切斷電晶體212 (第二n型電晶體)且接通電晶體210 (第三n型電晶體)，所以透過經切斷之電晶體212將第二節點(例如節點C)拉至「低態」。因而，切斷電晶體214 (第四n型電晶體)。因此，可將在VDD匯流排101上傳播之VDD輸送至一耦合電路(例如303)。 若在操作402中偵測到一ESD脈衝訊號(例如ESD脈衝訊號351)，則方法400繼續至操作410，其中根據各種實施例，在由第一節點接收ESD脈衝訊號351之前，使ESD脈衝訊號351延遲以引起第一節點呈「低態」以切斷第一n型電晶體及第二n型電晶體。仍繼續相同實例，由於由電阻器202及電容器/電晶體204提供之RC延遲，節點A (第一節點)不會被即時拉至「高態」，即，節點A呈「低態」。因而，切斷電晶體208 (第一n型電晶體)及212 (第二n型電晶體)。 方法400繼續至操作412，其中根據各種實施例，透過ESD電路100之一第二電阻器將一第三節點充電至「高態」以接通第三n型電晶體。繼續上述實例，透過電阻器206 (第二電阻器)將第三節點(例如節點B)充電至「高態」。因而，將耦合至節點B之電晶體210 (第三n型電晶體)之閘極210G拉至「高態」以接通電晶體210。 方法400繼續至操作414，其中根據各種實施例，將第二節點拉至「高態」以接通第四n型電晶體而使ESD事件放電。繼續上述實例，由於接通電晶體210，所以將耦合至電晶體214 (第四n型電晶體)之閘極214G之節點C (第二節點)拉至「高態」。因此，接通電晶體214。在一些實施例中，當接通電晶體214時，可透過電晶體214將存在於VDD匯流排101上之ESD脈衝訊號351放電至接地，同時仍可將VDD提供至耦合電路303。 圖5繪示展示根據一些實施例之ESD電路100可用於一負電壓位準應用500中的一例示性方塊圖。如圖中所展示，此一負電壓位準應用500可包含複數個供電匯流排(例如502、504及506)，其中供電匯流排502可經組態以提供一接地電壓(例如0伏特(V))，供電匯流排504可經組態以提供一負電壓(例如-(N-1)×VDD)，且供電匯流排506可經組態以提供另一負電壓(例如-N×VDD)。在一些實施例中，本文所使用之「N」可為一正整數或分率。因此，一般技術者應瞭解，儘管圖5中僅展示三個供電匯流排，但負電壓位準應用500中可包含任何所要數目個供電匯流排。在一些實施例中，當ESD電路100用於此一負電壓位準應用500中時，ESD電路100可耦合於兩個相鄰供電匯流排(例如圖中所展示之504及506)之間。 圖6繪示展示根據一些實施例之ESD電路100可用於一高電壓位準應用600中的一例示性方塊圖。如圖中所展示，高電壓位準應用600包含至少兩個供電匯流排602及604，其中供電匯流排602可經組態以提供一高電壓(例如N×VDD)，而供電匯流排604可經組態以提供一VSS (例如一接地電壓)。在一些實施例中，本文所使用之「N」可為一正整數或分率。在一些實施例中，當複數個ESD電路100用於此一高電壓位準應用600中時，複數個ESD電路100可彼此串聯耦合於供電匯流排602與604之間，例如100-1、100-2、100-N等等，其等之各者實質上類似於圖1之ESD電路100。儘管圖6中僅展示三個ESD電路100-1、100-2及100-N，但應瞭解，此一高電壓位準應用600可將任何所要數目個ESD電路100耦合於供電匯流排602與604之間。 更具體而言，在一些實施例中，ESD電路100-1包含各自偵測電路102-1、延遲元件電路104-1及旁通電路106-1；ESD電路100-2包含各自偵測電路102-2、延遲元件電路104-2及旁通電路106-2；且ESD電路100-N包含各自偵測電路102-N、延遲元件電路104-N及旁通電路106-N。偵測電路102-1、102-2及102-N之各者實質上類似於上文所提及之偵測電路102；延遲元件電路104-1、104-2及104-N之各者實質上類似於上文所提及之延遲元件電路104；且旁通電路106-1、106-2及106-N之各者實質上類似於上文所提及之旁通電路106。 因此，在一些實施例中，ESD電路100-1耦合至供電匯流排602；ESD電路100-2透過ESD電路100-1耦合至供電匯流排602；且ESD電路100-N透過ESD電路100-1及100-2及耦合於ESD電路100-2與100-N之間的一或多個ESD電路(若存在)耦合至供電匯流排602。類似地，ESD電路100-N耦合至供電匯流排604；ESD電路100-2透過ESD電路100-N及耦合於ESD電路100-2與100-N之間的之一或多個ESD電路(若存在)耦合至供電匯流排604；且ESD電路100-1透過ESD電路100-2及100-N及耦合於ESD電路100-2與100-N之間的之一或多個ESD電路(若存在)耦合至供電匯流排604。 圖7繪示根據一些實施例之一半導體製造級中之ESD電路100之部分之一剖面圖。應注意，根據一些實施例，圖7中所展示之剖面圖僅供例示，其繪示ESD電路100之元件(例如202至214)如何形成於一DNW (深n型井) 702上方且由一n型保護環704包圍。因此，為簡潔起見，圖7中僅展示電晶體204，且應瞭解，ESD電路100之其他元件(例如202、206、208、210、212及214)之各者亦可形成於DNW 702上方且由n型保護環704包圍。 如圖7之繪示實施例中所展示，DNW 702安置於一p型基板700上方。n型保護環704安置於DNW 702上方。應瞭解，n型保護環704可形成為包圍DNW 702之一單一n型井，但為了方便，圖7之剖面圖中將該單一n型井展示為兩個分離段。一n+摻雜(n型重摻雜)區域705作為保護環704之接點形成於保護環704上。在一些實施例中，一或多個淺溝槽隔離(STI)構件708可形成於n+摻雜接點705之各者相鄰處。因而，一隔離p型井706可被形成且由DNW 702、保護環704及STI構件708包圍。 在一些實施例中，隔離p型井706可用於形成ESD電路100之各種元件(例如202至214)。如上文所描述，可藉由使ESD電路100形成於此一DNW 702上方來提高ESD電路100之ESD保護能力。作為一代表性實例，電晶體204形成於此一p型井706 (由DNW 702部分包圍)上。更具體而言，電晶體204之閘極端204G、汲極端204D、源極端204S及本體端204B分別由一閘極堆疊710、一n+摻雜區域712、一n+摻雜區域714及一p+摻雜(p型重摻雜)區域716實施，其中n+摻雜區域714及p+摻雜區域716由另一STI構件718橫向分離。 在一些實施例中，電晶體204之閘極端204G、汲極端204D、源極端204S及本體端204B可透過各自金屬互連結構(為簡潔起見，其等在圖7中共同展示為720)耦合至各自供電匯流排(例如101及103)。此外，如上文所提及，DNW 702通常耦合至具有一最高電壓位準之一供電匯流排(例如706)。在一些實施例中，由供電匯流排706提供之電壓位準可實質上高於透過VDD匯流排101及VSS匯流排103傳播之電壓位準。 在一實施例中，一種靜電放電(ESD)保護電路耦合於第一供電匯流排與第二供電匯流排之間。該ESD保護電路包含：一偵測電路；一上拉電路，其耦合至該偵測電路，該上拉電路包括至少一第一n型電晶體；一下拉電路，其耦合至該上拉電路，該下拉電路包括至少一第二n型電晶體；及一旁通電路，其耦合至該上拉電路及該下拉電路，其中該偵測電路經組態以偵測一ESD事件是否存在於該第一匯流排或該第二匯流排上以引起該上拉電路及該下拉電路選擇性地啟用該旁通電路來提供該第一供電匯流排與該第二供電匯流排之間的一放電路徑。 在另一實施例中，一種耦合於第一供電匯流排與第二供電匯流排之間的靜電放電(ESD)保護電路包含：一偵測電路，其包括在一第一節點處彼此耦合之一第一電阻器及一電容器；一上拉電路，其耦合至該偵測電路，該上拉電路包括至少一第一n型電晶體；一下拉電路，其耦合至該上拉電路，該下拉電路包括一第二n型電晶體；及一旁通電路，其耦合至該上拉電路及該下拉電路，其中該偵測電路經組態以偵測一ESD事件是否存在於該第一匯流排或該第二匯流排上以引起該上拉電路及該下拉電路選擇性地啟用該旁通電路來提供該第一供電匯流排與該第二供電匯流排之間的一放電路徑。 在又一實施例中，一種用於操作一靜電放電(ESD)保護電路之方法包含：偵測一第一供電匯流排上之一ESD脈衝訊號之存在；使該ESD脈衝訊號延遲以對一第一節點充電以引起該第一節點處於一低邏輯狀態中以藉此切斷第一n型電晶體及第二n型電晶體；透過一第一電阻器對一第二節點充電以引起該第二節點處於一高邏輯狀態中以藉此接通一第三n型電晶體；透過該第三n型電晶體對一第三節點充電以引起該第三節點處於該高邏輯狀態中以藉此接通耦合於該第一供電匯流排與一第二供電匯流排之間的一第四n型電晶體以使該ESD脈衝訊號自該第一供電匯流排放電至該第二供電匯流排。 上文概述若干實施例之特徵，使得一般技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地將本揭露用作為設計或修改其他程序及結構之一基礎以實施相同目的及/或達成本文所引入之實施例之相同優點。熟習技術者亦應認識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、替換及更改。
100‧‧‧級聯靜電放電(ESD)保護電路
100-1至100-N‧‧‧ESD電路
101‧‧‧第一供電匯流排/VDD匯流排
102‧‧‧偵測電路
102-1至102-N‧‧‧偵測電路
103‧‧‧第二供電匯流排/VSS匯流排
104‧‧‧延遲元件電路
104-1至104-N‧‧‧延遲元件電路
104A‧‧‧上拉電路
104B‧‧‧下拉電路
106‧‧‧旁通電路
106-1至106-N‧‧‧旁通電路
202‧‧‧電阻器
202-1‧‧‧一端
202-2‧‧‧另一端
204‧‧‧電晶體/電容器
204B‧‧‧本體端
204D‧‧‧汲極端
204G‧‧‧閘極端
204S‧‧‧源極端
206‧‧‧電阻器
206-1‧‧‧一端
206-2‧‧‧另一端
208‧‧‧電晶體
208B‧‧‧本體端
208D‧‧‧汲極端
208G‧‧‧閘極端
208S‧‧‧源極端
210‧‧‧電晶體
210B‧‧‧本體端
210D‧‧‧汲極端
210G‧‧‧閘極端
210S‧‧‧源極端
212‧‧‧電晶體
212B‧‧‧本體端
212D‧‧‧汲極端
212G‧‧‧閘極端
212S‧‧‧源極端
214‧‧‧電晶體
214B‧‧‧本體端
214D‧‧‧汲極端
214G‧‧‧閘極端
214S‧‧‧源極端
300‧‧‧方案
301‧‧‧耦合電路/組件/輸入/輸出(I/O)墊
303‧‧‧耦合電路/組件/內部電路
305‧‧‧箭頭
307‧‧‧箭頭
309‧‧‧箭頭
311‧‧‧箭頭
350‧‧‧方案
351‧‧‧ESD脈衝訊號/箭頭
353‧‧‧箭頭
400‧‧‧方法
402‧‧‧操作
404‧‧‧操作
406‧‧‧操作
408‧‧‧操作
410‧‧‧操作
412‧‧‧操作
414‧‧‧操作
500‧‧‧負電壓位準應用
502‧‧‧供電匯流排
504‧‧‧供電匯流排
506‧‧‧供電匯流排
600‧‧‧高電壓位準應用
602‧‧‧供電匯流排
604‧‧‧供電匯流排
700‧‧‧p型基板
702‧‧‧深n型井(DNW)
704‧‧‧n型保護環
705‧‧‧n+摻雜區域/n+摻雜接點
706‧‧‧p型井/供電匯流排
708‧‧‧淺溝槽隔離(STI)構件
710‧‧‧閘極堆疊
712‧‧‧n+摻雜區域
714‧‧‧n+摻雜區域
716‧‧‧p+摻雜區域
718‧‧‧STI構件
720‧‧‧金屬互連結構
A‧‧‧節點
B‧‧‧節點
C‧‧‧節點
VDD‧‧‧標稱操作電壓/第一供應電壓
VSS‧‧‧接地電壓/第二供應電壓
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，各種構件未必按比例繪製。事實上，可為了使討論清楚而任意增大或減小各種構件之尺寸。 圖1繪示根據一些實施例之一級聯靜電放電(ESD)保護電路之一例示性方塊圖。 圖2繪示根據一些實施例之圖1之級聯ESD保護電路之一例示性電路圖。 圖3A繪示根據一些實施例之圖1之級聯ESD保護電路在一正常操作模式下操作時之一例示性方案。 圖3B繪示根據一些實施例之圖1之級聯ESD保護電路在一ESD路由模式下操作時之一例示性方案。 圖4繪示根據一些實施例之用於操作圖1之級聯ESD保護電路之一方法之一例示性流程圖。 圖5繪示根據一些實施例之其中使用圖1之級聯ESD保護電路之一負電壓位準應用之一例示性方塊圖。 圖6繪示根據一些實施例之其中使用圖1之級聯ESD保護電路之一高電壓位準應用之一例示性方塊圖。 圖7繪示根據一些實施例之圖1之級聯ESD保護電路之一部分之一例示性剖面圖。

Claims (1)

  1. 一種靜電放電(ESD)保護電路，其耦合於第一供電匯流排與第二供電匯流排之間，該ESD保護電路包括： 一偵測電路； 一上拉電路，其耦合至該偵測電路，該上拉電路包括至少一第一n型電晶體； 一下拉電路，其耦合至該上拉電路，該下拉電路包括至少一第二n型電晶體；及 一旁通電路，其耦合至該上拉電路及該下拉電路， 其中該偵測電路經組態以偵測一ESD事件是否存在於該第一匯流排或該第二流排上，以引起該上拉電路及該下拉電路選擇性地啟用該旁通電路，來提供該第一供電匯流排與該第二供電匯流排之間的一放電路徑。
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