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TW201905984A - 用以改善氮化鎵間隔件厚度之均勻度之具有選擇性和非選擇性蝕刻層的增強型氮化鎵電晶體 - Google Patents

用以改善氮化鎵間隔件厚度之均勻度之具有選擇性和非選擇性蝕刻層的增強型氮化鎵電晶體

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TW201905984A
TW201905984A TW107120535A TW107120535A TW201905984A TW 201905984 A TW201905984 A TW 201905984A TW 107120535 A TW107120535 A TW 107120535A TW 107120535 A TW107120535 A TW 107120535A TW 201905984 A TW201905984 A TW 201905984A
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羅伯特 畢曲
趙廣元
由加 薩里帕理
智凱 唐
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美商高效電源轉換公司
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Abstract

一種增強型電晶體閘極結構，其包括設置在障壁層上面的GaN間隔件層，在該間隔件層上面的第一pGaN層，設置在該第一p-GaN層上面的p型含鋁III-V族材料(例如，pAlGaN或pAlInGaN)蝕刻中止層，與設置在該蝕刻中止層上面厚度大於第一p-GaN層的第二p-GaN層。晶圓上源於蝕刻該蝕刻中止層及底下薄pGaN層的任何變化遠小於由蝕刻厚pGaN層引起的變化。因此，本發明方法在障壁層上面留下在晶圓上有最小變化的GaN薄層。

Description

用以改善氮化鎵間隔件厚度之均勻度之具有選擇性和非選擇性蝕刻層的增強型氮化鎵電晶體
本發明係有關於增強型電晶體結構的領域，例如氮化鎵(GaN)電晶體結構。更特別的是，本發明有關於具有位於例如pGaN之至少一間隔件層上面的例如pAlGaN或pAlInGaN之蝕刻中止p型含鋁III-V族材料層的GaN電晶體閘極結構。
由於能夠攜載大電流和支持高電壓，氮化鎵(GaN)半導體裝置用於功率半導體裝置越來越合乎需要。開發這些裝置的目標通常在於高功率/高頻應用。製造用於這類應用的裝置係基於有高電子移動率的一般裝置結構且不同地被稱為異質接面場效電晶體(HFET)、高電子移動率電晶體(HEMT)、或調變摻雜場效電晶體(MODFET)。
GaN HEMT裝置包括有至少兩個氮化物層的氮化物半導體。形成於半導體或緩衝層上的不同材料造成該等層有不同的帶隙。相鄰氮化物層的不同材料也造成極化，這有助於形成在這兩層之接面附近的導電二維電子氣體(2DEG)區，特別是在有較窄帶隙之層中。
造成極化的氮化物層通常包括AlGaN的障壁層，其鄰接GaN層以包括允許電荷流經裝置的2DEG。可摻雜或不摻雜此障壁層。由於2DEG區存在於在零閘極偏壓的閘極之下，大部份氮化物裝置為常開或空乏型裝置。如果空乏在零外加閘極偏壓的閘極下面的2DEG區，亦即，移除，則該裝置可為增強型裝置。增強型裝置為常關且由於它們提供的加增安全性以及由於它們比較容易用簡單低成本的驅動電路來控制而合乎需要。增強型裝置需要施加於閘極的正偏壓以便傳導電流。
圖1圖示習知場效電晶體(FET)100的橫截面圖，它在美國專利申請案公開號：2006/0273347中有更完整的描述。圖1的FET 100包括基材101、形成於基材101上的AlN緩衝層102、形成於AlN緩衝層102上的GaN層103、形成於GaN層103上的AlGaN障壁層104。該閘極由形成於AlGaN層104之一部份上面的p型GaN層105與形成於p型GaN層105上的重度摻雜p型GaN層106形成。此裝置/FET 100的缺點在於在蝕刻閘極(例如，p型GaN層105)時會部份去除障壁層(AlGaN層104)。需要不要損及障壁層104，以便在裝置上有均勻的障壁層。
圖2的橫截面圖圖示典型增強型GaN HEMT裝置200a的習知形成步驟，它在美國專利第8,404,508號中有更完整的描述。圖2的裝置200a包括矽基材11、過渡層12、GaN緩衝材料13、AlGaN障壁材料/層14、p型GaN閘極層15、與閘極金屬17。單一光罩用來圖案化及蝕刻閘極金屬17及p型GaN閘極層15，而產生圖2的結構/裝置200a。閘極金屬17與p型GaN閘極層15用任何已知技術蝕刻，例如電漿蝕刻，接著是剝除光阻。可欠蝕刻(under-etch)p型GaN閘極層15而在閘極區外留下約0至約10奈米的閘極材料。也可過蝕刻(over-etch)閘極層15而移除在閘極區外約0至約3奈米的障壁層14。在過蝕刻的情形下，在閘極區外的障壁層14比在閘極區中的薄約0至約3奈米。裝置200a有許多缺點：(i)閘極層15厚度有源於EPI成長的不均勻性；(ii)閘極層15在晶圓上的晶圓製造蝕刻速率在晶圓之間及批次之間有不均勻性；(iii)閘極層15厚度的不均勻性及蝕刻速率不均勻性要麼導致殘餘層15材料留在障壁層14上面的數量不均勻，要麼過蝕刻且損傷在晶圓上其他位置的障壁層14。再一次，需要有均勻的障壁層14。
圖3的橫截面圖圖示典型增強型氮化鎵電晶體裝置800的習知形成步驟，它在美國專利第8,946,771號中有更完整的描述。圖3的裝置800包括GaN層202、位在GaN層202上面的AlGaN電子供給層204、位在AlGaN電子供給層204上面的AlN蝕刻中止層206、位在AlN蝕刻中止層206上面的p型GaN層208、與位在p型GaN層208上面的鈦閘極金屬210。圖案化光阻(P/R)層802形成在閘極金屬210上面以藉由覆蓋閘極區中的閘極金屬210來遮罩基材中界定GaN裝置之閘極結構的區域。如上述，薄AlN層206設置在pGaN層208、AlGaN層204(前置障壁(front barrier))之間。AlN層206用作閘極pGaN蝕刻中止物。這致能pGaN的過蝕刻以完全蝕刻去除在閘極區外的pGaN。裝置800有下列缺點：(a)在pGaN層208下的AlN層206減少臨界電壓Vth，且易使裝置傾向空乏型(D-mode)；與(b)前置障壁(AlGaN層204)不被GaN帽蓋層保護。需要有閘極蝕刻中止層而不減少Vth。在閘極區外的前置障壁上面也最好有GaN帽蓋層。
圖4的橫截面圖圖示如S. Heikman等人在應用物理學雜誌2003年第93卷第12期第10114至10118頁描述於「Polarization effects in AlGaN/GaN and GaN/AlGaN/GaN heterostructures」的習知空乏型HEMT FET 400。圖4的裝置400包括上覆GaN基極401的前置障壁AlGaN 402。薄GaN帽蓋層403上覆前置障壁AlGaN 402，但是只在閘極區中。此組態改善空乏型HEMT FET效能。不過，裝置/FET 400只可實施於空乏型HEMT FET。需要有具有在閘極區外之GaN帽蓋層的增強型電晶體裝置。
因此，最好提供在閘極蝕刻步驟期間最小化或排除底下障壁層之損傷且改善GaN間隔件厚度均勻性的增強型電晶體結構。
描述下文的本發明之各種具體實施例應付上述問題及其他問題係藉由提供一種增強型電晶體閘極結構，其包括設置在前置障壁層附近的pAlGaN(或pAlInGaN)的蝕刻中止層，以及在該蝕刻中止層下面及上面有第一及第二層的pGaN(或pAlGaN或pAlInGaN)，與直接設置在該障壁層上面的GaN間隔件層。在該蝕刻中止層上面及下面的層有低於該蝕刻中止層的鋁含量。晶圓上源於蝕刻該蝕刻中止層及底下薄pGaN層的任何變化遠小於源於蝕刻厚pGaN層的變化。因此，本發明方法在障壁層上面留下在晶圓上有最小變化的GaN薄層。
在製造電晶體結構期間，該蝕刻中止層在閘極蝕刻步驟期間最小化或排除障壁層之損傷，且改善GaN間隔件層厚度的均勻性。
以下描述增強型電晶體閘極結構具體實施例的附加具體實施例及附加特徵以及用於製造該增強型電晶體閘極結構的方法。
以下詳細說明會參考一些具體實施例。本詳細說明旨在教導熟諳此藝者用以實施本教導之較佳方面的更多細節而非旨在限制請求項的範疇。因此，在最廣義的意思來說，實施本教導可能不需要揭露於以下詳細說明之特徵的組合，反而它只是用來描述本教導的特別代表性實施例。應瞭解，可運用其他的具體實施例，且可做出各種結構、邏輯及電氣改變。
本發明針對一種增強型電晶體閘極結構，其主要包括設置在障壁層上面的GaN閘極間隔件層，設置在該閘極間隔件層上面的第一pGaN層(或pAlGaN)，設置在該pGaN層上面的p型含鋁III-V族材料(例如，pAlGaN或pAlInGaN)蝕刻中止層，與設置在該蝕刻中止層上面的第二pGaN層(或pAlGaN)。該p型含鋁III-V族材料層在製造電晶體結構期間用作蝕刻中止物，從而最小化或排除底下障壁層在閘極蝕刻步驟期間的損傷，且改善GaN間隔件層厚度的均勻性。
圖5的橫截面圖圖示根據本發明之第一具體實施例形成的增強型電晶體結構500。
參考圖5的較佳具體實施例，本發明針對一種增強型電晶體閘極結構500，其包含：AlGaN前置障壁層504；設置在該障壁層上面的GaN間隔件層505，設置在GaN層505上面的p-GaN層506；設置在p-GaN層506上面的pAlGaN蝕刻中止層507，與設置在pAlGaN蝕刻中止層507上面的pGaN層508。障壁層504可包含一或多個障壁層。
在一較佳具體實施例中，pAlGaN蝕刻中止層507有0.5奈米至2奈米的厚度。PGaN層506有1奈米至30奈米的厚度，且比有20奈米至100奈米之厚度的pGaN層508薄。GaN閘極間隔件層505有1奈米至6奈米的厚度，且在蝕刻中止層507下面的厚度大於在周圍區域中的。
儘管由GaN形成，閘極間隔件層505可包含未摻雜或者是N型或輕度摻雜p型的任何III-V閘極材料。在蝕刻中止層507下面及上面的層506及508最好為pGaN，但是也可為AlGaN或AlInGaN(或任何p型或補償III-V閘極材料)，且彼等的鋁含量低於pAlGaN蝕刻中止層507(可由含鋁的任何p型III-V材料形成)的鋁含量。
蝕刻中止層507上文表明為pAlGaN，但是在第二較佳具體實施例，它也可為pAlx Iny Gaz N，在此x+y+z=1。同樣，障壁層504可為AlGaN或AlInGaN。
圖6的橫截面圖圖示在用於製造根據本發明之第一具體實施例之增強型電晶體結構500之製程中的起始結構600。如圖6所示，該裝置的閘極結構經形成為其具有設置在pAlGaN層507上面的pGaN層508，pAlGaN層507設置在pGaN 506上面，pGaN 506設置在GaN間隔件505上面，GaN間隔件505設置在AlGaN前置障壁層504上面。pGaN層506比pGaN層508薄。
圖7的橫截面圖圖示在用於製造根據本發明之第一具體實施例之增強型電晶體結構500之製程中的第一蝕刻步驟之後的閘極結構700。閘極遮罩588位在pGaN層508上面，以及用對pAlGaN層507有選擇性的蝕刻配方來執行pGaN層508的第一電漿閘極蝕刻(亦即，在閘極/遮罩區外)。在pGaN層508的過蝕刻期間，蝕刻在pAlGaN層507上中止。使用於此第一蝕刻的電漿最好為Cl2 +O2 。
圖8的橫截面圖圖示在用於製造根據本發明之第一具體實施例之增強型電晶體結構500之製程中由第二蝕刻步驟800產生的閘極結構800。第二電漿閘極pGaN蝕刻配方對於pAlGaN沒有選擇性，且完全蝕刻在閘極/遮罩區外的pAlGaN層507及pGaN層506，且部份蝕刻在閘極/遮罩區外的GaN間隔件505(亦即，蝕刻在GaN間隔件505內中止)。使用於第二蝕刻的電漿是Cl2 或SiCl4 。本發明雙重蝕刻技術的優點是晶圓上源於蝕刻薄pAlGaN蝕刻中止層及底下薄pGaN層的任何變化遠小於蝕刻厚pGaN層。因此，本發明的辦法在障壁層504上面留下在晶圓上有最小變化的GaN薄層。
圖9的橫截面圖圖示根據本發明之第二具體實施例形成的增強型電晶體結構900。此具體實施例與第一具體實施例不同的地方在於，沒有GaN間隔件505在閘極區外的細薄部份。可運用第三電漿閘極蝕刻以選擇性地蝕刻移除在閘極區外的GaN間隔件505。
圖10的橫截面圖圖示根據本發明之第三具體實施例形成的增強型電晶體結構1000。此具體實施例與第一具體實施例不同的地方在於，沒有GaN間隔件505。
圖11的橫截面圖圖示根據本發明之第四具體實施例形成的增強型電晶體結構1100。此具體實施例與第一具體實施例不同的地方在於，沒有pGaN層506。
圖12的橫截面圖圖示根據本發明之第五具體實施例形成的增強型電晶體結構1200。此具體實施例與第一具體實施例不同的地方在於，pGaN層506及pAlGaN層507在閘極區外延伸，且GaN間隔件505在閘極區內(亦即，在pAlGaN層507下面)及周圍區域中有均勻的厚度。在此具體實施例中，沒有發生通過p型含鋁III-V族材料層507的蝕刻。
圖13的橫截面圖圖示根據本發明之第六具體實施例形成的增強型電晶體結構1300。在圖13的具體實施例中，電晶體閘極結構1300包含附加pAlGaN(或pAlInGaN)蝕刻中止層527及547與設置在pAlGaN(或pAlInGaN)蝕刻中止層527及547之間的附加pGaN層510。閘極金屬560設置在頂端pAlGaN(或pAlInGaN)蝕刻中止層547上面。圖13也圖示在障壁層504兩側的歐姆接觸金屬502、503且與閘極區隔開。GaN通道層501位在障壁層504下面。
如同前面的具體實施例，pAlGaN(或pAlInGaN)蝕刻中止層507位在AlGaN障壁層附近，在此尺寸a＜b，如圖13所示。在蝕刻中止層507上面的材料508與在蝕刻中止層507下面的材料506可為pGaN、pAlGaN或pAlInGaN，且彼等的鋁含量(若有的話)小於蝕刻中止層507中的鋁含量。該閘極可包含一個以上的pAlGaN層。這些pAlGaN層可具有不同的鋁含量且可具有不同的厚度。多個蝕刻中止層的優點是，該結構允許各蝕刻中止物有較低的鋁含量以實現在蝕刻中止層內的中止。
儘管有圖示於圖7及圖8的上述蝕刻步驟，然而使用經描述為可用於製造上述任何先前技術裝置的已知製程或使用其他習知製程，可(在蝕刻前)沉積或形成圖示於圖6或以下其他具體實施例及/或任何附圖的各種層(AlGaN障壁層504、GaN間隔件505、pGaN層506、pAlGaN層507及pGaN層508)。對於揭露於本文的其他任何層(例如，圖14及圖15的AlInGaN前置障壁層514，圖13的pAlGaN層527、547，圖14及圖15的pAlInGaN層517，與圖15的pAlInGaN層537、557)，可運用類似習知沉積或形成製程(亦即，在蝕刻前)。
在描述於本文之任何具體實施例中的方法步驟不限於要以特定順序來執行。再者，在方法具體實施例中之任一提及的結構可利用在裝置具體實施例中之任一提及的結構。此類結構在說明裝置具體實施例時可能加以詳述，但是也可應用於該等方法具體實施例中之任一。
可與描述於本文之其他具體實施例的特徵結合起來運用描述於本揭示內容之任何具體實施例的特徵，此類結合被視為仍在本發明的精神及範疇內。
特別在本揭示內容中提及的預期修改及變體被視為仍在本發明的精神及範疇內。
以上說明及附圖被視為僅供圖解說明實現描述於本文之特徵及優點的特定具體實施例。可做出特定加工條件的修改及取代。因此，本發明的具體實施例不應被視為受限於前面的說明及附圖。
更一般而言，即使以上用根據附圖的實施例來描述本揭示內容及示範具體實施例，然而應瞭，它們是不受限於此。反而，熟諳此藝者明白，可用許多方式來修改揭露具體實施例而不脫離本揭示內容的範疇。此外，使用於本文的用語及描述只是舉例說明的方式提出而沒有限制的意思。熟諳此藝者會明白在如下列請求項所界定之本揭示內容之精神及範疇內可能有許多變體及其等效物，其中應以儘可能廣義的意思來瞭解所有用語，除非另有明示。
11‧‧‧矽基材
12‧‧‧過渡層
13‧‧‧GaN緩衝材料
14‧‧‧AlGaN障壁材料/層
15‧‧‧p型GaN閘極層
17‧‧‧閘極金屬
100‧‧‧習知場效電晶體(FET)
101‧‧‧基材
102‧‧‧AlN緩衝層
103‧‧‧GaN層
104‧‧‧AlGaN障壁層
105‧‧‧p型GaN層
106‧‧‧重度摻雜p型GaN層
200a‧‧‧典型增強型GaN HEMT裝置
202‧‧‧GaN層
204‧‧‧AlGaN電子供給層
206‧‧‧AlN蝕刻中止層
208‧‧‧p型GaN層
210‧‧‧鈦閘極金屬
400‧‧‧習知空乏型HEMT FET
401‧‧‧GaN基極
402‧‧‧前置障壁AlGaN
403‧‧‧薄GaN帽蓋層
500‧‧‧增強型電晶體結構
501‧‧‧GaN通道層
502、503‧‧‧歐姆接觸金屬
504‧‧‧AlGaN前置障壁層
505‧‧‧GaN間隔件層
506‧‧‧p-GaN層
507‧‧‧pAlGaN蝕刻中止層
508‧‧‧pGaN層
510‧‧‧附加pGaN層
514‧‧‧AlInGaN前置障壁層
517‧‧‧pAlInGaN層
527、547‧‧‧附加pAlGaN(或pAlInGaN)蝕刻中止層
537、557‧‧‧pAlInGaN層
560‧‧‧閘極金屬
588‧‧‧閘極遮罩
600‧‧‧起始結構
700‧‧‧閘極結構
800‧‧‧典型增強型氮化鎵電晶體裝置
802‧‧‧圖案化光阻(P/R)層
900‧‧‧增強型電晶體結構
1000‧‧‧增強型電晶體結構
1100‧‧‧增強型電晶體結構
1200‧‧‧增強型電晶體結構
1300‧‧‧增強型電晶體結構
a、b‧‧‧尺寸
由以下結合附圖的詳細說明可更加明白本揭示內容的特徵、目標及優點，其中類似的元件用相同的元件符號表示，且其中：
圖1的橫截面圖圖示習知FET。
圖2的橫截面圖圖示典型增強型GaN HEMT裝置的習知形成步驟。
圖3的橫截面圖圖示典型增強型氮化鎵電晶體裝置的習知形成步驟。
圖4的橫截面圖圖示習知空乏型HEMT FET。
圖5的橫截面圖圖示根據本發明之第一具體實施例形成的增強型電晶體結構。
圖6的橫截面圖圖示在用於製造根據本發明之第一具體實施例之增強型電晶體結構之示範加工流程中的起始閘極結構。
圖7的橫截面圖圖示在用於製造根據本發明之第一具體實施例之增強型電晶體結構之製程中的第一蝕刻之後的閘極結構。
圖8的橫截面圖圖示在用於製造根據本發明之第一具體實施例之增強型電晶體結構之製程中的第二蝕刻之後的閘極結構。
圖9的橫截面圖圖示根據本發明之第二具體實施例形成的增強型電晶體結構。
圖10的橫截面圖圖示根據本發明之第三具體實施例形成的增強型電晶體結構。
圖11的橫截面圖圖示根據本發明之第四具體實施例形成的增強型電晶體結構。
圖12的橫截面圖圖示根據本發明之第五具體實施例形成的增強型電晶體結構。
圖13的橫截面圖圖示根據本發明之第六具體實施例形成的增強型電晶體結構。

Claims (11)

  1. 一種增強型電晶體閘極結構，其包含： 一障壁層； 設置在該障壁層上面的一間隔件層，該間隔件層包含一III-V族材料； 一第一層，其包含設置在該間隔件層上面之p型或補償III-V族材料； 一蝕刻中止層，其包含設置在該間隔件層及包含p型或補償III-V族材料之該第一層上面之一p型含鋁III-V族材料；與 一第二層，其包含位在該蝕刻中止層上面之p型或補償III-V族材料，包含p型或補償III-V族材料之該第二層比包含p型或補償III-V族材料之該第一層厚； 其中，該間隔件層在該蝕刻中止層下面的厚度大於在周圍區域的，且該間隔件層在該周圍區域中有實質均勻的厚度。
  2. 如請求項1之電晶體結構，其中，該間隔件層包含GaN。
  3. 如請求項1之電晶體結構，其中，p型或補償III-V族材料的該第一層及該第二層包含pGaN。
  4. 如請求項1之電晶體結構，其中，該蝕刻中止層包含pAlGaN或pAlInGaN。
  5. 如請求項4之電晶體結構，其中，p型或補償III-V族材料的該第一層及該第二層包含pAlGaN或pAlInGaN，且該第一層及該第二層的鋁含量小於該蝕刻中止層的鋁含量。
  6. 如請求項1之電晶體結構，其中，該間隔件層有1奈米至6奈米的厚度，包含p型或補償III-V族材料之該第一層有1奈米至30奈米的厚度，該蝕刻中止層有0.5奈米至2奈米的厚度，且包含p型或補償III-V族材料的該第二層有20奈米至100奈米的厚度。
  7. 一種在包圍電晶體閘極之區域中形成有均勻間隔件層的電晶體之方法，該方法包含下列步驟： 提供一電晶體閘極結構，其包含： 一障壁層； 設置在該障壁層上面的一間隔件層，該間隔件層包含一III-V族材料； 一第一層，其包含設置在該間隔件層上面之p型或補償III-V族材料； 一蝕刻中止層，其包含設置在該間隔件層及包含p型或補償III-V族材料之該第一層上面之一p型含鋁III-V族材料；與 一第二層，其包含位在該蝕刻中止層上面之p型或補償III-V族材料，包含p型或補償III-V族材料之該第二層比包含p型或補償III-V族材料之該第一層厚； 安置一遮罩於包含p型或補償III-V族材料之該第二層的一閘極區上面； 用對於該蝕刻中止層之該p型含鋁III-V族材料有選擇性的一蝕刻配方，來執行包含p型或補償III-V族材料之該第二層在該閘極區外的第一蝕刻，致使該蝕刻在該蝕刻中止層中止； 用對於該蝕刻中止層之該p型含鋁III-V族材料無選擇性的一蝕刻配方，通過該遮罩來執行第二蝕刻，致使該蝕刻中止層及包含p型或補償III-V族材料之該第一層被完全蝕刻在受該遮罩覆蓋之該閘極區之外，且該間隔件層被部份蝕刻在受該遮罩覆蓋之該閘極區之外，使得該間隔件層在該蝕刻中止層下面的厚度大於在周圍區域的，且該間隔件層在該周圍區域中有實質均勻的厚度。
  8. 如請求項7之方法，其中，該間隔件層包含GaN。
  9. 如請求項8之方法，其中，p型或補償III-V族材料的該第一層及該第二層包含pGaN，且該蝕刻中止層包含pAlGaN或pAlInGaN。
  10. 如請求項8之方法，其中，p型或補償III-V族材料的該第一層及該第二層包含pAlGaN或pAlInGaN，且該第一層及該第二層的鋁含量小於該蝕刻中止層的鋁含量。
  11. 如請求項7之方法，其進一步包含設置在包含p型或補償III-V族材料之該第二層上面的一附加蝕刻中止層，與設置在該附加蝕刻中止層上面的p型或補償III-V族材料之一附加層，其中，該結構在該障壁層與該蝕刻中止層之間的厚度小於該結構在該蝕刻中止層與該附加蝕刻中止層之間的厚度，且其中，對於該附加蝕刻中止層執行一附加蝕刻，導致蝕刻為漸變式。
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